JP2009074921A - Semiconductor device - Google Patents
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Abstract
Description
本発明は複数のチップを同一パッケージに実装し、パッケージ内で高速メモリインターフェースを有する半導体装置に関し、更に詳しくは、当該半導体装置の評価・解析、及び品質管理技術に関する。 The present invention relates to a semiconductor device having a plurality of chips mounted in the same package and having a high-speed memory interface in the package, and more particularly to an evaluation / analysis and quality control technique of the semiconductor device.
近年、プロセス技術が異なるメモリチップ、ディジタルチップ、アナログチップおよび受動部品等を1パッケージに収納し、システムとして動作する半導体装置を構成するパッケージング技術が開発されている。特に、チップ間の配線の影響を考慮して、LSI設計工程だけでなく実装工程を含めた設計環境で開発された上述のような1パッケージ化半導体装置は、システム・イン・パッケージ(以降、「SIP」)と呼ばれている。
図13にSIPの具体例として、DDR−SDRAMメモリインターフェースを有する半導体装置を示す。半導体装置20は、SIP内部に実装されているシステムLSIチップ200と、メモリチップ201で構成されている。
In recent years, a packaging technology has been developed in which a memory chip, a digital chip, an analog chip, a passive component, and the like having different process technologies are housed in one package to constitute a semiconductor device that operates as a system. In particular, in consideration of the influence of wiring between chips, a one-package semiconductor device as described above developed in a design environment including not only an LSI design process but also a mounting process is a system-in-package (hereinafter, “ SIP ").
FIG. 13 shows a semiconductor device having a DDR-SDRAM memory interface as a specific example of SIP. The
最初に、メモリチップ201にデータが書き込まれる際の動作について簡単に説明する。システムLSIチップ200の送信装置202から出力された書き込み用のデータを含むデータ信号Sdwは、遅延調整回路A(図では「DelayA」と表示)210でメモリチップ201が受信可能なACタイミングで送信できるように遅延時間が調整される。遅延時間が調整されたデータ信号Sdwはバッファアンプ221および222を介してメモリチップ201の受信回路204に転送される。一方で、システムLSIチップ200の送信回路202から出力されたストローブ信号Sswは、バッファアンプ225およびアンプ226を介してメモリチップ201の受信回路204に転送される。
First, an operation when data is written to the
次に、メモリチップ201からデータが読み出される際の動作について簡単に説明する。メモリチップ201の送信回路205から送出された読み出し用のデータを含むデータ信号Sdrは、バッファアンプ223および224を介してシステムLSIチップ200の受信回路203に転送される。一方、メモリチップ201の送信回路205から出力されたストローブ信号Ssrはバッファアンプ227および228を介してシステムLSIチップ200に転送され、更に遅延調整回路B211(図では「DelayB」と表示)でACタイミングが調整された後、受信回路203に入力される。
Next, an operation when data is read from the
ここで、データ信号Sdwの送信経路のうちシステムLSIチップ200側にはデータ信号に遅延を生じさせる原因となる遅延時間要因206(遅延時間TDws‘)があり、メモリチップ201側には遅延時間要因208(遅延時間TDwd‘)がある。またデータ信号Sdrの受信経路のうちシステムLSIチップ200側には遅延時間要因207(遅延時間TDrs‘)があり、メモリチップ201側には遅延時間要因209(遅延時間TDrd‘)があり。これらの遅延時間要因206〜209はデバイス固有のもので、いずれもストローブ信号Ssw、Ssrとの遅延時間差として定義される。これらの遅延時間要因はACタイミングを変動させ、半導体装置の動作特性に不良が生じる原因となる。
Here, in the transmission path of the data signal Sdw, the
上述したSIP内部にシステムLSIチップとメモリチップの間で高速メモリインターフェースを有する半導体装置では、信号品質の劣化、外部付加インピーダンスによる遅延時間のバラツキ、システム誤動作などを防止する観点から、システムLSIチップとメモリチップの間の端子はSIPの外部に露出していない。即ち、メモリチップの端子はSIP内部でシステムLSIチップのみに接続されており、SIPの外部端子としては、システムLSIチップの端子が設けられているのみである。 In the above-described semiconductor device having a high-speed memory interface between the system LSI chip and the memory chip in the SIP, from the viewpoint of preventing signal quality degradation, delay time variation due to external additional impedance, system malfunction, etc. Terminals between the memory chips are not exposed to the outside of the SIP. That is, the terminals of the memory chip are connected only to the system LSI chip inside the SIP, and only the terminals of the system LSI chip are provided as the external terminals of the SIP.
組み立て完了後の検査では、システムLSIチップ検査、メモリチップ検査、システムLSIチップとメモリチップの接続検査の大きく3つに分類される。従来、SIPの組立完了後の検査方法としては、特許文献1に記載されているような方法があった。しかしながら、従来は組立後の検査ではメモリインターフェースの接続検査による良品・不良品の判断だけであり、システムLSIチップ、メモリチップのどちらの特性不良なのか、判断可能な手法が開示されていなかった。
The inspection after completion of assembly is roughly classified into three types: system LSI chip inspection, memory chip inspection, and system LSI chip / memory chip connection inspection. Conventionally, as an inspection method after completion of the SIP assembly, there is a method as described in
また、SIP内部に実装されるシステムLSIチップとメモリチップは、プローブ検査で良品判定されたチップであっても、実動作速度を含めた動作性能まで保証されたKGD(Known Good Die)ではないため、SIPとして組み立て完了後の実周波数動作での検査にて不良と判定される場合がある。
上述したように、高速メモリインターフェースを有するSIP構造の半導体装置では、ACタイミングを変動させ、半導体装置の動作特性に不良が生じる原因となる遅延時間要因がシステムLSIチップとメモリチップ内に存在する。従って、SIP構造の半導体装置において組み立て完了後の検査において、これら複数の遅延時間要因の遅延時間の値を測定する必要がある。しかし、SIPの外部端子としては、システムLSIチップ端子と接続されているのみであるため、複数の遅延時間要因の個々に関して遅延時間の値を測定する方法がない。 As described above, in a semiconductor device having a SIP structure having a high-speed memory interface, there is a delay time factor in the system LSI chip and the memory chip that causes the AC timing to fluctuate and causes a failure in the operating characteristics of the semiconductor device. Accordingly, it is necessary to measure the delay time values of the plurality of delay time factors in the inspection after completion of assembly in the semiconductor device having the SIP structure. However, since the SIP external terminal is only connected to the system LSI chip terminal, there is no method for measuring the delay time value for each of a plurality of delay time factors.
それゆえに、複数の遅延時間要因のそれぞれの遅延時間、つまり、個々の不良要因を評価できない。言い換えれば、従来は、半導体装置が不良と判断できるときでも、個々の不良要因を特定できないばかりでなく、システムLSIチップ、またはメモリチップの不良なのかの判断すら出来ない。 Therefore, each delay time of a plurality of delay time factors, that is, individual failure factors cannot be evaluated. In other words, conventionally, even when a semiconductor device can be determined to be defective, it is not only possible to specify individual failure factors, but also it is not possible to determine whether a system LSI chip or a memory chip is defective.
すなわち、従来の半導体装置では、システムLSIチップとメモリチップの実周波数動作での接続検査において不良と判定された場合、システムLSIチップおよびメモリチップのどちらのチップの動作特性が不良なのか、また両方ともに不良なのか、確実に判断可能な評価・解析方法がなく、SIP不良の原因解析ができなかった。さらに、システムLSIチップとメモリチップの接続検査にて良品と判断されても、検査基準に対してどれだけのマージンが存在するか、評価する方法・試験ができなかった。 That is, in the conventional semiconductor device, when it is determined that the system LSI chip and the memory chip are defective in the connection inspection in the actual frequency operation, which of the system LSI chip and the memory chip has the defective operation characteristics, or both There was no evaluation / analysis method that could reliably determine whether both were defective, and the cause of SIP failure could not be analyzed. Further, even if the connection inspection between the system LSI chip and the memory chip is determined to be a non-defective product, a method / test for evaluating how much margin exists with respect to the inspection standard cannot be performed.
本発明の目的は、個々の遅延時間要因の評価が可能なSIP構造を採用した半導体装置を提供し、さらに、システムLSIチップとメモリチップ間の不良原因解析、及び良品の検査基準に対するマージンを確実に判断できる技術を提供することにある。 An object of the present invention is to provide a semiconductor device adopting a SIP structure capable of evaluating individual delay time factors, and further to analyze a cause of failure between a system LSI chip and a memory chip and to ensure a margin for a non-defective inspection standard. It is to provide a technology that can be judged.
上記目的を達成するため本発明にかかる半導体装置は、
システムLSIチップとメモリチップとが1つのパッケージに実装された半導体装置であって、
nヶ所の回路定数部をそれぞれ異なる組み合わせで接続するn種類の回路パスを切り替える切替スイッチ手段と、
前記切替スイッチ手段によって切り替えられた回路パスで測定されるn種類のトータル定数を出力するトータル定数出力手段とを備えるものであり、前記nは自然数である。
In order to achieve the above object, a semiconductor device according to the present invention includes:
A semiconductor device in which a system LSI chip and a memory chip are mounted in one package,
changeover switch means for switching n kinds of circuit paths for connecting n circuit constant portions in different combinations;
Total constant output means for outputting n types of total constants measured in the circuit path switched by the changeover switch means, where n is a natural number.
本発明にかかる半導体装置は、前記n種類のトータル定数の測定結果より得られるn元連立方程式を解くことでnヶ所の回路定数の値の取得が可能となる。 The semiconductor device according to the present invention can obtain the values of n circuit constants by solving the n-ary simultaneous equations obtained from the measurement results of the n kinds of total constants.
ここで、前記測定される回路定数は信号の遅延時間であり、
前記トータル定数出力手段は、
可変の遅延調整手段と、
前記遅延調整手段の遅延調整量を順次変化させて、その都度トータル定数を出力させる制御手段とを備えることが好ましい。
Where the measured circuit constant is the signal delay time;
The total constant output means includes
Variable delay adjustment means;
It is preferable to include a control unit that sequentially changes the delay adjustment amount of the delay adjustment unit and outputs a total constant each time.
また前記出力されたトータル定数に基づいて、正常動作する最小遅延調整量と最大遅延調整量から最適な遅延調整量を求め、当該最適遅延調整量と設計値との差を測定されている回路パスのトータル遅延時間とするトータル遅延時間算出手段をさらに備えることが好ましい。 Further, an optimum delay adjustment amount is obtained from the minimum delay adjustment amount and the maximum delay adjustment amount that operate normally based on the output total constant, and a circuit path in which the difference between the optimum delay adjustment amount and the design value is measured. It is preferable to further include a total delay time calculating means for making the total delay time of
本発明にかかる半導体装置において前記システムLSIは、
データ信号を送信するデータ送信回路と、
前記データ送信回路に接続されて、前記データ信号を第1の所定時間だけ遅延させる第1の遅延調整回路と、
前記切替スイッチを介して、前記遅延調整回路に接続された出力バッファと、
ストローブ信号を送信するストローブ送信回路と、
前記切替スイッチを介して、前記ストローブ送信回路に接続された出力バッファと、
前記メモリチップから読み出されたデータ信号を受信するレシーバと、
前記切替スイッチを介して前記レシーバに接続されて、前記読み出されたデータ信号を第2の所定時間だけ遅延させる前記第2の遅延調整回路と、
前記遅延調整回路に接続されて、前記遅延されたデータ信号を受信する受信回路と、
前記メモリチップからのストローブ信号を受信するレシーバと、
前記切替スイッチを介して、前記レシーバに接続されて、前記受信したストローブ信号を第3の所定時間だけ遅延させる第3の遅延調整回路とを備えることが好ましい。
In the semiconductor device according to the present invention, the system LSI is
A data transmission circuit for transmitting a data signal;
A first delay adjustment circuit connected to the data transmission circuit for delaying the data signal by a first predetermined time;
An output buffer connected to the delay adjustment circuit via the changeover switch;
A strobe transmission circuit for transmitting a strobe signal;
An output buffer connected to the strobe transmission circuit via the changeover switch;
A receiver for receiving a data signal read from the memory chip;
The second delay adjusting circuit connected to the receiver via the changeover switch and delaying the read data signal by a second predetermined time;
A receiving circuit connected to the delay adjustment circuit for receiving the delayed data signal;
A receiver for receiving a strobe signal from the memory chip;
A third delay adjustment circuit connected to the receiver via the changeover switch and delaying the received strobe signal by a third predetermined time is preferably provided.
また前記システムLSIは、さらに、
外部からデータを入力可能な入力端子と、
外部へデータを出力可能な出力端子を備えることが好ましい。
The system LSI further includes:
An input terminal that can input data from the outside,
It is preferable to provide an output terminal capable of outputting data to the outside.
前記システムLSIは、さらに、
前記送信回路へ接続される評価・試験用パターン発生回路と、
前記受信回路、及び前記評価・試験用パターン発生回路と接続されるコンパレータ回路と、
前記評価・試験用パターン発生回路と、前記コンパレータ回路と接続された制御回路とを備えることが好ましい。
The system LSI further includes
An evaluation / test pattern generation circuit connected to the transmission circuit;
A comparator circuit connected to the receiving circuit and the evaluation / test pattern generating circuit;
It is preferable to include the evaluation / test pattern generation circuit and a control circuit connected to the comparator circuit.
前記システムLSIは、さらに、
前記第1、第2、および第3の遅延調整回路での遅延時間制御のための参照用電圧値・電流値を制御可能なリファレンス電圧制御回路を備えることが好ましい。
The system LSI further includes
Preferably, a reference voltage control circuit capable of controlling a reference voltage value / current value for delay time control in the first, second, and third delay adjustment circuits is provided.
本発明によれば、システムLSIチップとメモリチップを含むSIP構造の半導体装置において、装置内部に存在する個々の遅延時間要因の遅延時間を測定できる。結果、組立後の実動作周波数での評価試験において、システムLSIチップとメモリチップ間の特性評価やマージン評価が可能になる。 According to the present invention, in a semiconductor device having an SIP structure including a system LSI chip and a memory chip, it is possible to measure delay times of individual delay time factors existing inside the device. As a result, in the evaluation test at the actual operating frequency after assembly, it is possible to evaluate the characteristics and margin between the system LSI chip and the memory chip.
(第1の実施の形態)
図1に本発明の第1の実施の形態にかかる半導体装置の構成を示す。半導体装置10aはシステムLSIチップ100aとメモリチップ101から構成される。システムLSIチップ100aは、送信回路102、受信回路103、遅延調整回路A(図では「DelayA」と表示)110、遅延調整回路B(図では「DelayB」と表示)111、遅延調整回路C(図では「DelayC」と表示)112、スイッチ113、114、115、116、ならびにバッファアンプ121、124、125および128を含む。
(First embodiment)
FIG. 1 shows a configuration of a semiconductor device according to the first embodiment of the present invention. The
送信回路102は、データ取り込み用外部端子117から取り込まれた書き込み用のデータDwを含むデータ信号Sdwをメモリチップ101へ送信する。受信回路103は、メモリチップ101から転送されたデータ信号Sdrを受信する。受信回路103で受信したデータ信号Sdrに含まれるデータは、データ出力用外部端子118から外部に出力される。
The
図1には明示されていないが、遅延調整回路110、111、112には遅延時間を調整する制御回路が内蔵されており、外部端子117を介して外部の制御手段から入力される制御信号Scにより制御される。スイッチ113〜116には切り換え用の回路が内蔵されており、外部端子117を介して外部の制御手段から入力される制御信号Scにより切り換えが制御される。またスイッチ113と115は連動スイッチであり、スイッチ113が端子a側に接続された場合、スイッチ115も端子a側に接続される。スイッチ114と116も連動スイッチであり、スイッチ114が端子c側に接続された場合、スイッチ116も端子c側に接続される。
Although not clearly shown in FIG. 1, the
遅延調整回路A110は、上述した外部からの制御信号Scに基づいて、メモリチップ101へデータ信号Sdwを送信する際に、メモリチップ101が受信可能なACタイミングで送信できるように遅延時間を調整する。同様にスイッチ115は、メモリチップ101へ送信するデータ信号Sdwの経路を変更する。また遅延調整回路C112は、受信回路103に入るデータ信号Sdrの遅延時間を調整する。スイッチ113は、遅延調整回路C112へ入るデータ信号Sdrの経路を変更する。
The delay adjustment circuit A110 adjusts the delay time based on the above-described external control signal Sc so that the data signal Sdw can be transmitted at an AC timing that can be received by the
スイッチ116は、外部からの制御信号Scに基づいて、メモリチップ101へ送信するストローブ信号Sswの経路を変更する。同様に遅延調整回路B111は、受信回路103に入るストローブ信号Ssrの遅延時間を調整する。スイッチ114は、遅延調整回路B111へ入るストローブ信号Ssrの経路を変更する。
The
メモリチップ101は、受信回路104、送信回路105、ならびにバッファアンプ122、123、126および127を含む。受信回路104は、システムLSIチップ100aから送信されたデータ信号Sdwおよびストローブ信号Sswを受信する。送信回路105は、システムLSIチップ100aへ読み出し用のデータDrを含むデータ信号Sdrおよびストローブ信号Ssrを送信する。
The
図1において、SIPの設計時点では、システムLSIチップ100aとメモリチップ101間のデータ信号およびストローブ信号の遅延値は明確になっている。
In FIG. 1, the delay values of the data signal and the strobe signal between the
図2は、図1に示した第1の実施の形態にかかる半導体装置に、設計値とは異なる遅延時間を有する要因を付加したモデル図である。最初にシステムLSIチップ100aの要因について説明する。データ信号Sdwをメモリチップ101へ送信する経路において、設計値とは異なる遅延時間が生ずる要因を遅延時間要因A106(遅延時間TDws)とする。またメモリチップ101からのデータ信号Sdrを受信する経路において、設計値とは異なる遅延時間が生ずる要因を遅延時間要因B107(遅延時間TDrs)とする。
FIG. 2 is a model diagram in which a factor having a delay time different from the design value is added to the semiconductor device according to the first embodiment shown in FIG. First, factors of the
次にメモリチップ101の要因について説明する。システムLSIチップ100aからのデータ信号Sdwを受信する経路において、設計値とは異なる遅延時間が生ずる要因を遅延時間要因C108(遅延時間TDwd)とする。またシステムLSIチップ100aへのデータ信号Sdrの送信経路において、設計値とは異なる遅延時間が生ずる要因を遅延時間要因D109(遅延時間TDrd)とする。これら設計値とは異なる遅延時間要因106から109は、いずれも該当するストローブ信号の遅延時間との遅延時間差として定義しモデル図に付加している。
Next, factors of the
本発明にかかる半導体装置10aが図13に示した従来の半導体装置20と違う点は、データ信号およびストローブ信号の送信経路を変更するスイッチ113〜116が設けられている点と、遅延調整回路C112が追加されている点である。本実施の形態では、スイッチ113〜116を切り換えて異なるn種類(nは自然数、本実施の形態ではn=4)の回路パス(経路)についてそれぞれ評価試験を行い、データの読み出しや書き込みが正常に行われるACタイミング範囲を明確にする。
The
具体的には、それぞれの経路に含まれる遅延調整回路の遅延時間を変化させることによってACタイミングをずらし、データの読み出しや書き込みが正常に行われるACタイミング範囲に含まれる遅延調整回路の遅延時間(回路パスのトータル定数)を求める。更に、このようにして求めた遅延時間からACタイミングの最適値をもたらす遅延時間(回路パスのトータル遅延時間)を算出する。本実施の形態では、正常なACタイミング範囲に含まれる遅延時間の中間値を最適値としている。 Specifically, the AC timing is shifted by changing the delay time of the delay adjustment circuit included in each path, and the delay time of the delay adjustment circuit included in the AC timing range in which data is normally read or written ( Circuit path total constant). Further, a delay time (total delay time of the circuit path) that provides the optimum value of the AC timing is calculated from the delay time thus obtained. In the present embodiment, the intermediate value of the delay time included in the normal AC timing range is set as the optimum value.
このようにして求められた遅延時間の最適値(回路パスのトータル遅延時間)と、それぞれの回路パス(経路)に含まれるnヶ所の回路定数部(本実施の形態ではn=4)である遅延時間要因106〜109の遅延時間との関係を示すn元(本実施の形態ではn=4)の連立方程式を作成する。得られた連立方程式を解くことにより、遅延時間要因106〜109のそれぞれの遅延時間(回路パスのトータル遅延時間)を求めることができる。遅延時間要因106〜109の遅延時間を解析することによってSIP構造の半導体装置の動作特性の評価や不良原因の解析が可能となる。 The optimum value of the delay time thus obtained (total delay time of the circuit path) and n circuit constant portions (n = 4 in the present embodiment) included in each circuit path (path). A simultaneous equation of n elements (n = 4 in this embodiment) indicating the relationship with the delay time of the delay time factors 106 to 109 is created. By solving the obtained simultaneous equations, the respective delay times (total delay time of the circuit path) of the delay time factors 106 to 109 can be obtained. By analyzing the delay times of the delay time factors 106 to 109, it is possible to evaluate the operating characteristics of the semiconductor device having the SIP structure and analyze the cause of the failure.
なお、上述したスイッチ113〜116は本発明の切換スイッチ手段を構成する。また遅延調整回路110〜112は本発明のトータル定数出力手段を構成する。
The
以下、図3を参照して4回の評価試験の概要について説明する。なお以下で説明する第1〜第4の評価試験においては、半導体装置10aの外部に設けられた制御手段(不図示)から供給される制御信号Scによってそれぞれの構成要素の動作が制御される。また受信回路103からの読み出しデータは半導体装置10aの外部に出力され、その読み出しデータを制御手段で評価し、最適の遅延時間を算出する。その意味で制御手段は本発明のトータル遅延時間算出手段を構成している。また別段の断りがない限り、以下の説明では、書き込みや読み出しは実動作周波数で行われるものとする。
The outline of the four evaluation tests will be described below with reference to FIG. In the first to fourth evaluation tests described below, the operation of each component is controlled by a control signal Sc supplied from control means (not shown) provided outside the
1.第1の評価試験
第1の評価試験においては、第1の経路を通してメモリチップ101からのデータ信号Sdrの読み出しを行う際に、正常な読み出しが可能なACタイミング範囲を明確にする。図3の1段目に第1の評価試験の概要を示す。また図4に第1の経路を形成するスイッチの接続状態を示す。データ信号Sdrの読み出しに用いられるスイッチ113は端子a側に接続されている。またストローブ信号Ssrの読み出しに用いられるスイッチ114は端子c側に接続されている。(図3の項目A参照)
1. First Evaluation Test In the first evaluation test, when the data signal Sdr is read from the
第1の評価試験において、メモリチップ101の送信回路105から出力されたデータ信号Sdrは、第1の経路、すなわち遅延時間要因109、アンプ123、アンプ124、スイッチ113、遅延時間要因107および遅延調整回路C112を経由して受信回路103に転送される。一方、送信回路105から出力されたストローブ信号Ssrは、第1の経路、すなわちアンプ127、アンプ128、スイッチ114および遅延調整回路B111を経由して受信回路103に転送される。このように第1の評価試験においては、未知の遅延時間を有する遅延時間要因(遅延時間TDrd)109および遅延時間要因(遅延時間TDrs)107を経由してデータ信号Sdrが転送される(図3の項目B参照)。
In the first evaluation test, the data signal Sdr output from the
データ信号Sdrの転送に用いられる第1の経路の途中には遅延調整回路C112が接続されている。またストローブ信号Ssrの転送に用いられる第1の経路の途中には遅延調整回路B111が接続されている(図3の項目C参照)。第1の評価試験においては、遅延調整回路C112の遅延時間を0に固定すると共に遅延調整回路B111の遅延時間をスイープ(例えば短い値から長い値に変化)させることにより、データ信号Sdrの正常な読み出しが可能なACタイミング範囲の測定が行われる。 A delay adjustment circuit C112 is connected in the middle of the first path used for transferring the data signal Sdr. A delay adjustment circuit B111 is connected in the middle of the first path used for transferring the strobe signal Ssr (see item C in FIG. 3). In the first evaluation test, the delay time of the delay adjustment circuit C112 is fixed to 0, and the delay time of the delay adjustment circuit B111 is swept (for example, changed from a short value to a long value), whereby the data signal Sdr is normal. The AC timing range that can be read is measured.
上述の測定により明確にされた正常なデータの読み出しが可能なACタイミング範囲から図10(A)に示す方法に基づいて、最適なACタイミングに対応する遅延調整回路B111の遅延時間TD1rbが算出される(図3の項目D参照)。算出方法については後述する。以上で第1の評価試験が終了する。 Based on the method shown in FIG. 10A, the delay time TD1rb of the delay adjustment circuit B111 corresponding to the optimum AC timing is calculated from the AC timing range in which normal data can be read out clarified by the above measurement. (See item D in FIG. 3). The calculation method will be described later. Thus, the first evaluation test is completed.
第1の評価試験で算出された遅延時間の最適値TD1rbと、前述した遅延時間要因107の遅延時間TDrsおよび遅延時間要因109の遅延時間TDrdとの間で下記の方程式(1)が成立する(図3の項目E参照)。
TDrs+TDrd=TD1rb−TD1rd ・・・(1)
ここで、TD1rdは設計時点での遅延調整回路B111の遅延時間の設定値である。
The following equation (1) is established between the optimum value TD1rb of the delay time calculated in the first evaluation test and the delay time TDrs of the
TDrs + TDrd = TD1rb−TD1rd (1)
Here, TD1rd is a set value of the delay time of the delay adjustment circuit B111 at the time of design.
2.第2の評価試験
第2の評価試験においては、第1の経路を通してメモリチップ101にデータ信号Sdwの書き込みを行う際に、正常な書き込みが可能なACタイミング範囲の測定が行われる。図3の表の2段目に第2の評価試験の概要を示す。また図4に第1の経路を形成するスイッチの接続状態を示す。データ信号Sdwの書き込みに用いられるスイッチ115およびストローブ信号Sswの書き込みに用いられるスイッチ116は、それぞれ端子a側および端子c側に接続されている(図3の項目A参照)。
2. Second Evaluation Test In the second evaluation test, when the data signal Sdw is written to the
第2の評価試験において、送信回路102から出力されたデータ信号Sdwは、第1の経路、すなわち遅延調整回路A110、遅延時間要因106、スイッチ115、アンプ121、アンプ122および遅延時間要因108を経由して受信回路104に転送される。一方、送信回路102から出力されたストローブ信号Sswは、第1の経路、すなわちスイッチ116、アンプ125およびアンプ126を経由して受信回路104に転送される。このように第2の評価試験においては、未知の遅延時間を有する遅延時間要因(遅延時間TDws)106および延時間要因(遅延時間TDwd)108を経由してデータ信号Sdwが転送される(図3の項目B参照)。
In the second evaluation test, the data signal Sdw output from the
データ信号Sdwの転送に用いられる第1の経路の途中には遅延調整回路A110が接続されている(図3の項目C参照)。第2の評価試験においては、遅延調整回路A110の遅延時間をスイープさせることにより、データ信号Sdwの正常な書き込みが可能なACタイミング範囲の測定が行われる。 A delay adjustment circuit A110 is connected in the middle of the first path used for transferring the data signal Sdw (see item C in FIG. 3). In the second evaluation test, the AC timing range in which the data signal Sdw can be normally written is measured by sweeping the delay time of the delay adjustment circuit A110.
なお、メモリチップ101にデータが正常に書き込まれたかどうか確認するためには、データの書き込みが行われる都度、メモリチップ101から書き込まれたデータを読み出して、書き込まれたデータと比較する必要がある。図3の評価試験2の下段にデータの読み出しを行う際の経路とスイッチの接続状態を示す。第2の評価試験におけるデータの読み出しは、第1の評価試験と同様の経路・手順で行われる。ただし遅延調整回路B111の遅延時間については、第1の評価試験で求めた最適のACタイミングが得られる遅延時間TD1rbに設定される。遅延調整回路B111の遅延時間を最適値に設定することで、データの読み出しは常に正常に行われると推定されるため、ACタイミング範囲を測定する際の信頼性が高まる。
In order to check whether data is normally written in the
上述の測定により明確にされた正常なデータの書き込みが可能なACタイミング範囲から後述の図10(B)に示す方法に基づいて、遅延調整回路A110の遅延時間の最適値TD1wbが算出される(図3の項目D参照)。以上で第2の評価試験が終了する。 Based on the AC timing range in which normal data can be written clarified by the above-described measurement, the optimum value TD1wb of the delay time of the delay adjustment circuit A110 is calculated based on the method shown in FIG. (See item D in FIG. 3). This completes the second evaluation test.
第2の評価試験で算出された遅延時間の最適値TD1wbと、前述した遅延時間要因106の遅延時間TDwsおよび遅延時間要因108の遅延時間TDwdとの間で下記方程式(2)が成立する(図3の項目E参照)。
TDws+TDwd=TD1wb−TD1wd ・・・(2)
ここで、TD1wdは設計時点での遅延調整回路A110の遅延時間の設定値である。
The following equation (2) is established between the optimum value TD1wb of the delay time calculated in the second evaluation test and the delay time TDws of the
TDws + TDwd = TD1wb-TD1wd (2)
Here, TD1wd is a set value of the delay time of the delay adjustment circuit A110 at the time of design.
3.第3の評価試験
第3の評価試験では、ループバック経路においてデータ信号Sdwが受信回路103に正常にラッチされるACタイミング範囲の測定が行われる。図3の3段目に第3の評価試験の概要を示す。また図4にループバック経路を形成するスイッチの接続状態を示す。ループバック経路の接続状態は前述した第1の経路を形成する接続状態と同じである。スイッチ113および115はそれぞれ端子a側に接続されている。またスイッチ114および116はそれぞれ端子c側に接続されている(図3の項目A参照)。
3. Third Evaluation Test In the third evaluation test, an AC timing range in which the data signal Sdw is normally latched by the receiving
第3の評価試験において、送信回路102から出力されたデータ信号Sdwは、ループバック経路、すなわち遅延調整回路A110、遅延時間要因106、スイッチ115およびアンプ121を経た後、アンプ124、遅延時間要因107および遅延調整回路C112を経由して受信回路103に転送される。一方、送信回路102から出力されたストローブ信号Sswは、ループバック経路、すなわちスイッチ116およびアンプ125を経た後、アンプ128および遅延調整回路B111を経由して受信回路103に転送される。第3の評価試験においては、未知の遅延時間を有する遅延時間要因(遅延時間TDws)106および延時間要因(遅延時間TDrs)107を経由してデータ信号Sdwが転送される(図3の項目B参照)。
In the third evaluation test, the data signal Sdw output from the
データ信号Sdwの転送に用いられるループバック経路の途中には遅延調整回路A110および遅延調整回路C112が接続されている。またストローブ信号Sswの転送に用いられるループバック経路の途中には遅延調整回路B111が接続されている。第3の評価試験においては、遅延調整回路A110および遅延調整回路C112の遅延時間を0に設定すると共に遅延調整回路B111の遅延時間をスイープさせることにより、データ信号Sdwを受信回路103でラッチする際に正常なデータ信号のラッチが可能なACタイミング範囲の測定が行われる(図3の項目C参照)。
A delay adjustment circuit A110 and a delay adjustment circuit C112 are connected in the middle of the loopback path used for transferring the data signal Sdw. A delay adjustment circuit B111 is connected in the middle of the loopback path used for transferring the strobe signal Ssw. In the third evaluation test, when the delay time of the delay adjustment circuit A110 and the delay adjustment circuit C112 is set to 0 and the delay time of the delay adjustment circuit B111 is swept, the data signal Sdw is latched by the
上述の測定により明確にされた正常なデータのラッチが可能なACタイミング範囲から後述の図10(C)に示す方法に基づいて、遅延調整回路B111の遅延時間の最適値TDLが算出される(図3の項目D参照)。以上で第3の評価試験が終了する。 Based on the AC timing range in which normal data can be latched clarified by the above-described measurement, the optimum value TDL of the delay time of the delay adjustment circuit B111 is calculated based on the method shown in FIG. (See item D in FIG. 3). Thus, the third evaluation test is completed.
第3の評価試験で算出された遅延時間の最適値TDLbと、前述した遅延時間要因106の遅延時間TDwsおよび遅延時間要因107の遅延時間TDrsとの間で下記方程式(3)が成立する(図3の項目E参照)。
TDws+TDrs=TDLb−TDLd ・・・(3)
ここで、TDLdは設計時点での遅延調整回路B111の遅延時間の設定値である。
The following equation (3) is established between the optimum value TDLb of the delay time calculated in the third evaluation test and the delay time TDws of the
TDws + TDrs = TDLb−TDLd (3)
Here, TDLd is a set value of the delay time of the delay adjustment circuit B111 at the time of design.
4.第4の評価試験
第4の評価試験においては、第2の経路を通してメモリチップ101にデータ信号Sdwの書き込みを行う際に、正常な書き込みが可能なACタイミング範囲の測定が行われる。図3の4段目に第4の評価試験の概要を示す。また図5に第2の経路を形成するスイッチの接続状態を示す。スイッチ113および115はそれぞれ端子b側に接続されている
。またスイッチ113および114はそれぞれ端子d側に接続されている(図3の項目A参照)。
4). Fourth Evaluation Test In the fourth evaluation test, when writing the data signal Sdw to the
第4の評価試験において、送信回路102から出力されたデータ信号Sdwは、第2の経路、すなわちスイッチ113、遅延時間要因107、遅延調整回路C112、スイッチ115、アンプ121、アンプ122および遅延時間要因108を経由して受信回路104に転送される。一方、送信回路102から出力されたストローブ信号Sswは、第2の経路、すなわちスイッチ114、遅延調整回路B111、スイッチ116、アンプ125およびアンプ126を経由して受信回路104に転送される(図3の項目B参照)。このように第4の評価試験においては、未知の遅延時間を有する遅延時間要因(遅延時間TDrs)107および延時間要因(遅延時間TDwd)108を経由してデータ信号Sdwが転送される。
In the fourth evaluation test, the data signal Sdw output from the
データ信号Sdwの転送に用いられる第2の経路の途中には遅延調整回路C112が接続されている。またストローブ信号Sswの転送に用いられる第2の経路の途中には遅延調整回路B111が接続されている(図3の項目C参照)。第4の評価試験においては、遅延調整回路B111の遅延時間を0に設定すると共に遅延調整回路C112の遅延時間をスイープさせることにより、正常な書き込みが可能なACタイミング範囲の測定が行われる。 A delay adjustment circuit C112 is connected in the middle of the second path used for transferring the data signal Sdw. A delay adjustment circuit B111 is connected in the middle of the second path used for transferring the strobe signal Ssw (see item C in FIG. 3). In the fourth evaluation test, the delay time of the delay adjustment circuit B111 is set to 0 and the delay time of the delay adjustment circuit C112 is swept to measure the AC timing range in which normal writing is possible.
なお、第2の評価試験と同様に、メモリチップ101にデータが正常に書き込まれたかどうか確認するためには、データの書き込みが行われる都度、メモリチップ101からデータを読み出して書き込まれたデータと比較する必要がある。図3の評価試験4の下段にデータの読み出しを行う際の経路とスイッチの接続状態を示す。第4の評価試験においてデータの読み出しを行う際には、スイッチ113〜116の接続状態を切り換えて第1の評価試験の経路を用いる。この際、第2の評価試験と同様に、遅延調整回路B111の遅延時間は、第1の評価試験で求めた最適のACタイミングが得られる遅延時間TD1rに設定される。遅延調整回路B111の遅延時間を最適値に設定することで、データの読み出しは常に正常に行われると推定されるため、正常な書き込みが行われるACタイミング範囲の測定の信頼性が高まる。
As in the second evaluation test, in order to confirm whether data has been normally written to the
上述の測定により明確にされた正常なデータの書き込みが可能なACタイミング範囲から後述の図10(D)に示す方法に基づいて、遅延調整回路C112の遅延時間の最適値TD2wが算出される(図3の項目D参照)。以上で第4の評価試験が終了する。 An optimum value TD2w of the delay time of the delay adjustment circuit C112 is calculated based on the method shown in FIG. 10D described later from the AC timing range in which normal data can be written as clarified by the above-described measurement ( (See item D in FIG. 3). Thus, the fourth evaluation test is completed.
第4の評価試験で算出された遅延時間の最適値TD2wbと、前述した遅延時間要因107の遅延時間TDrsおよび遅延時間要因106の遅延時間TDwsとの間で下記方程式(4)が成立する(図3の項目E参照)。
TDrs+TDws=TD2wb−TD2wd ・・・(4)
ここで、TD2wdは設計時点での遅延調整回路C112の遅延時間の設定値である。
The following equation (4) is established between the optimum value TD2wb of the delay time calculated in the fourth evaluation test, the delay time TDrs of the
TDrs + TDws = TD2wb−TD2wd (4)
Here, TD2wd is a set value of the delay time of the delay adjustment circuit C112 at the time of design.
上述の第1〜第4の評価試験で得られた4元の連立方程式を解くことにより、4つの遅延時間要因106〜109の遅延時間TDws、TDwd、TDrsおよびTDrdが求められる。これら遅延時間要因の遅延時間の値と設計値とのズレ量を明確にすることで、SIP内部のシステムLSIチップ100aや、メモリチップ101の各経路の特性を明確化することができる。結果、SIP構造の半導体装置の不良判別や解析、更には品質改善に繋げることが可能となる。
By solving the quaternary simultaneous equations obtained in the above first to fourth evaluation tests, the delay times TDws, TDwd, TDrs, and TDrd of the four delay time factors 106 to 109 are obtained. By clarifying the amount of deviation between the delay time value of the delay time factor and the design value, the characteristics of each path of the
次に、図6〜図10のフローチャートを参照して、第1から第4の評価試験の内容および手順について具体的に説明する。それぞれの評価試験は並列して処理できるものであるため、特に順番を指定する必要はない。しかし第1〜第3の評価試験は全て図4に示す経路で行われるのに対し、第4の評価試験は図4に示す経路と図5に示す経路を切り換えて行われる。第1〜第3の評価試験を連続して行えば、第2および第3の評価試験の最初に行う経路の設定を省略できる。評価試験全体の効率を考慮すると、第1〜第3の評価試験を連続して行った後に第4の評価試験を行うのが好ましい。 Next, the contents and procedures of the first to fourth evaluation tests will be specifically described with reference to the flowcharts of FIGS. Since each evaluation test can be processed in parallel, there is no need to specify the order. However, the first to third evaluation tests are all performed along the route shown in FIG. 4, whereas the fourth evaluation test is performed by switching the route shown in FIG. 4 and the route shown in FIG. If the first to third evaluation tests are continuously performed, it is possible to omit the setting of the route performed at the beginning of the second and third evaluation tests. In consideration of the efficiency of the entire evaluation test, it is preferable to perform the fourth evaluation test after continuously performing the first to third evaluation tests.
なお評価試験の際に必要となるスイッチ113〜116の切り換えや遅延調整回路110〜112の遅延時間の制御は、半導体装置10aの外部から入力される制御信号Scによって行われる。送信回路102および105におけるデータ信号およびストローブ信号の送信や、受信回路103および104におけるデータ信号およびストローブ信号の受信についても、外部から入力される制御信号Scによって制御される。
Note that switching of the
1.第1の評価試験
図6に第1の評価試験の手順を示す。評価試験に先立ち、ステップS61において第1の経路の設定が行われる。具体的には、図4に示すようにスイッチ113および115は端子a側に接続され、スイッチ114および116は端子c側に接続される。
1. First Evaluation Test FIG. 6 shows the procedure of the first evaluation test. Prior to the evaluation test, a first path is set in step S61. Specifically, as shown in FIG. 4, the
続いてステップS62において、実動作周波数よりも低い周波数でメモリチップ101へのデータの書き込みが行われる。これは、引き続いて行われるステップS64のメモリチップ101からのデータ読み出しの前提として、メモリチップ101に正常なデータが記録されている必要があるからである。
In step S62, data is written to the
具体的には、はじめに、外部入力端子117より所定のテストパターンデータDwが送信回路102に入力される。メモリチップ101へデータDwを書き込む際には、外部からの制御信号Scにより、メモリチップ101が確実にデータを受け取れる様、実動作周波数よりも低い周波数でメモリチップ101を動作させる。送信回路102から出力されたテストパターンデータDwを含むデータ信号Sdwは、遅延調整回路110、遅延時間要因106、スイッチ115、アンプ121、アンプ122および遅延時間要因108を介して、メモリチップ101の受信回路104に転送される。
Specifically, first, predetermined test pattern data Dw is input to the
一方、送信回路102から出力されたストローブ信号Sswは、スイッチ116、アンプ125およびアンプ126を介してメモリチップ101の受信回路104に転送され、受信回路104においてデータ信号Sdwをラッチする。結果、メモリチップ101のメモリ領域に所定のテストパターンデータDwが書き込まれる。この時、メモリチップ101は実動作周波数よりも低い周波数で動作しているため、メモリチップ101が受信できるACタイミングは非常に緩い。従って、遅延調整回路110で設定される遅延時間を十分なマージンがある値に設定しておくことで、メモリチップ101は確実にデータを受け取れる。
On the other hand, the strobe signal Ssw output from the
図3で説明したように第1の評価試験においては、第1の経路について遅延調整回路Cの遅延時間を0に固定し、遅延調整回路Bの遅延時間をスイープさせて、正常な読み取りが行われるACタイミング範囲を測定する。このためステップS63において、遅延調整回路Cの遅延時間を0に固定する一方で、遅延調整回路Bの遅延時間を予め定めた範囲内で変化させる。 As described with reference to FIG. 3, in the first evaluation test, the delay time of the delay adjustment circuit C is fixed to 0 for the first path, and the delay time of the delay adjustment circuit B is swept to perform normal reading. Measure the AC timing range. Therefore, in step S63, the delay time of the delay adjustment circuit C is fixed to 0, while the delay time of the delay adjustment circuit B is changed within a predetermined range.
引き続いてステップS64において、メモリチップ101のメモリ領域に記憶されたデータDrを読み出す。データDrを含むデータ信号Sdrはメモリチップ101の送信回路105から出力され、遅延時間要因109、アンプ123、アンプ124、スイッチ113、遅延時間要因107および遅延調整回路C112を介して、受信回路103に到達する。
Subsequently, in step S64, the data Dr stored in the memory area of the
一方、ストローブ信号Ssrは送信回路105から出力され、アンプ127、アンプ128、スイッチ114および遅延調整回路111を介して受信回路102に到達し、データ信号をラッチする。受信回路103にラッチされたデータDrは外部出力端子118から外部に出力される。
On the other hand, the strobe signal Ssr is output from the
ステップ65において、外部出力端子118から出力されたデータDrと、送信回路102から送信されたテストパターンデータDwをコンパレータ等で比較し、データが正常に読み取られたか否かを確認する。
In step 65, the data Dr output from the
ステップS63からS65の処理を遅延時間を変えながら繰り返し行い、図10(A)に示す正常なデータの読み出しが可能な遅延調整回路111の遅延時間の最小値TDrminと最大値TDrmaxを測定する(S66)。図において横軸は遅延調整回路B111の遅延時間量TDcを示す。
Steps S63 to S65 are repeated while changing the delay time, and the minimum value TDrmin and the maximum value TDrmax of the delay time of the
ステップ67において、このようにして測定された遅延時間の最小値と最大値から最適遅延時間を算出する。図10(A)に示すように遅延時間の最小値と最大値の中間値(D1rmin+D1rmax)/2を遅延時間の最適値D1rbとしている。 In step 67, the optimum delay time is calculated from the minimum value and the maximum value of the delay time thus measured. As shown in FIG. 10A, an intermediate value (D1rmin + D1rmax) / 2 between the minimum value and the maximum value of the delay time is set as the optimum value D1rb of the delay time.
2.第2の評価試験
図7に第2の評価試験の手順を示す。図3で説明したように第2の評価試験においては、第1の経路について遅延調整回路A110の遅延時間をスイープさせて、メモリチップ101へデータDwの書き込みが行われる。一方、このようにしてメモリチップ101に書き込まれたデータDwを最適なACタイミングで読み出す。読み出されたデータDrをテストパターンデータDwと比較することにより、正常な書き込みが行われるACタイミング範囲を明確にする。
2. Second Evaluation Test FIG. 7 shows the procedure of the second evaluation test. As described with reference to FIG. 3, in the second evaluation test, the data Dw is written to the
最初に、ステップS71において、第1の経路の設定が行われる。ステップS71の処理は図6のステップS61の処理と同じであるため説明は省略する。次に、ステップS72において、遅延調整回路Bの遅延時間を第1の評価試験で得た最適値TD1rbに設定し、次のステップS73に進む。 First, in step S71, a first route is set. The processing in step S71 is the same as the processing in step S61 in FIG. Next, in step S72, the delay time of the delay adjustment circuit B is set to the optimum value TD1rb obtained in the first evaluation test, and the process proceeds to the next step S73.
ステップS73において遅延調整回路A110の遅延時間を予め定めた範囲内で変化させ、引き続いてステップS74において、メモリチップ101にデータの書き込みが行われる。具体的には、外部入力端子117から入力されたテストパターンデータDwは送信回路102に入力される。送信回路102から出力されたテストパターンデータDwを含むデータ信号Sdwは遅延調整回路110、遅延時間要因106、スイッチ115、アンプ121、アンプ122および遅延時間要因108を介して、メモリチップ101の受信回路104に転送される。
In step S73, the delay time of the delay adjustment circuit A110 is changed within a predetermined range. Subsequently, data is written to the
一方、送信回路102から出力されたストローブ信号Sswは、スイッチ116、アンプ125およびアンプ126を介してメモリチップ101の受信回路104に転送され、受信回路104においてデータ信号Sdwをラッチする。これによりメモリチップ101のメモリ領域に所定のテストパターンデータDwが書き込まれる。
On the other hand, the strobe signal Ssw output from the
次にステップS75において、メモリチップ101のメモリ領域に書き込まれたデータを読み出す。データの読み出し方法は第1の評価試験と同様であるため、詳細な説明は省略する。前述したようにデータの読み出しの際に誤りが生じないように、遅延調整回路B111の遅延時間は最適のACタイミングが得られる遅延時間TD1rbに設定されている。
Next, in step S75, the data written in the memory area of the
ステップS76において、外部出力端子118から出力されたデータDrと、送信回路102から送信されたテストパターンデータDwをコンパレータ等で比較し、データが正常に書き込まれたか否かを確認する。
In step S76, the data Dr output from the
ステップS73からS76の処理を遅延時間を変えながら繰り返し行い、図11(B)に示す正常なデータの書き込みが可能な遅延調整回路A110の遅延時間の最小値TD1wminと最大値TD1wmaxを測定する(S77)。図において横軸は遅延調整回路B111の遅延時間量TDcを示す。 Steps S73 to S76 are repeatedly performed while changing the delay time, and the minimum value TD1wmin and the maximum value TD1wmax of the delay time of the delay adjustment circuit A110 shown in FIG. 11B capable of writing normal data are measured (S77). ). In the figure, the horizontal axis indicates the delay time amount TDc of the delay adjustment circuit B111.
ステップS78において、このようにして測定された遅延時間の最小値と最大値から最適遅延時間を算出する。具体的には、遅延時間の最小値と最大値の中間値(TD1wmin+D1wmax)/2を最適値TD1wbとしている。 In step S78, the optimum delay time is calculated from the minimum value and the maximum value of the delay time thus measured. Specifically, an intermediate value (TD1wmin + D1wmax) / 2 between the minimum value and the maximum value of the delay time is set as the optimum value TD1wb.
3.第3の評価試験
図8に第3の評価試験の手順を示す。図3で説明したように第3の評価試験においては、ループバック経路について遅延調整回路A110および遅延調整回路C112の遅延時間を0に固定し、遅延調整回路B111の遅延時間をスイープさせて、受信回路103で正常なラッチが行われるACタイミング範囲を測定する。
3. Third Evaluation Test FIG. 8 shows the procedure of the third evaluation test. As described with reference to FIG. 3, in the third evaluation test, the delay time of the delay adjustment circuit A110 and the delay adjustment circuit C112 is fixed to 0 for the loopback path, and the delay time of the delay adjustment circuit B111 is swept and received. The AC timing range in which normal latching is performed by the
最初にステップS81において、ループバック経路の設定が行われる。ループバック経路は第1の経路設定を行う場合とスイッチの接続状態が同じであるため、第1の評価試験における経路の設定と同様の処理(図6のステップS61)が行われる。次に、ステップS82において、遅延調整回路A110および遅延調整回路C112の遅延時間を0に固定すると共に、遅延調整回路B111の遅延時間を予め定めた範囲内で変化させる。 First, in step S81, a loopback path is set. Since the connection state of the switch is the same as that in the case of performing the first route setting for the loopback route, the same processing as the route setting in the first evaluation test (step S61 in FIG. 6) is performed. Next, in step S82, the delay times of the delay adjustment circuit A110 and the delay adjustment circuit C112 are fixed to 0, and the delay time of the delay adjustment circuit B111 is changed within a predetermined range.
引き続いてステップS83においてループバック動作を行う。具体的には、外部入力端子117から入力されたテストパターンデータDwは送信回路102に入力される。送信回路102から出力されたテストパターンデータDwを含むデータ信号Sdwは、遅延調整回路110、遅延時間要因106、スイッチ115、アンプ121、アンプ124、スイッチ113、遅延時間要因107および遅延調整回路112を介して、受信回路103に転送される。
Subsequently, a loopback operation is performed in step S83. Specifically, the test pattern data Dw input from the
一方、送信回路102から出力されたストローブ信号Sswは、スイッチ116、アンプ125、アンプ128、スイッチ114および遅延調整回路111を介して、受信回路103に転送され、受信回路103においてデータ信号Sdwをラッチする。受信回路103にラッチされたデータDrは外部出力端子118から外部に出力される。
On the other hand, the strobe signal Ssw output from the
ステップ84において、外部出力端子118から出力されたデータDrと、送信回路102から送信されたテストパターンデータDwをコンパレータ等で比較し、データが正常にラッチされたか否かを確認する。
In step 84, the data Dr output from the
ステップS82からS84の処理を遅延時間を変えながら繰り返し行い、図11(C)に示す正常なデータのラッチが可能な遅延調整回路B111の遅延時間の最小値TDLminと最大値TDLmaxを測定する(S85)。図において横軸は遅延調整回路B111の遅延時間量Tdcを示す。 Steps S82 to S84 are repeated while changing the delay time, and the minimum value TDLmin and the maximum value TDLmax of the delay time of the delay adjustment circuit B111 capable of latching normal data shown in FIG. 11C are measured (S85). ). In the figure, the horizontal axis represents the delay time amount Tdc of the delay adjustment circuit B111.
ステップS86において、このようにして測定された遅延時間の最小値と最大値から最適遅延時間を算出する。具体的には、図11(C)に示すように遅延時間の最小値と最大値の中間値(TDLmin+TDLmax)/2を最適値TDLbとしている。 In step S86, the optimum delay time is calculated from the minimum value and the maximum value of the delay time thus measured. Specifically, as shown in FIG. 11C, an intermediate value (TDLmin + TDLmax) / 2 between the minimum value and the maximum value of the delay time is set as the optimum value TDLb.
4.第4の評価試験
図9に第4の評価試験の手順を示す。図3で説明したように第4の評価試験においては、第2の経路について遅延調整回路B111の遅延時間を0に固定し、遅延調整回路C112の遅延時間をスイープさせて、メモリチップ101へデータDwの書き込みが行われる。一方、このようにしてメモリチップ101に書き込まれたデータDwが第1の経路を通り最適なACタイミングで読み出される。読み出されたデータDrをテストパターンデータDwと比較することにより、正常な書き込みが行われるACタイミング範囲を明確にする。
4). Fourth Evaluation Test FIG. 9 shows the procedure of the fourth evaluation test. As described with reference to FIG. 3, in the fourth evaluation test, the delay time of the delay adjustment circuit B111 is fixed to 0 for the second path, the delay time of the delay adjustment circuit C112 is swept, and data is transferred to the
最初にステップS91において第2の経路が設定される。すなわちスイッチ113〜116が図5に示す状態に接続され、ステップS92に進む。ステップS92において、遅延調整回路B111の遅延時間を0に固定すると共に、遅延調整回路C112の遅延時間を予め定めた範囲内で変化させる。
First, in step S91, the second route is set. That is, the
引き続いてステップS93において、メモリチップ101にデータの書き込みを行う。具体的には、外部入力端子117から入力されたテストパターンデータは送信回路102に入力される。送信回路102から出力されたテストパターンデータを含むデータ信号Sdwは、スイッチ113、遅延時間要因107、遅延調整回路112、スイッチ115、アンプ121およびアンプ122を介してメモリチップ101の受信回路104に転送される。
Subsequently, data is written to the
一方、送信回路102から出力されたストローブ信号Sswは、スイッチ114、遅延調整回路111、スイッチ116、アンプ125およびアンプ126を介してメモリチップ101の受信回路104に転送され、受信回路104においてデータ信号Sdwをラッチする。これによりメモリチップ101のメモリ領域に所定のテストパターンデータDwが書き込まれる。
On the other hand, the strobe signal Ssw output from the
次にステップS94において第1の経路の設定が行われる。具体的には、スイッチ113〜116が図4に示す状態に切り換えられる。第1の経路を設定するのは、第1の評価試験で得られた最適のACタイミングが得られる条件化でメモリチップ101からのデータの読み出しを行うためである。これにより、正常な書き込みが可能なACタイミング範囲の測定結果の信頼性が、データ読み出しの際の誤りによって低下するのを防止できる。
Next, in step S94, the first route is set. Specifically, the
ステップS95において、遅延調整回路B111の遅延時間が第1の評価試験で得た最適値TD1rbに固定された後、引き続いてステップS96において、メモリチップ101のメモリ領域に書き込まれたデータが読み出される。データの読み出し方法は第1の評価試験と同様であるため、詳細な説明は省略する。
In step S95, the delay time of the delay adjustment circuit B111 is fixed to the optimum value TD1rb obtained in the first evaluation test, and subsequently, in step S96, the data written in the memory area of the
ステップS97において、外部出力端子118から出力されたデータDrと、送信回路102から送信されたテストパターンデータDwをコンパレータ等で比較し、データが正常に書き込まれたか否かを確認する。
In step S97, the data Dr output from the
ステップS91からS97の処理を遅延時間を変えながら繰り返し行い、図11(D)に示す正常なデータの書き込みが可能な遅延調整回路C112の遅延時間の最小値TD2wminと最大値TD2wmaxを測定する(S98)。図において横軸は遅延調整回路B111の遅延時間量TDcを示す。 Steps S91 to S97 are repeated while changing the delay time, and the minimum value TD2wmin and the maximum value TD2wmax of the delay time of the delay adjustment circuit C112 capable of writing normal data shown in FIG. 11D are measured (S98). ). In the figure, the horizontal axis indicates the delay time amount TDc of the delay adjustment circuit B111.
ステップS99において、このようにして測定された遅延時間の最小値と最大値から最適遅延時間を算出する。具体的には、図11(D)に示すように遅延時間の最小値と最大値の中間値(TD2wmin+D2wmax)/2を最適値TD2wbとしている。 In step S99, the optimum delay time is calculated from the minimum value and the maximum value of the delay time thus measured. Specifically, as shown in FIG. 11D, an intermediate value (TD2wmin + D2wmax) / 2 between the minimum value and the maximum value of the delay time is set as the optimum value TD2wb.
このようにして第1〜第4の評価試験で得られた遅延時間の最適値に基づいて前述の4元の連立方程式を作成し、半導体装置10aの外部に備えられた制御手段で4つの遅延時間要因106〜109の遅延時間TDws、TDwd、TDrsおよびTDrdを求める。
Based on the optimum values of the delay times obtained in the first to fourth evaluation tests in this way, the above-described quaternary simultaneous equations are created, and the four delays are controlled by the control means provided outside the
なお、本実施の形態においては、遅延時間の最適値として遅延時間の最小値と最大値の中間値を算出した。しかし、これに限定されることなく、測定した遅延時間量に重み付け等の処理を施して最適値を求めてもよい。 In the present embodiment, an intermediate value between the minimum value and the maximum value of the delay time is calculated as the optimum value of the delay time. However, the present invention is not limited to this, and the optimum value may be obtained by performing processing such as weighting on the measured delay time amount.
(第2の実施の形態)
図11に本発明の第2の実施の形態にかかる半導体装置の構成を示す。図1に示した第1の実施の形態にかかる半導体装置10aでは、外部入力端子117を通じてSIP外部の制御手段よりテストパターンデータDwおよび制御信号Scを入力し、また外部出力端子118を通じて読み取ったデータDrをSIP外部の制御手段に出力していた。本実施の形態にかかる半導体装置10bでは、SIP外部とのデータ授受をシステムLSIチップ内部で閉じるように構成している。
(Second Embodiment)
FIG. 11 shows a configuration of a semiconductor device according to the second embodiment of the present invention. In the
そのために、本実施の形態では、半導体装置10aにおいて100aはシステムLSIチップ100bに置き換えられている。システムLSIチップ100bは、システムLSIチップ100aにおいて、テストパターン発生回路129、コンパレータ130、および制御回路131が追加されている。
Therefore, in the present embodiment, 100a in the
制御回路131は、制御信号Scを生成して、テストパターン発生回路129を経由して遅延調整回路110、111および112、ならびにスイッチ113、114、115および116を含むシステムLSIチップ100bの動作を制御する。テストパターン発生回路129は、あらかじめ準備された評価・検査用テストパターンデータDwを内蔵しており、制御信号Scに従って送信回路102とコンパレータ130に出力する。
The
前述した第1〜第4の評価試験において、受信回路103に入力されるラッチデータDrは順次コンパレータ130へ出力される。コンパレータ130ではテストパターン発生回路129から出力された評価・試験用テストパターンデータDwと、受信回路103から入力されたパターンデータDrを比較し、一致・不一致を判定する。コンパレータ130にて判定された結果は制御回路131に入力される。
In the first to fourth evaluation tests described above, the latch data Dr input to the receiving
制御回路131は、各遅延調整回路の遅延時間(TDc)を制御し、および各スイッチの接続状態を制御することで、評価試験システム全体を制御している。制御回路131は、上述した4つの評価試験におけるデータの正常な書き込みや読み出しが可能なACタイミング範囲の測定結果(TD1rminおよびTD1rmax、TD1wminおよびTD1wmax、TDLminおよびTDLmax、TD2wminおよびTD2wmax)に基づいて、最適遅延時間(TD1rb、TD1wb、TDLb、TD2wb)を求めて、各遅延時間要因106〜109の遅延時間(TDWs、TDWd、TDrs、TDrd)を算出する。
The
このように、制御回路131は、各経路の特性を判定し、さらに半導体装置の不良・良品判別を自動で行う。これにより、評価試験にかかる時間の大幅な短縮が可能となる。なお、上述の最適遅延時間(TD1rb、TD1wb、TDLb、TD2wb)を求める以降の処理手段は、半導体装置10bの外部に設けてもよい。
As described above, the
(第3の実施の形態)
図12に本発明の第3の実施の形態にかかる半導体装置の構成を示す。本実施の形態にかかる半導体装置10cのシステムLSIチップ100cは、第2の実施の形態のシステムLSIチップ100bの構成に加え、遅延調整回路110、111および112に供給するリファレンス電圧を制御可能なリファレンス電圧制御回路132を備えている。評価・検査システム全体を制御する制御回路131からの制御信号Scがリファレンス電圧制御回路132に入力され、遅延調整回路110、111および112へ供給するリファレンス電圧を個別に制御することが可能となる。これにより、各経路において、最も電源電圧特性のバラツキが大きい各遅延調整回路の電源電圧特性を個別に評価・試験することが可能となる。
(Third embodiment)
FIG. 12 shows a configuration of a semiconductor device according to the third embodiment of the present invention. In addition to the configuration of the
その結果、SIP全体の電源電圧を変更することなく、システムLSIチップ100cの独立かつ、或る特定の遅延調整回路のみの電源電圧特性評価試験を容易に行うことが可能となる。これにより、特にシグナルインテグリティーなどの影響が大きい低電圧時における評価・試験を効率的に実施することが可能となる。
As a result, it is possible to easily perform a power supply voltage characteristic evaluation test for the
本発明は、システムLSIチップとメモリチップの間で高速メモリインターフェースを有するSIP構造の半導体装置の評価・解析技術として有用である。 The present invention is useful as an evaluation / analysis technique for a semiconductor device having a SIP structure having a high-speed memory interface between a system LSI chip and a memory chip.
10a〜10c 半導体装置
100a〜100c システムLSIチップ
101 メモリチップ
102、105 送信回路
103、104 受信回路
106、107、108、109 遅延時間要因
110、111、112 遅延調整回路
113、114、115、116 スイッチ
117 評価・試験用データ入力端子
118 評価・試験用データ出力端子
129 テストパターン発生回路
130 コンパレータ
131 制御回路
132 リファレンス電圧制御回路
10a to
Claims (9)
nヶ所の回路定数部をそれぞれ異なる組み合わせで接続するn種類の回路パスを切り替える切替スイッチ手段と、
前記切替スイッチ手段によって切り替えられた回路パスで測定されるn種類のトータル定数を出力するトータル定数出力手段とを備え、前記nは自然数である半導体装置。 A semiconductor device in which a system LSI chip and a memory chip are mounted in one package,
changeover switch means for switching n kinds of circuit paths for connecting n circuit constant portions in different combinations;
And a total constant output means for outputting n kinds of total constants measured in the circuit path switched by the changeover switch means, wherein n is a natural number.
前記トータル定数出力手段は、
可変の遅延調整手段と、
前記遅延調整手段の遅延調整量を順次変化させて、その都度トータル定数を出力させる制御手段とを備える請求項1に記載の半導体装置。 The measured circuit constant is a signal delay time,
The total constant output means includes
Variable delay adjustment means;
The semiconductor device according to claim 1, further comprising: a control unit that sequentially changes a delay adjustment amount of the delay adjustment unit and outputs a total constant each time.
データ信号を送信するデータ送信回路と、
前記データ送信回路に接続されて、前記データ信号を第1の所定時間だけ遅延させる第1の遅延調整回路と、
前記切替スイッチを介して、前記遅延調整回路に接続された出力バッファと、
ストローブ信号を送信するストローブ送信回路と、
前記切替スイッチを介して、前記ストローブ送信回路に接続された出力バッファと、
前記メモリチップから読み出されたデータ信号を受信するレシーバと、
前記切替スイッチを介して前記レシーバに接続されて、前記読み出されたデータ信号を第2の所定時間だけ遅延させる前記第2の遅延調整回路と、
前記遅延調整回路に接続されて、前記遅延されたデータ信号を受信する受信回路と、
前記メモリチップからのストローブ信号を受信するレシーバと、
前記切替スイッチを介して、前記レシーバに接続されて、前記受信したストローブ信号を第3の所定時間だけ遅延させる第3の遅延調整回路とを備える請求項1に記載の半導体装置。 The system LSI is
A data transmission circuit for transmitting a data signal;
A first delay adjustment circuit connected to the data transmission circuit for delaying the data signal by a first predetermined time;
An output buffer connected to the delay adjustment circuit via the changeover switch;
A strobe transmission circuit for transmitting a strobe signal;
An output buffer connected to the strobe transmission circuit via the changeover switch;
A receiver for receiving a data signal read from the memory chip;
The second delay adjustment circuit connected to the receiver via the changeover switch and delaying the read data signal by a second predetermined time;
A receiving circuit connected to the delay adjustment circuit for receiving the delayed data signal;
A receiver for receiving a strobe signal from the memory chip;
The semiconductor device according to claim 1, further comprising: a third delay adjustment circuit that is connected to the receiver via the changeover switch and delays the received strobe signal by a third predetermined time.
外部からデータを入力可能な入力端子と、
外部へデータを出力可能な出力端子を備える請求項5に記載の半導体装置。 The system LSI further includes
An input terminal that can input data from the outside,
6. The semiconductor device according to claim 5, further comprising an output terminal capable of outputting data to the outside.
前記送信回路へ接続される評価・試験用パターン発生回路と、
前記受信回路、及び前記評価・試験用パターン発生回路と接続されるコンパレータ回路と、
前記評価・試験用パターン発生回路と、前記コンパレータ回路と接続された制御回路とを備える請求項5に記載の半導体装置。 The system LSI further includes
An evaluation / test pattern generation circuit connected to the transmission circuit;
A comparator circuit connected to the receiving circuit and the evaluation / test pattern generating circuit;
The semiconductor device according to claim 5, comprising the evaluation / test pattern generation circuit and a control circuit connected to the comparator circuit.
前記第1、第2、および第3の遅延調整回路での遅延時間制御のための参照用電圧値・電流値を制御可能なリファレンス電圧制御回路を備える請求項7に記載の半導体装置。 The system LSI further includes
8. The semiconductor device according to claim 7, further comprising a reference voltage control circuit capable of controlling a reference voltage value and a current value for delay time control in the first, second, and third delay adjustment circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007244052A JP2009074921A (en) | 2007-09-20 | 2007-09-20 | Semiconductor device |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN106814305A (en) * | 2016-12-23 | 2017-06-09 | 北京时代民芯科技有限公司 | A kind of SIP module method of testing based on Embedded micro-system on piece |
US11131706B2 (en) * | 2015-12-08 | 2021-09-28 | International Business Machines Corporation | Degradation monitoring of semiconductor chips |
-
2007
- 2007-09-20 JP JP2007244052A patent/JP2009074921A/en active Pending
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CN106814305A (en) * | 2016-12-23 | 2017-06-09 | 北京时代民芯科技有限公司 | A kind of SIP module method of testing based on Embedded micro-system on piece |
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