JP2009074921A - Semiconductor device - Google Patents
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Abstract
Description
本発明は複数のチップを同一パッケージに実装し、パッケージ内で高速メモリインターフェースを有する半導体装置に関し、更に詳しくは、当該半導体装置の評価・解析、及び品質管理技術に関する。 The present invention relates to a semiconductor device having a plurality of chips mounted in the same package and having a high-speed memory interface in the package, and more particularly to an evaluation / analysis and quality control technique of the semiconductor device.
近年、プロセス技術が異なるメモリチップ、ディジタルチップ、アナログチップおよび受動部品等を１パッケージに収納し、システムとして動作する半導体装置を構成するパッケージング技術が開発されている。特に、チップ間の配線の影響を考慮して、ＬＳＩ設計工程だけでなく実装工程を含めた設計環境で開発された上述のような１パッケージ化半導体装置は、システム・イン・パッケージ（以降、「ＳＩＰ」）と呼ばれている。
図１３にＳＩＰの具体例として、ＤＤＲ−ＳＤＲＡＭメモリインターフェースを有する半導体装置を示す。半導体装置２０は、ＳＩＰ内部に実装されているシステムＬＳＩチップ２００と、メモリチップ２０１で構成されている。
In recent years, a packaging technology has been developed in which a memory chip, a digital chip, an analog chip, a passive component, and the like having different process technologies are housed in one package to constitute a semiconductor device that operates as a system. In particular, in consideration of the influence of wiring between chips, a one-package semiconductor device as described above developed in a design environment including not only an LSI design process but also a mounting process is a system-in-package (hereinafter, “ SIP ").
FIG. 13 shows a semiconductor device having a DDR-SDRAM memory interface as a specific example of SIP. The
最初に、メモリチップ２０１にデータが書き込まれる際の動作について簡単に説明する。システムＬＳＩチップ２００の送信装置２０２から出力された書き込み用のデータを含むデータ信号Ｓｄｗは、遅延調整回路Ａ（図では「ＤｅｌａｙＡ」と表示）２１０でメモリチップ２０１が受信可能なＡＣタイミングで送信できるように遅延時間が調整される。遅延時間が調整されたデータ信号Ｓｄｗはバッファアンプ２２１および２２２を介してメモリチップ２０１の受信回路２０４に転送される。一方で、システムＬＳＩチップ２００の送信回路２０２から出力されたストローブ信号Ｓｓｗは、バッファアンプ２２５およびアンプ２２６を介してメモリチップ２０１の受信回路２０４に転送される。
First, an operation when data is written to the
次に、メモリチップ２０１からデータが読み出される際の動作について簡単に説明する。メモリチップ２０１の送信回路２０５から送出された読み出し用のデータを含むデータ信号Ｓｄｒは、バッファアンプ２２３および２２４を介してシステムＬＳＩチップ２００の受信回路２０３に転送される。一方、メモリチップ２０１の送信回路２０５から出力されたストローブ信号Ｓｓｒはバッファアンプ２２７および２２８を介してシステムＬＳＩチップ２００に転送され、更に遅延調整回路Ｂ２１１（図では「ＤｅｌａｙＢ」と表示）でＡＣタイミングが調整された後、受信回路２０３に入力される。
Next, an operation when data is read from the
ここで、データ信号Ｓｄｗの送信経路のうちシステムＬＳＩチップ２００側にはデータ信号に遅延を生じさせる原因となる遅延時間要因２０６（遅延時間ＴＤｗｓ‘）があり、メモリチップ２０１側には遅延時間要因２０８（遅延時間ＴＤｗｄ‘）がある。またデータ信号Ｓｄｒの受信経路のうちシステムＬＳＩチップ２００側には遅延時間要因２０７（遅延時間ＴＤｒｓ‘）があり、メモリチップ２０１側には遅延時間要因２０９（遅延時間ＴＤｒｄ‘）があり。これらの遅延時間要因２０６〜２０９はデバイス固有のもので、いずれもストローブ信号Ｓｓｗ、Ｓｓｒとの遅延時間差として定義される。これらの遅延時間要因はＡＣタイミングを変動させ、半導体装置の動作特性に不良が生じる原因となる。
Here, in the transmission path of the data signal Sdw, the
上述したＳＩＰ内部にシステムＬＳＩチップとメモリチップの間で高速メモリインターフェースを有する半導体装置では、信号品質の劣化、外部付加インピーダンスによる遅延時間のバラツキ、システム誤動作などを防止する観点から、システムＬＳＩチップとメモリチップの間の端子はＳＩＰの外部に露出していない。即ち、メモリチップの端子はＳＩＰ内部でシステムＬＳＩチップのみに接続されており、ＳＩＰの外部端子としては、システムＬＳＩチップの端子が設けられているのみである。 In the above-described semiconductor device having a high-speed memory interface between the system LSI chip and the memory chip in the SIP, from the viewpoint of preventing signal quality degradation, delay time variation due to external additional impedance, system malfunction, etc. Terminals between the memory chips are not exposed to the outside of the SIP. That is, the terminals of the memory chip are connected only to the system LSI chip inside the SIP, and only the terminals of the system LSI chip are provided as the external terminals of the SIP.
組み立て完了後の検査では、システムＬＳＩチップ検査、メモリチップ検査、システムＬＳＩチップとメモリチップの接続検査の大きく３つに分類される。従来、ＳＩＰの組立完了後の検査方法としては、特許文献１に記載されているような方法があった。しかしながら、従来は組立後の検査ではメモリインターフェースの接続検査による良品・不良品の判断だけであり、システムＬＳＩチップ、メモリチップのどちらの特性不良なのか、判断可能な手法が開示されていなかった。
The inspection after completion of assembly is roughly classified into three types: system LSI chip inspection, memory chip inspection, and system LSI chip / memory chip connection inspection. Conventionally, as an inspection method after completion of the SIP assembly, there is a method as described in
また、ＳＩＰ内部に実装されるシステムＬＳＩチップとメモリチップは、プローブ検査で良品判定されたチップであっても、実動作速度を含めた動作性能まで保証されたＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）ではないため、ＳＩＰとして組み立て完了後の実周波数動作での検査にて不良と判定される場合がある。
上述したように、高速メモリインターフェースを有するＳＩＰ構造の半導体装置では、ＡＣタイミングを変動させ、半導体装置の動作特性に不良が生じる原因となる遅延時間要因がシステムＬＳＩチップとメモリチップ内に存在する。従って、ＳＩＰ構造の半導体装置において組み立て完了後の検査において、これら複数の遅延時間要因の遅延時間の値を測定する必要がある。しかし、ＳＩＰの外部端子としては、システムＬＳＩチップ端子と接続されているのみであるため、複数の遅延時間要因の個々に関して遅延時間の値を測定する方法がない。 As described above, in a semiconductor device having a SIP structure having a high-speed memory interface, there is a delay time factor in the system LSI chip and the memory chip that causes the AC timing to fluctuate and causes a failure in the operating characteristics of the semiconductor device. Accordingly, it is necessary to measure the delay time values of the plurality of delay time factors in the inspection after completion of assembly in the semiconductor device having the SIP structure. However, since the SIP external terminal is only connected to the system LSI chip terminal, there is no method for measuring the delay time value for each of a plurality of delay time factors.
それゆえに、複数の遅延時間要因のそれぞれの遅延時間、つまり、個々の不良要因を評価できない。言い換えれば、従来は、半導体装置が不良と判断できるときでも、個々の不良要因を特定できないばかりでなく、システムＬＳＩチップ、またはメモリチップの不良なのかの判断すら出来ない。 Therefore, each delay time of a plurality of delay time factors, that is, individual failure factors cannot be evaluated. In other words, conventionally, even when a semiconductor device can be determined to be defective, it is not only possible to specify individual failure factors, but also it is not possible to determine whether a system LSI chip or a memory chip is defective.
すなわち、従来の半導体装置では、システムＬＳＩチップとメモリチップの実周波数動作での接続検査において不良と判定された場合、システムＬＳＩチップおよびメモリチップのどちらのチップの動作特性が不良なのか、また両方ともに不良なのか、確実に判断可能な評価・解析方法がなく、ＳＩＰ不良の原因解析ができなかった。さらに、システムＬＳＩチップとメモリチップの接続検査にて良品と判断されても、検査基準に対してどれだけのマージンが存在するか、評価する方法・試験ができなかった。 That is, in the conventional semiconductor device, when it is determined that the system LSI chip and the memory chip are defective in the connection inspection in the actual frequency operation, which of the system LSI chip and the memory chip has the defective operation characteristics, or both There was no evaluation / analysis method that could reliably determine whether both were defective, and the cause of SIP failure could not be analyzed. Further, even if the connection inspection between the system LSI chip and the memory chip is determined to be a non-defective product, a method / test for evaluating how much margin exists with respect to the inspection standard cannot be performed.
本発明の目的は、個々の遅延時間要因の評価が可能なＳＩＰ構造を採用した半導体装置を提供し、さらに、システムＬＳＩチップとメモリチップ間の不良原因解析、及び良品の検査基準に対するマージンを確実に判断できる技術を提供することにある。 An object of the present invention is to provide a semiconductor device adopting a SIP structure capable of evaluating individual delay time factors, and further to analyze a cause of failure between a system LSI chip and a memory chip and to ensure a margin for a non-defective inspection standard. It is to provide a technology that can be judged.
上記目的を達成するため本発明にかかる半導体装置は、
システムＬＳＩチップとメモリチップとが１つのパッケージに実装された半導体装置であって、
ｎヶ所の回路定数部をそれぞれ異なる組み合わせで接続するｎ種類の回路パスを切り替える切替スイッチ手段と、
前記切替スイッチ手段によって切り替えられた回路パスで測定されるｎ種類のトータル定数を出力するトータル定数出力手段とを備えるものであり、前記ｎは自然数である。
In order to achieve the above object, a semiconductor device according to the present invention includes:
A semiconductor device in which a system LSI chip and a memory chip are mounted in one package,
changeover switch means for switching n kinds of circuit paths for connecting n circuit constant portions in different combinations;
Total constant output means for outputting n types of total constants measured in the circuit path switched by the changeover switch means, where n is a natural number.
本発明にかかる半導体装置は、前記ｎ種類のトータル定数の測定結果より得られるｎ元連立方程式を解くことでｎヶ所の回路定数の値の取得が可能となる。 The semiconductor device according to the present invention can obtain the values of n circuit constants by solving the n-ary simultaneous equations obtained from the measurement results of the n kinds of total constants.
ここで、前記測定される回路定数は信号の遅延時間であり、
前記トータル定数出力手段は、
可変の遅延調整手段と、
前記遅延調整手段の遅延調整量を順次変化させて、その都度トータル定数を出力させる制御手段とを備えることが好ましい。
Where the measured circuit constant is the signal delay time;
The total constant output means includes
Variable delay adjustment means;
It is preferable to include a control unit that sequentially changes the delay adjustment amount of the delay adjustment unit and outputs a total constant each time.
また前記出力されたトータル定数に基づいて、正常動作する最小遅延調整量と最大遅延調整量から最適な遅延調整量を求め、当該最適遅延調整量と設計値との差を測定されている回路パスのトータル遅延時間とするトータル遅延時間算出手段をさらに備えることが好ましい。 Further, an optimum delay adjustment amount is obtained from the minimum delay adjustment amount and the maximum delay adjustment amount that operate normally based on the output total constant, and a circuit path in which the difference between the optimum delay adjustment amount and the design value is measured. It is preferable to further include a total delay time calculating means for making the total delay time of
本発明にかかる半導体装置において前記システムＬＳＩは、
データ信号を送信するデータ送信回路と、
前記データ送信回路に接続されて、前記データ信号を第１の所定時間だけ遅延させる第１の遅延調整回路と、
前記切替スイッチを介して、前記遅延調整回路に接続された出力バッファと、
ストローブ信号を送信するストローブ送信回路と、
前記切替スイッチを介して、前記ストローブ送信回路に接続された出力バッファと、
前記メモリチップから読み出されたデータ信号を受信するレシーバと、
前記切替スイッチを介して前記レシーバに接続されて、前記読み出されたデータ信号を第２の所定時間だけ遅延させる前記第２の遅延調整回路と、
前記遅延調整回路に接続されて、前記遅延されたデータ信号を受信する受信回路と、
前記メモリチップからのストローブ信号を受信するレシーバと、
前記切替スイッチを介して、前記レシーバに接続されて、前記受信したストローブ信号を第３の所定時間だけ遅延させる第３の遅延調整回路とを備えることが好ましい。
In the semiconductor device according to the present invention, the system LSI is
A data transmission circuit for transmitting a data signal;
A first delay adjustment circuit connected to the data transmission circuit for delaying the data signal by a first predetermined time;
An output buffer connected to the delay adjustment circuit via the changeover switch;
A strobe transmission circuit for transmitting a strobe signal;
An output buffer connected to the strobe transmission circuit via the changeover switch;
A receiver for receiving a data signal read from the memory chip;
The second delay adjusting circuit connected to the receiver via the changeover switch and delaying the read data signal by a second predetermined time;
A receiving circuit connected to the delay adjustment circuit for receiving the delayed data signal;
A receiver for receiving a strobe signal from the memory chip;
A third delay adjustment circuit connected to the receiver via the changeover switch and delaying the received strobe signal by a third predetermined time is preferably provided.
また前記システムＬＳＩは、さらに、
外部からデータを入力可能な入力端子と、
外部へデータを出力可能な出力端子を備えることが好ましい。
The system LSI further includes:
An input terminal that can input data from the outside,
It is preferable to provide an output terminal capable of outputting data to the outside.
前記システムＬＳＩは、さらに、
前記送信回路へ接続される評価・試験用パターン発生回路と、
前記受信回路、及び前記評価・試験用パターン発生回路と接続されるコンパレータ回路と、
前記評価・試験用パターン発生回路と、前記コンパレータ回路と接続された制御回路とを備えることが好ましい。
The system LSI further includes
An evaluation / test pattern generation circuit connected to the transmission circuit;
A comparator circuit connected to the receiving circuit and the evaluation / test pattern generating circuit;
It is preferable to include the evaluation / test pattern generation circuit and a control circuit connected to the comparator circuit.
前記システムＬＳＩは、さらに、
前記第１、第２、および第３の遅延調整回路での遅延時間制御のための参照用電圧値・電流値を制御可能なリファレンス電圧制御回路を備えることが好ましい。
The system LSI further includes
Preferably, a reference voltage control circuit capable of controlling a reference voltage value / current value for delay time control in the first, second, and third delay adjustment circuits is provided.
本発明によれば、システムＬＳＩチップとメモリチップを含むＳＩＰ構造の半導体装置において、装置内部に存在する個々の遅延時間要因の遅延時間を測定できる。結果、組立後の実動作周波数での評価試験において、システムＬＳＩチップとメモリチップ間の特性評価やマージン評価が可能になる。 According to the present invention, in a semiconductor device having an SIP structure including a system LSI chip and a memory chip, it is possible to measure delay times of individual delay time factors existing inside the device. As a result, in the evaluation test at the actual operating frequency after assembly, it is possible to evaluate the characteristics and margin between the system LSI chip and the memory chip.
（第１の実施の形態）
図１に本発明の第１の実施の形態にかかる半導体装置の構成を示す。半導体装置１０ａはシステムＬＳＩチップ１００ａとメモリチップ１０１から構成される。システムＬＳＩチップ１００ａは、送信回路１０２、受信回路１０３、遅延調整回路Ａ（図では「ＤｅｌａｙＡ」と表示）１１０、遅延調整回路Ｂ（図では「ＤｅｌａｙＢ」と表示）１１１、遅延調整回路Ｃ（図では「ＤｅｌａｙＣ」と表示）１１２、スイッチ１１３、１１４、１１５、１１６、ならびにバッファアンプ１２１、１２４、１２５および１２８を含む。
(First embodiment)
FIG. 1 shows a configuration of a semiconductor device according to the first embodiment of the present invention. The
送信回路１０２は、データ取り込み用外部端子１１７から取り込まれた書き込み用のデータＤｗを含むデータ信号Ｓｄｗをメモリチップ１０１へ送信する。受信回路１０３は、メモリチップ１０１から転送されたデータ信号Ｓｄｒを受信する。受信回路１０３で受信したデータ信号Ｓｄｒに含まれるデータは、データ出力用外部端子１１８から外部に出力される。
The
図１には明示されていないが、遅延調整回路１１０、１１１、１１２には遅延時間を調整する制御回路が内蔵されており、外部端子１１７を介して外部の制御手段から入力される制御信号Ｓｃにより制御される。スイッチ１１３〜１１６には切り換え用の回路が内蔵されており、外部端子１１７を介して外部の制御手段から入力される制御信号Ｓｃにより切り換えが制御される。またスイッチ１１３と１１５は連動スイッチであり、スイッチ１１３が端子ａ側に接続された場合、スイッチ１１５も端子ａ側に接続される。スイッチ１１４と１１６も連動スイッチであり、スイッチ１１４が端子ｃ側に接続された場合、スイッチ１１６も端子ｃ側に接続される。
Although not clearly shown in FIG. 1, the
遅延調整回路Ａ１１０は、上述した外部からの制御信号Ｓｃに基づいて、メモリチップ１０１へデータ信号Ｓｄｗを送信する際に、メモリチップ１０１が受信可能なＡＣタイミングで送信できるように遅延時間を調整する。同様にスイッチ１１５は、メモリチップ１０１へ送信するデータ信号Ｓｄｗの経路を変更する。また遅延調整回路Ｃ１１２は、受信回路１０３に入るデータ信号Ｓｄｒの遅延時間を調整する。スイッチ１１３は、遅延調整回路Ｃ１１２へ入るデータ信号Ｓｄｒの経路を変更する。
The delay adjustment circuit A110 adjusts the delay time based on the above-described external control signal Sc so that the data signal Sdw can be transmitted at an AC timing that can be received by the
スイッチ１１６は、外部からの制御信号Ｓｃに基づいて、メモリチップ１０１へ送信するストローブ信号Ｓｓｗの経路を変更する。同様に遅延調整回路Ｂ１１１は、受信回路１０３に入るストローブ信号Ｓｓｒの遅延時間を調整する。スイッチ１１４は、遅延調整回路Ｂ１１１へ入るストローブ信号Ｓｓｒの経路を変更する。
The
メモリチップ１０１は、受信回路１０４、送信回路１０５、ならびにバッファアンプ１２２、１２３、１２６および１２７を含む。受信回路１０４は、システムＬＳＩチップ１００ａから送信されたデータ信号Ｓｄｗおよびストローブ信号Ｓｓｗを受信する。送信回路１０５は、システムＬＳＩチップ１００ａへ読み出し用のデータＤｒを含むデータ信号Ｓｄｒおよびストローブ信号Ｓｓｒを送信する。
The
図１において、ＳＩＰの設計時点では、システムＬＳＩチップ１００ａとメモリチップ１０１間のデータ信号およびストローブ信号の遅延値は明確になっている。
In FIG. 1, the delay values of the data signal and the strobe signal between the
図２は、図１に示した第１の実施の形態にかかる半導体装置に、設計値とは異なる遅延時間を有する要因を付加したモデル図である。最初にシステムＬＳＩチップ１００ａの要因について説明する。データ信号Ｓｄｗをメモリチップ１０１へ送信する経路において、設計値とは異なる遅延時間が生ずる要因を遅延時間要因Ａ１０６（遅延時間ＴＤｗｓ）とする。またメモリチップ１０１からのデータ信号Ｓｄｒを受信する経路において、設計値とは異なる遅延時間が生ずる要因を遅延時間要因Ｂ１０７（遅延時間ＴＤｒｓ）とする。
FIG. 2 is a model diagram in which a factor having a delay time different from the design value is added to the semiconductor device according to the first embodiment shown in FIG. First, factors of the
次にメモリチップ１０１の要因について説明する。システムＬＳＩチップ１００ａからのデータ信号Ｓｄｗを受信する経路において、設計値とは異なる遅延時間が生ずる要因を遅延時間要因Ｃ１０８（遅延時間ＴＤｗｄ）とする。またシステムＬＳＩチップ１００ａへのデータ信号Ｓｄｒの送信経路において、設計値とは異なる遅延時間が生ずる要因を遅延時間要因Ｄ１０９（遅延時間ＴＤｒｄ）とする。これら設計値とは異なる遅延時間要因１０６から１０９は、いずれも該当するストローブ信号の遅延時間との遅延時間差として定義しモデル図に付加している。
Next, factors of the
本発明にかかる半導体装置１０ａが図１３に示した従来の半導体装置２０と違う点は、データ信号およびストローブ信号の送信経路を変更するスイッチ１１３〜１１６が設けられている点と、遅延調整回路Ｃ１１２が追加されている点である。本実施の形態では、スイッチ１１３〜１１６を切り換えて異なるｎ種類（ｎは自然数、本実施の形態ではｎ=４）の回路パス（経路）についてそれぞれ評価試験を行い、データの読み出しや書き込みが正常に行われるＡＣタイミング範囲を明確にする。
The
具体的には、それぞれの経路に含まれる遅延調整回路の遅延時間を変化させることによってＡＣタイミングをずらし、データの読み出しや書き込みが正常に行われるＡＣタイミング範囲に含まれる遅延調整回路の遅延時間（回路パスのトータル定数）を求める。更に、このようにして求めた遅延時間からＡＣタイミングの最適値をもたらす遅延時間（回路パスのトータル遅延時間）を算出する。本実施の形態では、正常なＡＣタイミング範囲に含まれる遅延時間の中間値を最適値としている。 Specifically, the AC timing is shifted by changing the delay time of the delay adjustment circuit included in each path, and the delay time of the delay adjustment circuit included in the AC timing range in which data is normally read or written ( Circuit path total constant). Further, a delay time (total delay time of the circuit path) that provides the optimum value of the AC timing is calculated from the delay time thus obtained. In the present embodiment, the intermediate value of the delay time included in the normal AC timing range is set as the optimum value.
このようにして求められた遅延時間の最適値（回路パスのトータル遅延時間）と、それぞれの回路パス（経路）に含まれるｎヶ所の回路定数部（本実施の形態ではｎ=４）である遅延時間要因１０６〜１０９の遅延時間との関係を示すｎ元（本実施の形態ではｎ=４）の連立方程式を作成する。得られた連立方程式を解くことにより、遅延時間要因１０６〜１０９のそれぞれの遅延時間（回路パスのトータル遅延時間）を求めることができる。遅延時間要因１０６〜１０９の遅延時間を解析することによってＳＩＰ構造の半導体装置の動作特性の評価や不良原因の解析が可能となる。 The optimum value of the delay time thus obtained (total delay time of the circuit path) and n circuit constant portions (n = 4 in the present embodiment) included in each circuit path (path). A simultaneous equation of n elements (n = 4 in this embodiment) indicating the relationship with the delay time of the delay time factors 106 to 109 is created. By solving the obtained simultaneous equations, the respective delay times (total delay time of the circuit path) of the delay time factors 106 to 109 can be obtained. By analyzing the delay times of the delay time factors 106 to 109, it is possible to evaluate the operating characteristics of the semiconductor device having the SIP structure and analyze the cause of the failure.
なお、上述したスイッチ１１３〜１１６は本発明の切換スイッチ手段を構成する。また遅延調整回路１１０〜１１２は本発明のトータル定数出力手段を構成する。
The
以下、図３を参照して４回の評価試験の概要について説明する。なお以下で説明する第１〜第４の評価試験においては、半導体装置１０ａの外部に設けられた制御手段（不図示）から供給される制御信号Ｓｃによってそれぞれの構成要素の動作が制御される。また受信回路１０３からの読み出しデータは半導体装置１０ａの外部に出力され、その読み出しデータを制御手段で評価し、最適の遅延時間を算出する。その意味で制御手段は本発明のトータル遅延時間算出手段を構成している。また別段の断りがない限り、以下の説明では、書き込みや読み出しは実動作周波数で行われるものとする。
The outline of the four evaluation tests will be described below with reference to FIG. In the first to fourth evaluation tests described below, the operation of each component is controlled by a control signal Sc supplied from control means (not shown) provided outside the
１．第１の評価試験
第１の評価試験においては、第１の経路を通してメモリチップ１０１からのデータ信号Ｓｄｒの読み出しを行う際に、正常な読み出しが可能なＡＣタイミング範囲を明確にする。図３の１段目に第１の評価試験の概要を示す。また図４に第１の経路を形成するスイッチの接続状態を示す。データ信号Ｓｄｒの読み出しに用いられるスイッチ１１３は端子ａ側に接続されている。またストローブ信号Ｓｓｒの読み出しに用いられるスイッチ１１４は端子ｃ側に接続されている。（図３の項目Ａ参照）
1. First Evaluation Test In the first evaluation test, when the data signal Sdr is read from the
第１の評価試験において、メモリチップ１０１の送信回路１０５から出力されたデータ信号Ｓｄｒは、第１の経路、すなわち遅延時間要因１０９、アンプ１２３、アンプ１２４、スイッチ１１３、遅延時間要因１０７および遅延調整回路Ｃ１１２を経由して受信回路１０３に転送される。一方、送信回路１０５から出力されたストローブ信号Ｓｓｒは、第１の経路、すなわちアンプ１２７、アンプ１２８、スイッチ１１４および遅延調整回路Ｂ１１１を経由して受信回路１０３に転送される。このように第１の評価試験においては、未知の遅延時間を有する遅延時間要因（遅延時間ＴＤｒｄ）１０９および遅延時間要因（遅延時間ＴＤｒｓ）１０７を経由してデータ信号Ｓｄｒが転送される（図３の項目Ｂ参照）。
In the first evaluation test, the data signal Sdr output from the
データ信号Ｓｄｒの転送に用いられる第１の経路の途中には遅延調整回路Ｃ１１２が接続されている。またストローブ信号Ｓｓｒの転送に用いられる第１の経路の途中には遅延調整回路Ｂ１１１が接続されている（図３の項目Ｃ参照）。第１の評価試験においては、遅延調整回路Ｃ１１２の遅延時間を０に固定すると共に遅延調整回路Ｂ１１１の遅延時間をスイープ（例えば短い値から長い値に変化）させることにより、データ信号Ｓｄｒの正常な読み出しが可能なＡＣタイミング範囲の測定が行われる。 A delay adjustment circuit C112 is connected in the middle of the first path used for transferring the data signal Sdr. A delay adjustment circuit B111 is connected in the middle of the first path used for transferring the strobe signal Ssr (see item C in FIG. 3). In the first evaluation test, the delay time of the delay adjustment circuit C112 is fixed to 0, and the delay time of the delay adjustment circuit B111 is swept (for example, changed from a short value to a long value), whereby the data signal Sdr is normal. The AC timing range that can be read is measured.
上述の測定により明確にされた正常なデータの読み出しが可能なＡＣタイミング範囲から図１０（Ａ）に示す方法に基づいて、最適なＡＣタイミングに対応する遅延調整回路Ｂ１１１の遅延時間ＴＤ１ｒｂが算出される（図３の項目Ｄ参照）。算出方法については後述する。以上で第１の評価試験が終了する。 Based on the method shown in FIG. 10A, the delay time TD1rb of the delay adjustment circuit B111 corresponding to the optimum AC timing is calculated from the AC timing range in which normal data can be read out clarified by the above measurement. (See item D in FIG. 3). The calculation method will be described later. Thus, the first evaluation test is completed.
第１の評価試験で算出された遅延時間の最適値ＴＤ１ｒｂと、前述した遅延時間要因１０７の遅延時間ＴＤｒｓおよび遅延時間要因１０９の遅延時間ＴＤｒｄとの間で下記の方程式（１）が成立する（図３の項目Ｅ参照）。
ＴＤｒｓ＋ＴＤｒｄ＝ＴＤ１ｒｂ−ＴＤ１ｒｄ ・・・（１）
ここで、ＴＤ１ｒｄは設計時点での遅延調整回路Ｂ１１１の遅延時間の設定値である。
The following equation (1) is established between the optimum value TD1rb of the delay time calculated in the first evaluation test and the delay time TDrs of the
TDrs + TDrd = TD1rb−TD1rd (1)
Here, TD1rd is a set value of the delay time of the delay adjustment circuit B111 at the time of design.
２．第２の評価試験
第２の評価試験においては、第１の経路を通してメモリチップ１０１にデータ信号Ｓｄｗの書き込みを行う際に、正常な書き込みが可能なＡＣタイミング範囲の測定が行われる。図３の表の２段目に第２の評価試験の概要を示す。また図４に第１の経路を形成するスイッチの接続状態を示す。データ信号Ｓｄｗの書き込みに用いられるスイッチ１１５およびストローブ信号Ｓｓｗの書き込みに用いられるスイッチ１１６は、それぞれ端子ａ側および端子ｃ側に接続されている（図３の項目Ａ参照）。
2. Second Evaluation Test In the second evaluation test, when the data signal Sdw is written to the
第２の評価試験において、送信回路１０２から出力されたデータ信号Ｓｄｗは、第１の経路、すなわち遅延調整回路Ａ１１０、遅延時間要因１０６、スイッチ１１５、アンプ１２１、アンプ１２２および遅延時間要因１０８を経由して受信回路１０４に転送される。一方、送信回路１０２から出力されたストローブ信号Ｓｓｗは、第１の経路、すなわちスイッチ１１６、アンプ１２５およびアンプ１２６を経由して受信回路１０４に転送される。このように第２の評価試験においては、未知の遅延時間を有する遅延時間要因（遅延時間ＴＤｗｓ）１０６および延時間要因（遅延時間ＴＤｗｄ）１０８を経由してデータ信号Ｓｄｗが転送される（図３の項目Ｂ参照）。
In the second evaluation test, the data signal Sdw output from the
データ信号Ｓｄｗの転送に用いられる第１の経路の途中には遅延調整回路Ａ１１０が接続されている（図３の項目Ｃ参照）。第２の評価試験においては、遅延調整回路Ａ１１０の遅延時間をスイープさせることにより、データ信号Ｓｄｗの正常な書き込みが可能なＡＣタイミング範囲の測定が行われる。 A delay adjustment circuit A110 is connected in the middle of the first path used for transferring the data signal Sdw (see item C in FIG. 3). In the second evaluation test, the AC timing range in which the data signal Sdw can be normally written is measured by sweeping the delay time of the delay adjustment circuit A110.
なお、メモリチップ１０１にデータが正常に書き込まれたかどうか確認するためには、データの書き込みが行われる都度、メモリチップ１０１から書き込まれたデータを読み出して、書き込まれたデータと比較する必要がある。図３の評価試験２の下段にデータの読み出しを行う際の経路とスイッチの接続状態を示す。第２の評価試験におけるデータの読み出しは、第１の評価試験と同様の経路・手順で行われる。ただし遅延調整回路Ｂ１１１の遅延時間については、第１の評価試験で求めた最適のＡＣタイミングが得られる遅延時間ＴＤ１ｒｂに設定される。遅延調整回路Ｂ１１１の遅延時間を最適値に設定することで、データの読み出しは常に正常に行われると推定されるため、ＡＣタイミング範囲を測定する際の信頼性が高まる。
In order to check whether data is normally written in the
上述の測定により明確にされた正常なデータの書き込みが可能なＡＣタイミング範囲から後述の図１０（Ｂ）に示す方法に基づいて、遅延調整回路Ａ１１０の遅延時間の最適値ＴＤ１ｗｂが算出される（図３の項目Ｄ参照）。以上で第２の評価試験が終了する。 Based on the AC timing range in which normal data can be written clarified by the above-described measurement, the optimum value TD1wb of the delay time of the delay adjustment circuit A110 is calculated based on the method shown in FIG. (See item D in FIG. 3). This completes the second evaluation test.
第２の評価試験で算出された遅延時間の最適値ＴＤ１ｗｂと、前述した遅延時間要因１０６の遅延時間ＴＤｗｓおよび遅延時間要因１０８の遅延時間ＴＤｗｄとの間で下記方程式（２）が成立する（図３の項目Ｅ参照）。
ＴＤｗｓ＋ＴＤｗｄ＝ＴＤ１ｗｂ−ＴＤ１ｗｄ ・・・（２）
ここで、ＴＤ１ｗｄは設計時点での遅延調整回路Ａ１１０の遅延時間の設定値である。
The following equation (2) is established between the optimum value TD1wb of the delay time calculated in the second evaluation test and the delay time TDws of the
TDws + TDwd = TD1wb-TD1wd (2)
Here, TD1wd is a set value of the delay time of the delay adjustment circuit A110 at the time of design.
３．第３の評価試験
第３の評価試験では、ループバック経路においてデータ信号Ｓｄｗが受信回路１０３に正常にラッチされるＡＣタイミング範囲の測定が行われる。図３の３段目に第３の評価試験の概要を示す。また図４にループバック経路を形成するスイッチの接続状態を示す。ループバック経路の接続状態は前述した第１の経路を形成する接続状態と同じである。スイッチ１１３および１１５はそれぞれ端子ａ側に接続されている。またスイッチ１１４および１１６はそれぞれ端子ｃ側に接続されている（図３の項目Ａ参照）。
3. Third Evaluation Test In the third evaluation test, an AC timing range in which the data signal Sdw is normally latched by the receiving
第３の評価試験において、送信回路１０２から出力されたデータ信号Ｓｄｗは、ループバック経路、すなわち遅延調整回路Ａ１１０、遅延時間要因１０６、スイッチ１１５およびアンプ１２１を経た後、アンプ１２４、遅延時間要因１０７および遅延調整回路Ｃ１１２を経由して受信回路１０３に転送される。一方、送信回路１０２から出力されたストローブ信号Ｓｓｗは、ループバック経路、すなわちスイッチ１１６およびアンプ１２５を経た後、アンプ１２８および遅延調整回路Ｂ１１１を経由して受信回路１０３に転送される。第３の評価試験においては、未知の遅延時間を有する遅延時間要因（遅延時間ＴＤｗｓ）１０６および延時間要因（遅延時間ＴＤｒｓ）１０７を経由してデータ信号Ｓｄｗが転送される（図３の項目Ｂ参照）。
In the third evaluation test, the data signal Sdw output from the
データ信号Ｓｄｗの転送に用いられるループバック経路の途中には遅延調整回路Ａ１１０および遅延調整回路Ｃ１１２が接続されている。またストローブ信号Ｓｓｗの転送に用いられるループバック経路の途中には遅延調整回路Ｂ１１１が接続されている。第３の評価試験においては、遅延調整回路Ａ１１０および遅延調整回路Ｃ１１２の遅延時間を０に設定すると共に遅延調整回路Ｂ１１１の遅延時間をスイープさせることにより、データ信号Ｓｄｗを受信回路１０３でラッチする際に正常なデータ信号のラッチが可能なＡＣタイミング範囲の測定が行われる（図３の項目Ｃ参照）。
A delay adjustment circuit A110 and a delay adjustment circuit C112 are connected in the middle of the loopback path used for transferring the data signal Sdw. A delay adjustment circuit B111 is connected in the middle of the loopback path used for transferring the strobe signal Ssw. In the third evaluation test, when the delay time of the delay adjustment circuit A110 and the delay adjustment circuit C112 is set to 0 and the delay time of the delay adjustment circuit B111 is swept, the data signal Sdw is latched by the
上述の測定により明確にされた正常なデータのラッチが可能なＡＣタイミング範囲から後述の図１０（Ｃ）に示す方法に基づいて、遅延調整回路Ｂ１１１の遅延時間の最適値ＴＤＬが算出される（図３の項目Ｄ参照）。以上で第３の評価試験が終了する。 Based on the AC timing range in which normal data can be latched clarified by the above-described measurement, the optimum value TDL of the delay time of the delay adjustment circuit B111 is calculated based on the method shown in FIG. (See item D in FIG. 3). Thus, the third evaluation test is completed.
第３の評価試験で算出された遅延時間の最適値ＴＤＬｂと、前述した遅延時間要因１０６の遅延時間ＴＤｗｓおよび遅延時間要因１０７の遅延時間ＴＤｒｓとの間で下記方程式（３）が成立する（図３の項目Ｅ参照）。
ＴＤｗｓ＋ＴＤｒｓ＝ＴＤＬｂ−ＴＤＬｄ ・・・（３）
ここで、ＴＤＬｄは設計時点での遅延調整回路Ｂ１１１の遅延時間の設定値である。
The following equation (3) is established between the optimum value TDLb of the delay time calculated in the third evaluation test and the delay time TDws of the
TDws + TDrs = TDLb−TDLd (3)
Here, TDLd is a set value of the delay time of the delay adjustment circuit B111 at the time of design.
４．第４の評価試験
第４の評価試験においては、第２の経路を通してメモリチップ１０１にデータ信号Ｓｄｗの書き込みを行う際に、正常な書き込みが可能なＡＣタイミング範囲の測定が行われる。図３の４段目に第４の評価試験の概要を示す。また図５に第２の経路を形成するスイッチの接続状態を示す。スイッチ１１３および１１５はそれぞれ端子ｂ側に接続されている
。またスイッチ１１３および１１４はそれぞれ端子ｄ側に接続されている（図３の項目Ａ参照）。
4). Fourth Evaluation Test In the fourth evaluation test, when writing the data signal Sdw to the
第４の評価試験において、送信回路１０２から出力されたデータ信号Ｓｄｗは、第２の経路、すなわちスイッチ１１３、遅延時間要因１０７、遅延調整回路Ｃ１１２、スイッチ１１５、アンプ１２１、アンプ１２２および遅延時間要因１０８を経由して受信回路１０４に転送される。一方、送信回路１０２から出力されたストローブ信号Ｓｓｗは、第２の経路、すなわちスイッチ１１４、遅延調整回路Ｂ１１１、スイッチ１１６、アンプ１２５およびアンプ１２６を経由して受信回路１０４に転送される（図３の項目Ｂ参照）。このように第４の評価試験においては、未知の遅延時間を有する遅延時間要因（遅延時間ＴＤｒｓ）１０７および延時間要因（遅延時間ＴＤｗｄ）１０８を経由してデータ信号Ｓｄｗが転送される。
In the fourth evaluation test, the data signal Sdw output from the
データ信号Ｓｄｗの転送に用いられる第２の経路の途中には遅延調整回路Ｃ１１２が接続されている。またストローブ信号Ｓｓｗの転送に用いられる第２の経路の途中には遅延調整回路Ｂ１１１が接続されている（図３の項目Ｃ参照）。第４の評価試験においては、遅延調整回路Ｂ１１１の遅延時間を０に設定すると共に遅延調整回路Ｃ１１２の遅延時間をスイープさせることにより、正常な書き込みが可能なＡＣタイミング範囲の測定が行われる。 A delay adjustment circuit C112 is connected in the middle of the second path used for transferring the data signal Sdw. A delay adjustment circuit B111 is connected in the middle of the second path used for transferring the strobe signal Ssw (see item C in FIG. 3). In the fourth evaluation test, the delay time of the delay adjustment circuit B111 is set to 0 and the delay time of the delay adjustment circuit C112 is swept to measure the AC timing range in which normal writing is possible.
なお、第２の評価試験と同様に、メモリチップ１０１にデータが正常に書き込まれたかどうか確認するためには、データの書き込みが行われる都度、メモリチップ１０１からデータを読み出して書き込まれたデータと比較する必要がある。図３の評価試験４の下段にデータの読み出しを行う際の経路とスイッチの接続状態を示す。第４の評価試験においてデータの読み出しを行う際には、スイッチ１１３〜１１６の接続状態を切り換えて第１の評価試験の経路を用いる。この際、第２の評価試験と同様に、遅延調整回路Ｂ１１１の遅延時間は、第１の評価試験で求めた最適のＡＣタイミングが得られる遅延時間ＴＤ１ｒに設定される。遅延調整回路Ｂ１１１の遅延時間を最適値に設定することで、データの読み出しは常に正常に行われると推定されるため、正常な書き込みが行われるＡＣタイミング範囲の測定の信頼性が高まる。
As in the second evaluation test, in order to confirm whether data has been normally written to the
上述の測定により明確にされた正常なデータの書き込みが可能なＡＣタイミング範囲から後述の図１０（Ｄ）に示す方法に基づいて、遅延調整回路Ｃ１１２の遅延時間の最適値ＴＤ２ｗが算出される（図３の項目Ｄ参照）。以上で第４の評価試験が終了する。 An optimum value TD2w of the delay time of the delay adjustment circuit C112 is calculated based on the method shown in FIG. 10D described later from the AC timing range in which normal data can be written as clarified by the above-described measurement ( (See item D in FIG. 3). Thus, the fourth evaluation test is completed.
第４の評価試験で算出された遅延時間の最適値ＴＤ２ｗｂと、前述した遅延時間要因１０７の遅延時間ＴＤｒｓおよび遅延時間要因１０６の遅延時間ＴＤｗｓとの間で下記方程式（４）が成立する（図３の項目Ｅ参照）。
ＴＤｒｓ＋ＴＤｗｓ＝ＴＤ２ｗｂ−ＴＤ２ｗｄ ・・・（４）
ここで、ＴＤ２ｗｄは設計時点での遅延調整回路Ｃ１１２の遅延時間の設定値である。
The following equation (4) is established between the optimum value TD2wb of the delay time calculated in the fourth evaluation test, the delay time TDrs of the
TDrs + TDws = TD2wb−TD2wd (4)
Here, TD2wd is a set value of the delay time of the delay adjustment circuit C112 at the time of design.
上述の第１〜第４の評価試験で得られた４元の連立方程式を解くことにより、４つの遅延時間要因１０６〜１０９の遅延時間ＴＤｗｓ、ＴＤｗｄ、ＴＤｒｓおよびＴＤｒｄが求められる。これら遅延時間要因の遅延時間の値と設計値とのズレ量を明確にすることで、ＳＩＰ内部のシステムＬＳＩチップ１００ａや、メモリチップ１０１の各経路の特性を明確化することができる。結果、ＳＩＰ構造の半導体装置の不良判別や解析、更には品質改善に繋げることが可能となる。
By solving the quaternary simultaneous equations obtained in the above first to fourth evaluation tests, the delay times TDws, TDwd, TDrs, and TDrd of the four delay time factors 106 to 109 are obtained. By clarifying the amount of deviation between the delay time value of the delay time factor and the design value, the characteristics of each path of the
次に、図６〜図１０のフローチャートを参照して、第１から第４の評価試験の内容および手順について具体的に説明する。それぞれの評価試験は並列して処理できるものであるため、特に順番を指定する必要はない。しかし第１〜第３の評価試験は全て図４に示す経路で行われるのに対し、第４の評価試験は図４に示す経路と図５に示す経路を切り換えて行われる。第１〜第３の評価試験を連続して行えば、第２および第３の評価試験の最初に行う経路の設定を省略できる。評価試験全体の効率を考慮すると、第１〜第３の評価試験を連続して行った後に第４の評価試験を行うのが好ましい。 Next, the contents and procedures of the first to fourth evaluation tests will be specifically described with reference to the flowcharts of FIGS. Since each evaluation test can be processed in parallel, there is no need to specify the order. However, the first to third evaluation tests are all performed along the route shown in FIG. 4, whereas the fourth evaluation test is performed by switching the route shown in FIG. 4 and the route shown in FIG. If the first to third evaluation tests are continuously performed, it is possible to omit the setting of the route performed at the beginning of the second and third evaluation tests. In consideration of the efficiency of the entire evaluation test, it is preferable to perform the fourth evaluation test after continuously performing the first to third evaluation tests.
なお評価試験の際に必要となるスイッチ１１３〜１１６の切り換えや遅延調整回路１１０〜１１２の遅延時間の制御は、半導体装置１０ａの外部から入力される制御信号Ｓｃによって行われる。送信回路１０２および１０５におけるデータ信号およびストローブ信号の送信や、受信回路１０３および１０４におけるデータ信号およびストローブ信号の受信についても、外部から入力される制御信号Ｓｃによって制御される。
Note that switching of the
１．第１の評価試験
図６に第１の評価試験の手順を示す。評価試験に先立ち、ステップＳ６１において第１の経路の設定が行われる。具体的には、図４に示すようにスイッチ１１３および１１５は端子ａ側に接続され、スイッチ１１４および１１６は端子ｃ側に接続される。
1. First Evaluation Test FIG. 6 shows the procedure of the first evaluation test. Prior to the evaluation test, a first path is set in step S61. Specifically, as shown in FIG. 4, the
続いてステップＳ６２において、実動作周波数よりも低い周波数でメモリチップ１０１へのデータの書き込みが行われる。これは、引き続いて行われるステップＳ６４のメモリチップ１０１からのデータ読み出しの前提として、メモリチップ１０１に正常なデータが記録されている必要があるからである。
In step S62, data is written to the
具体的には、はじめに、外部入力端子１１７より所定のテストパターンデータＤｗが送信回路１０２に入力される。メモリチップ１０１へデータＤｗを書き込む際には、外部からの制御信号Ｓｃにより、メモリチップ１０１が確実にデータを受け取れる様、実動作周波数よりも低い周波数でメモリチップ１０１を動作させる。送信回路１０２から出力されたテストパターンデータＤｗを含むデータ信号Ｓｄｗは、遅延調整回路１１０、遅延時間要因１０６、スイッチ１１５、アンプ１２１、アンプ１２２および遅延時間要因１０８を介して、メモリチップ１０１の受信回路１０４に転送される。
Specifically, first, predetermined test pattern data Dw is input to the
一方、送信回路１０２から出力されたストローブ信号Ｓｓｗは、スイッチ１１６、アンプ１２５およびアンプ１２６を介してメモリチップ１０１の受信回路１０４に転送され、受信回路１０４においてデータ信号Ｓｄｗをラッチする。結果、メモリチップ１０１のメモリ領域に所定のテストパターンデータＤｗが書き込まれる。この時、メモリチップ１０１は実動作周波数よりも低い周波数で動作しているため、メモリチップ１０１が受信できるＡＣタイミングは非常に緩い。従って、遅延調整回路１１０で設定される遅延時間を十分なマージンがある値に設定しておくことで、メモリチップ１０１は確実にデータを受け取れる。
On the other hand, the strobe signal Ssw output from the
図３で説明したように第１の評価試験においては、第１の経路について遅延調整回路Ｃの遅延時間を０に固定し、遅延調整回路Ｂの遅延時間をスイープさせて、正常な読み取りが行われるＡＣタイミング範囲を測定する。このためステップＳ６３において、遅延調整回路Ｃの遅延時間を０に固定する一方で、遅延調整回路Ｂの遅延時間を予め定めた範囲内で変化させる。 As described with reference to FIG. 3, in the first evaluation test, the delay time of the delay adjustment circuit C is fixed to 0 for the first path, and the delay time of the delay adjustment circuit B is swept to perform normal reading. Measure the AC timing range. Therefore, in step S63, the delay time of the delay adjustment circuit C is fixed to 0, while the delay time of the delay adjustment circuit B is changed within a predetermined range.
引き続いてステップＳ６４において、メモリチップ１０１のメモリ領域に記憶されたデータＤｒを読み出す。データＤｒを含むデータ信号Ｓｄｒはメモリチップ１０１の送信回路１０５から出力され、遅延時間要因１０９、アンプ１２３、アンプ１２４、スイッチ１１３、遅延時間要因１０７および遅延調整回路Ｃ１１２を介して、受信回路１０３に到達する。
Subsequently, in step S64, the data Dr stored in the memory area of the
一方、ストローブ信号Ｓｓｒは送信回路１０５から出力され、アンプ１２７、アンプ１２８、スイッチ１１４および遅延調整回路１１１を介して受信回路１０２に到達し、データ信号をラッチする。受信回路１０３にラッチされたデータＤｒは外部出力端子１１８から外部に出力される。
On the other hand, the strobe signal Ssr is output from the
ステップ６５において、外部出力端子１１８から出力されたデータＤｒと、送信回路１０２から送信されたテストパターンデータＤｗをコンパレータ等で比較し、データが正常に読み取られたか否かを確認する。
In step 65, the data Dr output from the
ステップＳ６３からＳ６５の処理を遅延時間を変えながら繰り返し行い、図１０（Ａ）に示す正常なデータの読み出しが可能な遅延調整回路１１１の遅延時間の最小値ＴＤｒｍｉｎと最大値ＴＤｒｍａｘを測定する（Ｓ６６）。図において横軸は遅延調整回路Ｂ１１１の遅延時間量ＴＤｃを示す。
Steps S63 to S65 are repeated while changing the delay time, and the minimum value TDrmin and the maximum value TDrmax of the delay time of the
ステップ６７において、このようにして測定された遅延時間の最小値と最大値から最適遅延時間を算出する。図１０（Ａ）に示すように遅延時間の最小値と最大値の中間値（Ｄ１ｒｍｉｎ＋Ｄ１ｒｍａｘ）／２を遅延時間の最適値Ｄ１ｒｂとしている。 In step 67, the optimum delay time is calculated from the minimum value and the maximum value of the delay time thus measured. As shown in FIG. 10A, an intermediate value (D1rmin + D1rmax) / 2 between the minimum value and the maximum value of the delay time is set as the optimum value D1rb of the delay time.
２．第２の評価試験
図７に第２の評価試験の手順を示す。図３で説明したように第２の評価試験においては、第１の経路について遅延調整回路Ａ１１０の遅延時間をスイープさせて、メモリチップ１０１へデータＤｗの書き込みが行われる。一方、このようにしてメモリチップ１０１に書き込まれたデータＤｗを最適なＡＣタイミングで読み出す。読み出されたデータＤｒをテストパターンデータＤｗと比較することにより、正常な書き込みが行われるＡＣタイミング範囲を明確にする。
2. Second Evaluation Test FIG. 7 shows the procedure of the second evaluation test. As described with reference to FIG. 3, in the second evaluation test, the data Dw is written to the
最初に、ステップＳ７１において、第１の経路の設定が行われる。ステップＳ７１の処理は図６のステップＳ６１の処理と同じであるため説明は省略する。次に、ステップＳ７２において、遅延調整回路Ｂの遅延時間を第１の評価試験で得た最適値ＴＤ１ｒｂに設定し、次のステップＳ７３に進む。 First, in step S71, a first route is set. The processing in step S71 is the same as the processing in step S61 in FIG. Next, in step S72, the delay time of the delay adjustment circuit B is set to the optimum value TD1rb obtained in the first evaluation test, and the process proceeds to the next step S73.
ステップＳ７３において遅延調整回路Ａ１１０の遅延時間を予め定めた範囲内で変化させ、引き続いてステップＳ７４において、メモリチップ１０１にデータの書き込みが行われる。具体的には、外部入力端子１１７から入力されたテストパターンデータＤｗは送信回路１０２に入力される。送信回路１０２から出力されたテストパターンデータＤｗを含むデータ信号Ｓｄｗは遅延調整回路１１０、遅延時間要因１０６、スイッチ１１５、アンプ１２１、アンプ１２２および遅延時間要因１０８を介して、メモリチップ１０１の受信回路１０４に転送される。
In step S73, the delay time of the delay adjustment circuit A110 is changed within a predetermined range. Subsequently, data is written to the
一方、送信回路１０２から出力されたストローブ信号Ｓｓｗは、スイッチ１１６、アンプ１２５およびアンプ１２６を介してメモリチップ１０１の受信回路１０４に転送され、受信回路１０４においてデータ信号Ｓｄｗをラッチする。これによりメモリチップ１０１のメモリ領域に所定のテストパターンデータＤｗが書き込まれる。
On the other hand, the strobe signal Ssw output from the
次にステップＳ７５において、メモリチップ１０１のメモリ領域に書き込まれたデータを読み出す。データの読み出し方法は第１の評価試験と同様であるため、詳細な説明は省略する。前述したようにデータの読み出しの際に誤りが生じないように、遅延調整回路Ｂ１１１の遅延時間は最適のＡＣタイミングが得られる遅延時間ＴＤ１ｒｂに設定されている。
Next, in step S75, the data written in the memory area of the
ステップＳ７６において、外部出力端子１１８から出力されたデータＤｒと、送信回路１０２から送信されたテストパターンデータＤｗをコンパレータ等で比較し、データが正常に書き込まれたか否かを確認する。
In step S76, the data Dr output from the
ステップＳ７３からＳ７６の処理を遅延時間を変えながら繰り返し行い、図１１（Ｂ）に示す正常なデータの書き込みが可能な遅延調整回路Ａ１１０の遅延時間の最小値ＴＤ１ｗｍｉｎと最大値ＴＤ１ｗｍａｘを測定する（Ｓ７７）。図において横軸は遅延調整回路Ｂ１１１の遅延時間量ＴＤｃを示す。 Steps S73 to S76 are repeatedly performed while changing the delay time, and the minimum value TD1wmin and the maximum value TD1wmax of the delay time of the delay adjustment circuit A110 shown in FIG. 11B capable of writing normal data are measured (S77). ). In the figure, the horizontal axis indicates the delay time amount TDc of the delay adjustment circuit B111.
ステップＳ７８において、このようにして測定された遅延時間の最小値と最大値から最適遅延時間を算出する。具体的には、遅延時間の最小値と最大値の中間値（ＴＤ１ｗｍｉｎ＋Ｄ１ｗｍａｘ）／２を最適値ＴＤ１ｗｂとしている。 In step S78, the optimum delay time is calculated from the minimum value and the maximum value of the delay time thus measured. Specifically, an intermediate value (TD1wmin + D1wmax) / 2 between the minimum value and the maximum value of the delay time is set as the optimum value TD1wb.
３．第３の評価試験
図８に第３の評価試験の手順を示す。図３で説明したように第３の評価試験においては、ループバック経路について遅延調整回路Ａ１１０および遅延調整回路Ｃ１１２の遅延時間を０に固定し、遅延調整回路Ｂ１１１の遅延時間をスイープさせて、受信回路１０３で正常なラッチが行われるＡＣタイミング範囲を測定する。
3. Third Evaluation Test FIG. 8 shows the procedure of the third evaluation test. As described with reference to FIG. 3, in the third evaluation test, the delay time of the delay adjustment circuit A110 and the delay adjustment circuit C112 is fixed to 0 for the loopback path, and the delay time of the delay adjustment circuit B111 is swept and received. The AC timing range in which normal latching is performed by the
最初にステップＳ８１において、ループバック経路の設定が行われる。ループバック経路は第１の経路設定を行う場合とスイッチの接続状態が同じであるため、第１の評価試験における経路の設定と同様の処理（図６のステップＳ６１）が行われる。次に、ステップＳ８２において、遅延調整回路Ａ１１０および遅延調整回路Ｃ１１２の遅延時間を０に固定すると共に、遅延調整回路Ｂ１１１の遅延時間を予め定めた範囲内で変化させる。 First, in step S81, a loopback path is set. Since the connection state of the switch is the same as that in the case of performing the first route setting for the loopback route, the same processing as the route setting in the first evaluation test (step S61 in FIG. 6) is performed. Next, in step S82, the delay times of the delay adjustment circuit A110 and the delay adjustment circuit C112 are fixed to 0, and the delay time of the delay adjustment circuit B111 is changed within a predetermined range.
引き続いてステップＳ８３においてループバック動作を行う。具体的には、外部入力端子１１７から入力されたテストパターンデータＤｗは送信回路１０２に入力される。送信回路１０２から出力されたテストパターンデータＤｗを含むデータ信号Ｓｄｗは、遅延調整回路１１０、遅延時間要因１０６、スイッチ１１５、アンプ１２１、アンプ１２４、スイッチ１１３、遅延時間要因１０７および遅延調整回路１１２を介して、受信回路１０３に転送される。
Subsequently, a loopback operation is performed in step S83. Specifically, the test pattern data Dw input from the
一方、送信回路１０２から出力されたストローブ信号Ｓｓｗは、スイッチ１１６、アンプ１２５、アンプ１２８、スイッチ１１４および遅延調整回路１１１を介して、受信回路１０３に転送され、受信回路１０３においてデータ信号Ｓｄｗをラッチする。受信回路１０３にラッチされたデータＤｒは外部出力端子１１８から外部に出力される。
On the other hand, the strobe signal Ssw output from the
ステップ８４において、外部出力端子１１８から出力されたデータＤｒと、送信回路１０２から送信されたテストパターンデータＤｗをコンパレータ等で比較し、データが正常にラッチされたか否かを確認する。
In step 84, the data Dr output from the
ステップＳ８２からＳ８４の処理を遅延時間を変えながら繰り返し行い、図１１（Ｃ）に示す正常なデータのラッチが可能な遅延調整回路Ｂ１１１の遅延時間の最小値ＴＤＬｍｉｎと最大値ＴＤＬｍａｘを測定する（Ｓ８５）。図において横軸は遅延調整回路Ｂ１１１の遅延時間量Ｔｄｃを示す。 Steps S82 to S84 are repeated while changing the delay time, and the minimum value TDLmin and the maximum value TDLmax of the delay time of the delay adjustment circuit B111 capable of latching normal data shown in FIG. 11C are measured (S85). ). In the figure, the horizontal axis represents the delay time amount Tdc of the delay adjustment circuit B111.
ステップＳ８６において、このようにして測定された遅延時間の最小値と最大値から最適遅延時間を算出する。具体的には、図１１（Ｃ）に示すように遅延時間の最小値と最大値の中間値（ＴＤＬｍｉｎ＋ＴＤＬｍａｘ）／２を最適値ＴＤＬｂとしている。 In step S86, the optimum delay time is calculated from the minimum value and the maximum value of the delay time thus measured. Specifically, as shown in FIG. 11C, an intermediate value (TDLmin + TDLmax) / 2 between the minimum value and the maximum value of the delay time is set as the optimum value TDLb.
４．第４の評価試験
図９に第４の評価試験の手順を示す。図３で説明したように第４の評価試験においては、第２の経路について遅延調整回路Ｂ１１１の遅延時間を０に固定し、遅延調整回路Ｃ１１２の遅延時間をスイープさせて、メモリチップ１０１へデータＤｗの書き込みが行われる。一方、このようにしてメモリチップ１０１に書き込まれたデータＤｗが第１の経路を通り最適なＡＣタイミングで読み出される。読み出されたデータＤｒをテストパターンデータＤｗと比較することにより、正常な書き込みが行われるＡＣタイミング範囲を明確にする。
4). Fourth Evaluation Test FIG. 9 shows the procedure of the fourth evaluation test. As described with reference to FIG. 3, in the fourth evaluation test, the delay time of the delay adjustment circuit B111 is fixed to 0 for the second path, the delay time of the delay adjustment circuit C112 is swept, and data is transferred to the
最初にステップＳ９１において第２の経路が設定される。すなわちスイッチ１１３〜１１６が図５に示す状態に接続され、ステップＳ９２に進む。ステップＳ９２において、遅延調整回路Ｂ１１１の遅延時間を０に固定すると共に、遅延調整回路Ｃ１１２の遅延時間を予め定めた範囲内で変化させる。
First, in step S91, the second route is set. That is, the
引き続いてステップＳ９３において、メモリチップ１０１にデータの書き込みを行う。具体的には、外部入力端子１１７から入力されたテストパターンデータは送信回路１０２に入力される。送信回路１０２から出力されたテストパターンデータを含むデータ信号Ｓｄｗは、スイッチ１１３、遅延時間要因１０７、遅延調整回路１１２、スイッチ１１５、アンプ１２１およびアンプ１２２を介してメモリチップ１０１の受信回路１０４に転送される。
Subsequently, data is written to the
一方、送信回路１０２から出力されたストローブ信号Ｓｓｗは、スイッチ１１４、遅延調整回路１１１、スイッチ１１６、アンプ１２５およびアンプ１２６を介してメモリチップ１０１の受信回路１０４に転送され、受信回路１０４においてデータ信号Ｓｄｗをラッチする。これによりメモリチップ１０１のメモリ領域に所定のテストパターンデータＤｗが書き込まれる。
On the other hand, the strobe signal Ssw output from the
次にステップＳ９４において第１の経路の設定が行われる。具体的には、スイッチ１１３〜１１６が図４に示す状態に切り換えられる。第１の経路を設定するのは、第１の評価試験で得られた最適のＡＣタイミングが得られる条件化でメモリチップ１０１からのデータの読み出しを行うためである。これにより、正常な書き込みが可能なＡＣタイミング範囲の測定結果の信頼性が、データ読み出しの際の誤りによって低下するのを防止できる。
Next, in step S94, the first route is set. Specifically, the
ステップＳ９５において、遅延調整回路Ｂ１１１の遅延時間が第１の評価試験で得た最適値ＴＤ１ｒｂに固定された後、引き続いてステップＳ９６において、メモリチップ１０１のメモリ領域に書き込まれたデータが読み出される。データの読み出し方法は第１の評価試験と同様であるため、詳細な説明は省略する。
In step S95, the delay time of the delay adjustment circuit B111 is fixed to the optimum value TD1rb obtained in the first evaluation test, and subsequently, in step S96, the data written in the memory area of the
ステップＳ９７において、外部出力端子１１８から出力されたデータＤｒと、送信回路１０２から送信されたテストパターンデータＤｗをコンパレータ等で比較し、データが正常に書き込まれたか否かを確認する。
In step S97, the data Dr output from the
ステップＳ９１からＳ９７の処理を遅延時間を変えながら繰り返し行い、図１１（Ｄ）に示す正常なデータの書き込みが可能な遅延調整回路Ｃ１１２の遅延時間の最小値ＴＤ２ｗｍｉｎと最大値ＴＤ２ｗｍａｘを測定する（Ｓ９８）。図において横軸は遅延調整回路Ｂ１１１の遅延時間量ＴＤｃを示す。 Steps S91 to S97 are repeated while changing the delay time, and the minimum value TD2wmin and the maximum value TD2wmax of the delay time of the delay adjustment circuit C112 capable of writing normal data shown in FIG. 11D are measured (S98). ). In the figure, the horizontal axis indicates the delay time amount TDc of the delay adjustment circuit B111.
ステップＳ９９において、このようにして測定された遅延時間の最小値と最大値から最適遅延時間を算出する。具体的には、図１１（Ｄ）に示すように遅延時間の最小値と最大値の中間値（ＴＤ２ｗｍｉｎ＋Ｄ２ｗｍａｘ）／２を最適値ＴＤ２ｗｂとしている。 In step S99, the optimum delay time is calculated from the minimum value and the maximum value of the delay time thus measured. Specifically, as shown in FIG. 11D, an intermediate value (TD2wmin + D2wmax) / 2 between the minimum value and the maximum value of the delay time is set as the optimum value TD2wb.
このようにして第１〜第４の評価試験で得られた遅延時間の最適値に基づいて前述の４元の連立方程式を作成し、半導体装置１０ａの外部に備えられた制御手段で４つの遅延時間要因１０６〜１０９の遅延時間ＴＤｗｓ、ＴＤｗｄ、ＴＤｒｓおよびＴＤｒｄを求める。
Based on the optimum values of the delay times obtained in the first to fourth evaluation tests in this way, the above-described quaternary simultaneous equations are created, and the four delays are controlled by the control means provided outside the
なお、本実施の形態においては、遅延時間の最適値として遅延時間の最小値と最大値の中間値を算出した。しかし、これに限定されることなく、測定した遅延時間量に重み付け等の処理を施して最適値を求めてもよい。 In the present embodiment, an intermediate value between the minimum value and the maximum value of the delay time is calculated as the optimum value of the delay time. However, the present invention is not limited to this, and the optimum value may be obtained by performing processing such as weighting on the measured delay time amount.
（第２の実施の形態）
図１１に本発明の第２の実施の形態にかかる半導体装置の構成を示す。図１に示した第１の実施の形態にかかる半導体装置１０ａでは、外部入力端子１１７を通じてＳＩＰ外部の制御手段よりテストパターンデータＤｗおよび制御信号Ｓｃを入力し、また外部出力端子１１８を通じて読み取ったデータＤｒをＳＩＰ外部の制御手段に出力していた。本実施の形態にかかる半導体装置１０ｂでは、ＳＩＰ外部とのデータ授受をシステムＬＳＩチップ内部で閉じるように構成している。
(Second Embodiment)
FIG. 11 shows a configuration of a semiconductor device according to the second embodiment of the present invention. In the
そのために、本実施の形態では、半導体装置１０ａにおいて１００ａはシステムＬＳＩチップ１００ｂに置き換えられている。システムＬＳＩチップ１００ｂは、システムＬＳＩチップ１００ａにおいて、テストパターン発生回路１２９、コンパレータ１３０、および制御回路１３１が追加されている。
Therefore, in the present embodiment, 100a in the
制御回路１３１は、制御信号Ｓｃを生成して、テストパターン発生回路１２９を経由して遅延調整回路１１０、１１１および１１２、ならびにスイッチ１１３、１１４、１１５および１１６を含むシステムＬＳＩチップ１００ｂの動作を制御する。テストパターン発生回路１２９は、あらかじめ準備された評価・検査用テストパターンデータＤｗを内蔵しており、制御信号Ｓｃに従って送信回路１０２とコンパレータ１３０に出力する。
The
前述した第１〜第４の評価試験において、受信回路１０３に入力されるラッチデータＤｒは順次コンパレータ１３０へ出力される。コンパレータ１３０ではテストパターン発生回路１２９から出力された評価・試験用テストパターンデータＤｗと、受信回路１０３から入力されたパターンデータＤｒを比較し、一致・不一致を判定する。コンパレータ１３０にて判定された結果は制御回路１３１に入力される。
In the first to fourth evaluation tests described above, the latch data Dr input to the receiving
制御回路１３１は、各遅延調整回路の遅延時間（ＴＤｃ）を制御し、および各スイッチの接続状態を制御することで、評価試験システム全体を制御している。制御回路１３１は、上述した４つの評価試験におけるデータの正常な書き込みや読み出しが可能なＡＣタイミング範囲の測定結果（ＴＤ１ｒｍｉｎおよびＴＤ１ｒｍａｘ、ＴＤ１ｗｍｉｎおよびＴＤ１ｗｍａｘ、ＴＤＬｍｉｎおよびＴＤＬｍａｘ、ＴＤ２ｗｍｉｎおよびＴＤ２ｗｍａｘ）に基づいて、最適遅延時間（ＴＤ１ｒｂ、ＴＤ１ｗｂ、ＴＤＬｂ、ＴＤ２ｗｂ）を求めて、各遅延時間要因１０６〜１０９の遅延時間（ＴＤＷｓ、ＴＤＷｄ、ＴＤｒｓ、ＴＤｒｄ）を算出する。
The
このように、制御回路１３１は、各経路の特性を判定し、さらに半導体装置の不良・良品判別を自動で行う。これにより、評価試験にかかる時間の大幅な短縮が可能となる。なお、上述の最適遅延時間（ＴＤ１ｒｂ、ＴＤ１ｗｂ、ＴＤＬｂ、ＴＤ２ｗｂ）を求める以降の処理手段は、半導体装置１０ｂの外部に設けてもよい。
As described above, the
（第３の実施の形態）
図１２に本発明の第３の実施の形態にかかる半導体装置の構成を示す。本実施の形態にかかる半導体装置１０ｃのシステムＬＳＩチップ１００ｃは、第２の実施の形態のシステムＬＳＩチップ１００ｂの構成に加え、遅延調整回路１１０、１１１および１１２に供給するリファレンス電圧を制御可能なリファレンス電圧制御回路１３２を備えている。評価・検査システム全体を制御する制御回路１３１からの制御信号Ｓｃがリファレンス電圧制御回路１３２に入力され、遅延調整回路１１０、１１１および１１２へ供給するリファレンス電圧を個別に制御することが可能となる。これにより、各経路において、最も電源電圧特性のバラツキが大きい各遅延調整回路の電源電圧特性を個別に評価・試験することが可能となる。
(Third embodiment)
FIG. 12 shows a configuration of a semiconductor device according to the third embodiment of the present invention. In addition to the configuration of the
その結果、ＳＩＰ全体の電源電圧を変更することなく、システムＬＳＩチップ１００ｃの独立かつ、或る特定の遅延調整回路のみの電源電圧特性評価試験を容易に行うことが可能となる。これにより、特にシグナルインテグリティーなどの影響が大きい低電圧時における評価・試験を効率的に実施することが可能となる。
As a result, it is possible to easily perform a power supply voltage characteristic evaluation test for the
本発明は、システムＬＳＩチップとメモリチップの間で高速メモリインターフェースを有するＳＩＰ構造の半導体装置の評価・解析技術として有用である。 The present invention is useful as an evaluation / analysis technique for a semiconductor device having a SIP structure having a high-speed memory interface between a system LSI chip and a memory chip.
１０ａ〜１０ｃ 半導体装置
１００ａ〜１００ｃ システムＬＳＩチップ
１０１ メモリチップ
１０２、１０５ 送信回路
１０３、１０４ 受信回路
１０６、１０７、１０８、１０９ 遅延時間要因
１１０、１１１、１１２ 遅延調整回路
１１３、１１４、１１５、１１６ スイッチ
１１７ 評価・試験用データ入力端子
１１８ 評価・試験用データ出力端子
１２９ テストパターン発生回路
１３０ コンパレータ
１３１ 制御回路
１３２ リファレンス電圧制御回路
10a to
Claims (9)
ｎヶ所の回路定数部をそれぞれ異なる組み合わせで接続するｎ種類の回路パスを切り替える切替スイッチ手段と、
前記切替スイッチ手段によって切り替えられた回路パスで測定されるｎ種類のトータル定数を出力するトータル定数出力手段とを備え、前記ｎは自然数である半導体装置。 A semiconductor device in which a system LSI chip and a memory chip are mounted in one package,
changeover switch means for switching n kinds of circuit paths for connecting n circuit constant portions in different combinations;
And a total constant output means for outputting n kinds of total constants measured in the circuit path switched by the changeover switch means, wherein n is a natural number.
前記トータル定数出力手段は、
可変の遅延調整手段と、
前記遅延調整手段の遅延調整量を順次変化させて、その都度トータル定数を出力させる制御手段とを備える請求項１に記載の半導体装置。 The measured circuit constant is a signal delay time,
The total constant output means includes
Variable delay adjustment means;
The semiconductor device according to claim 1, further comprising: a control unit that sequentially changes a delay adjustment amount of the delay adjustment unit and outputs a total constant each time.
データ信号を送信するデータ送信回路と、
前記データ送信回路に接続されて、前記データ信号を第１の所定時間だけ遅延させる第１の遅延調整回路と、
前記切替スイッチを介して、前記遅延調整回路に接続された出力バッファと、
ストローブ信号を送信するストローブ送信回路と、
前記切替スイッチを介して、前記ストローブ送信回路に接続された出力バッファと、
前記メモリチップから読み出されたデータ信号を受信するレシーバと、
前記切替スイッチを介して前記レシーバに接続されて、前記読み出されたデータ信号を第２の所定時間だけ遅延させる前記第２の遅延調整回路と、
前記遅延調整回路に接続されて、前記遅延されたデータ信号を受信する受信回路と、
前記メモリチップからのストローブ信号を受信するレシーバと、
前記切替スイッチを介して、前記レシーバに接続されて、前記受信したストローブ信号を第３の所定時間だけ遅延させる第３の遅延調整回路とを備える請求項１に記載の半導体装置。 The system LSI is
A data transmission circuit for transmitting a data signal;
A first delay adjustment circuit connected to the data transmission circuit for delaying the data signal by a first predetermined time;
An output buffer connected to the delay adjustment circuit via the changeover switch;
A strobe transmission circuit for transmitting a strobe signal;
An output buffer connected to the strobe transmission circuit via the changeover switch;
A receiver for receiving a data signal read from the memory chip;
The second delay adjustment circuit connected to the receiver via the changeover switch and delaying the read data signal by a second predetermined time;
A receiving circuit connected to the delay adjustment circuit for receiving the delayed data signal;
A receiver for receiving a strobe signal from the memory chip;
The semiconductor device according to claim 1, further comprising: a third delay adjustment circuit that is connected to the receiver via the changeover switch and delays the received strobe signal by a third predetermined time.
外部からデータを入力可能な入力端子と、
外部へデータを出力可能な出力端子を備える請求項５に記載の半導体装置。 The system LSI further includes
An input terminal that can input data from the outside,
6. The semiconductor device according to claim 5, further comprising an output terminal capable of outputting data to the outside.
前記送信回路へ接続される評価・試験用パターン発生回路と、
前記受信回路、及び前記評価・試験用パターン発生回路と接続されるコンパレータ回路と、
前記評価・試験用パターン発生回路と、前記コンパレータ回路と接続された制御回路とを備える請求項５に記載の半導体装置。 The system LSI further includes
An evaluation / test pattern generation circuit connected to the transmission circuit;
A comparator circuit connected to the receiving circuit and the evaluation / test pattern generating circuit;
The semiconductor device according to claim 5, comprising the evaluation / test pattern generation circuit and a control circuit connected to the comparator circuit.
前記第１、第２、および第３の遅延調整回路での遅延時間制御のための参照用電圧値・電流値を制御可能なリファレンス電圧制御回路を備える請求項７に記載の半導体装置。 The system LSI further includes
8. The semiconductor device according to claim 7, further comprising a reference voltage control circuit capable of controlling a reference voltage value and a current value for delay time control in the first, second, and third delay adjustment circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Cited By (2)
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|---|---|---|---|---|
| CN106814305A (en) * | 2016-12-23 | 2017-06-09 | 北京时代民芯科技有限公司 | A kind of SIP module method of testing based on Embedded micro-system on piece |
| US11131706B2 (en) * | 2015-12-08 | 2021-09-28 | International Business Machines Corporation | Degradation monitoring of semiconductor chips |
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2007
- 2007-09-20 JP JP2007244052A patent/JP2009074921A/en active Pending
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