JP2009071212A - Semiconductor device, method of manufacturing semiconductor device, and electrooptical device - Google Patents

Semiconductor device, method of manufacturing semiconductor device, and electrooptical device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can dispose a light-shielding layer and a back gate electrode in a lower layer of a field effect transistor, even if a pasted substrate is used, and to provide a method of manufacturing the semiconductor device and an electrooptical device that uses the semiconductor device. <P>SOLUTION: In manufacturing a semiconductor device 10x to be used as an element substrate in a liquid-crystal apparatus, and the like, a pasting process wherein a support substrate 10d and a single-crystal semiconductor substrate 1 are pasted together via a silicon oxide film which will become a base insulation layer 15 and an oxygen-introducing process where oxygen is introduced into an intermediate position in the depth direction of the single-crystal semiconductor substrate 1 to form a first single-crystal semiconductor layer 11, a first gate insulating layer 13, and a second single crystal semiconductor layer 12 are conducted. Thereafter, impurities are partly introduced into the second single crystal semiconductor layer 12 to form the source region, the channel region 12g, and the drain region of a field effect transistor 10y, and at the same time, impurities are introduced into the first single-crystal semiconductor layer 11 to form a light-shielding back gate electrode 11x. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電界効果型トランジスタを支持基板上に有する半導体装置、半導体装置の製造方法、および電気光学装置に関するものである。   The present invention relates to a semiconductor device having a field effect transistor on a support substrate, a method for manufacturing the semiconductor device, and an electro-optical device.

各種の電気光学装置のうち、例えば、液晶装置では、画素電極および電界効果型トランジスタが形成された素子基板（半導体装置）と、対向基板とが対向配置されているとともに、素子基板と対向基板との間に電気光学物質としての液晶が保持されている。かかる電気光学装置において、電界効果型トランジスタは、駆動回路あるいは画素スイッチング素子などとして用いられている。   Among various electro-optical devices, for example, in a liquid crystal device, an element substrate (semiconductor device) on which a pixel electrode and a field effect transistor are formed and a counter substrate are disposed to face each other. In the meantime, liquid crystal as an electro-optical material is held. In such an electro-optical device, a field effect transistor is used as a drive circuit or a pixel switching element.

このような液晶装置を投射型表示装置のライトバルブとして用いた場合、対向基板にブラックマトリクスなどと称せられる遮光膜を形成するとともに、光源からの光を対向基板の側から入射させた場合でも、反射光が電界効果型トランジスタに入射し、光電流に起因する誤動作や寿命低下が発生する。   When such a liquid crystal device is used as a light valve of a projection display device, a light shielding film called a black matrix is formed on the counter substrate, and even when light from a light source is incident from the counter substrate side, The reflected light is incident on the field effect transistor, and malfunction and lifetime reduction due to photocurrent occur.

そこで、素子基板において電界効果型トランジスタの下層側に遮光層を形成することが提案されている（特許文献１参照）。   Therefore, it has been proposed to form a light shielding layer on the lower side of the field effect transistor on the element substrate (see Patent Document 1).

また、特許文献１には、電界効果型トランジスタの能動層を単結晶シリコン層とするにあたって、支持基板と単結晶シリコン基板とを絶縁膜を介して貼り合わせた構成が開示されている。また、支持基板に遮光層を形成した後、絶縁膜を形成し、しかる後に単結晶シリコン基板を貼り合わせる際、遮光層に起因する凹凸が存在すると、単結晶シリコン基板を貼り合わせるのが困難になるため、絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）処理で平坦化することが提案されている。
特開平１０−２９３３２０号公報 Patent Document 1 discloses a configuration in which a support substrate and a single crystal silicon substrate are bonded to each other through an insulating film when an active layer of a field effect transistor is a single crystal silicon layer. In addition, after forming the light shielding layer on the supporting substrate, forming an insulating film, and then bonding the single crystal silicon substrate, if there are irregularities due to the light shielding layer, it becomes difficult to bond the single crystal silicon substrate. Therefore, it has been proposed to planarize the surface of the insulating film by a CMP (Chemical Mechanical Polishing) process.
JP-A-10-293320

しかしながら、特許文献１に開示の構成では、遮光膜に起因して発生した絶縁膜の凹凸をＣＭＰ処理により除去する際、かなり分厚く研磨する必要があり、スループットが低いという問題点がある。また、特許文献１に開示の構成では、遮光層と電界効果型トランジスタとの間には、支持基板と単結晶シリコン基板とを貼り合わせるのに用いた絶縁膜が存在し、かかる絶縁膜は膜厚が５００ｎｍ以上でかなり厚いため、斜め進行する光が電界効果型トランジスタのチャネル領域に入射するのを防止することができないという問題点がある。   However, the configuration disclosed in Patent Document 1 has a problem that when the unevenness of the insulating film caused by the light shielding film is removed by the CMP process, it needs to be polished considerably thick and the throughput is low. In the configuration disclosed in Patent Document 1, there is an insulating film used to bond the supporting substrate and the single crystal silicon substrate between the light shielding layer and the field effect transistor, and the insulating film is a film. Since the thickness is not less than 500 nm, there is a problem that light traveling obliquely cannot be prevented from entering the channel region of the field effect transistor.

また、電界効果型トランジスタを備えた半導体装置では、電界効果型トランジスタのオン電流の増大を目的に、あるいは電界効果型トランジスタのドレイン端で発生したインパクトイオンの影響を抑制する目的にバックゲート電極を形成した構成が検討されているが、特許文献１に開示の構成において、バックゲート電極を追加しても、支持基板と単結晶シリコン基板とを貼り合わせるのに用いた厚い絶縁膜によりゲート絶縁層が構成されることになり、バックゲート電極が機能しないという問題点がある。   Further, in a semiconductor device including a field effect transistor, a back gate electrode is provided for the purpose of increasing the on-current of the field effect transistor or suppressing the influence of impact ions generated at the drain end of the field effect transistor. Although the formed structure has been studied, the gate insulating layer is formed by the thick insulating film used to bond the supporting substrate and the single crystal silicon substrate in the structure disclosed in Patent Document 1 even when the back gate electrode is added. There is a problem that the back gate electrode does not function.

以上の問題点に鑑みて、本発明では、貼り合わせ基板を用いた場合でも、電界効果型トランジスタの下層側に遮光層およびバックゲート電極を配置することのできる半導体装置、半導体装置の製造方法、当該半導体装置を用いた電気光学装置を提供することにある。   In view of the above problems, in the present invention, even when a bonded substrate is used, a semiconductor device in which a light shielding layer and a back gate electrode can be disposed on the lower layer side of a field effect transistor, a method for manufacturing the semiconductor device, An object of the present invention is to provide an electro-optical device using the semiconductor device.

上記課題を解決するために、本発明では、支持基板の表面に下地絶縁層を備え、当該下地絶縁層の上層側に電界効果型トランジスタを備えた半導体装置において、前記下地絶縁層の上層側には、前記電界効果型トランジスタのバックゲート電極を構成する遮光性の不純物導入領域を備えた第１単結晶半導体層と、該第１単結晶半導体層の表面を覆う第１ゲート絶縁層と、該第１ゲート絶縁層の上層で前記電界効果型トランジスタの能動層を構成する第２単結晶半導体層と、該第２単結晶半導体層の表面を覆う第２ゲート絶縁層と、該第２ゲート絶縁層の上層で前記電界効果型トランジスタのチャネル領域と重なるフロントゲート電極とを順に有することを特徴とする。   In order to solve the above problems, in the present invention, in a semiconductor device provided with a base insulating layer on the surface of a support substrate and having a field effect transistor on the upper layer side of the base insulating layer, on the upper layer side of the base insulating layer. Includes a first single crystal semiconductor layer having a light-shielding impurity introduction region constituting a back gate electrode of the field effect transistor, a first gate insulating layer covering a surface of the first single crystal semiconductor layer, A second single crystal semiconductor layer constituting an active layer of the field effect transistor above the first gate insulating layer, a second gate insulating layer covering the surface of the second single crystal semiconductor layer, and the second gate insulating layer A front gate electrode overlapping with a channel region of the field effect transistor is formed in order on the upper layer.

かかる半導体装置を製造するにあたって、本発明では、以下の方法を採用することを特徴とする。すなわち、本発明では、支持基板の表面に下地絶縁層を備え、当該下地絶縁層の上層側に電界効果型トランジスタを備えた半導体装置の製造方法において、前記下地絶縁層となる絶縁膜を介して前記支持基板に単結晶半導体基板を貼り合わせる貼り合わせ工程と、前記単結晶半導体の深さ方向の途中位置に酸素を導入して第１ゲート絶縁層を形成し、前記単結晶半導体における前記第１ゲート絶縁層の下層側を第１単結晶半導体層とし、前記第１ゲート絶縁層の上層側を第２単結晶半導体層とする酸素導入工程と、前記第２単結晶半導体層の表面に第２ゲート絶縁層を形成する第２ゲート絶縁層形成工程と、前記第２ゲート絶縁層の上層に電界効果型トランジスタのフロントゲート電極を形成するフロントゲート電極形成工程とを有し、前記第２単結晶半導体層に不純物を部分的に導入して前記電界効果型トランジスタのソース領域、チャネル領域、ドレイン領域を形成し、前記第１単結晶半導体層に不純物を導入して前記電界効果型トランジスタのバックゲート電極を構成する遮光性の不純物導入領域を形成することを特徴とする。   In manufacturing the semiconductor device, the present invention employs the following method. That is, according to the present invention, in a method for manufacturing a semiconductor device including a base insulating layer on a surface of a support substrate and a field effect transistor on an upper layer side of the base insulating layer, the insulating film serving as the base insulating layer is interposed therebetween. A bonding step of bonding a single crystal semiconductor substrate to the supporting substrate, oxygen is introduced to a midpoint in the depth direction of the single crystal semiconductor to form a first gate insulating layer, and the first crystal in the single crystal semiconductor An oxygen introduction step in which a lower layer side of the gate insulating layer is a first single crystal semiconductor layer and an upper layer side of the first gate insulating layer is a second single crystal semiconductor layer; and a second on the surface of the second single crystal semiconductor layer A second gate insulating layer forming step of forming a gate insulating layer; and a front gate electrode forming step of forming a front gate electrode of a field effect transistor on the second gate insulating layer, 2 Impurities are partially introduced into the single crystal semiconductor layer to form source regions, channel regions, and drain regions of the field effect transistor, and impurities are introduced into the first single crystal semiconductor layer to form the field effect transistor. A light-shielding impurity introduction region constituting the back gate electrode is formed.

本発明では、支持基板と単結晶半導体基板との貼り合わせ技術を用いて能動層が単結晶半導体層からなる電界効果型トランジスタを形成した場合でも、支持基板と単結晶半導体基板との貼り合わせる際、遮光層が形成されていないので、ＣＭＰ処理により絶縁膜を厚く研磨しなくても、支持基板と単結晶半導体基板とを確実に貼り合わせることができる。また、第１単結晶半導体層（遮光層）と第２単結晶半導体層との間には薄い第１ゲート絶縁層のみが介在するので、斜め進行する光が電界効果型トランジスタのチャネル領域に入射するのを確実に防止することができる。また、第２単結晶半導体層にバックゲート電極を形成したので、バックゲート電極と第２単結晶半導体層との間には薄い第１ゲート絶縁層のみが介在するので、電界効果型トランジスタのオン電流の増大などを確実に行なうことができる。   In the present invention, even when a field effect transistor in which an active layer is a single crystal semiconductor layer is formed using a bonding technique between a support substrate and a single crystal semiconductor substrate, the support substrate and the single crystal semiconductor substrate are bonded. Since the light-shielding layer is not formed, the supporting substrate and the single crystal semiconductor substrate can be reliably bonded to each other without polishing the insulating film thickly by CMP treatment. Further, since only the thin first gate insulating layer is interposed between the first single crystal semiconductor layer (light-shielding layer) and the second single crystal semiconductor layer, light traveling obliquely enters the channel region of the field effect transistor. Can be surely prevented. In addition, since the back gate electrode is formed in the second single crystal semiconductor layer, only the thin first gate insulating layer is interposed between the back gate electrode and the second single crystal semiconductor layer, so that the field effect transistor is turned on. An increase in current can be reliably performed.

本発明において、前記第１単結晶半導体層は、前記チャネル領域よりも広い領域にわたって形成され、当該第１単結晶半導体層一部のみに高濃度の不純物が導入されて前記バックゲート電極が形成され、当該第１単結晶半導体層における前記バックゲート電極以外の領域には低濃度の不純物が導入されていることが好ましい。このように構成すると、第１単結晶半導体層において広い領域が遮光層として機能し、一部のみがバックゲート電極として機能するため、広い領域に遮光層を形成した場合でも、電界効果型トランジスタの特性を劣化させることがない。   In the present invention, the first single crystal semiconductor layer is formed over a region wider than the channel region, and the back gate electrode is formed by introducing a high concentration impurity into only a part of the first single crystal semiconductor layer. It is preferable that a low concentration impurity is introduced into a region other than the back gate electrode in the first single crystal semiconductor layer. With this structure, a large area in the first single crystal semiconductor layer functions as a light shielding layer and only a part functions as a back gate electrode. Therefore, even when a light shielding layer is formed in a wide area, the field effect transistor Does not degrade the characteristics.

本発明において、前記第１単結晶半導体層に不純物を導入して前記バックゲート電極を構成する際、イオン注入時の加速電圧を調節して、前記第１単結晶半導体層のみに不純物を導入し、前記第２単結晶半導体層に不純物を導入しないことが好ましい。このように構成すると、第１単結晶半導体層、第１ゲート絶縁層、および第２単結晶半導体層が積層されている状態で不純物を導入してバックゲート電極を形成する方法を採用した場合でも、第２単結晶半導体層においてチャネル領域となる領域には不純物が導入されない。   In the present invention, when the back gate electrode is formed by introducing an impurity into the first single crystal semiconductor layer, the acceleration voltage during ion implantation is adjusted to introduce the impurity only into the first single crystal semiconductor layer. It is preferable that no impurities are introduced into the second single crystal semiconductor layer. With this configuration, even when the method of introducing the impurity and forming the back gate electrode in a state where the first single crystal semiconductor layer, the first gate insulating layer, and the second single crystal semiconductor layer are stacked is employed. In the second single crystal semiconductor layer, no impurity is introduced into a region to be a channel region.

本発明を適用した半導体装置は、例えば、前記支持基板上に複数の画素が形成されている電気光学装置の素子基板として用いられ、電気光学装置が液晶装置である場合、前記半導体装置（素子基板）と、該半導体装置に対して対向配置された対向基板との間に液晶が保持されている構成となる。   The semiconductor device to which the present invention is applied is used, for example, as an element substrate of an electro-optical device in which a plurality of pixels are formed on the support substrate. When the electro-optical device is a liquid crystal device, the semiconductor device (element substrate) ) And a counter substrate disposed opposite to the semiconductor device.

図面を参照して、本発明の実施の形態を説明する。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。   Embodiments of the present invention will be described with reference to the drawings. In the drawings to be referred to in the following description, the scales are different for each layer and each member so that each layer and each member have a size that can be recognized on the drawing.

［半導体装置の構成］
図１（ａ）、（ｂ）、（ｃ）は、本発明を適用した半導体装置の構造を模式的に示す断面図、下層側の第１単結晶半導体層の構成を示す平面図、および上層側の第２単結晶半導体層の構成などを示す平面図である。 [Configuration of semiconductor device]
1A, 1B, and 1C are a cross-sectional view schematically showing a structure of a semiconductor device to which the present invention is applied, a plan view showing a configuration of a first single crystal semiconductor layer on a lower layer side, and an upper layer It is a top view which shows the structure of the 2nd single crystal semiconductor layer of a side, etc.

図１（ａ）に示す半導体装置１０ｘは、後述する液晶装置や、有機エレクトロルミネッセンス装置などにおいて、液晶や有機エレクトロルミネッセンス材料などの電気光学物質を保持する素子基板などとして用いられ、半導体装置１０ｘには、液晶装置や有機エレクトロルミネッセンス装置を画素毎に駆動する電界効果型トランジスタ１０ｙや画素電極（図示せず）が形成されている。   A semiconductor device 10x shown in FIG. 1A is used as an element substrate for holding an electro-optical material such as a liquid crystal or an organic electroluminescent material in a liquid crystal device or an organic electroluminescent device described later. A field effect transistor 10y and a pixel electrode (not shown) for driving a liquid crystal device or an organic electroluminescence device for each pixel are formed.

本形態において、半導体装置１０ｘは、支持基板１０ｄの上にシリコン酸化膜からなる下地絶縁層１５が形成されているとともに、下地絶縁層１５の上層側に電界効果型トランジスタ１０ｙが形成されている。   In this embodiment, in the semiconductor device 10x, a base insulating layer 15 made of a silicon oxide film is formed on a support substrate 10d, and a field effect transistor 10y is formed on the upper side of the base insulating layer 15.

このような構成の半導体装置１０ｘは、ＳＯＩ（Silicon On Insulator）基板を用いて製造され、以下に説明する構成を採用することにより、電界効果型トランジスタ１０ｙの下層側には、遮光層を兼ねたバックゲート電極１１ｘが形成されている。   The semiconductor device 10x having such a configuration is manufactured using an SOI (Silicon On Insulator) substrate, and by adopting the configuration described below, the lower layer side of the field effect transistor 10y also serves as a light shielding layer. A back gate electrode 11x is formed.

まず、本形態では、下地絶縁層１５の上層側には、単結晶シリコン層からなる第１単結晶半導体層１１が島状に形成されており、かかる第１単結晶半導体層１１の表面は、シリコン酸化膜からなる第１ゲート絶縁層１３が形成されている。   First, in this embodiment, the first single crystal semiconductor layer 11 made of a single crystal silicon layer is formed in an island shape on the upper layer side of the base insulating layer 15, and the surface of the first single crystal semiconductor layer 11 is A first gate insulating layer 13 made of a silicon oxide film is formed.

第１ゲート絶縁層１３の上層には、電界効果型トランジスタ１０ｙの能動層を構成する第２単結晶半導体層１２が島状に形成されており、かかる第２単結晶半導体層１２も、第１単結晶半導体層１１と同様、単結晶シリコン層からなる。第１単結晶半導体層１１の表面は、シリコン酸化膜やシリコン窒化膜からなる第２ゲート絶縁層１４で覆われており、第２ゲート絶縁層１４の上層には、電界効果型トランジスタ１０ｙのチャネル領域１２ｇと重なるフロントゲート電極３ｘが形成されている。本形態において、第２ゲート絶縁層１４は、第２単結晶半導体層１２を熱酸化してなるシリコン酸化膜からなる。   A second single crystal semiconductor layer 12 constituting an active layer of the field effect transistor 10y is formed in an island shape on the first gate insulating layer 13, and the second single crystal semiconductor layer 12 is also formed in the first layer. Like the single crystal semiconductor layer 11, it is composed of a single crystal silicon layer. The surface of the first single crystal semiconductor layer 11 is covered with a second gate insulating layer 14 made of a silicon oxide film or a silicon nitride film, and a channel of the field effect transistor 10y is formed on the second gate insulating layer 14. A front gate electrode 3x overlapping the region 12g is formed. In this embodiment, the second gate insulating layer 14 is made of a silicon oxide film formed by thermally oxidizing the second single crystal semiconductor layer 12.

フロントゲート電極３ｘの上層には層間絶縁膜７が形成されている。層間絶縁膜７の上層にはソース電極６ｘおよびドレイン電極６ｙが形成されており、ソース電極６ｘおよびドレイン電極６ｙは、層間絶縁膜７に形成されたコンタクトホール７ｘ、７ｙを介して電界効果型トランジスタ１０ｙのソース領域およびドレイン領域に電気的に接続されている。   An interlayer insulating film 7 is formed on the front gate electrode 3x. A source electrode 6x and a drain electrode 6y are formed on the interlayer insulating film 7, and the source electrode 6x and the drain electrode 6y are field effect transistors through contact holes 7x and 7y formed in the interlayer insulating film 7. It is electrically connected to the 10y source and drain regions.

図１（ａ）、（ｃ）に示すように、電界効果型トランジスタ１０ｙはＬＤＤ（Lightly Doped Drain）構造を備えており、第２単結晶半導体層１２には、チャネル領域１２ｇの両側に低濃度ソース領域１２ｂおよび低濃度ドレイン領域１２ｃがフロントゲート電極３ｘに対して自己整合的に形成され、低濃度ソース領域１２ｂおよび低濃度ドレイン領域１２ｃの外側には高濃度ソース領域１２ｄおよび高濃度ドレイン領域１２ｅが形成されている。なお、電界効果型トランジスタ１０ｙはセルフアライン構造を備えている場合があり、この場合、ソース領域およびドレイン領域は、全体がフロントゲート電極３ｘに対して自己整合的に形成された高濃度ソース領域および高濃度ドレイン領域となる。   As shown in FIGS. 1A and 1C, the field effect transistor 10y has an LDD (Lightly Doped Drain) structure, and the second single crystal semiconductor layer 12 has a low concentration on both sides of the channel region 12g. The source region 12b and the low concentration drain region 12c are formed in a self-aligned manner with respect to the front gate electrode 3x, and the high concentration source region 12d and the high concentration drain region 12e are formed outside the low concentration source region 12b and the low concentration drain region 12c. Is formed. The field-effect transistor 10y may have a self-aligned structure. In this case, the source region and the drain region are both a high-concentration source region formed in a self-aligned manner with respect to the front gate electrode 3x. It becomes a high concentration drain region.

図１（ａ）、（ｂ）、（ｃ）に示すように、第１単結晶半導体層１１は、チャネル領域１２ｇよりも広い領域にわたって形成されており、第１単結晶半導体層１１において、電界効果型トランジスタ１０ｙのチャネル領域１２ｇと重なる領域は、高濃度の不純物が導入されたバックゲート電極１１ｘ（高濃度不純物導入領域）になっており、かかるバックゲート電極１１ｘは、チャネル幅方向への突出部分が、第１ゲート絶縁層１３を貫通するコンタクトホール１３ａ（図１（ｃ）参照）を介してフロントゲート電極３ｘに電気的に接続されている。   As shown in FIGS. 1A, 1B, and 1C, the first single crystal semiconductor layer 11 is formed over a region wider than the channel region 12g. The region overlapping the channel region 12g of the effect transistor 10y is a back gate electrode 11x (high concentration impurity introduction region) into which a high concentration impurity is introduced, and the back gate electrode 11x protrudes in the channel width direction. The portion is electrically connected to the front gate electrode 3x through a contact hole 13a (see FIG. 1C) penetrating the first gate insulating layer 13.

また、第１単結晶半導体層１１において、バックゲート電極１１ｘとなる高濃度不純物導入領域以外の領域は、低濃度の不純物が導入された低濃度不純物導入領域１１ｙになっている。   In the first single crystal semiconductor layer 11, a region other than the high concentration impurity introduction region that becomes the back gate electrode 11x is a low concentration impurity introduction region 11y into which a low concentration impurity is introduced.

このように構成した第１単結晶半導体層１１は、バックゲート電極１１ｘ（高濃度不純物導入領域）および低濃度不純物導入領域１１ｙのいずれもが遮光性を備えているため、電界効果型トランジスタ１０ｙのチャネル領域１２ｇに対する遮光層として機能する。また、第１単結晶半導体層１１において、電界効果型トランジスタ１０ｙのチャネル領域１２ｇと重なる領域のみが高濃度不純物導入領域になっており、かかる高濃度不純物導入領域のみがバックゲート電極１１ｘとして機能する。   In the first single crystal semiconductor layer 11 configured in this manner, both the back gate electrode 11x (high concentration impurity introduction region) and the low concentration impurity introduction region 11y have a light shielding property. It functions as a light shielding layer for the channel region 12g. In the first single crystal semiconductor layer 11, only the region overlapping with the channel region 12g of the field effect transistor 10y is a high concentration impurity introduction region, and only the high concentration impurity introduction region functions as the back gate electrode 11x. .

なお、電界効果型トランジスタ１０ｙがＮ型である場合、低濃度ソース領域１２ｂ、低濃度ドレイン領域１２ｃ、高濃度ソース領域１２ｄおよび高濃度ドレイン領域１２ｅにはＮ型不純物が導入される。この場合、第１単結晶半導体層１１には、Ｎ型不純物が導入されるのが一般的であるが、第１単結晶半導体層１１にＰ型不純物を導入してもよい。   Note that when the field effect transistor 10y is an N-type, an N-type impurity is introduced into the low-concentration source region 12b, the low-concentration drain region 12c, the high-concentration source region 12d, and the high-concentration drain region 12e. In this case, an N-type impurity is generally introduced into the first single crystal semiconductor layer 11, but a P-type impurity may be introduced into the first single crystal semiconductor layer 11.

また、電界効果型トランジスタ１０ｙがＰ型である場合、低濃度ソース領域１２ｂ、低濃度ドレイン領域１２ｃ、高濃度ソース領域１２ｄおよび高濃度ドレイン領域１２ｅにはＰ型不純物が導入される。この場合、第１単結晶半導体層１１には、Ｐ型不純物が導入されるのが一般的であるが、第１単結晶半導体層１１にＮ型不純物を導入してもよい。   When the field effect transistor 10y is P-type, P-type impurities are introduced into the low-concentration source region 12b, the low-concentration drain region 12c, the high-concentration source region 12d, and the high-concentration drain region 12e. In this case, a P-type impurity is generally introduced into the first single crystal semiconductor layer 11, but an N-type impurity may be introduced into the first single crystal semiconductor layer 11.

さらに、第１単結晶半導体層１１において、バックゲート電極１１ｘ（高濃度不純物導入領域）と低濃度不純物導入領域１１ｙとでは同一の導電型の不純物が導入された構成の他、導電型の異なる不純物が導入された構成を採用してもよい。   Further, in the first single crystal semiconductor layer 11, the back gate electrode 11x (high-concentration impurity introduction region) and the low-concentration impurity introduction region 11y have a structure in which impurities of the same conductivity type are introduced, and impurities having different conductivity types. A configuration in which is introduced may be adopted.

（半導体装置１０ｘの製造方法）
図２〜図４は、本発明を適用した半導体装置１０ｘの製造方法を示す工程断面図である。本形態の半導体装置１０ｘを製造するには、図２（ａ）に示すように、透光性の支持基板１０ｄを準備する一方、単結晶シリコン基板からなる単結晶半導体基板１の一方の面に厚さが４００〜８００ｎｍ程度のシリコン酸化膜１５ｘ（絶縁膜）を形成する。かかるシリコン酸化膜１５ｘは、単結晶シリコン基板に対する酸素イオン注入法、熱酸化法、あるいはＣＶＤ法により形成される。また、シリコン酸化膜１５ｘを形成した後は、ＣＭＰ処理によりシリコン酸化膜を薄く研磨して清浄化や平坦化を行なってもよい。 (Manufacturing method of the semiconductor device 10x)
2 to 4 are process cross-sectional views illustrating a method for manufacturing a semiconductor device 10x to which the present invention is applied. In order to manufacture the semiconductor device 10x of this embodiment, as shown in FIG. 2A, a translucent support substrate 10d is prepared, and on one surface of a single crystal semiconductor substrate 1 made of a single crystal silicon substrate. A silicon oxide film 15x (insulating film) having a thickness of about 400 to 800 nm is formed. The silicon oxide film 15x is formed by an oxygen ion implantation method, a thermal oxidation method, or a CVD method for a single crystal silicon substrate. Further, after the silicon oxide film 15x is formed, the silicon oxide film may be thinly polished by CMP treatment to be cleaned or planarized.

次に、図２（ｂ）に示す貼り合わせ工程において、単結晶半導体基板１においてシリコン酸化膜１５ｘが形成されている側の面を支持基板１０ｄと貼り合わせ、ＳＯＩ基板を得る。その結果、シリコン酸化膜１５ｘによって下地絶縁層１５が形成される。かかるＳＯＩ基板を得た後は、ＣＭＰ処理により単結晶半導体基板１を研磨して厚さ調整などを行なってもよい。   Next, in the bonding step shown in FIG. 2B, the surface of the single crystal semiconductor substrate 1 on which the silicon oxide film 15x is formed is bonded to the support substrate 10d to obtain an SOI substrate. As a result, the base insulating layer 15 is formed by the silicon oxide film 15x. After obtaining such an SOI substrate, the thickness may be adjusted by polishing the single crystal semiconductor substrate 1 by CMP treatment.

次に、図２（ｃ）に示す酸素導入工程において、単結晶半導体基板１に対して、その深さ方向の途中位置に酸素をイオン注入し、シリコン酸化膜からなる第１ゲート絶縁層１３を形成する。その際、加速電圧を調節することにより、任意の深さ位置に第１ゲート絶縁層１３を形成することができる。その結果、単結晶半導体における第１ゲート絶縁層１３の下層側が第１単結晶半導体層１１となり、第１ゲート絶縁層１３の上層側が第２単結晶半導体層１２となる。   Next, in the oxygen introduction step shown in FIG. 2C, oxygen is ion-implanted into the single crystal semiconductor substrate 1 in the middle in the depth direction, and the first gate insulating layer 13 made of a silicon oxide film is formed. Form. At this time, the first gate insulating layer 13 can be formed at an arbitrary depth by adjusting the acceleration voltage. As a result, the lower layer side of the first gate insulating layer 13 in the single crystal semiconductor becomes the first single crystal semiconductor layer 11, and the upper layer side of the first gate insulating layer 13 becomes the second single crystal semiconductor layer 12.

次に、図２（ｄ）に示す第１パターング工程では、フォトリソグラフィ技術を用いて、第１単結晶半導体層１１、第１ゲート絶縁層１３および第２単結晶半導体層１２を島状にパターニングする。次に、図２（ｅ）に示す第２パターング工程では、フォトリソグラフィ技術を用いて、第２単結晶半導体層１２のみをパターニングする。その結果、第２単結晶半導体層１２は、第１単結晶半導体層１１よりも小さくなる。   Next, in the first patterning step shown in FIG. 2D, the first single crystal semiconductor layer 11, the first gate insulating layer 13, and the second single crystal semiconductor layer 12 are patterned in an island shape by using a photolithography technique. To do. Next, in the second patterning step shown in FIG. 2E, only the second single crystal semiconductor layer 12 is patterned by using a photolithography technique. As a result, the second single crystal semiconductor layer 12 is smaller than the first single crystal semiconductor layer 11.

次に、図３（ａ）に示す第２ゲート絶縁層形成工程では、第２単結晶半導体層１２の表面および側面を覆うように、第２ゲート絶縁層１４を形成する。本形態では、熱酸化法により、第２ゲート絶縁層１４を形成したので、第２単結晶半導体層１２の表面および側面を覆うように、シリコン酸化膜からなる第２ゲート絶縁層１４が形成されるとともに、第１単結晶半導体層１１の側面もシリコン酸化膜で覆われる。   Next, in the second gate insulating layer forming step shown in FIG. 3A, the second gate insulating layer 14 is formed so as to cover the surface and side surfaces of the second single crystal semiconductor layer 12. In this embodiment, since the second gate insulating layer 14 is formed by the thermal oxidation method, the second gate insulating layer 14 made of a silicon oxide film is formed so as to cover the surface and side surfaces of the second single crystal semiconductor layer 12. In addition, the side surface of the first single crystal semiconductor layer 11 is also covered with a silicon oxide film.

次に、図３（ｂ）に示す第１不純物導入工程では、第２ゲート絶縁層１４の表面に、フォトリソグラフィ技術を用いて、図１（ａ）に示すバックゲート電極１１ｘおよびチャネル領域１２ｇを形成すべき領域が開孔部になっているマスク９４を形成し、この状態で、高濃度の不純物をイオン注入する。その際、加速電圧を調節し、高濃度の不純物が第１単結晶半導体層１１のみに導入され、第２単結晶半導体層１２に導入されないようにする。その結果、第１単結晶半導体層１１にバックゲート電極１１ｘとなる高濃度不純物導入領域が形成される。   Next, in the first impurity introduction step shown in FIG. 3B, the back gate electrode 11x and the channel region 12g shown in FIG. 1A are formed on the surface of the second gate insulating layer 14 using a photolithography technique. A mask 94 having a hole to be formed is formed, and in this state, high-concentration impurities are ion-implanted. At that time, the acceleration voltage is adjusted so that high-concentration impurities are introduced only into the first single crystal semiconductor layer 11 and not into the second single crystal semiconductor layer 12. As a result, a high concentration impurity introduction region to be the back gate electrode 11 x is formed in the first single crystal semiconductor layer 11.

次に、図３（ｃ）に示す第２不純物導入工程では、マスクを形成せずに低濃度の不純物をイオン注入する。その際、加速電圧を調節し、低濃度の不純物が第１単結晶半導体層１１のみに導入され、第２単結晶半導体層１２に導入されないようにする。その結果、第１単結晶半導体層１１において、バックゲート電極１１ｘとなる高濃度不純物導入領域以外の領域に低高濃度不純物導入領域１１ｙが形成される。その際、低濃度の不純物は、バックゲート電極１１ｘとなる高濃度不純物導入領域にも導入されるが、かかる不純物の導入は、バックゲート電極１１ｘの不純物濃度が高まるだけであり支障がない。このようにして、第１単結晶半導体層１１全体を遮光層とする。   Next, in the second impurity introduction step shown in FIG. 3C, low-concentration impurities are ion-implanted without forming a mask. At that time, the acceleration voltage is adjusted so that low-concentration impurities are introduced only into the first single crystal semiconductor layer 11 and not into the second single crystal semiconductor layer 12. As a result, in the first single crystal semiconductor layer 11, the low high concentration impurity introduction region 11y is formed in a region other than the high concentration impurity introduction region that becomes the back gate electrode 11x. At this time, low-concentration impurities are also introduced into the high-concentration impurity introduction region serving as the back gate electrode 11x. However, the introduction of such impurities only increases the impurity concentration of the back gate electrode 11x, and there is no problem. In this way, the entire first single crystal semiconductor layer 11 is used as a light shielding layer.

次に、図３（ｄ）に示す第３不純物導入工程では、第２ゲート絶縁層１４の表面に、フォトリソグラフィ技術を用いて、図１（ａ）に示すチャネル領域１２ｇを広めに覆うマスク９６を形成し、この状態で、高濃度の不純物をイオン注入する。その際の加速電圧を調節し、高濃度の不純物が第２単結晶半導体層１２のみに導入され、第１単結晶半導体層１１に導入されないようにする。その結果、第２単結晶半導体層１２には、高濃度ソース領域１２ｄおよび高濃度ドレイン領域１２ｅが形成される。   Next, in the third impurity introduction step shown in FIG. 3D, a mask 96 that covers the surface of the second gate insulating layer 14 with the photolithography technique so as to widen the channel region 12g shown in FIG. In this state, high-concentration impurities are ion-implanted. The acceleration voltage at that time is adjusted so that high-concentration impurities are introduced only into the second single crystal semiconductor layer 12 and are not introduced into the first single crystal semiconductor layer 11. As a result, a high concentration source region 12 d and a high concentration drain region 12 e are formed in the second single crystal semiconductor layer 12.

次に、フォトリソグラフィ技術を用いて第１ゲート絶縁層１３に、図１（ｃ）に示すコンタクトホール１３ａを形成する。   Next, a contact hole 13a shown in FIG. 1C is formed in the first gate insulating layer 13 using a photolithography technique.

次に、図４（ａ）に示すフロントゲート電極形成工程において、第２ゲート絶縁層１４の上層に導電膜を形成した後、フォトリソグラフィ技術を用いて導電膜をパターニングし、フロントゲート電極３ｘを形成する。その結果、フロントゲート電極３ｘは、コンタクトホールを介してバックゲート電極１１ｘに電気的に接続する。   Next, in the front gate electrode formation step shown in FIG. 4A, after forming a conductive film on the upper layer of the second gate insulating layer 14, the conductive film is patterned using a photolithography technique to form the front gate electrode 3x. Form. As a result, the front gate electrode 3x is electrically connected to the back gate electrode 11x through the contact hole.

次に、図４（ｄ）に示す第４不純物導入工程では、フロントゲート電極３ｘをマスクにして低濃度の不純物をイオン注入する。その際、加速電圧を調節し、高濃度の不純物が第２単結晶半導体層１２のみに導入され、第１単結晶半導体層１１に導入されないようにする。その結果、第２単結晶半導体層１２には、フロントゲート電極３ｘに対してセルフアライン的に低濃度ソース領域１２ｂおよび低濃度ドレイン領域１２ｃが形成され、フロントゲート電極３ｘで覆われていた領域にチャネル領域１２ｇが形成される。   Next, in the fourth impurity introduction step shown in FIG. 4D, low-concentration impurities are ion-implanted using the front gate electrode 3x as a mask. At that time, the acceleration voltage is adjusted so that high-concentration impurities are introduced only into the second single crystal semiconductor layer 12 and are not introduced into the first single crystal semiconductor layer 11. As a result, in the second single crystal semiconductor layer 12, the low concentration source region 12b and the low concentration drain region 12c are formed in a self-aligned manner with respect to the front gate electrode 3x, and the region covered with the front gate electrode 3x is formed. A channel region 12g is formed.

次に、図４（ｃ）に示す層間絶縁膜形成工程では、フロントゲート電極３ｘの上層側に層間絶縁膜７を形成した後、フォトリソグラフィ技術を用いて、層間絶縁膜７において高濃度ソース領域１２ｄおよび高濃度ドレイン領域１２ｅに対応する領域にコンタクトホール７ｘ、７ｙを形成する。   Next, in the interlayer insulating film forming step shown in FIG. 4C, after the interlayer insulating film 7 is formed on the upper layer side of the front gate electrode 3x, the high-concentration source region is formed in the interlayer insulating film 7 by using a photolithography technique. Contact holes 7x and 7y are formed in regions corresponding to 12d and high-concentration drain region 12e.

しかる後には、層間絶縁膜７の上層に導電膜を形成した後、フォトリソグラフィ技術を用いて導電膜をパターニングし、図１（ａ）に示すソース電極６ｘおよびドレイン電極６ｙを形成する。なお、不純物導入工程の上記の順序に限らず、順序を入れ替えてもよい。   Thereafter, after forming a conductive film on the upper layer of the interlayer insulating film 7, the conductive film is patterned using a photolithography technique to form the source electrode 6x and the drain electrode 6y shown in FIG. The order of the impurity introduction process is not limited to the above order, and the order may be changed.

（本形態の主な効果）
以上説明したように、本形態では、下地絶縁層１５となるシリコン酸化膜１５ｘを介して支持基板１０ｄと単結晶半導体基板１とを貼り合わせる貼り合わせ工程と、単結晶半導体基板１の深さ方向の途中位置に酸素を導入して第１単結晶半導体層１１、第１ゲート絶縁層１３、および第２単結晶半導体層１２を形成する酸素導入工程を行なった以降、第２単結晶半導体層１２に不純物を部分的に導入して前記電界効果型トランジスタ１０ｙのソース領域（低濃度ソース領域１２ｂ、高濃度ソース領域１２ｄ）、チャネル領域１２ｇ、ドレイン領域（低濃度ドレイン領域１２ｃ、高濃度ドレイン領域１２ｅ）を形成する一方、第１単結晶半導体層１１に不純物を導入してバックゲート電極１１ｘ（遮光性の不純物導入領域）を形成する。 (Main effects of this form)
As described above, in this embodiment, the bonding step of bonding the supporting substrate 10d and the single crystal semiconductor substrate 1 through the silicon oxide film 15x serving as the base insulating layer 15 and the depth direction of the single crystal semiconductor substrate 1 are performed. After the oxygen introduction step of introducing oxygen into the middle position of the first single crystal semiconductor layer 11, the first gate insulating layer 13, and the second single crystal semiconductor layer 12, the second single crystal semiconductor layer 12 is performed. Impurities are partially introduced into the source region (low concentration source region 12b, high concentration source region 12d), channel region 12g, drain region (low concentration drain region 12c, high concentration drain region 12e) of the field effect transistor 10y. On the other hand, an impurity is introduced into the first single crystal semiconductor layer 11 to form a back gate electrode 11x (light-shielding impurity introduction region).

このため、支持基板１０ｄと単結晶半導体基板１との貼り合わせ技術を用いて能動層が単結晶半導体層からなる電界効果型トランジスタ１０ｙを形成した場合でも、支持基板１０ｄと単結晶半導体基板１との貼り合わせる際、遮光層が形成されていないので、ＣＭＰ処理により絶縁膜を厚く研磨しなくても、支持基板１０ｄと単結晶半導体基板１とを確実に貼り合わせることができる。それ故、工程の簡素化を図ることができる。   Therefore, even when the field effect transistor 10y whose active layer is a single crystal semiconductor layer is formed by using the bonding technique of the support substrate 10d and the single crystal semiconductor substrate 1, the support substrate 10d and the single crystal semiconductor substrate 1 Since the light-shielding layer is not formed at the time of bonding, the supporting substrate 10d and the single crystal semiconductor substrate 1 can be bonded reliably without polishing the insulating film thickly by CMP treatment. Therefore, the process can be simplified.

また、第１単結晶半導体層１１（遮光層）と第２単結晶半導体層１２との間には薄い第１ゲート絶縁層１３のみが介在するので、斜め進行する光が電界効果型トランジスタ１０ｙのチャネル領域１２ｇに入射するのを確実に防止することができる。また、第２単結晶半導体層１２にバックゲート電極１１ｘを形成したので、バックゲート電極１１ｘと第２単結晶半導体層１２との間には薄い第１ゲート絶縁層１３のみが介在するので、電界効果型トランジスタ１０ｙのオン電流の増大、あるいは電界効果型トランジスタ１０ｙのドレイン端で発生したインパクトイオンの影響抑制などを確実に行なうことができる。   In addition, since only the thin first gate insulating layer 13 is interposed between the first single crystal semiconductor layer 11 (light-shielding layer) and the second single crystal semiconductor layer 12, light traveling obliquely can be applied to the field effect transistor 10y. The incident on the channel region 12g can be reliably prevented. In addition, since the back gate electrode 11x is formed in the second single crystal semiconductor layer 12, only the thin first gate insulating layer 13 is interposed between the back gate electrode 11x and the second single crystal semiconductor layer 12, so that the electric field The on-current of the effect transistor 10y can be increased, or the influence of impact ions generated at the drain end of the field effect transistor 10y can be reliably suppressed.

さらに、第１単結晶半導体層１１は、チャネル領域１２ｇよりも広い領域にわたって形成され、第１単結晶半導体層１１一部のみに高濃度の不純物が導入されてバックゲート電極１１ｘが形成され、第１単結晶半導体層１１における前記バックゲート電極１１ｘ以外の領域は低濃度不純物導入領域１１ｙになっている。このため、第１単結晶半導体層１１の全体が遮光層として機能し、一部のみがバックゲート電極１１ｘとして機能するため、広い領域に遮光層を形成した場合でも、電界効果型トランジスタ１０ｙの特性を劣化させることがない。   Further, the first single crystal semiconductor layer 11 is formed over a region wider than the channel region 12g, and a high-concentration impurity is introduced into only a part of the first single crystal semiconductor layer 11 to form the back gate electrode 11x. A region other than the back gate electrode 11x in the single crystal semiconductor layer 11 is a low concentration impurity introduction region 11y. Therefore, since the entire first single crystal semiconductor layer 11 functions as a light shielding layer and only a part functions as the back gate electrode 11x, the characteristics of the field effect transistor 10y can be achieved even when the light shielding layer is formed in a wide area. Will not deteriorate.

さらにまた、第１単結晶半導体層１１に不純物を導入してバックゲート電極１１ｘを構成する際、イオン注入時の加速電圧を調節して、第１単結晶半導体層１１のみに不純物を導入し、第２単結晶半導体層１２に不純物を導入しない。従って、第１単結晶半導体層１１、第１ゲート絶縁層１３、および第２単結晶半導体層１２が積層されている状態で不純物を導入してバックゲート電極１１ｘを形成する方法を採用した場合でも、第２単結晶半導体層１２においてチャネル領域１２ｇとなる領域には不純物が導入されない。   Furthermore, when the back gate electrode 11x is formed by introducing impurities into the first single crystal semiconductor layer 11, the acceleration voltage at the time of ion implantation is adjusted to introduce impurities only into the first single crystal semiconductor layer 11. Impurities are not introduced into the second single crystal semiconductor layer 12. Therefore, even when the method of introducing the impurity and forming the back gate electrode 11x in a state where the first single crystal semiconductor layer 11, the first gate insulating layer 13, and the second single crystal semiconductor layer 12 are stacked is employed. In the second single crystal semiconductor layer 12, no impurity is introduced into the region to be the channel region 12g.

［電気光学装置への適用］
図１〜図４を参照して説明した半導体装置（半導体装置）およびその製造方法は、例えば、以下に説明する液晶装置などといった電気光学装置の素子基板として用いることができる。以下、電気光学装置として、電界効果型トランジスタアクティブマトリクス駆動形式の液晶装置に本発明を適用した例を説明する。 [Application to electro-optical devices]
The semiconductor device (semiconductor device) and the manufacturing method thereof described with reference to FIGS. 1 to 4 can be used as an element substrate of an electro-optical device such as a liquid crystal device described below, for example. An example in which the present invention is applied to a field effect transistor active matrix driving type liquid crystal device will be described below as an electro-optical device.

（全体構成）
図５は、本発明を適用した液晶装置（電気光学装置）の電気的構成を示すブロック図である。図５に示すように、電気光学装置１００は、液晶パネル１００ｐを有しており、液晶パネル１００ｐは、その中央領域に複数の画素１００ａがマトリクス状に配列された画素領域１０ｂを備えている。かかる液晶パネル１００ｐにおいて、後述する素子基板１０には、画素領域１０ｂの内側で複数本のデータ線６ａおよび複数本の走査線３ａが縦横に延びており、それらの交点に対応する位置に画素１００ａが構成されている。複数の画素１００ａの各々には、画素スイッチング素子としての電界効果型トランジスタ３０および画素電極９ａが形成されている。電界効果型トランジスタ３０のソースにはデータ線６ａが電気的に接続され、電界効果型トランジスタ３０のゲートには走査線３ａが電気的に接続され、電界効果型トランジスタ３０のドレインには画素電極９ａが電気的に接続されている。 (overall structure)
FIG. 5 is a block diagram showing an electrical configuration of a liquid crystal device (electro-optical device) to which the present invention is applied. As shown in FIG. 5, the electro-optical device 100 includes a liquid crystal panel 100p, and the liquid crystal panel 100p includes a pixel region 10b in which a plurality of pixels 100a are arranged in a matrix in the central region. In the liquid crystal panel 100p, on the element substrate 10 described later, a plurality of data lines 6a and a plurality of scanning lines 3a extend vertically and horizontally inside the pixel region 10b, and the pixel 100a is located at a position corresponding to the intersection. Is configured. In each of the plurality of pixels 100a, a field effect transistor 30 as a pixel switching element and a pixel electrode 9a are formed. The data line 6 a is electrically connected to the source of the field effect transistor 30, the scanning line 3 a is electrically connected to the gate of the field effect transistor 30, and the pixel electrode 9 a is connected to the drain of the field effect transistor 30. Are electrically connected.

素子基板１０において、画素領域１０ｂの外側領域には走査線駆動回路１０４およびデータ線駆動回路１０１が構成されている。データ線駆動回路１０１は各データ線６ａの一端に電気的に接続しており、画像処理回路２０２から供給される画像信号を各データ線６ａに順次供給する。走査線駆動回路１０４は、各走査線３ａに電気的に接続しており、走査信号を各走査線３ａに順次供給する。   In the element substrate 10, a scanning line driving circuit 104 and a data line driving circuit 101 are configured outside the pixel region 10 b. The data line driving circuit 101 is electrically connected to one end of each data line 6a, and sequentially supplies the image signal supplied from the image processing circuit 202 to each data line 6a. The scanning line driving circuit 104 is electrically connected to each scanning line 3a, and sequentially supplies a scanning signal to each scanning line 3a.

各画素１００ａにおいて、画素電極９ａは、後述する対向基板に形成された共通電極と液晶を介して対向し、液晶容量５０ａを構成している。また、各画素１００ａには、液晶容量５０ａで保持される画像信号がリークするのを防ぐために、液晶容量５０ａと並列に保持容量６０が付加されている。本形態では、保持容量６０を構成するために、走査線３ａと並列するように容量線３ｂが形成されており、かかる容量線３ｂは共通電位線ＣＯＭに接続され、所定の電位に保持されている。なお、保持容量６０は前段の走査線３ａとの間に形成される場合もある。   In each pixel 100a, the pixel electrode 9a is opposed to a common electrode formed on a counter substrate, which will be described later, via a liquid crystal, and constitutes a liquid crystal capacitor 50a. Each pixel 100a is provided with a holding capacitor 60 in parallel with the liquid crystal capacitor 50a in order to prevent the image signal held in the liquid crystal capacitor 50a from leaking. In this embodiment, in order to configure the storage capacitor 60, the capacitor line 3b is formed in parallel with the scanning line 3a. The capacitor line 3b is connected to the common potential line COM and is held at a predetermined potential. Yes. The storage capacitor 60 may be formed between the preceding scanning line 3a.

（液晶パネルおよび素子基板の構成）
図６（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００の液晶パネル１００ｐを各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図６（ａ）、（ｂ）に示すように、電気光学装置１００の液晶パネル１００ｐでは、所定の隙間を介して素子基板１０と対向基板２０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７は対向基板２０の縁に沿うように配置されている。シール材１０７は、光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。 (Configuration of liquid crystal panel and element substrate)
6A and 6B are a plan view of the liquid crystal panel 100p of the electro-optical device 100 to which the present invention is applied as viewed from the side of the counter substrate together with the respective components, and an HH ′ cross-sectional view thereof. . As shown in FIGS. 6A and 6B, in the liquid crystal panel 100p of the electro-optical device 100, the element substrate 10 and the counter substrate 20 are attached to each other with a sealing material 107 through a predetermined gap. The sealing material 107 is arranged along the edge of the counter substrate 20. The sealing material 107 is an adhesive made of a photo-curing resin, a thermosetting resin, or the like, and is mixed with a gap material such as glass fiber or glass beads for setting the distance between both substrates to a predetermined value.

素子基板１０において、シール材１０７の外側領域では、素子基板１０の一辺に沿ってデータ線駆動回路１０１および複数の端子１０２が形成されており、この一辺に隣接する一辺に沿って走査線駆動回路１０４が形成されている。また、対向基板２０のコーナー部の少なくとも１箇所においては、素子基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０９が形成されている。   In the element substrate 10, a data line driving circuit 101 and a plurality of terminals 102 are formed along one side of the element substrate 10 in the outer region of the sealing material 107, and the scanning line driving circuit is formed along one side adjacent to the one side. 104 is formed. Further, at least one corner of the counter substrate 20 is formed with a vertical conductive material 109 for electrical conduction between the element substrate 10 and the counter substrate 20.

詳しくは後述するが、素子基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる額縁１０８が形成され、その内側が画像表示領域１０ａとされている。また、対向基板２０では、素子基板１０の画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ（Indium Tin Oxide）膜からなる共通電極２１が形成されている。なお、画素領域１０ｂには、額縁１０８と重なる領域にダミーの画素が構成される場合があり、この場合、画素領域１０ｂのうち、ダミー画素を除いた領域が画像表示領域１０ａとして利用されることになる。   As will be described in detail later, pixel electrodes 9 a are formed in a matrix on the element substrate 10. On the other hand, a frame 108 made of a light-shielding material is formed in the inner area of the sealing material 107 on the counter substrate 20, and the inner side is an image display area 10 a. In the counter substrate 20, a light shielding film 23 called a black matrix or black stripe is formed in a region facing the vertical and horizontal boundary regions of the pixel electrode 9 a of the element substrate 10, and ITO (Indium) is formed on the upper layer side. A common electrode 21 made of a (tin oxide) film is formed. In addition, in the pixel area 10b, a dummy pixel may be configured in an area overlapping with the frame 108. In this case, an area excluding the dummy pixel in the pixel area 10b is used as the image display area 10a. become.

このように形成した電気光学装置１００は、モバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができ、この場合、対向基板２０には、カラーフィルタ（図示せず）や保護膜が形成される。また、対向基板２０および素子基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。電気光学装置１００は、透過型に限らず、反射型および半透過反射型として構成される場合があり、この場合、例えば、素子基板１０には光反射層が形成される。電気光学装置１００は、後述する投射型表示装置（液晶プロジェクタ）において、ＲＧＢ用のライトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、カラーフィルタは形成されない。また、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成すれば、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。   The electro-optical device 100 formed in this way can be used as a color display device for electronic devices such as mobile computers, mobile phones, and liquid crystal televisions. In this case, the counter substrate 20 includes a color filter (not shown), A protective film is formed. Further, on the light incident side surface or light emitting side of the counter substrate 20 and the element substrate 10, the type of liquid crystal 50 to be used, that is, an operation mode such as a TN (twisted nematic) mode, an STN (super TN) mode, Depending on the normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing plate, and the like are arranged in a predetermined direction. The electro-optical device 100 is not limited to a transmissive type, and may be configured as a reflective type and a transflective type. In this case, for example, a light reflecting layer is formed on the element substrate 10. The electro-optical device 100 can be used as an RGB light valve in a projection display device (liquid crystal projector) described later. In this case, each of the RGB electro-optical devices 100 receives light of each color separated through RGB color separation dichroic mirrors as projection light, and thus no color filter is formed. . Further, if a microlens is formed on the counter substrate 20 so as to correspond to each pixel, the light collection efficiency of incident light on the pixel electrode 9a can be increased, so that bright display can be performed. Furthermore, by stacking several layers of interference layers having different refractive indexes on the counter substrate 20, a dichroic filter that produces RGB colors using the interference action of light may be formed. According to the counter substrate with the dichroic filter, brighter color display can be performed.

（各画素の構成）
図７（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００に用いた素子基板１０において相隣接する画素の平面図、およびそのＡ−Ａ′線に相当する位置で電気光学装置１００を切断したときの断面図である。 (Configuration of each pixel)
FIGS. 7A and 7B are plan views of adjacent pixels in the element substrate 10 used in the electro-optical device 100 to which the present invention is applied, and electro-optics at positions corresponding to the AA ′ line. It is sectional drawing when the apparatus 100 is cut | disconnected.

図７（ａ）、（ｂ）に示すように、素子基板１０には、ガラスなどからなる支持基板１０ｄの表面にシリコン酸化膜などからなる下地絶縁層１５が形成されているとともに、その表面側において、画素電極９ａに隣接する位置にＮチャネル型の電界効果型トランジスタ３０が形成されている。電界効果型トランジスタ３０は、島状の半導体層１ａに対して、チャネル領域１ｇ、低濃度ソース領域１ｂ、高濃度ソース領域１ｄ、低濃度ドレイン領域１ｃ、および高濃度ドレイン領域１ｅが形成されたＬＤＤ構造を備えている。また、半導体層１ａの表面側にゲート絶縁層２ｙが形成されており、ゲート絶縁層２ｙの表面にゲート電極（走査線３ａ）が形成されている。低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃは、走査線３ａをマスクとして、例えば、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された半導体領域であり、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅは、レジストマスクを用いて、約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で高濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された半導体領域である。また、チャネル領域１ｇはチャネルドープされている。 As shown in FIGS. 7A and 7B, the element substrate 10 has a base insulating layer 15 made of a silicon oxide film or the like formed on the surface of a support substrate 10d made of glass or the like, and its surface side. , An N-channel field effect transistor 30 is formed at a position adjacent to the pixel electrode 9a. The field effect transistor 30 includes an LDD in which a channel region 1g, a low concentration source region 1b, a high concentration source region 1d, a low concentration drain region 1c, and a high concentration drain region 1e are formed on an island-shaped semiconductor layer 1a. It has a structure. A gate insulating layer 2y is formed on the surface side of the semiconductor layer 1a, and a gate electrode (scanning line 3a) is formed on the surface of the gate insulating layer 2y. The low-concentration source region 1b and the low-concentration drain region 1c are low-concentration N-type, for example, with a dose of about 0.1 × 10 13 / cm 2 to about 10 × 10 13 / cm 2 using the scanning line 3a as a mask. This is a semiconductor region formed by introducing impurity ions (phosphorus ions), and the high concentration source region 1d and the high concentration drain region 1e are about 0.1 × 10 15 / cm 2 to about 10 using a resist mask. This is a semiconductor region formed by introducing high-concentration N-type impurity ions (phosphorus ions) at a dose of × 10 15 / cm 2 . The channel region 1g is channel doped.

電界効果型トランジスタ３０の上層側には、層間絶縁層７、８が形成されている。層間絶縁層７の表面にはデータ線６ａおよびドレイン電極６ｂが形成され、データ線６ａは、層間絶縁層７に形成されたコンタクトホール７ａを介して高濃度ソース領域１ｄに電気的に接続している。また、ドレイン電極６ｂは、層間絶縁層７に形成されたコンタクトホール７ｂを介して高濃度ドレイン領域１ｅに電気的に接続している。層間絶縁層８の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁層８に形成されたコンタクトホール８ａを介してドレイン電極６ｂに電気的に接続している。画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁層２ｙと同時形成された絶縁層（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、保持容量６０が構成されている。   Interlayer insulating layers 7 and 8 are formed on the upper layer side of the field effect transistor 30. A data line 6a and a drain electrode 6b are formed on the surface of the interlayer insulating layer 7, and the data line 6a is electrically connected to the high concentration source region 1d through a contact hole 7a formed in the interlayer insulating layer 7. Yes. The drain electrode 6b is electrically connected to the high concentration drain region 1e through a contact hole 7b formed in the interlayer insulating layer 7. A pixel electrode 9 a made of an ITO film is formed on the surface of the interlayer insulating layer 8. The pixel electrode 9 a is electrically connected to the drain electrode 6 b through a contact hole 8 a formed in the interlayer insulating layer 8. An alignment film 16 made of a polyimide film is formed on the surface side of the pixel electrode 9a. Further, the extension portion 1f (lower electrode) extending from the high-concentration drain region 1e has a capacitance in the same layer as the scanning line 3a via an insulating layer (dielectric film) formed simultaneously with the gate insulating layer 2y. The storage capacitor 60 is configured by the line 3b facing as an upper electrode.

このように構成した素子基板１０と対向基板２０とは、画素電極９ａと共通電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材１０７（図６（ａ）、（ｂ）参照）により囲まれた空間内に電気光学物質としての液晶５０が封入されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６、２２により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。   The element substrate 10 and the counter substrate 20 configured as described above are disposed so that the pixel electrode 9a and the common electrode 21 face each other, and the sealing material 107 (see FIG. 6A) is provided between these substrates. ) And (b)), a liquid crystal 50 as an electro-optical material is sealed in a space surrounded by The liquid crystal 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where the electric field from the pixel electrode 9a is not applied. The liquid crystal 50 is made of, for example, one or a mixture of several types of nematic liquid crystals.

このように構成した素子基板１０は、図１〜図４を参照して説明した半導体装置１０ｘとして構成されている。すなわち、下地絶縁層１５と半導体層２ａとの間には、高濃度不純物導入領域からなるバックゲート電極１１ｘを備えた第１多結晶半導体層１１、および第１ゲート絶縁層１３が形成され、かかる第１単結晶半導体層１１において、バックゲート電極１１ｘ以外の領域は低濃度不純物導入領域１１ｙになっている。このため、第１多結晶半導体層１１はチャネル領域１ｇに対する遮光層として機能する。なお、半導体層１ａは、図１〜図４を参照して説明した半導体装置１０ｘにおける第２単結晶半導体層１２に相当し、ゲート絶縁層２ｙは第２ゲート絶縁層１４に相当し、走査線３ａにおいてチャネル領域１ｇと重なる部分はフロントゲート電極３ｘに相当し、走査線３ａ（フロントゲート電極３ｘ）とバックゲート電極１１ｘは、図７（ａ）に示すコンタクトホール１３ａで電気的に接続されている。   The element substrate 10 configured as described above is configured as the semiconductor device 10x described with reference to FIGS. That is, between the base insulating layer 15 and the semiconductor layer 2a, the first polycrystalline semiconductor layer 11 and the first gate insulating layer 13 including the back gate electrode 11x made of the high concentration impurity introduction region are formed. In the first single crystal semiconductor layer 11, the region other than the back gate electrode 11x is a low concentration impurity introduction region 11y. Therefore, the first polycrystalline semiconductor layer 11 functions as a light shielding layer for the channel region 1g. The semiconductor layer 1a corresponds to the second single crystal semiconductor layer 12 in the semiconductor device 10x described with reference to FIGS. 1 to 4, the gate insulating layer 2y corresponds to the second gate insulating layer 14, and the scanning line. The portion of 3a that overlaps the channel region 1g corresponds to the front gate electrode 3x, and the scanning line 3a (front gate electrode 3x) and the back gate electrode 11x are electrically connected through a contact hole 13a shown in FIG. Yes.

（駆動回路の構成）
再び図６（ａ）において、本形態の電気光学装置１００では、素子基板１０の表面側のうち、画素領域１０ｂの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４などの内部回路が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、図８（ａ）、（ｂ）に示すように、Ｐチャネル型の電界効果型トランジスタ８０とＮチャネル型の電界効果型トランジスタ９０とを備えた相補回路などを有しており、このような相補回路の構成を簡単に説明する。図８（ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板に形成した相補型電界効果型トランジスタの平面図、およびそのＢ−Ｂ′線に相当する位置で素子基板を切断したときの断面図である。 (Configuration of drive circuit)
6A again, in the electro-optical device 100 of this embodiment, the data line driving circuit 101, the scanning line driving circuit 104, and the like are used inside the surface side of the element substrate 10 by using the peripheral region of the pixel region 10b. A circuit is formed. As shown in FIGS. 8A and 8B, the data line driving circuit 101 and the scanning line driving circuit 104 include a P-channel field effect transistor 80 and an N-channel field effect transistor 90, respectively. The configuration of such a complementary circuit will be briefly described. 8A and 8B are a plan view of a complementary field effect transistor formed on an element substrate used in an electro-optical device to which the present invention is applied, and a position corresponding to the BB ′ line, respectively. It is sectional drawing when an element substrate is cut | disconnected.

図８（ａ）、（ｂ）において、駆動回路のトランジスタは、Ｐチャネル型の電界効果型トランジスタ８０とＮチャネル型の電界効果型トランジスタ９０とからなる相補型電界効果型トランジスタとして構成されている。このような電界効果型トランジスタ８０、９０は、画素スイッチング用の電界効果型トランジスタ３０の製造工程の一部を利用して形成されたものであり、電界効果型トランジスタ８０、９０を構成する半導体層１ｈ、１ｎは、電界効果型トランジスタ３０を構成する半導体層１ａと同じく単結晶シリコン層である。   8A and 8B, the transistor of the driving circuit is configured as a complementary field effect transistor including a P-channel field effect transistor 80 and an N-channel field effect transistor 90. . Such field effect transistors 80 and 90 are formed by utilizing a part of the manufacturing process of the field switching transistor 30 for pixel switching, and a semiconductor layer constituting the field effect transistors 80 and 90. 1h and 1n are single-crystal silicon layers like the semiconductor layer 1a constituting the field effect transistor 30.

Ｎチャネル型の電界効果型トランジスタ９０は、チャネル領域１ｏの両側にＮ型のソース領域（高濃度ソース領域１ｓおよび低濃度ソース領域１ｑ）、およびドレイン領域（高濃度ドレイン領域１ｒおよび低濃度ドレイン領域１ｐ）を備えており、これらの領域は、電界効果型トランジスタ３０のソース領域およびドレイン領域と同時形成された領域である。Ｐチャネル型の電界効果型トランジスタ８０は、チャネル領域１ｉの両側にＰ型のソース領域（高濃度ソース領域１ｌおよび低濃度ソース領域１ｊ）、およびドレイン領域（高濃度ドレイン領域１ｍおよび低濃度ドレイン領域１ｋ）を備えている。半導体層１ｈ、１ｎの表面側にはゲート絶縁層２ｙが形成されている。   The N-channel field effect transistor 90 includes an N-type source region (high-concentration source region 1s and low-concentration source region 1q) and a drain region (high-concentration drain region 1r and low-concentration drain region) on both sides of the channel region 1o. 1p), and these regions are regions formed simultaneously with the source region and the drain region of the field effect transistor 30. The P-channel field effect transistor 80 includes a P-type source region (high-concentration source region 11 and low-concentration source region 1j) and a drain region (high-concentration drain region 1m and low-concentration drain region) on both sides of the channel region 1i. 1k). A gate insulating layer 2y is formed on the surface side of the semiconductor layers 1h and 1n.

電界効果型トランジスタ８０、９０では、高電位線６ｅと低電位線６ｇが層間絶縁層７およびゲート絶縁層２ｙを貫通するコンタクトホール７ｅ、７ｇを介して、半導体層１ｈ、１ｎの高濃度ソース領域１ｌ、１ｓに電気的に接続されている。また、出力配線６ｆは、層間絶縁層７およびゲート絶縁層２ｙを貫通するコンタクトホール７ｆ、７ｋを介して半導体層１ｈ、１ｎの高濃度ドレイン領域１ｍ、１ｒに電気的にそれぞれ接続されている。また、入力配線６ｈは、層間絶縁層７を貫通するコンタクトホール７ｈを介して共通のゲート電極３ｅに接続されている。   In the field effect transistors 80 and 90, the high potential line 6e and the low potential line 6g are high concentration source regions of the semiconductor layers 1h and 1n through the contact holes 7e and 7g penetrating the interlayer insulating layer 7 and the gate insulating layer 2y. 1l and 1s are electrically connected. The output wiring 6f is electrically connected to the high-concentration drain regions 1m and 1r of the semiconductor layers 1h and 1n through contact holes 7f and 7k that penetrate the interlayer insulating layer 7 and the gate insulating layer 2y, respectively. The input wiring 6h is connected to a common gate electrode 3e through a contact hole 7h that penetrates the interlayer insulating layer 7.

このように構成した素子基板１０は、図１〜図４を参照して説明した半導体装置１０ｘとして構成されている。すなわち、下地絶縁層１５と半導体層２ｈ、２ｎとの間には、高濃度不純物導入領域からなるバックゲート電極１１ｘを備えた第１多結晶半導体層１１、および第１ゲート絶縁層１３が形成され、かかる第１単結晶半導体層１１において、バックゲート電極１１ｘ以外の領域は低濃度不純物導入領域１１ｙになっている。このため、第１多結晶半導体層１１はチャネル領域１１ｉ、１ｏに対する遮光層として機能する。なお、半導体層１ｈ、１ｎは、図１〜図４を参照して説明した半導体装置１０ｘにおける第２単結晶半導体層１２に相当し、ゲート絶縁層２ｙは第２ゲート絶縁層１４に相当し、ゲート電極３ｅはフロントゲート電極３ｘに相当し、ゲート電極３ｅ（フロントゲート電極３ｘ）とバックゲート電極１１ｘは、図７（ａ）に示すコンタクトホール１３ａで電気的に接続されている。   The element substrate 10 configured as described above is configured as the semiconductor device 10x described with reference to FIGS. That is, between the base insulating layer 15 and the semiconductor layers 2h and 2n, the first polycrystalline semiconductor layer 11 and the first gate insulating layer 13 including the back gate electrode 11x made of the high concentration impurity introduction region are formed. In the first single crystal semiconductor layer 11, the region other than the back gate electrode 11x is a low-concentration impurity introduction region 11y. Therefore, the first polycrystalline semiconductor layer 11 functions as a light shielding layer for the channel regions 11i, 1o. The semiconductor layers 1h and 1n correspond to the second single crystal semiconductor layer 12 in the semiconductor device 10x described with reference to FIGS. 1 to 4, the gate insulating layer 2y corresponds to the second gate insulating layer 14, The gate electrode 3e corresponds to the front gate electrode 3x, and the gate electrode 3e (front gate electrode 3x) and the back gate electrode 11x are electrically connected through a contact hole 13a shown in FIG.

［その他の実施の形態］
上記形態では、本発明に係る電気光学装置として液晶装置を例に説明したが、有機エレクトロルミネッセンス装置でも、電界効果型トランジスタが画素スイッチング素子として用いられていることから、本発明に係る半導体装置は、有機エレクトロルミネッセンス装置の素子基板として用いてもよい。 [Other embodiments]
In the above embodiment, the liquid crystal device is described as an example of the electro-optical device according to the present invention. However, even in an organic electroluminescence device, a field effect transistor is used as a pixel switching element. Alternatively, it may be used as an element substrate of an organic electroluminescence device.

［電子機器への搭載例］
次に、上記電気光学装置１００をプロジェクタの液晶ライトバルブに採用した例について図面を参照して説明する。 [Example of mounting on electronic equipment]
Next, an example in which the electro-optical device 100 is used in a liquid crystal light valve of a projector will be described with reference to the drawings.

図９は、プロジェクタの概略構成図である。プロジェクタ１１０は、観察者側に設けられたスクリーン１１１に光を照射し、このスクリーン１１１で反射した光を観察する、いわゆる投影型のプロジェクタである。そして、プロジェクタ１１０は、光源１１２と、ダイクロイックミラー１１３、１１４と、液晶ライトバルブ１１５〜１１７（電気光学装置１００）と、投射光学系１１８と、クロスダイクロイックプリズム１１９と、リレー系１２０とを備えている。   FIG. 9 is a schematic configuration diagram of the projector. The projector 110 is a so-called projection type projector that irradiates light onto a screen 111 provided on the viewer side and observes light reflected by the screen 111. The projector 110 includes a light source 112, dichroic mirrors 113 and 114, liquid crystal light valves 115 to 117 (electro-optical device 100), a projection optical system 118, a cross dichroic prism 119, and a relay system 120. Yes.

光源１１２は、赤色光、緑色光及び青色光を含む光を供給する超高圧水銀ランプで構成されている。ダイクロイックミラー１１３は、光源１１２からの赤色光を透過させると共に緑色光及び青色光を反射する構成となっている。また、ダイクロイックミラー１１４は、ダイクロイックミラー１１３で反射された緑色光及び青色光のうち青色光を透過させると共に緑色光を反射する構成となっている。このように、ダイクロイックミラー１１３、１１４は、光源１１２から出射した光を赤色光と緑色光と青色光とに分離する色分離光学系を構成する。   The light source 112 is composed of an ultrahigh pressure mercury lamp that supplies light including red light, green light, and blue light. The dichroic mirror 113 is configured to transmit red light from the light source 112 and reflect green light and blue light. The dichroic mirror 114 is configured to transmit blue light and reflect green light among the green light and the blue light reflected by the dichroic mirror 113. Thus, the dichroic mirrors 113 and 114 constitute a color separation optical system that separates the light emitted from the light source 112 into red light, green light, and blue light.

ここで、ダイクロイックミラー１１３と光源１１２との間には、インテグレータ１２１及び偏光変換素子１２２が光源１１２から順に配置されている。インテグレータ１２１は、光源１１２から照射された光の照度分布を均一化する構成となっている。また、偏光変換素子１２２は、光源１１２からの光を例えばｓ偏光のような特定の振動方向を有する偏光にする構成となっている。   Here, between the dichroic mirror 113 and the light source 112, an integrator 121 and a polarization conversion element 122 are arranged in order from the light source 112. The integrator 121 is configured to make the illuminance distribution of the light emitted from the light source 112 uniform. Further, the polarization conversion element 122 is configured to change the light from the light source 112 into polarized light having a specific vibration direction such as s-polarized light.

液晶ライトバルブ１１５は、ダイクロイックミラー１１３を透過して反射ミラー１２３で反射した赤色光を画像信号に応じて変調する透過型の液晶装置（電気光学装置）である。液晶ライトバルブ１１５は、λ／２位相差板１１５ａ、第１偏光板１１５ｂ、液晶パネル１１５ｃ及び第２偏光板１１５ｄを備えている。ここで、液晶ライトバルブ１１５に入射する赤色光は、ダイクロイックミラー１１３を透過しても光の偏光は変化しないことから、ｓ偏光のままである。   The liquid crystal light valve 115 is a transmissive liquid crystal device (electro-optical device) that modulates red light transmitted through the dichroic mirror 113 and reflected by the reflecting mirror 123 in accordance with an image signal. The liquid crystal light valve 115 includes a λ / 2 phase difference plate 115a, a first polarizing plate 115b, a liquid crystal panel 115c, and a second polarizing plate 115d. Here, the red light incident on the liquid crystal light valve 115 remains s-polarized light because the polarization of the light does not change even if it passes through the dichroic mirror 113.

λ／２位相差板１１５ａは、液晶ライトバルブ１１５に入射したｓ偏光をｐ偏光に変換する光学素子である。また、第１偏光板１１５ｂは、ｓ偏光を遮断してｐ偏光を透過させる偏光板である。そして、液晶パネル１１５ｃは、ｐ偏光を画像信号に応じた変調によってｓ偏光（中間調であれば円偏光又は楕円偏光）に変換する構成となっている。さらに、第２偏光板１１５ｄは、ｐ偏光を遮断してｓ偏光を透過させる偏光板である。したがって、液晶ライトバルブ１１５は、画像信号に応じて赤色光を変調し、変調した赤色光をクロスダイクロイックプリズム１１９に向けて射出する構成となっている。   The λ / 2 phase difference plate 115a is an optical element that converts s-polarized light incident on the liquid crystal light valve 115 into p-polarized light. The first polarizing plate 115b is a polarizing plate that blocks s-polarized light and transmits p-polarized light. The liquid crystal panel 115c is configured to convert p-polarized light into s-polarized light (circularly polarized light or elliptically polarized light in the case of halftone) by modulation according to the image signal. Furthermore, the second polarizing plate 115d is a polarizing plate that blocks p-polarized light and transmits s-polarized light. Therefore, the liquid crystal light valve 115 is configured to modulate the red light in accordance with the image signal and to emit the modulated red light toward the cross dichroic prism 119.

なお、λ／２位相差板１１５ａ及び第１偏光板１１５ｂは、偏光を変換させない透光性のガラス板１１５ｅに接した状態で配置されており、λ／２位相差板１１５ａ及び第１偏光板１１５ｂが発熱によって歪むのを回避することができる。   The λ / 2 phase difference plate 115a and the first polarizing plate 115b are disposed in contact with a light-transmitting glass plate 115e that does not convert polarized light, and the λ / 2 phase difference plate 115a and the first polarizing plate 115b. It is possible to avoid distortion of 115b due to heat generation.

液晶ライトバルブ１１６は、ダイクロイックミラー１１３で反射した後にダイクロイックミラー１１４で反射した緑色光を画像信号に応じて変調する透過型の液晶装置である。そして、液晶ライトバルブ１１６は、液晶ライトバルブ１１５と同様に、第１偏光板１１６ｂ、液晶パネル１１６ｃ及び第２偏光板１１６ｄを備えている。液晶ライトバルブ１１６に入射する緑色光は、ダイクロイックミラー１１３、１１４で反射されて入射するｓ偏光である。第１偏光板１１６ｂは、ｐ偏光を遮断してｓ偏光を透過させる偏光板である。また、液晶パネル１１６ｃは、ｓ偏光を画像信号に応じた変調によってｐ偏光（中間調であれば円偏光又は楕円偏光）に変換する構成となっている。そして、第２偏光板１１６ｄは、ｓ偏光を遮断してｐ偏光を透過させる偏光板である。したがって、液晶ライトバルブ１１６は、画像信号に応じて緑色光を変調し、変調した緑色光をクロスダイクロイックプリズム１１９に向けて射出する構成となっている。   The liquid crystal light valve 116 is a transmissive liquid crystal device that modulates green light reflected by the dichroic mirror 114 after being reflected by the dichroic mirror 113 in accordance with an image signal. Similarly to the liquid crystal light valve 115, the liquid crystal light valve 116 includes a first polarizing plate 116b, a liquid crystal panel 116c, and a second polarizing plate 116d. Green light incident on the liquid crystal light valve 116 is s-polarized light that is reflected by the dichroic mirrors 113 and 114 and then incident. The first polarizing plate 116b is a polarizing plate that blocks p-polarized light and transmits s-polarized light. The liquid crystal panel 116c is configured to convert s-polarized light into p-polarized light (circularly polarized light or elliptically polarized light in the case of halftone) by modulation according to the image signal. The second polarizing plate 116d is a polarizing plate that blocks s-polarized light and transmits p-polarized light. Therefore, the liquid crystal light valve 116 is configured to modulate green light in accordance with an image signal and to emit the modulated green light toward the cross dichroic prism 119.

液晶ライトバルブ１１７は、ダイクロイックミラー１１３で反射し、ダイクロイックミラー１１４を透過した後でリレー系１２０を経た青色光を画像信号に応じて変調する透過型の液晶装置である。そして、液晶ライトバルブ１１７は、液晶ライトバルブ１１５、１１６と同様に、λ／２位相差板１１７ａ、第１偏光板１１７ｂ、液晶パネル１１７ｃ及び第２偏光板１１７ｄを備えている。ここで、液晶ライトバルブ１１７に入射する青色光は、ダイクロイックミラー１１３で反射してダイクロイックミラー１１４を透過した後にリレー系１２０の後述する２つの反射ミラー１２５ａ、１２５ｂで反射することから、ｓ偏光となっている。   The liquid crystal light valve 117 is a transmissive liquid crystal device that modulates blue light that is reflected by the dichroic mirror 113, passes through the dichroic mirror 114, and then passes through the relay system 120 in accordance with an image signal. Similarly to the liquid crystal light valves 115 and 116, the liquid crystal light valve 117 includes a λ / 2 retardation film 117a, a first polarizing plate 117b, a liquid crystal panel 117c, and a second polarizing plate 117d. Here, since the blue light incident on the liquid crystal light valve 117 is reflected by the two reflecting mirrors 125a and 125b described later of the relay system 120 after being reflected by the dichroic mirror 113 and transmitted through the dichroic mirror 114, the s-polarized light is reflected. It has become.

λ／２位相差板１１７ａは、液晶ライトバルブ１１７に入射したｓ偏光をｐ偏光に変換する光学素子である。また、第１偏光板１１７ｂは、ｓ偏光を遮断してｐ偏光を透過させる偏光板である。そして、液晶パネル１１７ｃは、ｐ偏光を画像信号に応じた変調によってｓ偏光（中間調であれば円偏光又は楕円偏光）に変換する構成となっている。さらに、第２偏光板１１７ｄは、ｐ偏光を遮断してｓ偏光を透過させる偏光板である。したがって、液晶ライトバルブ１１７は、画像信号に応じて青色光を変調し、変調した青色光をクロスダイクロイックプリズム１１９に向けて射出する構成となっている。なお、λ／２位相差板１１７ａ及び第１偏光板１１７ｂは、ガラス板１１７ｅに接した状態で配置されている。   The λ / 2 phase difference plate 117a is an optical element that converts s-polarized light incident on the liquid crystal light valve 117 into p-polarized light. The first polarizing plate 117b is a polarizing plate that blocks s-polarized light and transmits p-polarized light. The liquid crystal panel 117c is configured to convert p-polarized light into s-polarized light (circularly polarized light or elliptically polarized light in the case of halftone) by modulation according to the image signal. Furthermore, the second polarizing plate 117d is a polarizing plate that blocks p-polarized light and transmits s-polarized light. Accordingly, the liquid crystal light valve 117 is configured to modulate blue light in accordance with an image signal and to emit the modulated blue light toward the cross dichroic prism 119. The λ / 2 phase difference plate 117a and the first polarizing plate 117b are disposed in contact with the glass plate 117e.

リレー系１２０は、リレーレンズ１２４ａ、１２４ｂと反射ミラー１２５ａ、１２５ｂとを備えている。リレーレンズ１２４ａ、１２４ｂは、青色光の光路が長いことによる光損失を防止するために設けられている。ここで、リレーレンズ１２４ａは、ダイクロイックミラー１１４と反射ミラー１２５ａとの間に配置されている。また、リレーレンズ１２４ｂは、反射ミラー１２５ａ、１２５ｂの間に配置されている。反射ミラー１２５ａは、ダイクロイックミラー１１４を透過してリレーレンズ１２４ａから出射した青色光をリレーレンズ１２４ｂに向けて反射するように配置されている。また、反射ミラー１２５ｂは、リレーレンズ１２４ｂから出射した青色光を液晶ライトバルブ１１７に向けて反射するように配置されている。   The relay system 120 includes relay lenses 124a and 124b and reflection mirrors 125a and 125b. The relay lenses 124a and 124b are provided to prevent light loss due to a long blue light path. Here, the relay lens 124a is disposed between the dichroic mirror 114 and the reflection mirror 125a. The relay lens 124b is disposed between the reflection mirrors 125a and 125b. The reflection mirror 125a is disposed so as to reflect the blue light transmitted through the dichroic mirror 114 and emitted from the relay lens 124a toward the relay lens 124b. The reflection mirror 125b is arranged to reflect the blue light emitted from the relay lens 124b toward the liquid crystal light valve 117.

クロスダイクロイックプリズム１１９は、２つのダイクロイック膜１１９ａ、１１９ｂをＸ字型に直交配置した色合成光学系である。ダイクロイック膜１１９ａは青色光を反射して緑色光を透過する膜であり、ダイクロイック膜１１９ｂは赤色光を反射して緑色光を透過する膜である。したがって、クロスダイクロイックプリズム１１９は、液晶ライトバルブ１１５〜１１７のそれぞれで変調された赤色光と緑色光と青色光とを合成し、投射光学系１１８に向けて射出するように構成されている。   The cross dichroic prism 119 is a color combining optical system in which two dichroic films 119a and 119b are arranged orthogonally in an X shape. The dichroic film 119a is a film that reflects blue light and transmits green light, and the dichroic film 119b is a film that reflects red light and transmits green light. Therefore, the cross dichroic prism 119 is configured to combine the red light, the green light, and the blue light modulated by the liquid crystal light valves 115 to 117 and emit the resultant light toward the projection optical system 118.

なお、液晶ライトバルブ１１５、１１７からクロスダイクロイックプリズム１１９に入射する光はｓ偏光であり、液晶ライトバルブ１１６からクロスダイクロイックプリズム１１９に入射する光はｐ偏光である。このようにクロスダイクロイックプリズム１１９に入射する光を異なる種類の偏光としていることで、クロスダイクロイックプリズム１１９において各液晶ライトバルブ１１５〜１１７から入射する光を有効に合成できる。ここで、一般に、ダイクロイック膜１１９ａ、１１９ｂはｓ偏光の反射特性に優れている。このため、ダイクロイック膜１１９ａ、１１９ｂで反射される赤色光及び青色光をｓ偏光とし、ダイクロイック膜１１９ａ、１１９ｂを透過する緑色光をｐ偏光としている。投射光学系１１８は、投影レンズ（図示略）を有しており、クロスダイクロイックプリズム１１９で合成された光をスクリーン１１１に投射するように構成されている。   Note that light incident on the cross dichroic prism 119 from the liquid crystal light valves 115 and 117 is s-polarized light, and light incident on the cross dichroic prism 119 from the liquid crystal light valve 116 is p-polarized light. Thus, by making the light incident on the cross dichroic prism 119 different types of polarized light, the light incident from the liquid crystal light valves 115 to 117 in the cross dichroic prism 119 can be effectively combined. Here, in general, the dichroic films 119a and 119b are excellent in the reflection characteristics of s-polarized light. Therefore, red light and blue light reflected by the dichroic films 119a and 119b are s-polarized light, and green light transmitted through the dichroic films 119a and 119b is p-polarized light. The projection optical system 118 has a projection lens (not shown) and is configured to project the light combined by the cross dichroic prism 119 onto the screen 111.

（ａ）、（ｂ）、（ｃ）は、本発明を適用した半導体装置の構造を模式的に示す断面図、下層側の第１単結晶半導体層の構成を示す平面図、および上層側の第２単結晶半導体層の構成などを示す平面図である。(A), (b), (c) is sectional drawing which shows the structure of the semiconductor device to which this invention is applied typically, the top view which shows the structure of the 1st single crystal semiconductor layer of a lower layer side, and an upper layer side It is a top view which shows the structure etc. of a 2nd single crystal semiconductor layer. 本発明を適用した半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device to which this invention is applied. 本発明を適用した半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device to which this invention is applied. 本発明を適用した半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device to which this invention is applied. 本発明を適用した電気光学装置の電気的構成を示すブロック図である。1 is a block diagram illustrating an electrical configuration of an electro-optical device to which the present invention is applied. （ａ）、（ｂ）は各々、本発明を適用した電気光学装置を各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。(A), (b) is the top view which looked at the electro-optical apparatus to which this invention was applied from the opposing board | substrate side with each component, respectively, and its HH 'sectional drawing. （ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板において相隣接する画素の平面図、およびそのＡ−Ａ′線に相当する位置で電気光学装置を切断したときの断面図である。FIGS. 4A and 4B are plan views of adjacent pixels on the element substrate used in the electro-optical device to which the present invention is applied, and the electro-optical device cut at a position corresponding to the line AA ′. FIG. （ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板に形成した相補型電界効果型トランジスタの平面図、およびそのＢ−Ｂ′線に相当する位置で素子基板を切断したときの断面図である。(A), (b) is a plan view of a complementary field effect transistor formed on an element substrate used in an electro-optical device to which the present invention is applied, and an element substrate at a position corresponding to the BB ′ line. It is sectional drawing when cutting. 本発明に係る液晶装置を用いたプロジェクタの概略構成図である。It is a schematic block diagram of the projector using the liquid crystal device which concerns on this invention.

符号の説明Explanation of symbols

１・・単結晶半導体基板、３ｘ・・フロントゲート電極、１０ｄ・・支持基板、１０・・素子基板（半導体装置）、１０ｘ・・半導体装置、１０ｙ・・電界効果型トランジスタ、１１ｘ・・バックゲート電極、１１・・第１単結晶半導体層、１２・・第２単結晶半導体層、１３・・第１ゲート絶縁層、１４・・第２ゲート絶縁層、１５・・下地絶縁層、１００・・電気光学装置 1 .... single crystal semiconductor substrate, 3x ... front gate electrode, 10d ... support substrate, 10 ... element substrate (semiconductor device), 10x ... semiconductor device, 10y ... field effect transistor, 11x ... back gate Electrode, 11... First single crystal semiconductor layer, 12... Second single crystal semiconductor layer, 13... First gate insulation layer, 14... Second gate insulation layer, 15. Electro-optic device

Claims (6)

支持基板の表面に下地絶縁層を備え、当該下地絶縁層の上層側に電界効果型トランジスタを備えた半導体装置において、
前記下地絶縁層の上層側には、
前記電界効果型トランジスタのバックゲート電極を構成する遮光性の不純物導入領域を備えた第１単結晶半導体層と、
該第１単結晶半導体層の表面を覆う第１ゲート絶縁層と、
該第１ゲート絶縁層の上層で前記電界効果型トランジスタの能動層を構成する第２単結晶半導体層と、
該第２単結晶半導体層の表面を覆う第２ゲート絶縁層と、
該第２ゲート絶縁層の上層で前記電界効果型トランジスタのチャネル領域と重なるフロントゲート電極と
を有することを特徴とする半導体装置。 In a semiconductor device provided with a base insulating layer on the surface of the support substrate and a field effect transistor on the upper side of the base insulating layer,
On the upper layer side of the base insulating layer,
A first single crystal semiconductor layer having a light-shielding impurity introduction region constituting a back gate electrode of the field effect transistor;
A first gate insulating layer covering a surface of the first single crystal semiconductor layer;
A second single crystal semiconductor layer constituting an active layer of the field effect transistor above the first gate insulating layer;
A second gate insulating layer covering the surface of the second single crystal semiconductor layer;
A semiconductor device comprising: a front gate electrode which overlaps with a channel region of the field effect transistor above the second gate insulating layer. 前記第１単結晶半導体層は、前記チャネル領域よりも広い領域にわたって形成され、
当該第１単結晶半導体層一部のみに高濃度の不純物が導入されて前記バックゲート電極が形成され、当該第１単結晶半導体層における前記バックゲート電極以外の領域には低濃度の不純物が導入されていることを特徴とする請求項１に記載の半導体装置。 The first single crystal semiconductor layer is formed over a region wider than the channel region,
The back gate electrode is formed by introducing a high concentration impurity into only a part of the first single crystal semiconductor layer, and the low concentration impurity is introduced into a region other than the back gate electrode in the first single crystal semiconductor layer. The semiconductor device according to claim 1, wherein the semiconductor device is formed. 支持基板の表面に下地絶縁層を備え、当該下地絶縁層の上層側に電界効果型トランジスタを備えた半導体装置の製造方法において、
前記下地絶縁層となる絶縁膜を介して前記支持基板に単結晶半導体基板を貼り合わせる貼り合わせ工程と、
前記単結晶半導体の深さ方向の途中位置に酸素を導入して第１ゲート絶縁層を形成し、前記単結晶半導体における前記第１ゲート絶縁層の下層側を第１単結晶半導体層とし、前記第１ゲート絶縁層の上層側を第２単結晶半導体層とする酸素導入工程と、
前記第２単結晶半導体層の表面に第２ゲート絶縁層を形成する第２ゲート絶縁層形成工程と、
前記第２ゲート絶縁層の上層に電界効果型トランジスタのフロントゲート電極を形成するフロントゲート電極形成工程と
を有し、
前記第２単結晶半導体層に不純物を部分的に導入して前記電界効果型トランジスタのソース領域、チャネル領域、ドレイン領域を形成し、前記第１単結晶半導体層に不純物を導入して前記電界効果型トランジスタのバックゲート電極を構成する遮光性の不純物導入領域を形成することを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device including a base insulating layer on a surface of a support substrate and a field effect transistor on an upper layer side of the base insulating layer,
A bonding step of bonding a single crystal semiconductor substrate to the support substrate through an insulating film to be the base insulating layer;
Oxygen is introduced into the middle position in the depth direction of the single crystal semiconductor to form a first gate insulating layer, and a lower layer side of the first gate insulating layer in the single crystal semiconductor is a first single crystal semiconductor layer, An oxygen introduction step in which the upper side of the first gate insulating layer is the second single crystal semiconductor layer;
A second gate insulating layer forming step of forming a second gate insulating layer on the surface of the second single crystal semiconductor layer;
A front gate electrode forming step of forming a front gate electrode of a field effect transistor on the second gate insulating layer;
Impurities are partially introduced into the second single crystal semiconductor layer to form source regions, channel regions, and drain regions of the field effect transistor, and impurities are introduced into the first single crystal semiconductor layer to produce the field effect. A method for manufacturing a semiconductor device, comprising forming a light-shielding impurity introduction region that constitutes a back gate electrode of a type transistor. 前記第１単結晶半導体層を前記チャネル領域よりも広い領域にわたって形成し、
当該第１単結晶半導体層一部のみに高濃度の不純物を導入して前記バックゲート電極を形成し、当該第１単結晶半導体層における前記バックゲート電極以外の領域には低濃度の不純物を導入することを特徴とする請求項３に記載の半導体装置の製造方法。 Forming the first single crystal semiconductor layer over a region wider than the channel region;
The back gate electrode is formed by introducing a high concentration impurity into only a part of the first single crystal semiconductor layer, and the low concentration impurity is introduced into a region other than the back gate electrode in the first single crystal semiconductor layer. The method of manufacturing a semiconductor device according to claim 3. 前記第１単結晶半導体層に不純物を導入して前記バックゲート電極を構成する際、イオン注入時の加速電圧を調節して、前記第１単結晶半導体層のみに不純物を導入し、前記第２単結晶半導体層に不純物を導入しないことを特徴とする請求項３または４に記載の半導体装置の製造方法。   When the back gate electrode is formed by introducing an impurity into the first single crystal semiconductor layer, an acceleration voltage during ion implantation is adjusted to introduce the impurity only into the first single crystal semiconductor layer, and the second 5. The method for manufacturing a semiconductor device according to claim 3, wherein impurities are not introduced into the single crystal semiconductor layer. 請求項１または２に記載の半導体装置を備えた電気光学装置であって、
前記半導体装置は、前記支持基板上に複数の画素が形成されていることを特徴とする電気光学装置。 An electro-optical device comprising the semiconductor device according to claim 1,
The electro-optical device, wherein the semiconductor device has a plurality of pixels formed on the support substrate.
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* Cited by examiner, † Cited by third party
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JP2011209613A (en) * 2010-03-30 2011-10-20 Sony Corp Display device and electronic device
JP2018097363A (en) * 2016-12-09 2018-06-21 株式会社半導体エネルギー研究所 Display device and operation method of the same

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