JP2009054645A - 半導体装置 - Google Patents
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Abstract
【課題】製造に要する時間の短縮を図ることができる、半導体装置を提供する。
【解決手段】ＰＭＯＳＦＥＴ３が形成された半導体基板２上に、下薄膜１０および上薄膜１１を備えるＳｉマイク９が設けられている。半導体基板２上には、表面が平坦面である平坦部８を有する配線層７が積層されており、下薄膜１０は、その平坦部８の表面と平行をなして対向している。すなわち、半導体基板２上に積層される配線層７において、下薄膜１０が対向する平坦部８の表面は、凹部を有していない平坦面となっている。上薄膜１１は、下薄膜１０に対して配線層７と反対側に所定の間隔を空けて対向している。これにより、上薄膜１１は、下薄膜１０との対向方向に振動可能となっている。したがって、上薄膜１１を振動可能とするために、半導体基板２や配線層７に凹部を形成する必要がない。
【選択図】図２
【解決手段】ＰＭＯＳＦＥＴ３が形成された半導体基板２上に、下薄膜１０および上薄膜１１を備えるＳｉマイク９が設けられている。半導体基板２上には、表面が平坦面である平坦部８を有する配線層７が積層されており、下薄膜１０は、その平坦部８の表面と平行をなして対向している。すなわち、半導体基板２上に積層される配線層７において、下薄膜１０が対向する平坦部８の表面は、凹部を有していない平坦面となっている。上薄膜１１は、下薄膜１０に対して配線層７と反対側に所定の間隔を空けて対向している。これにより、上薄膜１１は、下薄膜１０との対向方向に振動可能となっている。したがって、上薄膜１１を振動可能とするために、半導体基板２や配線層７に凹部を形成する必要がない。
【選択図】図２
Description
本発明は、Ｓｉ（シリコン）マイクなどの静電容量型センサを備える半導体装置に関する。
最近、ＥＣＭ（Electret Condenser Microphone）に代えて、ＭＥＭＳ（Micro Electro Mechanical Systems）技術により製造されるＳｉマイクが携帯電話機に搭載され始めたことから、Ｓｉマイクの注目度が急激に高まっている。
Ｓｉマイクと信号処理回路などの集積回路との１チップ化を可能とするために、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を形成する技術（ＣＭＯＳプロセス技術）を用いて、Ｓｉマイクを形成することが提案されている。ＣＭＯＳプロセス技術を用いて形成されるＳｉマイクは、たとえば、中央部に凹部が形成されたシリコン基板の表面上に、ダイヤフラムを凹部に対向させて配置し、バックプレートをダイヤフラムと微小な間隔を空けて対向配置した構造を有している。シリコン基板に凹部（空洞）が形成されていることにより、音圧（音波）が入力されると、ダイヤフラムが振動する。ダイヤフラムとバックプレートとの間に電圧が印加されている状態で、ダイアフラムが振動すると、ダイヤフラムとバックプレートとにより形成されるコンデンサの静電容量が変化し、この静電容量の変化によるダイヤフラムおよびバックプレート間の電圧変動が音声出力信号として出力される。
特開２００６−１０８４９１号公報
Ｓｉマイクと信号処理回路などの集積回路との１チップ化を可能とするために、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を形成する技術（ＣＭＯＳプロセス技術）を用いて、Ｓｉマイクを形成することが提案されている。ＣＭＯＳプロセス技術を用いて形成されるＳｉマイクは、たとえば、中央部に凹部が形成されたシリコン基板の表面上に、ダイヤフラムを凹部に対向させて配置し、バックプレートをダイヤフラムと微小な間隔を空けて対向配置した構造を有している。シリコン基板に凹部（空洞）が形成されていることにより、音圧（音波）が入力されると、ダイヤフラムが振動する。ダイヤフラムとバックプレートとの間に電圧が印加されている状態で、ダイアフラムが振動すると、ダイヤフラムとバックプレートとにより形成されるコンデンサの静電容量が変化し、この静電容量の変化によるダイヤフラムおよびバックプレート間の電圧変動が音声出力信号として出力される。
ところが、従来のＳｉマイクの製造工程では、シリコン基板の表面を深く掘り下げて凹部を形成するために、長時間にわたるエッチングが不可欠であり、Ｓｉマイクの製造に時間がかかってしまう。
そこで、本発明の目的は、製造に要する時間の短縮を図ることができる、半導体装置を提供することである。
そこで、本発明の目的は、製造に要する時間の短縮を図ることができる、半導体装置を提供することである。
前記の目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体基板上に形成された表層と、前記表層上に形成された静電容量型センサとを備え、前記表層は、表面が平坦面である平坦部を有し、前記静電容量型センサは、前記平坦部の前記表面と平行をなして対向する下薄膜と、前記下薄膜に対して前記表層と反対側に所定の間隔を空けて対向する上薄膜とを含む、半導体装置である。
この構成によれば、半導体素子が形成された半導体基板上に、下薄膜および上薄膜を備える静電容量型センサが設けられている。半導体基板上には、表面が平坦面である平坦部を有する表層が積層されており、下薄膜は、その平坦部の表面と平行をなして対向している。すなわち、半導体基板上に積層される表層において、下薄膜が対向する平坦部の表面は、凹部を有していない平坦面となっている。上薄膜は、下薄膜に対して表層と反対側に所定の間隔を空けて対向している。これにより、上薄膜は、下薄膜との対向方向に振動可能となっている。したがって、上薄膜を振動可能とするために、半導体基板や表層に凹部を形成する必要がない。そのため、凹部を形成するためのエッチングを不要とすることができ、半導体装置の製造に要する時間の短縮を図ることができる。
請求項２記載の発明は、前記下薄膜は、前記平坦部の前記表面に接触して設けられている、請求項１に記載の半導体装置である。
この構成では、下薄膜が表層の平坦部の表面に接触して設けられており、下薄膜と表層との間に空洞を有していない。そのため、下薄膜と表層との間に空洞を形成する工程が不要であり、半導体装置の製造に要する時間のさらなる短縮を図ることができる。また、下薄膜が面で支持されているので、静電容量型センサの耐衝撃性を向上させることができる。
この構成では、下薄膜が表層の平坦部の表面に接触して設けられており、下薄膜と表層との間に空洞を有していない。そのため、下薄膜と表層との間に空洞を形成する工程が不要であり、半導体装置の製造に要する時間のさらなる短縮を図ることができる。また、下薄膜が面で支持されているので、静電容量型センサの耐衝撃性を向上させることができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置を切断線II−IIで切断したときの模式的な断面図である。また、図３は、図１に示す半導体装置を切断線III−IIIで切断したときの模式的な断面図である。なお、図２および図３では、図面の煩雑化を回避するために、導電性を有する材料からなる部分以外の各部についてはハッチングを省略している。
図１は、本発明の一実施形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置を切断線II−IIで切断したときの模式的な断面図である。また、図３は、図１に示す半導体装置を切断線III−IIIで切断したときの模式的な断面図である。なお、図２および図３では、図面の煩雑化を回避するために、導電性を有する材料からなる部分以外の各部についてはハッチングを省略している。
半導体装置１は、半導体基板（たとえば、シリコン基板）２を備えている。
半導体基板２の表層部には、ＬＯＣＯＳ法により形成された素子分離領域に、半導体素子としてのＰＭＯＳＦＥＴ（P-channel Metal Oxide Semiconductor Field Effect Transistor）３が作り込まれている。ＰＭＯＳＦＥＴ３は、後述する出力安定回路４２に用いられる。
半導体基板２の表層部には、ＬＯＣＯＳ法により形成された素子分離領域に、半導体素子としてのＰＭＯＳＦＥＴ（P-channel Metal Oxide Semiconductor Field Effect Transistor）３が作り込まれている。ＰＭＯＳＦＥＴ３は、後述する出力安定回路４２に用いられる。
半導体基板２上には、ＳｉＯ２（酸化シリコン）からなる第１層間絶縁膜４が積層されている。
第１層間絶縁膜４の上面には、複数の配線５がそれぞれ所定のパターンで形成されている。配線５は、Ａｌ（アルミニウム）からなり、ＰＭＯＳＦＥＴ３のゲート、ソースおよびドレインと電気的に接続されている。
第１層間絶縁膜４の上面には、複数の配線５がそれぞれ所定のパターンで形成されている。配線５は、Ａｌ（アルミニウム）からなり、ＰＭＯＳＦＥＴ３のゲート、ソースおよびドレインと電気的に接続されている。
第１層間絶縁膜４上には、配線５を挟んで、ＳｉＯ２からなる第２層間絶縁膜６が積層されている。第２層間絶縁膜６は、ほぼ一様な厚さを有し、配線５を覆う部分を除いて、その表面（上面）が平坦に形成されている。
第２層間絶縁膜６上には、表層としての配線層７が形成されている。配線層７は、複数の配線で構成され、第２層間絶縁膜６の平坦な表面上に、その表面が平坦面である平坦部８を有している。配線層７に含まれる配線は、Ａｌからなり、第２層間絶縁膜６に形成されるビア（図示せず）を介して、配線５と電気的に接続されている。
第２層間絶縁膜６上には、表層としての配線層７が形成されている。配線層７は、複数の配線で構成され、第２層間絶縁膜６の平坦な表面上に、その表面が平坦面である平坦部８を有している。配線層７に含まれる配線は、Ａｌからなり、第２層間絶縁膜６に形成されるビア（図示せず）を介して、配線５と電気的に接続されている。
配線層７上には、静電容量型センサとしてのＳｉマイク９が設けられている。Ｓｉマイク９は、配線層７の平坦部８の表面に接触して設けられた下薄膜１０と、下薄膜１０の上方に所定の間隔を空けて対向する上薄膜１１とを備えている。
下薄膜１０は、ＳｉＮ（窒化シリコン）からなる第１下絶縁膜１２および第２下絶縁膜１３によって、Ａｌからなる下電極１４を挟み込んだ構造を有している。
下薄膜１０は、ＳｉＮ（窒化シリコン）からなる第１下絶縁膜１２および第２下絶縁膜１３によって、Ａｌからなる下電極１４を挟み込んだ構造を有している。
第１下絶縁膜１２は、第２層間絶縁膜６および配線層７上に形成され、配線層７の表面（上面）および側面を一括して覆っている。第１下絶縁膜１２には、平坦部８上に設けられる部分に、多数の微細な孔１５が形成されている。
第１下絶縁膜１２上に、下電極１４が形成されている。下電極１４における平坦部８上に設けられる部分は、第１下絶縁膜１２の各孔１５と対向する孔を有するメッシュ状に形成されている。
第１下絶縁膜１２上に、下電極１４が形成されている。下電極１４における平坦部８上に設けられる部分は、第１下絶縁膜１２の各孔１５と対向する孔を有するメッシュ状に形成されている。
第２下絶縁膜１３は、第１下絶縁膜１２上に積層され、下電極１４の表面および側面を覆っている。また、第２下絶縁膜１３は、平面視で第１下絶縁膜１２と同一形状を有し、第１下絶縁膜１２の各孔１５と連続する孔１６を有している。これにより、下薄膜１０は、平坦部８上に、互いに連通する孔１５，１６による貫通孔を多数有している。
上薄膜１１は、ＳｉＮからなる第１上絶縁膜１７および第２上絶縁膜１８によって、Ａｌからなる上電極１９を挟み込んだ構造を有している。
上薄膜１１は、ＳｉＮからなる第１上絶縁膜１７および第２上絶縁膜１８によって、Ａｌからなる上電極１９を挟み込んだ構造を有している。
第１上絶縁膜１７は、平面視で半導体基板２と同じ外形を有している。第１上絶縁膜１７の最外周縁部は、第２層間絶縁膜６上に形成されている。また、第１上絶縁膜１７は、最外周縁部の内側の部分が下薄膜１０の第２下絶縁膜１３に接触し、そのさらに内側の部分が第２下絶縁膜１３と間隔を空けて対向する対向部となっている。この対向部における中央部分には、多数の微細な孔２０が平面視で下薄膜１０に形成されている貫通孔（孔１２，１６）とずれた位置に配置されている。また、下薄膜１０の下面には、下薄膜１０に形成されている貫通孔と対向する部分に、その貫通孔に向けて突出する突起２１が形成されている。
第１上絶縁膜１７上に、上電極１９が形成されている。上電極１９は、第１上絶縁膜１７の各孔２０と対向する孔を有するメッシュ状部２２と、メッシュ状部２２から所定方向（図１における右方向）に延びる延部２３とを一体的に備えている。
第２上絶縁膜１８は、第１上絶縁膜１７上に積層され、上電極１９の表面および側面を覆っている。また、第２上絶縁膜１８は、第１上絶縁膜１７の各孔２０と連続する孔２４を有している。これにより、上薄膜１１は、互いに連通する孔２０，２４による貫通孔を多数有している。
第２上絶縁膜１８は、第１上絶縁膜１７上に積層され、上電極１９の表面および側面を覆っている。また、第２上絶縁膜１８は、第１上絶縁膜１７の各孔２０と連続する孔２４を有している。これにより、上薄膜１１は、互いに連通する孔２０，２４による貫通孔を多数有している。
第１上絶縁膜１７の対向部における周縁部分と下薄膜１０の第２下絶縁膜１３との間には、ＳｉＯ２からなる第１犠牲層残留部２５と、この第１犠牲層残留部２５上に形成されたＡｌからなる第２犠牲層残留部２６とが介在されている。これにより、上薄膜１１は、第１上絶縁膜１７の対向部における中央部分と下薄膜１０との間に空洞を有する状態で、下薄膜１０との対向方向に振動可能に設けられている。
上薄膜１１の第２上絶縁膜１８には、上電極１９の延部２３の一部を上電極用パッド２７として露出させる開口２８が形成されている。
また、第２上絶縁膜１８には、平面視で上電極１９のメッシュ状部２２に対して開口２８が形成されている側とは反対側に、下電極用パッド２９を露出させる開口３０が形成されている。下電極用パッド２９は、Ａｌからなり、第１上絶縁膜１７と第２上絶縁膜１８との間に介在されている。下電極用パッド２９は、第１上絶縁膜１７に形成された貫通孔３１を介して、第２犠牲層残留部２６に接続されている。そして、第２犠牲層残留部２６は、第１犠牲層残留部２５および下薄膜１０の第２下絶縁膜１３に連続して形成された貫通孔３２を介して、下電極１４に接続されている。これにより、下電極用パッド２９は、第２犠牲層残留部２６を介して、下電極１４と電気的に接続されている。
また、第２上絶縁膜１８には、平面視で上電極１９のメッシュ状部２２に対して開口２８が形成されている側とは反対側に、下電極用パッド２９を露出させる開口３０が形成されている。下電極用パッド２９は、Ａｌからなり、第１上絶縁膜１７と第２上絶縁膜１８との間に介在されている。下電極用パッド２９は、第１上絶縁膜１７に形成された貫通孔３１を介して、第２犠牲層残留部２６に接続されている。そして、第２犠牲層残留部２６は、第１犠牲層残留部２５および下薄膜１０の第２下絶縁膜１３に連続して形成された貫通孔３２を介して、下電極１４に接続されている。これにより、下電極用パッド２９は、第２犠牲層残留部２６を介して、下電極１４と電気的に接続されている。
さらに、半導体装置１は、その最表層に、たとえば、感光性ポリイミドからなる保護層３３を有している。保護層３３は、上薄膜１１における空洞を挟んで下薄膜１０と対向する部分、上電極用パッド２７、下電極用パッド２９、および外部との接続のための他のパッド３４を露出させ、上薄膜１１上の残余の部分を覆い尽くすように形成されている。
図４は、半導体装置１の回路図である。
図４は、半導体装置１の回路図である。
上薄膜１１の上電極１９には、所定の電圧（たとえば、１１Ｖ）が印加されている。下薄膜１０の下電極１４は、ＰＭＯＳＦＥＴ３のゲートに接続されている。ＰＭＯＳＦＥＴ３のソースは、定電流源４１に接続されている。ＰＭＯＳＦＥＴ３のドレインは、接地されている。
ＰＭＯＳＦＥＴ３は、Ｓｉマイク９に生じる電圧変動を安定して出力するための出力安定回路４２として用いられる。Ｓｉマイク９に音圧が入力され、この音圧によって上薄膜１１が振動すると、下電極１４と上電極１９とにより形成されるコンデンサの静電容量が変化する。この静電容量の変化により、ＰＭＯＳＦＥＴ３のゲート電圧が変化し、ＰＭＯＳＦＥＴ３のソース−ドレイン間を流れる電流値が変化し、その結果、ＰＭＯＳＦＥＴ３のソース電位が変化する。このＰＭＯＳＦＥＴ３のソース電位の変動が音声出力信号として出力されることにより、下電極１４および上電極１９に直接に出力端子が接続されることによる下電極１４および上電極１９間の容量変化を回避することができ、安定した音声出力信号を得ることができる。
ＰＭＯＳＦＥＴ３は、Ｓｉマイク９に生じる電圧変動を安定して出力するための出力安定回路４２として用いられる。Ｓｉマイク９に音圧が入力され、この音圧によって上薄膜１１が振動すると、下電極１４と上電極１９とにより形成されるコンデンサの静電容量が変化する。この静電容量の変化により、ＰＭＯＳＦＥＴ３のゲート電圧が変化し、ＰＭＯＳＦＥＴ３のソース−ドレイン間を流れる電流値が変化し、その結果、ＰＭＯＳＦＥＴ３のソース電位が変化する。このＰＭＯＳＦＥＴ３のソース電位の変動が音声出力信号として出力されることにより、下電極１４および上電極１９に直接に出力端子が接続されることによる下電極１４および上電極１９間の容量変化を回避することができ、安定した音声出力信号を得ることができる。
図５Ａ〜図５Ｊは、半導体装置１の製造方法を工程順に示す模式的な断面図である。なお、図５Ａ〜図５Ｊでは、図面の煩雑化を回避するために、ハッチングを一部省略している。
まず、図５Ａに示すように、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法により、配線層７上に、第１ＳｉＮ層５１が形成される。配線層７の表面および側面は、第１ＳｉＮ層５１により被覆される。
まず、図５Ａに示すように、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法により、配線層７上に、第１ＳｉＮ層５１が形成される。配線層７の表面および側面は、第１ＳｉＮ層５１により被覆される。
なお、半導体基板２にＰＭＯＳＦＥＴ３を形成する手法、ならびに半導体基板２上に第１層間絶縁膜４、配線５、第２層間絶縁膜６および配線層７を形成する手法については、公知であるから、ここでは説明を省略する。
次に、スパッタ法により、第１ＳｉＮ層５１上に、Ａｌ膜が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、そのＡｌ膜がパターニングされる。これにより、図５Ｂに示すように、第１ＳｉＮ層５１上に、Ａｌからなる下電極１４が形成される。
次に、スパッタ法により、第１ＳｉＮ層５１上に、Ａｌ膜が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、そのＡｌ膜がパターニングされる。これにより、図５Ｂに示すように、第１ＳｉＮ層５１上に、Ａｌからなる下電極１４が形成される。
その後、Ｐ−ＣＶＤ法により、第１ＳｉＮ層５１および下電極１４上に、第２ＳｉＮ層が形成される。そして、図５Ｃに示すように、公知のフォトリソグラフィ技術およびエッチング技術により、第１ＳｉＮ層５１および第２ＳｉＮ層に、それぞれ孔１５，１６が形成される。これにより、第１ＳｉＮ層５１が第１下絶縁膜１２となり、第２ＳｉＮ層が第２下絶縁膜１３となる。こうして、第１下絶縁膜１２および第２下絶縁膜１３によって下電極１４を挟み込んだ構造の下薄膜１０が得られる。
次いで、Ｐ−ＣＶＤ法により、第２下絶縁膜１３上に、ＳｉＯ２が堆積され、公知のフォトリソグラフィ技術およびエッチング技術により、そのＳｉＯ２の堆積層がパターニングされる。これにより、図５Ｄに示すように、第２下絶縁膜１３上に、ＳｉＯ２からなる第１犠牲層５２が形成される。
つづいて、Ｐ−ＣＶＤ法により、第２下絶縁膜１３および第１犠牲層５２上に、Ａｌが堆積され、公知のフォトリソグラフィ技術およびエッチング技術により、そのＡｌの堆積層がパターニングされる。これにより、図５Ｅに示すように、Ａｌからなる第２犠牲層５３が形成される。
つづいて、Ｐ−ＣＶＤ法により、第２下絶縁膜１３および第１犠牲層５２上に、Ａｌが堆積され、公知のフォトリソグラフィ技術およびエッチング技術により、そのＡｌの堆積層がパターニングされる。これにより、図５Ｅに示すように、Ａｌからなる第２犠牲層５３が形成される。
第２犠牲層５３の形成後、図５Ｆに示すように、Ｐ−ＣＶＤ法により、半導体基板２上の全域に、ＳｉＮが堆積され、公知のフォトリソグラフィ技術およびエッチング技術により、そのＳｉＮの堆積層に貫通孔３１が形成される。これにより、貫通孔３１を有する第３ＳｉＮ層５４が形成される。
次いで、スパッタ法により、第３ＳｉＮ層５４上に、Ａｌ膜が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、そのＡｌ膜がパターニングされる。これにより、図５Ｇに示すように、第３ＳｉＮ層５４上に、Ａｌからなる上電極１９および下電極用パッド２９が形成される。
次いで、スパッタ法により、第３ＳｉＮ層５４上に、Ａｌ膜が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、そのＡｌ膜がパターニングされる。これにより、図５Ｇに示すように、第３ＳｉＮ層５４上に、Ａｌからなる上電極１９および下電極用パッド２９が形成される。
その後、Ｐ−ＣＶＤ法により、第３ＳｉＮ層５４、上電極１９および下電極用パッド２９上に、第４ＳｉＮ層が形成される。そして、図５Ｈに示すように、公知のフォトリソグラフィ技術およびエッチング技術により、第３ＳｉＮ層５４および第４ＳｉＮ層に、それぞれ孔２０，２４が形成される。また、第４ＳｉＮ層に、開口２８，３０が形成される。これにより、第３ＳｉＮ層５４が第１上絶縁膜１７となり、第４ＳｉＮ層が第２上絶縁膜１８となる。こうして、第１上絶縁膜１７および第２上絶縁膜１８によって上電極１９を挟み込んだ構造の上薄膜１１が得られる。
次いで、上薄膜１１上に感光性ポリイミドが塗布され、その感光性ポリイミドが選択的に露光されることにより、図５Ｉに示すように、感光性ポリイミドからなる保護層３３が形成される。下薄膜１０と上薄膜１１との間に、第１犠牲層５２および第２犠牲層５３が介在されているので、上薄膜１１上に感光性ポリイミドが塗布されても、この塗布により、上薄膜１１が変形したり破壊されたりすることはない。
その後、孔２０，２４を介してエッチングガス（たとえば、ＢＣｌ３（三塩化ホウ素）などの塩素系ガス）が供給されることにより、第２犠牲層５３がエッチングされる。これにより、図５Ｉに示すように、上薄膜１１と第１犠牲層５２との間に空洞が形成される。
そして、孔２０，２４から上薄膜１１と第１犠牲層５２との間の空洞にエッチング液（たとえば、ふっ酸）が供給されることにより、第１犠牲層５２がエッチングされる。これにより、第１上絶縁膜１７の対向部における中央部分と下薄膜１０との間に空洞が形成され、上薄膜１１が下薄膜１０との対向方向に振動可能な状態となり、半導体装置１が得られる。
そして、孔２０，２４から上薄膜１１と第１犠牲層５２との間の空洞にエッチング液（たとえば、ふっ酸）が供給されることにより、第１犠牲層５２がエッチングされる。これにより、第１上絶縁膜１７の対向部における中央部分と下薄膜１０との間に空洞が形成され、上薄膜１１が下薄膜１０との対向方向に振動可能な状態となり、半導体装置１が得られる。
なお、下薄膜１０と上薄膜１１との間に残留した第１犠牲層５２および第２犠牲層５３は、それぞれ第１犠牲層残留部２５および第２犠牲層残留部２６となる。
以上のように、半導体装置１では、ＰＭＯＳＦＥＴ３が形成された半導体基板２上に、下薄膜１０および上薄膜１１を備えるＳｉマイク９が設けられている。半導体基板２上には、表面が平坦面である平坦部８を有する配線層７が積層されており、下薄膜１０は、その平坦部８の表面と平行をなして対向している。すなわち、半導体基板２上に積層される配線層７において、下薄膜１０が対向する平坦部８の表面は、凹部を有していない平坦面となっている。上薄膜１１は、下薄膜１０に対して配線層７と反対側に所定の間隔を空けて対向している。これにより、上薄膜１１は、下薄膜１０との対向方向に振動可能となっている。したがって、上薄膜１１を振動可能とするために、半導体基板２や配線層７に凹部を形成する必要がない。そのため、凹部を形成するためのエッチングを不要とすることができ、半導体装置１の製造に要する時間の短縮を図ることができる。
以上のように、半導体装置１では、ＰＭＯＳＦＥＴ３が形成された半導体基板２上に、下薄膜１０および上薄膜１１を備えるＳｉマイク９が設けられている。半導体基板２上には、表面が平坦面である平坦部８を有する配線層７が積層されており、下薄膜１０は、その平坦部８の表面と平行をなして対向している。すなわち、半導体基板２上に積層される配線層７において、下薄膜１０が対向する平坦部８の表面は、凹部を有していない平坦面となっている。上薄膜１１は、下薄膜１０に対して配線層７と反対側に所定の間隔を空けて対向している。これにより、上薄膜１１は、下薄膜１０との対向方向に振動可能となっている。したがって、上薄膜１１を振動可能とするために、半導体基板２や配線層７に凹部を形成する必要がない。そのため、凹部を形成するためのエッチングを不要とすることができ、半導体装置１の製造に要する時間の短縮を図ることができる。
また、下薄膜１０が配線層７の平坦部８の表面に接触して設けられており、下薄膜１０と配線層７との間に空洞を有していない。そのため、下薄膜１０と配線層７との間に空洞を形成する工程が不要であり、半導体装置１の製造に要する時間のさらなる短縮を図ることができる。また、下薄膜１０が面で支持されているので、Ｓｉマイク９の耐衝撃性を向上させることができる。
また、半導体装置１の最表層に設けられている保護層３３により、上薄膜１１に他の部材が衝突するのを阻止することができる。そのうえ、半導体基板２が個々に切り分けられる前のウエハの状態で、前述した各工程を実行した後、保護層３３の上面にダイシングテープを貼り付け、ダイシングソーを用いて、そのウエハを個々の半導体基板２に切り分けることができる。ダイシングテープが上薄膜１１に接触しないので、ダイシングテープを剥がすときに、上薄膜１１が破壊されることはない。また、保護層３３に上薄膜１１を露出させるように形成された開口がダイシングテープにより閉鎖されるので、ダイシングソーに冷却水を供給しても、その冷却水が上薄膜１１にかかることがなく、冷却水によるＳｉマイク９の破壊を防止することができる。
本発明の一実施形態の説明は以上のとおりであるが、本発明は、他の形態で実施することもできる。たとえば、第１下絶縁膜１２、第２下絶縁膜１３、第１上絶縁膜１７および第２上絶縁膜１８がＳｉＮからなるとしたが、それらの材料としては、絶縁性を有してればよく、ＳｉＯ２やＳｉＯ２よりも誘電率の低いＬｏｗ−ｋ膜材料を採用することもできる。
また、第１犠牲層５２がＳｉＯ２からなるとしたが、第１犠牲層５２の材料は、ＳｉＯ２に限らず、配線層７、第１下絶縁膜１２、第２下絶縁膜１３、第１上絶縁膜１７および第２上絶縁膜１８の材料とエッチング選択比を有するものであればよい。たとえば、配線層７がＡｌからなり、第１下絶縁膜１２、第２下絶縁膜１３、第１上絶縁膜１７および第２上絶縁膜１８がＳｉＯ２からなる場合、第１犠牲層５２の材料としてＳｉＮが採用されてもよい。
さらにまた、第２犠牲層５３がＡｌからなるとしたが、第２犠牲層５３の材料は、Ａｌに限らず、導電性を有し、かつ、第１下絶縁膜１２、第２下絶縁膜１３、第１上絶縁膜１７および第２上絶縁膜１８の材料とエッチング選択比を有するものであればよい。
また、半導体装置１にＰＭＯＳＦＥＴ３を用いた出力安定回路４２が備えられている構成を例にとったが、出力安定回路４２に限らず、チャージポンプ回路、ＡＤコンバータ、バイアス回路、発振回路、電流源など、半導体素子を用いた他の種類の回路が半導体装置１に備えられていてもよい。
また、半導体装置１にＰＭＯＳＦＥＴ３を用いた出力安定回路４２が備えられている構成を例にとったが、出力安定回路４２に限らず、チャージポンプ回路、ＡＤコンバータ、バイアス回路、発振回路、電流源など、半導体素子を用いた他の種類の回路が半導体装置１に備えられていてもよい。
また、静電容量型センサの一例として、Ｓｉマイク９を例にとったが、これに限らず、静電容量の変化量を検知して動作する圧力センサや加速度センサなどに本発明が適用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体基板
３ ＰＭＯＳＦＥＴ
７ 配線層
８ 平坦部
９ Ｓｉマイク
１０ 下薄膜
１１ 上薄膜
２ 半導体基板
３ ＰＭＯＳＦＥＴ
７ 配線層
８ 平坦部
９ Ｓｉマイク
１０ 下薄膜
１１ 上薄膜
Claims (2)
- 半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体基板上に形成された表層と、
前記表層上に形成された静電容量型センサとを備え、
前記表層は、表面が平坦面である平坦部を有し、
前記静電容量型センサは、
前記平坦部の前記表面と平行をなして対向する下薄膜と、
前記下薄膜に対して前記表層と反対側に所定の間隔を空けて対向する上薄膜とを含む、半導体装置。 - 前記下薄膜は、前記平坦部の前記表面に接触して設けられている、請求項１に記載の半導体装置。
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