JP2009038468A

JP2009038468A - Current control circuit and current control device

Info

Publication number: JP2009038468A
Application number: JP2007199225A
Authority: JP
Inventors: Tetsuya Fujiwara; 徹哉藤原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-07-31
Filing date: 2007-07-31
Publication date: 2009-02-19

Abstract

<P>PROBLEM TO BE SOLVED: To actualize high speed operation and decrease in glitch of an output current by using a simple circuit configuration. <P>SOLUTION: A current source transistor 212 determines a current to be drawn from a terminal 255. A switch transistor 222 applies a current to the current source transistor 212 in response to a DN signal. A cascode transistor 232 is connected between the switch transistor 222 and the terminal 255. A capacitance 242 is connected between the cascode transistor 232 and the switch transistor 222, and charges or discharges charges in AC in response to an xDN signal. This circuit is applicable to a charge pump, for example. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電流制御回路および電流制御装置に関し、特に、簡単な回路構成で、高速動作と、出力電流のグリッチの低下を実現することができるようにした電流制御回路および電流制御装置に関する。 The present invention relates to a current control circuit and a current control device, and more particularly to a current control circuit and a current control device that can realize high-speed operation and reduction in glitches of output current with a simple circuit configuration.

図１は、チャージポンプを用いたPLL（Phase Locked Loop（位相ロックループ））回路の構成の一例を示している。 FIG. 1 shows an example of the configuration of a PLL (Phase Locked Loop) circuit using a charge pump.

図１のPLL回路１０は、入力端子１１、PFD（Phase Frequency Detector（位相周波数検出器））１２、チャージポンプ１３、ループフィルタ１４、VCO(Voltage Controlled Oscillator)１５、出力端子１６、および分周器１７より構成される。 The PLL circuit 10 of FIG. 1 includes an input terminal 11, a PFD (Phase Frequency Detector) 12, a charge pump 13, a loop filter 14, a VCO (Voltage Controlled Oscillator) 15, an output terminal 16, and a frequency divider. 17.

PFD１２は、入力端子１１から入力される、所定の周波数のクロック信号である入力参照信号Refと、分周器１７から入力される生成比較信号Vcfの位相を比較し、それらの位相の差を表す位相差情報として、UP信号またはDOWN信号（以下、DN信号という）をチャージポンプ１３に出力する。ここで、UP信号は、入力参照信号Refに対する生成比較信号Vcfの位相の遅れ分を表す信号であり、DN信号は、進み分を表す信号である。 The PFD 12 compares the phase of the input reference signal Ref, which is a clock signal of a predetermined frequency, input from the input terminal 11 and the generated comparison signal Vcf input from the frequency divider 17 and represents the difference between the phases. As phase difference information, an UP signal or a DOWN signal (hereinafter referred to as a DN signal) is output to the charge pump 13. Here, the UP signal is a signal representing the phase delay of the generation comparison signal Vcf with respect to the input reference signal Ref, and the DN signal is a signal representing the advance.

チャージポンプ１３は、電源２１、定電流源２２および２５、並びに、スイッチ２３および２４により構成され、電源２１、定電流源２２、スイッチ２３、スイッチ２４、および定電流源２５が、順に直列に接続されて接地される。また、スイッチ２３とスイッチ２４の間には、ループフィルタ１４が接続される。 The charge pump 13 includes a power source 21, constant current sources 22 and 25, and switches 23 and 24. The power source 21, the constant current source 22, the switch 23, the switch 24, and the constant current source 25 are sequentially connected in series. And grounded. A loop filter 14 is connected between the switch 23 and the switch 24.

スイッチ２３は、PFD１２から入力されるUP信号に応じて、電源２１から定電流源２２を介して供給される定電流をループフィルタ１４に流し込み、これにより、ループフィルタ１４に電荷が蓄積される。スイッチ２４は、PFD１２から入力されるDN信号に応じて、ループフィルタ１４から定電流を引き込み、定電流源２５を介してアースに出力し、これにより、ループフィルタ１４に蓄積された電荷が放出される。以上のようにして、チャージポンプ１３では、PFD１２から入力されるUP信号またはDN信号が、電流に変換される。 The switch 23 supplies a constant current supplied from the power source 21 via the constant current source 22 to the loop filter 14 in accordance with the UP signal input from the PFD 12, whereby charges are accumulated in the loop filter 14. The switch 24 draws a constant current from the loop filter 14 in accordance with the DN signal input from the PFD 12 and outputs it to the ground via the constant current source 25, whereby the charge accumulated in the loop filter 14 is released. The As described above, in the charge pump 13, the UP signal or the DN signal input from the PFD 12 is converted into a current.

ループフィルタ１４は、例えば抵抗３１とコンデンサ３２により構成され、抵抗３１とコンデンサ３２は直列に接続されて接地される。抵抗３１の一端は、チャージポンプ１３のスイッチ２３およびスイッチ２４、並びにVCO１５の入力端子に接続される。スイッチ２３から流し込まれる電流は、抵抗３１を介してコンデンサ３２に蓄積され、これにより、VCO１５の入力端子の電圧が上昇する。また、コンデンサ３２に蓄積された電荷は、抵抗３１を介してスイッチ２４に引き込まれ、これにより、VCO１５の入力端子の電圧が低下する。 The loop filter 14 is composed of, for example, a resistor 31 and a capacitor 32, and the resistor 31 and the capacitor 32 are connected in series and grounded. One end of the resistor 31 is connected to the switches 23 and 24 of the charge pump 13 and the input terminal of the VCO 15. The current flowing from the switch 23 is accumulated in the capacitor 32 via the resistor 31, thereby increasing the voltage at the input terminal of the VCO 15. Further, the electric charge accumulated in the capacitor 32 is drawn into the switch 24 via the resistor 31, whereby the voltage at the input terminal of the VCO 15 is lowered.

VCO１５は、抵抗３１に接続される入力端子の電圧に応じて、出力端子から出力するクロック信号の発振周波数を変化させる。VCO１５の出力端子は、出力端子１６と分周器１７の入力端子に接続される。VCO１５の出力端子から出力されたクロック信号は、出力信号COとして、出力端子１６を介して外部に出力されるとともに、分周器１７に入力される。分周器１７は、VCO１５から入力されるクロック信号の周波数をN分周し、N分周後のクロック信号を生成比較信号Vcfとして、PFD１２にフィードバックする。以上のようにして、PLL回路１０は、出力信号COを入力参照信号Refに同期した信号にする。 The VCO 15 changes the oscillation frequency of the clock signal output from the output terminal according to the voltage at the input terminal connected to the resistor 31. The output terminal of the VCO 15 is connected to the output terminal 16 and the input terminal of the frequency divider 17. The clock signal output from the output terminal of the VCO 15 is output to the outside via the output terminal 16 as the output signal CO and also input to the frequency divider 17. The frequency divider 17 divides the frequency of the clock signal input from the VCO 15 by N, and feeds back the frequency-divided clock signal to the PFD 12 as a generation comparison signal Vcf. As described above, the PLL circuit 10 sets the output signal CO to a signal synchronized with the input reference signal Ref.

次に、図２を参照して、ディスクに記録された信号を再生する再生装置のPLLクロック再生回路の構成の一例を示す。 Next, with reference to FIG. 2, an example of the configuration of a PLL clock reproduction circuit of a reproduction apparatus that reproduces a signal recorded on a disk is shown.

図２のPLLクロック再生回路４０は、ループフィルタ１４、VCO１５、分周器１７、入力端子４１、ADC(Analog to Digital Converter（A/Dコンバータ)）４２、DPD（Digital Phase Detector（デジタル位相検出器））４３、およびIDAC（電流モードD/Aコンバータ）４４により構成される。なお、図１と同一のものには同一の符号を付してあり、説明は適宜省略する。 2 includes a loop filter 14, a VCO 15, a frequency divider 17, an input terminal 41, an ADC (Analog to Digital Converter) 42, a DPD (Digital Phase Detector). )) 43 and IDAC (current mode D / A converter) 44. In addition, the same code | symbol is attached | subjected to the same thing as FIG. 1, and description is abbreviate | omitted suitably.

ディスクから光ピックアップ（図示せず）を用いて読み出されたアナログ信号が、読み出し信号Ainとして、イコライザ等を経て入力端子４１に入力される。入力端子４１に入力された読み出し信号AinはADC４２に供給される。ADC４２は、分周器１７から供給されるサンプリングクロック信号CKに基づいて、読み出し信号Ainに対してA/D変換を行い、その結果得られるAビットのデジタル信号をDPD４３に供給する。 An analog signal read from the disk using an optical pickup (not shown) is input as a read signal Ain to the input terminal 41 via an equalizer or the like. The read signal Ain input to the input terminal 41 is supplied to the ADC 42. The ADC 42 performs A / D conversion on the read signal Ain based on the sampling clock signal CK supplied from the frequency divider 17, and supplies an A-bit digital signal obtained as a result to the DPD 43.

DPD４３は、ADC４２から供給されるAビットのデジタル信号を用いて、ウォブル波形と、サンプリングクロック信号CKの位相の差を求める。具体的には、例えば、ウォブル波形がサイン波である場合、DPD４３は、1周期内の正の振幅を有するウォブル波形から得られるデジタル信号の積算値と、負の振幅を有するウォブル波形から得られるデジタル信号の積算値の差を位相の差として求める。従って、例えば、両方の積算値が一致する場合、即ちサンプリングクロック信号CKがウォブル波形に同期している場合、位相差はゼロとなる。DPD４３は、位相の差を表すBビットの位相差情報をIDAC４４に供給する。 The DPD 43 obtains a phase difference between the wobble waveform and the sampling clock signal CK using the A-bit digital signal supplied from the ADC 42. Specifically, for example, when the wobble waveform is a sine wave, the DPD 43 is obtained from the integrated value of the digital signal obtained from the wobble waveform having a positive amplitude within one cycle and the wobble waveform having a negative amplitude. The difference between the integrated values of the digital signals is obtained as the phase difference. Therefore, for example, when both integrated values match, that is, when the sampling clock signal CK is synchronized with the wobble waveform, the phase difference becomes zero. The DPD 43 supplies B-bit phase difference information representing the phase difference to the IDAC 44.

IDAC４４は、図１のチャージポンプ１３と同様の機能を有している。即ち、IDAC４４は、ループフィルタ１４に電流を流し込んだり、ループフィルタ１４から電流を引き込むことにより、VCO１５の入力端子の電圧を変化させる。VCO１５から分周器１７を介して出力されるN分周後の出力信号は、サンプリングクロック信号CKとして、ADC４２に供給される。以上のようにして、PLLクロック再生回路４０は、出力信号COを読み出し信号Ainに同期した信号にする。 The IDAC 44 has the same function as the charge pump 13 of FIG. That is, the IDAC 44 changes the voltage at the input terminal of the VCO 15 by flowing current into the loop filter 14 or drawing current from the loop filter 14. The N-frequency-divided output signal output from the VCO 15 via the frequency divider 17 is supplied to the ADC 42 as the sampling clock signal CK. As described above, the PLL clock recovery circuit 40 makes the output signal CO a signal synchronized with the read signal Ain.

ところで、例えば、図１のPLL回路１０が、出力信号COの位相と周波数を変化させない、即ちロックするとき、PFD１２は、リセットパルス幅を有するUP信号とDN信号を、スイッチ２３と２４に入力する。このリセットパルス幅とは、入力参照信号Refと生成比較信号Vcfの位相差が微小である場合であっても、位相差情報を電流に正確に変換するために必要な最低限の時間幅である。即ち、実際の回路が信号に反応して動作するためには、その信号は所定の時間幅以上の時間幅を有する必要があり、リセットパルス幅は、その最低限の時間幅である。 By the way, for example, when the PLL circuit 10 of FIG. 1 does not change the phase and frequency of the output signal CO, that is, locks, the PFD 12 inputs the UP signal and the DN signal having the reset pulse width to the switches 23 and 24. . This reset pulse width is the minimum time width necessary for accurately converting phase difference information into current even when the phase difference between the input reference signal Ref and the generation comparison signal Vcf is very small. . That is, in order for an actual circuit to operate in response to a signal, the signal needs to have a time width equal to or greater than a predetermined time width, and the reset pulse width is the minimum time width.

そして、チャージポンプ１３のスイッチ２３と２４は、そのリセットパルス幅に対応する期間、ループフィルタ１４に対する電流の流し込みと引き込みを同時に行い、チャージポンプ１３から出力される出力電流の全体の電流量をゼロにすることで、ループフィルタ１４の電圧変動、即ちVCO１５の入力端子の電圧の変動を停止する。 Then, the switches 23 and 24 of the charge pump 13 simultaneously carry in and draw in current to the loop filter 14 for a period corresponding to the reset pulse width, and reduce the total amount of output current output from the charge pump 13 to zero. Thus, the voltage fluctuation of the loop filter 14, that is, the voltage fluctuation of the input terminal of the VCO 15 is stopped.

しかしながら、リセットパルス幅に対応する期間において、実際には、電流源２２と２５でノイズが発生し、それらのノイズのミスマッチにより、VCO１５の入力端子の電圧が変動するという問題がある。このミスマッチによる電圧変動は、出力信号COのジッタの要因になるため、リセットパルス幅に対応する期間を、可能な限り短くする必要がある。また、実際には、チャージポンプ１３の電流源２２と２５のそれぞれの出力電流には、制御が困難なグリッチ、および、出力先であるループフィルタ１４とのチャージシェアによるエラー成分があり、これらのミスマッチにより、ループフィルタ１４に流し込む電流と、ループフィルタ１４に引き込む電流に誤差が発生すると、VCO１５の入力端子の電圧が変動し、出力信号COにジッタや定常的な位相誤差といった悪影響を与えるという問題がある。 However, in the period corresponding to the reset pulse width, noise is actually generated in the current sources 22 and 25, and there is a problem that the voltage at the input terminal of the VCO 15 fluctuates due to mismatch of these noises. Since voltage fluctuation due to this mismatch causes a jitter of the output signal CO, it is necessary to make the period corresponding to the reset pulse width as short as possible. Actually, the output currents of the current sources 22 and 25 of the charge pump 13 have glitches that are difficult to control and error components due to charge sharing with the loop filter 14 that is the output destination. If an error occurs between the current that flows into the loop filter 14 and the current that flows into the loop filter 14 due to mismatch, the voltage at the input terminal of the VCO 15 fluctuates, which adversely affects the output signal CO, such as jitter or a steady phase error. There is.

なお、これらの問題は、チャージポンプ１３だけでなく、図２のIDAC４４においても同様に発生する。従って、PLL回路１０やPLLクロック再生回路４０においては、高速動作と、出力電流のグリッチの低下を実現することが望まれる。 These problems occur not only in the charge pump 13 but also in the IDAC 44 of FIG. Therefore, in the PLL circuit 10 and the PLL clock recovery circuit 40, it is desired to realize a high-speed operation and a reduction in output current glitch.

そこで、高速で動作し、出力電流のエラー成分が小さいPLL回路が考えられている（例えば、特許文献１参照）。 Therefore, a PLL circuit that operates at high speed and has a small error component of output current has been considered (for example, see Patent Document 1).

図３は、特許文献１に記載されているPLL回路のチャージポンプと等価のチャージポンプの構成を示している。 FIG. 3 shows a configuration of a charge pump equivalent to the charge pump of the PLL circuit described in Patent Document 1.

図３のチャージポンプ５０は、電圧Vddを出力する電源５１乃至５３、電流源トランジスタ６１乃至６３、カスコードトランジスタ７１乃至７５、スイッチトランジスタ８１乃至８４、および端子９１乃至９９により構成される。 The charge pump 50 in FIG. 3 includes power supplies 51 to 53 that output a voltage Vdd, current source transistors 61 to 63, cascode transistors 71 to 75, switch transistors 81 to 84, and terminals 91 to 99.

電源５１には、pMOSトランジスタである電流源トランジスタ６１とカスコードトランジスタ７１が直列に接続され、カスコードトランジスタ７１のドレインには出力端子９３が接続されている。また、カスコードトランジスタ７１のドレインには、nMOSトランジスタであるカスコードトランジスタ７２と７４が並列に接続されている。カスコードトランジスタ７２には、nMOSトランジスタであるスイッチトランジスタ８１と電流源トランジスタ６２が直列に接続されて接地される。カスコードトランジスタ７４には、nMOSトランジスタであるスイッチトランジスタ８３と電流源トランジスタ６３が直列に接続されて接地される。 A current source transistor 61 which is a pMOS transistor and a cascode transistor 71 are connected in series to the power source 51, and an output terminal 93 is connected to the drain of the cascode transistor 71. Further, cascode transistors 72 and 74 which are nMOS transistors are connected in parallel to the drain of the cascode transistor 71. The cascode transistor 72 is connected to the switch transistor 81 and the current source transistor 62 which are nMOS transistors in series and is grounded. The cascode transistor 74 is connected to a switch transistor 83, which is an nMOS transistor, and a current source transistor 63 in series, and is grounded.

一方、電源５２には、nMOSトランジスタであるカスコードトランジスタ７５とスイッチトランジスタ８４が直列に接続され、スイッチトランジスタ８４のソースには、電流源トランジスタ６３のドレインが接続される。また、電源５３には、nMOSトランジスタであるカスコードトランジスタ７３とスイッチトランジスタ８２が直列に接続され、スイッチトランジスタ８２のソースには、電流源トランジスタ６２のドレインが接続される。 On the other hand, a cascode transistor 75 that is an nMOS transistor and a switch transistor 84 are connected in series to the power source 52, and a drain of the current source transistor 63 is connected to a source of the switch transistor 84. In addition, a cascode transistor 73 that is an nMOS transistor and a switch transistor 82 are connected in series to the power source 53, and a drain of the current source transistor 62 is connected to a source of the switch transistor 82.

端子９１，９２，９７，９８には、それぞれ、バイアス電圧Vbsp、Vbcasp，Vbsn，Vbcasnが入力される。電流源トランジスタ６１乃至６３は、端子９１または９７からゲートにバイアス電圧VbspまたはVbsnが入力されたとき、電流Icpを流すように動作する。また、カスコードトランジスタ７１乃至７５は、端子９２または９８からゲートにバイアス電圧VbcaspまたはVbcasnが入力されたとき動作する。 Bias voltages Vbsp, Vbcasp, Vbsn, and Vbcasn are input to terminals 91, 92, 97, and 98, respectively. The current source transistors 61 to 63 operate so that the current Icp flows when the bias voltage Vbsp or Vbsn is input from the terminal 91 or 97 to the gate. The cascode transistors 71 to 75 operate when the bias voltage Vbcasp or Vbcasn is input from the terminal 92 or 98 to the gate.

また、端子９４，９５，９６，９９には、それぞれ、xUP信号、UP信号、DN信号、xDN信号が入力される。ここで、xUP信号はUP信号の反転信号であり，xDN信号はDN信号の反転信号である。なお、以下において、特に断りがない場合、信号名の先頭に「x」が付加されている信号は、その信号名から「x」を除いた信号の反転信号である。 Further, the xUP signal, the UP signal, the DN signal, and the xDN signal are input to the terminals 94, 95, 96, and 99, respectively. Here, the xUP signal is an inverted signal of the UP signal, and the xDN signal is an inverted signal of the DN signal. In the following, unless otherwise specified, a signal having “x” added to the head of the signal name is an inverted signal of the signal obtained by removing “x” from the signal name.

次に、チャージポンプ５０の動作について説明する。 Next, the operation of the charge pump 50 will be described.

まず最初に、端子９３から出力される出力電流Ioutをゼロにする（以下、この動作を電流ゼロ動作という）場合について説明する。この場合、UP信号とDN信号はL(Low)レベル信号である。即ち、スイッチトランジスタ８１と８４はオンにされ、スイッチトランジスタ８２と８３はオフにされる。従って、電源５１からの電流Icpは、図３の矢印Ａが示す経路で、即ち電流源トランジスタ６１、カスコードトランジスタ７１、カスコードトランジスタ７２、スイッチトランジスタ８１、および電流源トランジスタ６２を介して、アースに出力され、出力電流Ioutはゼロになる。即ち、端子９３に流し込まれる電流と、端子９３から引き込む電流は等しくなる。 First, the case where the output current Iout output from the terminal 93 is zero (hereinafter, this operation is referred to as a zero current operation) will be described. In this case, the UP signal and the DN signal are L (Low) level signals. That is, the switch transistors 81 and 84 are turned on, and the switch transistors 82 and 83 are turned off. Therefore, the current Icp from the power supply 51 is output to the ground via the path indicated by the arrow A in FIG. 3, that is, through the current source transistor 61, the cascode transistor 71, the cascode transistor 72, the switch transistor 81, and the current source transistor 62. The output current Iout becomes zero. That is, the current that flows into the terminal 93 is equal to the current that flows from the terminal 93.

また、このとき、電源５２から電流が、図３の矢印Ｂが示す経路で、即ちカスコードトランジスタ７５、スイッチトランジスタ８４、および電流源トランジスタ６３を介して、アースに出力されるので、電流源トランジスタ６３は、動作を維持することができる。 At this time, the current is output from the power source 52 to the ground along the path indicated by the arrow B in FIG. 3, that is, via the cascode transistor 75, the switch transistor 84, and the current source transistor 63. Can maintain operation.

次に、端子９３に出力電流Ioutを流し込む場合（以下、この動作を流し込み動作という）について説明する。この場合、UP信号は、H（High）レベル信号であり、DN信号はLレベル信号である。即ち、スイッチトランジスタ８１と８３はオフにされ、スイッチトランジスタ８２と８４はオンにされる。従って、矢印Ａが示す経路は遮断され、電源５１からの電流Icpは、矢印Ｃが示す経路で、即ち電流源トランジスタ６１とカスコードトランジスタ７１を介して、端子９３に供給され、出力電流Ioutとして出力される。 Next, a case where the output current Iout is flowed into the terminal 93 (hereinafter, this operation is referred to as a flow-in operation) will be described. In this case, the UP signal is an H (High) level signal, and the DN signal is an L level signal. That is, the switch transistors 81 and 83 are turned off, and the switch transistors 82 and 84 are turned on. Therefore, the path indicated by the arrow A is cut off, and the current Icp from the power source 51 is supplied to the terminal 93 along the path indicated by the arrow C, that is, through the current source transistor 61 and the cascode transistor 71, and is output as the output current Iout. Is done.

また、このとき、電源５２からの電流Icpが、出力電流Ioutがゼロである場合と同様に、図３の矢印Ｂが示す経路で出力されるので、電流源トランジスタ６３は動作を維持することができる。さらに、電源５３からの電流Icpが、図３の矢印Ｄが示す経路で、即ちカスコードトランジスタ７３、スイッチトランジスタ８２、および電流源トランジスタ６２を介して、アースに出力されるので、電流源トランジスタ６２は動作を維持することができる。 At this time, the current Icp from the power supply 52 is output along the path indicated by the arrow B in FIG. 3 as in the case where the output current Iout is zero, so that the current source transistor 63 can maintain its operation. it can. Further, since the current Icp from the power source 53 is output to the ground through the path indicated by the arrow D in FIG. 3, that is, through the cascode transistor 73, the switch transistor 82, and the current source transistor 62, the current source transistor 62 The operation can be maintained.

最後に、端子９３から電流を引き込む（以下、この動作を引き込み動作という）場合について説明する。この場合、UP信号は、Lレベル信号であり、DN信号はHレベル信号である。即ち、スイッチトランジスタ８１と８３はオンにされ、スイッチトランジスタ８２と８４はオフにされる。従って、矢印Ａが示す経路で電源５１からの電流Icpが流されるとともに、端子９３からの電流Icpが、矢印Ｅが示す経路で、即ちカスコードトランジスタ７４、スイッチトランジスタ８３、および電流源トランジスタ６３を介して、アースに出力される。 Finally, a case where current is drawn from the terminal 93 (hereinafter, this operation is referred to as a drawing operation) will be described. In this case, the UP signal is an L level signal, and the DN signal is an H level signal. That is, the switch transistors 81 and 83 are turned on, and the switch transistors 82 and 84 are turned off. Therefore, the current Icp from the power source 51 flows along the path indicated by the arrow A, and the current Icp from the terminal 93 passes along the path indicated by the arrow E, that is, via the cascode transistor 74, the switch transistor 83, and the current source transistor 63. Output to ground.

以上のように、図３のチャージポンプ５０は、常に電流源トランジスタ６１乃至６３を介した電流の経路が設けられるカレントステアリング方式のチャージポンプであり、すべての電流源トランジスタ６１乃至６３は常に飽和領域での動作を維持しているため、チャージポンプ５０の動作速度を改善することができる。 As described above, the charge pump 50 in FIG. 3 is a current steering type charge pump in which a current path through the current source transistors 61 to 63 is always provided, and all the current source transistors 61 to 63 are always in the saturation region. Therefore, the operation speed of the charge pump 50 can be improved.

また、電流源トランジスタ６２（６３）とカスコードトランジスタ７２（７４）の間にスイッチトランジスタ８１（８３）を配置することで、スイッチトランジスタ８１（８３）のカップリング容量を介して、UP信号、xUP信号、DN信号、およびxDN信号を入力するスイッチ制御回路（図示せず）から各状態遷移時に注入されるフィードスルー電荷によるグリッチなどの出力電流Ioutへの影響を、改善することができる。 Further, by disposing the switch transistor 81 (83) between the current source transistor 62 (63) and the cascode transistor 72 (74), the UP signal and the xUP signal are connected via the coupling capacitance of the switch transistor 81 (83). , The DN signal, and the xDN signal can be improved from an influence on the output current Iout such as a glitch caused by a feedthrough charge injected at each state transition from a switch control circuit (not shown).

さらに、すべての電流源トランジスタ６１乃至６３が、カスコード構成となっていることにより、電流ゼロ動作の状態から引き込み動作の状態に、または引き込み動作の状態から電流ゼロ動作の状態に遷移する際の電流源トランジスタ６１乃至６３のドレインの電圧変動を1/（gm×rds)（ここで、gmは、カスコードトランジスタ７１乃至７５のトランスコンダクタンスパラメータであり、rdsは、ドレインとソースの間の抵抗である）に抑えることができるため、図４で後述するブートストラップ方式のチャージポンプのようにオペアンプを用いずに、非常に簡単な構成かつ低消費電流で、チャージシェアによる出力電流Ioutのエラー成分を改善することができる。 Further, since all of the current source transistors 61 to 63 have a cascode configuration, the current at the time of transition from the current zero operation state to the pull-in operation state or from the pull-in operation state to the current zero operation state. 1 / (gm × rds) (where gm is the transconductance parameter of the cascode transistors 71 to 75 and rds is the resistance between the drain and the source) Therefore, the error component of the output current Iout due to the charge share is improved with a very simple configuration and low current consumption without using an operational amplifier as in the bootstrap charge pump described later in FIG. be able to.

図４は、ブートストラップ方式のチャージポンプの構成の一例を示している。 FIG. 4 shows an example of the configuration of a bootstrap charge pump.

図４のチャージポンプ１００は、電源１０１、電流源トランジスタ１０２と１０３、スイッチトランジスタ１０４乃至１０７、オペアンプ１０８、および端子１０９乃至１１５により構成される。 4 includes a power source 101, current source transistors 102 and 103, switch transistors 104 to 107, an operational amplifier 108, and terminals 109 to 115.

電源１０１には、pMOSトランジスタである電流源トランジスタ１０２、pMOSトランジスタであるスイッチトランジスタ１０４、nMOSトランジスタであるスイッチトランジスタ１０５、およびnMOSトランジスタである電流源トランジスタ１０３が直列に接続され、接地される。また、電流源トランジスタ１０２のドレインと、スイッチトランジスタ１０５のソースの間には、直列に接続された、pMOSトランジスタであるスイッチトランジスタ１０６とnMOSトランジスタであるスイッチトランジスタ１０７が接続される。スイッチトランジスタ１０４のドレインには、オペアンプ１０８と端子１１１が接続される。 The power source 101 is connected in series to a current source transistor 102 which is a pMOS transistor, a switch transistor 104 which is a pMOS transistor, a switch transistor 105 which is an nMOS transistor, and a current source transistor 103 which is an nMOS transistor. In addition, a switch transistor 106 that is a pMOS transistor and a switch transistor 107 that is an nMOS transistor are connected in series between the drain of the current source transistor 102 and the source of the switch transistor 105. An operational amplifier 108 and a terminal 111 are connected to the drain of the switch transistor 104.

端子１０９にはバイアス電圧Vbspが入力され、端子１１３には、バイアス電圧Vbsnが入力される。電流源トランジスタ１０２は、バイアス電圧Vbspが入力されたとき動作し、電流源トランジスタ１０３は、バイアス電圧Vbsnが入力されたとき動作する。また、端子１１０，１１２，１１４，１１５には、それぞれ、xUP信号、DN信号、UP信号、xDN信号が入力される。 A bias voltage Vbsp is input to the terminal 109, and a bias voltage Vbsn is input to the terminal 113. The current source transistor 102 operates when the bias voltage Vbsp is input, and the current source transistor 103 operates when the bias voltage Vbsn is input. Further, the xUP signal, the DN signal, the UP signal, and the xDN signal are input to the terminals 110, 112, 114, and 115, respectively.

以上のように、チャージポンプ１００では、端子１１１と、スイッチトランジスタ１０６のドレインの間にオペアンプ１０８を配置することにより、端子１１１と、電流源トランジスタ１０２および１０３のドレインの電圧を同一にし、チャージシェアによる出力電流のエラー成分を改善することができる。 As described above, in the charge pump 100, by arranging the operational amplifier 108 between the terminal 111 and the drain of the switch transistor 106, the voltage at the terminal 111 and the drains of the current source transistors 102 and 103 are made the same, and the charge share. The error component of the output current due to can be improved.

一方、図３のチャージポンプ５０は、上述した動作速度の改善、フィードスルー電荷による影響の改善、およびチャージシェアによる出力電流Ioutのエラー成分の改善というメリットとともに、デメリットを有している。このデメリットについて、図５と図６を参照して説明する。 On the other hand, the charge pump 50 of FIG. 3 has demerits in addition to the above-described advantages of improving the operation speed, improving the influence of feedthrough charge, and improving the error component of the output current Iout due to charge sharing. This demerit will be described with reference to FIGS. 5 and 6. FIG.

図５と図６は、説明の便宜上、図３のチャージポンプ５０のうちの、引き込み動作を行う部分を示したものである。 FIGS. 5 and 6 show a part of the charge pump 50 of FIG. 3 that performs the drawing operation for convenience of explanation.

なお、図５と図６では、寄生容量も示してある。即ち、カスコードトランジスタ７４のソースとスイッチトランジスタ８３のドレインを接続する端子１３１と、アースの間には寄生容量１２１があり、スイッチトランジスタ８３のドレインとゲートの間には、寄生容量１２２がある。スイッチトランジスタ８３のゲートとソースの間には、寄生容量１２３があり、スイッチトランジスタ８３のソース、スイッチトランジスタ８４のソース、および電流源トランジスタ６３のドレインを接続する端子１３２とアースの間には、寄生容量１２４がある。 5 and 6 also show parasitic capacitance. That is, there is a parasitic capacitance 121 between the terminal 131 connecting the source of the cascode transistor 74 and the drain of the switch transistor 83 and the ground, and there is a parasitic capacitance 122 between the drain and the gate of the switch transistor 83. There is a parasitic capacitance 123 between the gate and the source of the switch transistor 83, and there is a parasitic capacitance between the terminal 132 connecting the source of the switch transistor 83, the source of the switch transistor 84, and the drain of the current source transistor 63 and the ground. There is a capacity 124.

また、スイッチトランジスタ８４のドレインとアースの間には寄生容量１２５が、スイッチトランジスタ８４のドレインとゲートの間には、寄生容量１２６があり、スイッチトランジスタ８４のゲートとソースの間には、寄生容量１２７がある。 Further, there is a parasitic capacitance 125 between the drain and the ground of the switch transistor 84, a parasitic capacitance 126 between the drain and the gate of the switch transistor 84, and a parasitic capacitance between the gate and the source of the switch transistor 84. There are 127.

まず最初に、図５を参照して、電流ゼロ動作の状態から、引き込み動作の状態に遷移する場合について説明する。この場合、DN信号がLレベル信号からHレベル信号に遷移し、xDN信号がHレベル信号からLレベル信号に遷移する。これにより、図５の矢印P1乃至S1が示すように、寄生容量１２２乃至１２７を介してAC（交流）的にフィードスルーが生じる。具体的には、矢印P1とQ1が示すように、寄生容量１２２と１２３を介して、正方向のフィードスルーが生じ、矢印R1とS1が示すように、寄生容量１２６と１２７を介して、逆方向のフィードスルーが生じる。なお、ここでは、寄生容量を介して電荷を注入することを、正方向のフィードスルーといい、寄生容量を介して電荷を放出することを、逆方向のフィードスルーという。 First, with reference to FIG. 5, a case will be described in which a transition from a zero current operation state to a pull-in operation state is made. In this case, the DN signal transits from the L level signal to the H level signal, and the xDN signal transits from the H level signal to the L level signal. As a result, as shown by arrows P1 to S1 in FIG. 5, feedthrough occurs in an AC (alternating current) manner via the parasitic capacitors 122 to 127. Specifically, as indicated by arrows P1 and Q1, feedthrough in the positive direction occurs via parasitic capacitances 122 and 123, and reversely via parasitic capacitances 126 and 127 as indicated by arrows R1 and S1. Directional feedthrough occurs. Here, injecting charge through the parasitic capacitance is referred to as forward feedthrough, and discharging the charge through the parasitic capacitance is referred to as reverse feedthrough.

次に、図６を参照して、引き込み動作の状態から、電流ゼロ動作の状態に遷移する場合について説明する。この場合、DN信号がHレベル信号からLレベル信号に遷移し、xDN信号がLレベル信号からHレベル信号に遷移する。これにより、図６の矢印P2乃至S2が示すように、寄生容量１２２乃至１２７を介して、図５の場合とは逆方向のフィードスルーが生じる。 Next, with reference to FIG. 6, the case where the state of the pull-in operation is changed to the state of the zero current operation will be described. In this case, the DN signal transits from the H level signal to the L level signal, and the xDN signal transits from the L level signal to the H level signal. As a result, as indicated by arrows P2 to S2 in FIG. 6, feedthrough in the direction opposite to that in FIG. 5 occurs through the parasitic capacitors 122 to 127.

図５において、矢印Q1が示す正方向のフィードスルーにより、端子９６から寄生容量１２３を介して注入される電荷と、矢印S1が示す逆方向のフィードスルーにより、寄生容量１２７を介して端子９９に引き込まれる電荷が等しい場合、フィードスルーによる電荷は相殺される。また、図６において、矢印Q2が示す逆方向のフィードスルーにより、寄生容量１２３を介して端子９６に引き込まれる電荷と、矢印S2が示す正方向のフィードスルーにより、端子９９から寄生容量１２７を介して注入される電荷が等しい場合、フィードスルーによる電荷は相殺される。 In FIG. 5, the charge injected from the terminal 96 through the parasitic capacitance 123 by the feedthrough in the positive direction indicated by the arrow Q1 and the feedthrough in the reverse direction indicated by the arrow S1 to the terminal 99 via the parasitic capacitance 127. If the charges drawn are equal, the charge through feedthrough is canceled out. In FIG. 6, the charge drawn into the terminal 96 through the parasitic capacitance 123 by the feedthrough in the reverse direction indicated by the arrow Q2 and the feedthrough in the positive direction indicated by the arrow S2 through the parasitic capacitance 127 from the terminal 99. If the injected charges are equal, the feedthrough charge is canceled out.

しかしながら、矢印P1とR1、または、矢印P2とR2が示すフィードスルーによる電荷は、互いに打ち消すものがない。 However, the charges due to the feedthrough indicated by the arrows P1 and R1 or the arrows P2 and R2 do not cancel each other.

次に、図７は、端子１３１の電圧Vxおよび出力電流Ioutを示している。なお、図７のＡ乃至Ｃにおいて、横軸は時刻を表している。また、図７のＡとＢにおいて縦軸は電圧を表し、図７のＣにおいて、縦軸は電流を表している。 Next, FIG. 7 shows the voltage Vx of the terminal 131 and the output current Iout. 7A to 7C, the horizontal axis represents time. 7A and 7B, the vertical axis represents voltage, and in FIG. 7C, the vertical axis represents current.

図７のＡにおいて、実線はDN信号を表し、点線はxDN信号を表している。図７のＡに示すように、DN信号の電圧が0（DN信号がLレベル信号）であるとき、即ち、スイッチトランジスタ８３がオフにされているとき、図７のＢに示すように端子１３１の電圧Vxは、およそ、バイアス電圧Vbcasnから、カスコードトランジスタ７４および７５の閾値電圧Vthnを減算した値(Vbcasn-Vthn)となり、カスコードトランジスタ７４はカットオフしている。 In FIG. 7A, the solid line represents the DN signal, and the dotted line represents the xDN signal. As shown in FIG. 7A, when the voltage of the DN signal is 0 (DN signal is an L level signal), that is, when the switch transistor 83 is turned off, as shown in FIG. The voltage Vx is approximately a value (Vbcasn-Vthn) obtained by subtracting the threshold voltage Vthn of the cascode transistors 74 and 75 from the bias voltage Vbcasn, and the cascode transistor 74 is cut off.

この後、図７のＡに示すように、DN信号の電圧がVdd（DN信号がHレベル信号）にされると、スイッチトランジスタ８３がオンにされ、図７のＢに示すように、電圧Vxは、図５の矢印P1で示した寄生容量１２２を介する正方向のフィードスルーにより、瞬間的に、端子９６から寄生容量１２２を介して注入される電荷の電荷量Qa1を、端子１３１の寄生容量１２１の容量Cxで除算した値分増加した値(Vbcasn-Vthn＋Qa1/Cx)となる。その後、電圧Vxは、その値から徐々に、電流Icpを流すための所望の電圧Vxonとなる。 Thereafter, as shown in FIG. 7A, when the voltage of the DN signal is set to Vdd (DN signal is an H level signal), the switch transistor 83 is turned on, and as shown in FIG. 7B, the voltage Vx Shows the charge amount Qa1 of the electric charge injected from the terminal 96 through the parasitic capacitance 122 instantaneously by the feedthrough in the positive direction through the parasitic capacitance 122 indicated by the arrow P1 in FIG. It becomes a value (Vbcasn−Vthn + Qa1 / Cx) increased by the value divided by the capacity Cx of 121. Thereafter, the voltage Vx gradually becomes a desired voltage Vxon for flowing the current Icp from the value.

従って、スイッチトランジスタ８３がオンにされてから、電圧Vxonに到達するまでの期間τ1の間、端子９３を介して出力電流Ioutを出力する出力先との間にチャージシェアが生じる。その結果、図７のＣにおいて実線で示すように、出力電流Ioutにはエラー成分が生じ、図７のＣにおいて点線で示す理想値のように、出力電流Ioutは即座に所望の電流Icpにならない。 Therefore, during the period τ1 from when the switch transistor 83 is turned on until it reaches the voltage Vxon, a charge share is generated with the output destination that outputs the output current Iout through the terminal 93. As a result, an error component is generated in the output current Iout as indicated by a solid line in FIG. 7C, and the output current Iout does not immediately become the desired current Icp as in the ideal value indicated by the dotted line in FIG. .

さらに、この後、図７のＡに示すように、DN信号の電圧が0にされると、図７のＢに示すように、電圧Vxは、即座に、電圧Vxonから、バイアス電圧Vbcasnから閾値電圧Vthnを減算した値近辺に遷移することが望ましいが、矢印P2が示した寄生容量１２２を介する逆方向のフィードスルーによる電荷と、寄生容量１２１に蓄積された電荷により、即座に遷移することができない。即ち、電圧Vxは、瞬間的に、およそ、矢印P2が示したフィードスルーにより寄生容量１２２に引き抜かれる電荷の電荷量Qa2を、寄生容量１２１の容量Cxで除算した値分減少した値(Vbcasn-Vthn-Qa2/Cx)となる。 Further, after that, as shown in FIG. 7A, when the voltage of the DN signal is set to 0, as shown in FIG. 7B, the voltage Vx is immediately changed from the voltage Vxon to the threshold voltage from the bias voltage Vbcasn. Although it is desirable to make a transition to a value near the value obtained by subtracting the voltage Vthn, the transition may be made immediately due to the charge caused by the feed-through in the reverse direction through the parasitic capacitance 122 indicated by the arrow P2 and the charge accumulated in the parasitic capacitance 121. Can not. That is, the voltage Vx is instantaneously reduced by a value obtained by dividing the charge amount Qa2 of the charge extracted to the parasitic capacitance 122 by the feedthrough indicated by the arrow P2 by the capacitance Cx of the parasitic capacitance 121 (Vbcasn− Vthn-Qa2 / Cx).

このため、スイッチトランジスタ８３がオフにされてから、電圧Vxがバイアス電圧Vbcasnから閾値電圧Vthnを減算した値に到達するまでの期間τ2の間、出力先との間にチャージシェアが生じ、図７のＣにおいて実線で示すように、出力電流Ioutにエラー成分が生じる。 For this reason, during the period τ2 from when the switch transistor 83 is turned off until the voltage Vx reaches the value obtained by subtracting the threshold voltage Vthn from the bias voltage Vbcasn, charge sharing occurs with the output destination. As indicated by the solid line at C, an error component occurs in the output current Iout.

特開２００３−２１８６９４号公報JP 2003-218694 A

以上のように、チャージポンプ５０では、状態遷移時に、端子１３１の電圧Vxが、寄生容量１２２を介したフィードスルーにより、所望の電圧方向とは一旦逆方向に向かい、それから寄生容量１２１を充電もしくは放電することで、緩やかに所望の電圧へと変化するため，動作速度の低下、チャージシェア起因の電流のエラー成分の発生を招いている。 As described above, in the charge pump 50, during the state transition, the voltage Vx of the terminal 131 is once reversed in the direction opposite to the desired voltage direction by feedthrough through the parasitic capacitance 122, and then the parasitic capacitance 121 is charged or Discharging causes a gradual change to a desired voltage, resulting in a decrease in operating speed and generation of an error component of current due to charge sharing.

また、上述したように、チャージポンプ５０は、電流源トランジスタ６２（６３）とカスコードトランジスタ７２（７４）の間にスイッチトランジスタ８１（８３）を配置することにより、各状態遷移時のフィードスルーによるグリッチなどの出力への影響をカスコードトランジスタ７２（７４）で、ある程度改善することができるが、完全に改善することはできなかった。なお、これらのことは、電流の流し込み動作においても同様である。 Further, as described above, the charge pump 50 includes the switch transistor 81 (83) between the current source transistor 62 (63) and the cascode transistor 72 (74), thereby causing a glitch due to feedthrough at each state transition. The cascode transistor 72 (74) can improve the influence on the output, etc. to some extent, but cannot completely improve it. The same applies to the current flow operation.

本発明は、このような状況に鑑みてなされたものであり、簡単な回路構成で、高速動作と、出力電流のグリッチの低下を実現することができるようにするものである。 The present invention has been made in view of such a situation, and is intended to realize a high-speed operation and a reduction in glitches of an output current with a simple circuit configuration.

本発明の第１の側面の電流制御回路は、出力端子に流し込む電流を決定する第１の流し込み側電流源トランジスタと、第１の流し込み側電流源トランジスタと出力端子の間に接続され、第１の流し込み側制御信号に応じて、第１の流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタと、第１の流し込み側スイッチトランジスタと出力端子との間に接続される第１の流し込み側カスコードトランジスタと、第１の流し込み側カスコードトランジスタと、第１の流し込み側スイッチトランジスタとの間に接続され、第１の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の流し込み側電荷注入放出手段と、流し込み側電流源トランジスタと所定の電位の間に接続され、第１の流し込み側スイッチトランジスタが、第１の流し込み側電流源トランジスタに電流を流さない場合、第１の流し込み側電流源トランジスタに電流を供給する第１の流し込み側電流供給経路とを備え、流し込み側電流供給経路は、流し込み側制御信号の反転信号に応じて、流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタを備える。 The current control circuit according to the first aspect of the present invention includes a first flow-side current source transistor that determines a current flow to the output terminal, a first flow-side current source transistor, and the output terminal. In response to the flow-in control signal, the first flow-side switch transistor for flowing current to the first flow-side current source transistor, and the first flow-side switch transistor connected between the first flow-side switch transistor and the output terminal. A charge-side cascode transistor, a first flow-side cascode transistor, and a first flow-side switch transistor are connected between the flow-side cascode transistor and the first flow-side control signal. The first flow-side charge injection / discharge means for discharging, the flow-side current source transistor and the first flow are connected between the predetermined potential. When the flow-side switch transistor does not flow current to the first flow-side current source transistor, the flow-side current supply path includes a first flow-side current supply path that supplies current to the first flow-side current source transistor. The path includes a second flow-side switch transistor that flows a current to the flow-side current source transistor in response to an inverted signal of the flow-side control signal.

本発明の第１の側面の電流制御回路においては、流し込み側電流供給経路は、第２の流し込み側スイッチトランジスタと所定の電位との間に接続される第２の流し込み側カスコードトランジスタと、第２の流し込み側カスコードトランジスタと、第２の流し込み側スイッチトランジスタとの間に接続され、流し込み側制御信号に応じて、交流的に電荷を注入または放出する第２の流し込み側電荷注入放出手段とをさらに設けることができる。 In the current control circuit according to the first aspect of the present invention, the flow-side current supply path includes a second flow-side cascode transistor connected between the second flow-side switch transistor and a predetermined potential, A second injecting and discharging means for injecting or discharging the charge in an alternating manner according to the inflow side control signal, and connected between the inflow side cascode transistor and the second inflow side switch transistor. Can be provided.

本発明の第２の側面の電流制御回路は、出力端子から引き込む電流を決定する引き込み側電流源トランジスタと、引き込み側電流源トランジスタと出力端子の間に接続され、引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタと、第１の引き込み側スイッチトランジスタと出力端子との間に接続される第１の引き込み側カスコードトランジスタと、第１の引き込み側カスコードトランジスタと、第１の引き込み側スイッチトランジスタとの間に接続され、引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の引き込み側電荷注入放出手段と、引き込み側電流源トランジスタと所定の電位の間に接続され、第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路とを備え、引き込み側電流供給経路は、引き込み側制御信号の反転信号に応じて、引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタを備える。 The current control circuit according to the second aspect of the present invention is connected between a pull-in side current source transistor that determines a current to be pulled from the output terminal, and between the pull-in side current source transistor and the output terminal. A first pull-side switch transistor for passing a current to the pull-side current source transistor; a first pull-side cascode transistor connected between the first pull-side switch transistor and the output terminal; and a first pull-side cascode A first pull-in side charge injection / release means connected between the transistor and the first pull-in side switch transistor, and injects or discharges charge in an alternating manner according to an inverted signal of the pull-in control signal; The first pull-in side switch transistor is connected between the current source transistor and a predetermined potential. When no current flows through the pull-in side current source transistor, the pull-in side current source path includes a pull-in side current supply path that supplies current to the pull-in side current source transistor. A second pull-in side switch transistor is provided that allows current to flow through the side current source transistor.

本発明の第２の側面の電流制御回路においては、引き込み側電流供給経路は、第２の引き込み側スイッチトランジスタと所定の電位との間に接続される第２の引き込み側カスコードトランジスタと、第２の引き込み側カスコードトランジスタと、第２の引き込み側スイッチトランジスタとの間に接続され、引き込み側制御信号に応じて、交流的に電荷を注入または放出する第２の引き込み側電荷注入放出手段とをさらに備える。 In the current control circuit according to the second aspect of the present invention, the drawing-side current supply path includes a second drawing-side cascode transistor connected between the second drawing-side switch transistor and a predetermined potential; A second pull-in charge injection / discharge unit connected between the pull-in cascode transistor and the second pull-in switch transistor and injecting or discharging charges in an alternating manner according to the pull-in control signal. Prepare.

本発明の第３の側面の電流制御回路は、出力端子に流し込む電流を決定する流し込み側電流源トランジスタと、流し込み側電流源トランジスタと出力端子との間に接続され、第１の流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタと、第１の流し込み側スイッチトランジスタと出力端子との間に接続される第１の流し込み側カスコードトランジスタと、第１の流し込み側カスコードトランジスタと、第１の流し込み側スイッチトランジスタとの間に接続され、第１の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の流し込み側電荷注入放出手段と、流し込み側電流源トランジスタと第１の電位の間に接続され、第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路と、出力端子から引き込む電流を決定する引き込み側電流源トランジスタと、引き込み側電流源トランジスタと出力端子の間に接続され、第１の引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタと、第１の引き込み側スイッチトランジスタと出力端子との間に接続される第１の引き込み側カスコードトランジスタと、第１の引き込み側カスコードトランジスタと、第１の引き込み側スイッチトランジスタとの間に接続され、第１の引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の引き込み側電荷注入放出手段と、引き込み側電流源トランジスタと第２の電位の間に接続され、第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路とを備え、流し込み側電流供給経路は、第２の流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタを備え、引き込み側電流供給経路は、第２の引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタを備える。 The current control circuit according to the third aspect of the present invention includes a flow-in current source transistor that determines a current flow into the output terminal, a flow-in current source transistor and the output terminal, and a first flow-in control signal. In response, a first flow-side switch transistor for flowing current to the flow-side current source transistor, a first flow-side cascode transistor connected between the first flow-side switch transistor and the output terminal, The first inflow charge that is connected between the inflow side cascode transistor and the first inflow side switch transistor and injects or discharges the charge in an alternating manner according to the inverted signal of the first inflow side control signal. The injection / discharge means, the flow-side current source transistor and the first potential are connected between the first flow-side switched transistor When the transistor does not supply current to the flow-side current source transistor, the flow-side current supply path that supplies current to the flow-side current source transistor, the current-source current transistor that determines the current to be drawn from the output terminal, A first pull-in side switch transistor connected between the source transistor and the output terminal and causing a current to flow through the pull-in side current source transistor in response to the first pull-in side control signal; a first pull-in side switch transistor; and an output terminal Is connected between the first pull-in cascode transistor, the first pull-in cascode transistor, and the first pull-in switch transistor, and is an inverted signal of the first pull-in control signal. In response, first charge side charge that injects or releases charge in an alternating manner When the first pull-in side switch transistor is connected between the input / output means, the pull-in side current source transistor and the second potential, and the first pull-in side switch transistor does not pass current through the pull-in side current source transistor, current is supplied to the pull-in side current source transistor. An inflow side current supply path for supplying, and the inflow side current supply path includes a second inflow side switch transistor for supplying current to the inflow side current source transistor in response to a second inflow side control signal, and the inflow side The current supply path includes a second pull-side switch transistor that causes a current to flow to the pull-side current source transistor in response to the second pull-side control signal.

本発明の第３の側面の電流制御回路においては、流し込み側電流供給経路は、第２の流し込み側スイッチトランジスタと第１の電位との間に接続される第２の流し込み側カスコードトランジスタと、第２の流し込み側カスコードトランジスタと、第２の流し込み側スイッチトランジスタとの間に接続され、第２の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第２の流し込み側電荷注入放出手段とを設け、引き込み側電流供給経路は、第２の引き込み側スイッチトランジスタと第２の電位との間に接続される第２の引き込み側カスコードトランジスタと、第２の引き込み側カスコードトランジスタと、第２の引き込み側スイッチトランジスタとの間に接続され、第２の引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第２の引き込み側電荷注入放出手段とを設けることができる。 In the current control circuit according to the third aspect of the present invention, the flow-side current supply path includes a second flow-side cascode transistor connected between the second flow-side switch transistor and the first potential, A second inflow side which is connected between the two inflow side cascode transistors and the second inflow side switch transistor and injects or discharges the charge in an alternating manner according to an inverted signal of the second inflow side control signal A charge-injecting / releasing unit, and a pull-in current supply path is connected between the second pull-in switch transistor and the second potential, and a second pull-in cascode transistor and a second pull-in cascode transistor And the second pull-in side switch transistor, and according to the inverted signal of the second pull-in side control signal, It can be provided and a second pull-side charge injection release means for injecting or releasing the flow to charge.

本発明の第３の側面の電流制御回路は、第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さず、かつ、第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタと引き込み側電流源トランジスタに電流を供給する共通電流供給経路をさらに設けることができる。 In the current control circuit according to the third aspect of the present invention, the first flow-side switch transistor does not flow current to the flow-side current source transistor, and the first flow-side switch transistor does not flow to the flow-side current source transistor. When no current is passed, a common current supply path for supplying current to the flow-in current source transistor and the pull-in current source transistor can be further provided.

本発明の第３の側面の電流制御回路は、第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さず、かつ、第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタと引き込み側電流源トランジスタに電流を供給する共通電流供給経路をさらに設け、共通電流供給経路は、流し込み側電流源トランジスタと引き込み側電流源トランジスタの間に接続され、共通制御信号に応じて、流し込み側電流源トランジスタに電流を流す第１の共通スイッチトランジスタと、第１の共通スイッチトランジスタと引き込み側電流源トランジスタとの間に接続される第１の共通カスコードトランジスタと、第１の共通カスコードトランジスタと、第１の共通スイッチトランジスタとの間に接続され、共通制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の共通電荷注入放出手段と、引き込み側電流源トランジスタと第１の共通カスコードトランジスタの間に接続され、共通制御信号の反転信号に応じて、引き込み側電流源トランジスタに電流を流す第２の共通スイッチトランジスタと、第２の共通スイッチトランジスタと第１の共通カスコードトランジスタの間に接続される第２の共通カスコードトランジスタと、第２の共通カスコードトランジスタと、第２の共通スイッチトランジスタとの間に接続され、共通制御信号に応じて、交流的に電荷を注入または放出する第２の共通電荷注入放出手段とを設けることができる。 In the current control circuit according to the third aspect of the present invention, the first flow-side switch transistor does not flow current to the flow-side current source transistor, and the first flow-side switch transistor does not flow to the flow-side current source transistor. When no current is passed, a common current supply path for supplying current to the flow-in current source transistor and the pull-in current source transistor is further provided, and the common current supply path is provided between the flow-in current source transistor and the pull-in current source transistor. A first common switch transistor connected and connected between the first common switch transistor and the pull-in side current source transistor for passing a current through the flow-in side current source transistor according to the common control signal A cascode transistor, a first common cascode transistor, and a first A first common charge injecting / releasing means connected between the through switch transistors and alternatingly injecting or discharging charges in response to an inverted signal of the common control signal; a pull-in side current source transistor; and a first common cascode Connected between the transistors, and between the second common switch transistor and the first common cascode transistor, the second common switch transistor for passing a current to the pull-in side current source transistor according to the inverted signal of the common control signal A second common cascode transistor, a second common cascode transistor, and a second common switch transistor that are connected to each other, and are connected between the second common cascode transistor and the second common switch transistor. Common charge injection / release means can be provided.

本発明の第４の側面の電流制御装置は、並列に接続された複数の電流制御回路を備える電流制御装置において、各電流制御回路は、出力端子に流し込む電流を決定する流し込み側電流源トランジスタと、流し込み側電流源トランジスタと出力端子の間に接続され、流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタと、第１の流し込み側スイッチトランジスタと出力端子との間に接続される流し込み側カスコードトランジスタと、流し込み側カスコードトランジスタと、第１の流し込み側スイッチトランジスタとの間に接続され、流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する流し込み側電荷注入放出手段と、流し込み側電流源トランジスタと所定の電位の間に接続され、第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路とを備え、流し込み側電流供給経路は、流し込み側制御信号の反転信号に応じて、流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタを備える。 A current control device according to a fourth aspect of the present invention is a current control device including a plurality of current control circuits connected in parallel, wherein each current control circuit includes a flow-side current source transistor that determines a current flow to the output terminal, and A first flow-side switch transistor connected between the flow-side current source transistor and the output terminal and configured to flow current to the flow-side current source transistor in response to the flow-side control signal; a first flow-side switch transistor; and an output A charge-side cascode transistor connected between the terminals, the flow-side cascode transistor, and the first flow-side switch transistor are connected between the terminals, and in accordance with an inverted signal of the flow-side control signal, the electric charge is exchanged in an alternating manner. A charge-side charge injection / discharge means for injection or discharge; And when the first flow-side switch transistor does not flow current to the flow-side current source transistor, the flow-side current supply path supplies current to the flow-side current source transistor. The current supply path includes a second flow-side switch transistor that flows current to the flow-side current source transistor in response to an inverted signal of the flow-side control signal.

本発明の第５の側面の電流制御装置は、並列に接続された複数の電流制御回路を備える電流制御装置において、各電流制御回路は、出力端子から引き込む電流を決定する引き込み側電流源トランジスタと、引き込み側電流源トランジスタと出力端子の間に接続され、引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタと、第１の引き込み側スイッチトランジスタと出力端子との間に接続される引き込み側カスコードトランジスタと、引き込み側カスコードトランジスタと、第１の引き込み側スイッチトランジスタとの間に接続され、引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する引き込み側電荷注入放出手段と、引き込み側電流源トランジスタと所定の電位の間に接続され、第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路とを備え、引き込み側電流供給経路は、引き込み側制御信号の反転信号に応じて、引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタを備える。 A current control device according to a fifth aspect of the present invention is a current control device including a plurality of current control circuits connected in parallel, wherein each current control circuit includes a pull-in side current source transistor that determines a current drawn from an output terminal; A first pull-in side switch transistor connected between the pull-in side current source transistor and the output terminal, and causing a current to flow through the pull-in side current source transistor in response to the pull-in side control signal; and a first pull-in side switch transistor and an output A charge-side cascode transistor connected to the terminal, a pull-side cascode transistor, and a first pull-side switch transistor. The charge is exchanged in accordance with an inverted signal of the pull-in control signal. A charge-side charge injection / discharge means for injection or discharge, and a pull-in current source transistor; A first pull-side switch transistor connected between the constant potentials, wherein the first pull-side switch transistor includes a pull-in current supply path for supplying current to the pull-in current source transistor when no current flows through the pull-in current source transistor; The side current supply path includes a second pull-in side switch transistor that causes a current to flow through the pull-in side current source transistor in response to an inverted signal of the pull-in side control signal.

本発明の第６の側面の電流制御装置は、並列に接続された複数の電流制御回路を備える電流制御装置において、各電流制御回路は、出力端子に流し込む電流を決定する流し込み側電流源トランジスタと、流し込み側電流源トランジスタと出力端子との間に接続され、第１の流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタと、第１の流し込み側スイッチトランジスタと出力端子との間に接続される流し込み側カスコードトランジスタと、流し込み側カスコードトランジスタと、第１の流し込み側スイッチトランジスタとの間に接続され、第１の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する流し込み側電荷注入放出手段と、流し込み側電流源トランジスタと第１の電位の間に接続され、第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路と、出力端子から引き込む電流を決定する引き込み側電流源トランジスタと、引き込み側電流源トランジスタと出力端子の間に接続され、第１の引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタと、第１の引き込み側スイッチトランジスタと出力端子との間に接続される引き込み側カスコードトランジスタと、引き込み側カスコードトランジスタと、第１の引き込み側スイッチトランジスタとの間に接続され、引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する引き込み側電荷注入放出手段と、引き込み側電流源トランジスタと第２の電位の間に接続され、第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路とを備え、流し込み側電流供給経路は、第２の流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタを備え、引き込み側電流供給経路は、第２の引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタを備える。 A current control device according to a sixth aspect of the present invention is a current control device including a plurality of current control circuits connected in parallel, wherein each current control circuit includes a flow-side current source transistor that determines a current flow to the output terminal, and A first flow-side switch transistor connected between the flow-side current source transistor and the output terminal and configured to flow a current to the flow-side current source transistor in response to the first flow-side control signal; and a first flow-side A flow-in cascode transistor connected between the switch transistor and the output terminal, a flow-in cascode transistor, and a first flow-in switch transistor connected between the switch transistor and the output terminal, and in response to an inverted signal of the first flow-in control signal A charge-side charge injection / discharge means for injecting or discharging charges in an alternating manner, and a flow-side current source transistor. A flow-side current supply path for supplying a current to the flow-side current source transistor when the first flow-side switch transistor is connected between the transistor and the first potential and the first flow-side switch transistor does not flow a current to the flow-side current source transistor; A pull-in current source transistor for determining a current to be drawn from the output terminal; a pull-in current source transistor connected between the pull-in current source transistor and the output terminal; and a current flowing through the pull-in current source transistor in response to the first pull-in control signal 1 pull-in side switch transistor, a pull-in side cascode transistor connected between the first pull-in side switch transistor and the output terminal, a pull-in side cascode transistor, and a first pull-in side switch transistor. Depending on the inversion signal of the pull-in side control signal, A charge-side charge injection / discharge means for injecting or discharging charges, and a connection between the pull-in current source transistor and the second potential, and the first pull-in switch transistor does not pass a current through the pull-in current source transistor A pull-in current supply path for supplying a current to the pull-in current source transistor, and the flow-in current supply path includes a second current flowing through the flow-in current source transistor in response to a second flow-in control signal. The pull-in side switch transistor includes a pull-in side switch transistor, and the pull-in side current supply path includes a second pull-in side switch transistor that causes a current to flow into the pull-in side current source transistor in response to the second pull-in side control signal.

本発明の第１の側面においては、出力端子に流し込む電流を決定する流し込み側電流源トランジスタと出力端子の間に接続される第１の流し込み側スイッチトランジスタにより、流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流が流され、第１の流し込み側スイッチトランジスタと出力端子との間に接続される第１の流し込み側カスコードトランジスタと、第１の流し込み側スイッチトランジスタとの間に接続される第１の流し込み側電荷注入放出手段により、流し込み側制御信号の反転信号に応じて、交流的に電荷が注入または放出される。第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタと所定の電位の間に接続される流し込み側電流供給経路の第２の流し込み側スイッチトランジスタにより、流し込み側制御信号の反転信号に応じて、流し込み側電流源トランジスタに電流が流される。 In the first aspect of the present invention, the first flow-side switch transistor connected between the flow-side current source transistor and the output terminal that determines the current flow to the output terminal is used to flow according to the flow-side control signal. A current is passed through the side current source transistor, and is connected between the first inflow side cascode transistor connected between the first inflow side switch transistor and the output terminal, and the first inflow side switch transistor. According to the inversion signal of the flow-in control signal, the charge is injected or discharged in an alternating manner by the first flow-in charge injection / discharge means. When the first flow-side switch transistor does not flow current to the flow-side current source transistor, the second flow-side switch transistor of the flow-side current supply path connected between the flow-side current source transistor and a predetermined potential In response to the inversion signal of the flow-in control signal, a current flows through the flow-in current source transistor.

本発明の第２の側面においては、出力端子から引き込む電流を決定する引き込み側電流源トランジスタと出力端子の間に接続される第１の引き込み側スイッチトランジスタにより、引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流が流され、第１の引き込み側スイッチトランジスタと出力端子との間に接続される第１の引き込み側カスコードトランジスタと、第１の引き込み側スイッチトランジスタとの間に接続される第１の引き込み側電荷注入放出手段により、引き込み側制御信号の反転信号に応じて、交流的に電荷が注入または放出される。第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、引き込み側電流源トランジスタと所定の電位の間に接続される引き込み側電流供給経路の第２の引き込み側スイッチトランジスタにより、引き込み側制御信号の反転信号に応じて、引き込み側電流源トランジスタに電流が流される。 In the second aspect of the present invention, the first pull-in side switch transistor connected between the pull-in side current source transistor and the output terminal that determines the current drawn from the output terminal causes the pull-in according to the pull-in control signal. A current is passed through the side current source transistor, and is connected between the first lead-side cascode transistor connected between the first lead-side switch transistor and the output terminal, and the first lead-side switch transistor. Charges are injected or released in an alternating manner by the first drawing-side charge injection / release means in accordance with the inverted signal of the drawing-side control signal. When the first pull-side switch transistor does not pass a current to the pull-side current source transistor, the second pull-side switch transistor in the pull-side current supply path connected between the pull-side current source transistor and a predetermined potential In response to the inverted signal of the pull-in side control signal, a current flows through the pull-in side current source transistor.

本発明の第３の側面においては、出力端子に流し込む電流を決定する流し込み側電流源トランジスタと出力端子との間に接続される第１の流し込み側スイッチトランジスタにより、第１の流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流が流され、第１の流し込み側スイッチトランジスタと出力端子との間に接続される第１の流し込み側カスコードトランジスタと、第１の流し込み側スイッチトランジスタとの間に接続される第１の流し込み側電荷注入放出手段により、第１の流し込み側制御信号の反転信号に応じて、交流的に電荷が注入または放出される。第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタと第１の電位の間に接続される流し込み側電流供給経路の流し込み側スイッチトランジスタにより、第２の流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流が流される。 In the third aspect of the present invention, a first flow-side control signal is generated by a first flow-side switch transistor connected between a flow-side current source transistor that determines a current flow to the output terminal and the output terminal. Accordingly, a current is passed through the flow-in current source transistor, and between the first flow-side cascode transistor connected between the first flow-side switch transistor and the output terminal, and the first flow-in switch transistor. According to the inverted signal of the first flow-side control signal, the charge is injected or discharged in an alternating manner by the first flow-side charge injection / discharge means connected to the first flow-side charge injection / discharge device. When the first flow-side switch transistor does not flow current to the flow-side current source transistor, the flow-side switch transistor of the flow-side current supply path connected between the flow-side current source transistor and the first potential In response to the two flow-in control signals, a current flows through the flow-in current source transistor.

また、出力端子から引き込む電流を決定する引き込み側電流源トランジスタと出力端子の間に接続される第１の引き込み側スイッチトランジスタにより、第１の引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流が流され、第１の引き込み側スイッチトランジスタと出力端子との間に接続される第１の引き込み側カスコードトランジスタと、第１の引き込み側スイッチトランジスタとの間に接続される第１の引き込み側電荷注入放出手段により、第１の引き込み側制御信号の反転信号に応じて、交流的に電荷が注入または放出される。第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、引き込み側電流源トランジスタと第２の電位の間に接続される引き込み側電流供給経路の第２の引き込み側スイッチトランジスタにより、第２の引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流が流される。 Further, the pull-in side current source transistor is connected to the pull-in side current source transistor according to the first pull-in side control signal by the first pull-in side switch transistor connected between the pull-in side current source transistor and the output terminal for determining the current drawn from the output terminal. A first lead-in side connected between a first lead-side cascode transistor and a first lead-in side switch transistor that is supplied with current and connected between the first lead-in side switch transistor and the output terminal Charge is injected or released in an alternating manner by the charge injection / release means in accordance with the inverted signal of the first pull-in control signal. When the first draw-side switch transistor does not pass current through the draw-side current source transistor, the second draw-side switch transistor in the draw-side current supply path connected between the draw-side current source transistor and the second potential Thus, a current flows through the pull-in current source transistor in accordance with the second pull-in control signal.

本発明の第４の側面においては、複数の電流制御回路が並列に接続される。そして、各電流制御回路では、出力端子に流し込む電流を決定する流し込み側電流源トランジスタと、流し込み側電流源トランジスタと出力端子の間に接続される第１の流し込み側スイッチトランジスタにより、流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流が流され、第１の流し込み側スイッチトランジスタと出力端子との間に接続される流し込み側カスコードトランジスタと、第１の流し込み側スイッチトランジスタとの間に接続される流し込み側電荷注入放出手段により、流し込み側制御信号の反転信号に応じて、交流的に電荷が注入または放出される。第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタと所定の電位の間に接続される流し込み側電流供給経路の第２の流し込み側スイッチトランジスタにより、流し込み側制御信号の反転信号に応じて、流し込み側電流源トランジスタに電流が流される。 In the fourth aspect of the present invention, a plurality of current control circuits are connected in parallel. In each current control circuit, a flow-side control signal is generated by a flow-side current source transistor that determines a current that flows into the output terminal, and a first flow-side switch transistor that is connected between the flow-side current source transistor and the output terminal. Accordingly, a current is passed through the flow-side current source transistor, and is connected between the flow-side cascode transistor connected between the first flow-side switch transistor and the output terminal and the first flow-side switch transistor. The flowing-in charge injecting / releasing means injects or discharges the charge in an alternating manner according to the inverted signal of the pouring-side control signal. When the first flow-side switch transistor does not flow current to the flow-side current source transistor, the second flow-side switch transistor of the flow-side current supply path connected between the flow-side current source transistor and a predetermined potential In response to the inversion signal of the flow-in control signal, a current flows through the flow-in current source transistor.

本発明の第５の側面においては、複数の電流制御回路が並列に接続される。そして、各電流制御回路では、出力端子から引き込む電流を決定する引き込み側電流源トランジスタと出力端子の間に接続される第１の引き込み側スイッチトランジスタにより、引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流が流され、第１の引き込み側スイッチトランジスタと出力端子との間に接続される引き込み側カスコードトランジスタと、第１の引き込み側スイッチトランジスタとの間に接続される引き込み側電荷注入放出手段により、引き込み側制御信号の反転信号に応じて、交流的に電荷が注入または放出される。第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、引き込み側電流源トランジスタと所定の電位の間に接続される引き込み側電流供給経路の第２の引き込み側スイッチトランジスタにより、引き込み側制御信号の反転信号に応じて、引き込み側電流源トランジスタに電流が流される。 In the fifth aspect of the present invention, a plurality of current control circuits are connected in parallel. In each current control circuit, the pull-in side current source transistor that determines the current to be pulled from the output terminal and the first pull-side switch transistor connected between the output terminals cause the pull-in side current according to the pull-in control signal. A current is passed through the source transistor, and a pull-in cascode transistor connected between the first pull-in switch transistor and the output terminal and a pull-in charge injection / discharge connected between the first pull-in switch transistor By means, charge is injected or released in an alternating manner in accordance with the inverted signal of the pull-in control signal. When the first pull-side switch transistor does not pass a current to the pull-side current source transistor, the second pull-side switch transistor in the pull-side current supply path connected between the pull-side current source transistor and a predetermined potential In response to the inverted signal of the pull-in side control signal, a current flows through the pull-in side current source transistor.

本発明の第６の側面においては、複数の電流制御回路を並列に接続される。各電流制御回路では、出力端子に流し込む電流を決定する流し込み側電流源トランジスタと出力端子との間に接続される第１の流し込み側スイッチトランジスタにより、第１の流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流が流され、第１の流し込み側スイッチトランジスタと出力端子との間に接続される流し込み側カスコードトランジスタと、第１の流し込み側スイッチトランジスタとの間に接続される流し込み側電荷注入放出手段により、第１の流し込み側制御信号の反転信号に応じて、交流的に電荷が注入または放出される。第１の流し込み側スイッチトランジスタが、流し込み側電流源トランジスタに電流を流さない場合、流し込み側電流源トランジスタと第１の電位の間に接続される流し込み側電流供給経路の第２の流し込み側スイッチトランジスタにより、第２の流し込み側制御信号に応じて、流し込み側電流源トランジスタに電流が流される。 In the sixth aspect of the present invention, a plurality of current control circuits are connected in parallel. In each current control circuit, the first flow-side switch transistor connected between the flow-side current source transistor and the output terminal that determines the current flow to the output terminal is flown in accordance with the first flow-side control signal. A current flows through the side current source transistor, and a flow-in side charge connected between the flow-in cascode transistor connected between the first flow-in switch transistor and the output terminal, and the flow-in side switch transistor. Charges are injected or released in an alternating manner by the injection / discharge means in accordance with the inverted signal of the first flow-in control signal. When the first flow-side switch transistor does not flow current to the flow-side current source transistor, the second flow-side switch transistor of the flow-side current supply path connected between the flow-side current source transistor and the first potential Thus, a current flows through the flow-in current source transistor in accordance with the second flow-in control signal.

また、出力端子から引き込む電流を決定する引き込み側電流源トランジスタと出力端子の間に接続される第１の引き込み側スイッチトランジスタにより、第１の引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流が流され、第１の引き込み側スイッチトランジスタと出力端子との間に接続される引き込み側カスコードトランジスタと、第１の引き込み側スイッチトランジスタとの間に接続される引き込み側電荷注入放出手段により、引き込み側制御信号の反転信号に応じて、交流的に電荷が注入または放出され、第１の引き込み側スイッチトランジスタが、引き込み側電流源トランジスタに電流を流さない場合、引き込み側電流源トランジスタと第２の電位の間に接続される引き込み側電流供給経路の第２の引き込み側スイッチトランジスタにより、第２の引き込み側制御信号に応じて、引き込み側電流源トランジスタに電流が流される。 Further, the pull-in side current source transistor is connected to the pull-in side current source transistor according to the first pull-in side control signal by the first pull-in side switch transistor connected between the pull-in side current source transistor and the output terminal that determines the current to be drawn from the output terminal. A pull-in side charge injection / discharge means connected between the pull-in side cascode transistor and a first pull-in side switch transistor connected between the first pull-in side switch transistor and the output terminal when a current flows. When charge is injected or released in an alternating manner according to the inverted signal of the pull-in side control signal and the first pull-in side switch transistor does not pass current through the pull-in side current source transistor, The second pull-in side switch of the pull-in side current supply path connected between the potentials of The switch transistor, in response to the second lead-side control signal, current flows in the pull-side current source transistor.

以上のように、本発明の第１の側面乃至第３の側面によれば、簡単な回路構成で、高速動作と、出力電流のグリッチの低下を実現することができる。 As described above, according to the first to third aspects of the present invention, it is possible to realize high-speed operation and reduction of glitches in output current with a simple circuit configuration.

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。 Embodiments of the present invention will be described below. Correspondences between the constituent elements of the present invention and the embodiments described in the specification or the drawings are exemplified as follows. This description is intended to confirm that the embodiments supporting the present invention are described in the specification or the drawings. Therefore, even if there is an embodiment which is described in the specification or the drawings but is not described here as an embodiment corresponding to the constituent elements of the present invention, that is not the case. It does not mean that the form does not correspond to the constituent requirements. Conversely, even if an embodiment is described here as corresponding to a configuration requirement, that means that the embodiment does not correspond to a configuration requirement other than the configuration requirement. It's not something to do.

本発明の第１の側面の電流制御回路（例えば、図８のチャージポンプ２００）は、
出力端子に流し込む電流を決定する流し込み側電流源トランジスタ（例えば、図８の電流源トランジスタ２１１）と、
前記流し込み側電流源トランジスタと前記出力端子の間に接続され、流し込み側制御信号（例えば、xUP信号）に応じて、前記流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタ（例えば、図８のスイッチトランジスタ２２１）と、
前記第１の流し込み側スイッチトランジスタと前記出力端子との間に接続される第１の流し込み側カスコードトランジスタ（例えば、図８のカスコードトランジスタ２３１）と、
前記第１の流し込み側カスコードトランジスタと、前記第１の流し込み側スイッチトランジスタとの間に接続され、前記流し込み側制御信号の反転信号（例えば、UP信号）に応じて、交流的に電荷を注入または放出する第１の流し込み側電荷注入放出手段（例えば、図８の容量２４１）と、
前記流し込み側電流源トランジスタと所定の電位の間に接続され、前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路（例えば、図８の矢印Ｂが示す経路）と
を備え、
前記流し込み側電流供給経路は、
前記流し込み側制御信号の反転信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタ（例えば、図８のスイッチトランジスタ２２３）
を備える。 The current control circuit according to the first aspect of the present invention (for example, the charge pump 200 of FIG. 8)
A flow-in current source transistor (for example, the current source transistor 211 in FIG. 8) that determines a current flow into the output terminal;
A first flow-side switch transistor (for example, a current source transistor connected between the flow-side current source transistor and the output terminal and configured to flow current to the flow-side current source transistor in response to a flow-side control signal (for example, xUP signal). The switch transistor 221) of FIG.
A first cascode transistor (for example, cascode transistor 231 in FIG. 8) connected between the first sWitch side switch transistor and the output terminal;
An electric charge is injected between the first flow-side cascode transistor and the first flow-side switch transistor, and AC is injected in accordance with an inversion signal (for example, UP signal) of the flow-side control signal. First discharge side charge injection / release means (for example, capacitor 241 in FIG. 8) to be discharged;
When the first flow-side switch transistor is connected between the flow-side current source transistor and a predetermined potential and the first flow-side switch transistor does not flow current to the flow-side current source transistor, current is supplied to the flow-side current source transistor. A flow-side current supply path (for example, a path indicated by an arrow B in FIG. 8),
The flow-in current supply path is
A second flow-side switch transistor (for example, switch transistor 223 in FIG. 8) that flows current to the flow-side current source transistor in response to an inverted signal of the flow-side control signal.
Is provided.

本発明の第１の側面の電流制御回路は、
前記流し込み側電流供給経路は、
前記第２の流し込み側スイッチトランジスタと前記所定の電位との間に接続される第２の流し込み側カスコードトランジスタ（例えば、図８のカスコードトランジスタ２３３）と、
前記第２の流し込み側カスコードトランジスタと、前記第２の流し込み側スイッチトランジスタとの間に接続され、前記流し込み側制御信号に応じて、交流的に電荷を注入または放出する第２の流し込み側電荷注入放出手段（例えば、図８の容量２４３）と
をさらに備える。 The current control circuit according to the first aspect of the present invention includes:
The flow-in current supply path is
A second cascode transistor (for example, cascode transistor 233 in FIG. 8) connected between the second flow-side switch transistor and the predetermined potential;
A second injection-side charge injection connected between the second injection-side cascode transistor and the second injection-side switch transistor and injects or discharges charge in an alternating manner according to the injection-side control signal. And discharging means (for example, the capacity 243 in FIG. 8).

本発明の第２の側面の電流制御回路（例えば、図８のチャージポンプ２００）は、
出力端子（例えば、図８の端子２５５）から引き込む電流を決定する引き込み側電流源トランジスタ（例えば、図８の電流源トランジスタ２１２）と、
前記引き込み側電流源トランジスタと前記出力端子の間に接続され、引き込み側制御信号（例えば、DN信号）に応じて、前記引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタ（例えば、図８のスイッチトランジスタ２２２）と、
前記第１の引き込み側スイッチトランジスタと前記出力端子との間に接続される第１の引き込み側カスコードトランジスタ（例えば、図８のカスコードトランジスタ２３２）と、
前記第１の引き込み側カスコードトランジスタと、前記第１の引き込み側スイッチトランジスタとの間に接続され、前記引き込み側制御信号の反転信号（例えば、ｘDN信号）に応じて、交流的に電荷を注入または放出する第１の引き込み側電荷注入放出手段（例えば、図８の容量２４２）と、
前記引き込み側電流源トランジスタと所定の電位の間に接続され、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路（例えば、図８の矢印Ｄが示す経路）と
を備え、
前記引き込み側電流供給経路は、
前記引き込み側制御信号の反転信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタ（例えば、図８のスイッチトランジスタ２２４）
を備える。 The current control circuit according to the second aspect of the present invention (for example, the charge pump 200 of FIG. 8)
A pull-in side current source transistor (eg, current source transistor 212 in FIG. 8) that determines a current drawn from an output terminal (eg, terminal 255 in FIG. 8);
A first pull-side switch transistor (for example, for example) that is connected between the pull-side current source transistor and the output terminal and flows current to the pull-side current source transistor in response to a pull-side control signal (for example, a DN signal). The switch transistor 222 in FIG. 8;
A first pull-in cascode transistor (for example, the cascode transistor 232 in FIG. 8) connected between the first pull-in switch transistor and the output terminal;
An electric charge is injected between the first pull-in cascode transistor and the first pull-in switch transistor, and injects an alternating current in accordance with an inverted signal (for example, xDN signal) of the pull-in control signal. First charge-side charge injection / discharge means (for example, the capacitor 242 in FIG. 8) to be discharged;
When the first pull-in side switch transistor is connected between the pull-in side current source transistor and a predetermined potential and the first pull-in side switch transistor does not pass a current through the pull-in side current source transistor, a current is supplied to the pull-in side current source transistor. A drawing-side current supply path (for example, a path indicated by an arrow D in FIG. 8),
The pull-in side current supply path is
A second pull-in side switch transistor (for example, switch transistor 224 in FIG. 8) that causes a current to flow through the pull-in side current source transistor in response to an inverted signal of the pull-in side control signal.
Is provided.

本発明の第２の側面の電流制御回路においては、
前記引き込み側電流供給経路は、
前記第２の引き込み側スイッチトランジスタと前記所定の電位との間に接続される第２の引き込み側カスコードトランジスタ（例えば、図８のカスコードトランジスタ２３４）と、
前記第２の引き込み側カスコードトランジスタと、前記第２の引き込み側スイッチトランジスタとの間に接続され、前記引き込み側制御信号に応じて、交流的に電荷を注入または放出する第２の引き込み側電荷注入放出手段（例えば、図８の容量２４４）と
をさらに備える。 In the current control circuit of the second aspect of the present invention,
The pull-in side current supply path is
A second pull-in cascode transistor (for example, the cascode transistor 234 in FIG. 8) connected between the second pull-in switch transistor and the predetermined potential;
A second pull-in charge injection connected between the second pull-in cascode transistor and the second pull-in switch transistor and injects or discharges charge in an alternating manner according to the pull-in control signal. And discharging means (for example, the capacity 244 of FIG. 8).

本発明の第３の側面の電流制御回路（例えば、図８のチャージポンプ２００）は、出力端子に流し込む電流を決定する流し込み側電流源トランジスタ（例えば、図８の電流源トランジスタ２１１）と、
前記流し込み側電流源トランジスタと前記出力端子との間に接続され、第１の流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタ（例えば、図８のスイッチトランジスタ２２１）と、
前記第１の流し込み側スイッチトランジスタと前記出力端子との間に接続される第１の流し込み側カスコードトランジスタ（例えば、図８のカスコードトランジスタ２３１）と、
前記第１の流し込み側カスコードトランジスタと、前記第１の流し込み側スイッチトランジスタとの間に接続され、前記第１の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の流し込み側電荷注入放出手段（例えば、図８の容量２４１）と、
前記流し込み側電流源トランジスタと第１の電位の間に接続され、前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路（例えば、図８の矢印Ｂが示す経路）と、
前記出力端子から引き込む電流を決定する引き込み側電流源トランジスタ(例えば、図８の電流源トランジスタ２１２)と、
前記引き込み側電流源トランジスタと前記出力端子の間に接続され、第１の引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタ(例えば、図８のスイッチトランジスタ２２２)と、
前記第１の引き込み側スイッチトランジスタと前記出力端子との間に接続される第１の引き込み側カスコードトランジスタ(例えば、図８のカスコードトランジスタ２３２)と、
前記第１の引き込み側カスコードトランジスタと、前記第１の引き込み側スイッチトランジスタとの間に接続され、前記第１の引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の引き込み側電荷注入放出手段(例えば、図８の容量２４２)と、
前記引き込み側電流源トランジスタと第２の電位の間に接続され、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路(例えば、図８の矢印Ｄが示す経路)と
を備え、
前記流し込み側電流供給経路は、
前記第２の流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタ(例えば、図８のスイッチトランジスタ２２３)
を備え、
前記引き込み側電流供給経路は、
前記第２の引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタ(例えば、図８のスイッチトランジスタ２２４)
を備える。 The current control circuit according to the third aspect of the present invention (for example, the charge pump 200 in FIG. 8) includes a flow-in side current source transistor (for example, the current source transistor 211 in FIG. 8) that determines a current to flow into the output terminal,
A first flow-side switch transistor (for example, FIG. 8) is connected between the flow-side current source transistor and the output terminal and flows current to the flow-side current source transistor in response to a first flow-side control signal. Switch transistor 221),
A first cascode transistor (for example, cascode transistor 231 in FIG. 8) connected between the first sWitch side switch transistor and the output terminal;
A first cascode transistor that is connected to the first pouring side and the first pouring switch transistor that is connected to the first pouring side and that injects or discharges charge in an alternating manner in accordance with an inverted signal of the first pouring side control signal. 1 flow-inside charge injection / discharge means (for example, the capacitor 241 in FIG. 8);
When the first flow-side switch transistor is connected between the flow-side current source transistor and the first potential and the first flow-side switch transistor does not flow current to the flow-side current source transistor, current is supplied to the flow-side current source transistor A flowing-in current supply path (for example, a path indicated by an arrow B in FIG. 8);
A pull-in side current source transistor (for example, current source transistor 212 in FIG. 8) that determines a current drawn from the output terminal;
A first pull-side switch transistor (for example, as shown in FIG. 8) is connected between the pull-side current source transistor and the output terminal and supplies a current to the pull-side current source transistor in response to a first pull-side control signal. Switch transistor 222),
A first lead-side cascode transistor (for example, the cascode transistor 232 in FIG. 8) connected between the first lead-side switch transistor and the output terminal;
The first pull-in cascode transistor and the first pull-in switch transistor are connected between the first pull-in control signal and inject or discharge the charge in an alternating manner according to the inverted signal of the first pull-in control signal. 1 pull-in side charge injection / release means (for example, the capacitor 242 in FIG. 8);
Connected between the pull-in current source transistor and a second potential, and when the first pull-in switch transistor does not pass current through the pull-in current source transistor, supplies current to the pull-in current source transistor A drawing-side current supply path (for example, a path indicated by an arrow D in FIG. 8),
The flow-in current supply path is
In response to the second flow-side control signal, a second flow-side switch transistor (for example, the switch transistor 223 in FIG. 8) that flows current to the flow-side current source transistor.
With
The pull-in side current supply path is
A second pull-in side switch transistor (for example, switch transistor 224 in FIG. 8) that causes a current to flow through the pull-in side current source transistor in response to the second pull-in side control signal.
Is provided.

本発明の第３の側面の電流制御回路においては、
前記流し込み側電流供給経路は、
前記第２の流し込み側スイッチトランジスタと前記第１の電位との間に接続される第２の流し込み側カスコードトランジスタ(例えば、図８のカスコードトランジスタ２３３)と、
前記第２の流し込み側カスコードトランジスタと、前記第２の流し込み側スイッチトランジスタとの間に接続され、前記第２の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第２の流し込み側電荷注入放出手段(例えば、図８の容量２４３)と
を備え、
前記引き込み側電流供給経路は、
前記第２の引き込み側スイッチトランジスタと前記第２の電位との間に接続される第２の引き込み側カスコードトランジスタ(例えば、図８のカスコードトランジスタ２３４)と、
前記第２の引き込み側カスコードトランジスタと、前記第２の引き込み側スイッチトランジスタとの間に接続され、前記第２の引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第２の引き込み側電荷注入放出手段(例えば、図８の容量２４４)と
を備える。 In the current control circuit of the third aspect of the present invention,
The flow-in current supply path is
A second cascode transistor (for example, cascode transistor 233 in FIG. 8) connected between the second flow-side switch transistor and the first potential;
A second cascode transistor connected between the second flow-side cascode transistor and the second flow-side switch transistor, and injects or discharges charge in an alternating manner in accordance with an inverted signal of the second flow-side control signal. 2 flow-side charge injection / discharge means (for example, the capacitor 243 in FIG. 8),
The pull-in side current supply path is
A second draw-side cascode transistor (eg, the cascode transistor 234 in FIG. 8) connected between the second draw-side switch transistor and the second potential;
The second pull-in cascode transistor and the second pull-in switch transistor are connected between the second pull-in cascode transistor and inject or discharge charges in an alternating manner according to an inverted signal of the second pull-in control signal. 2 pull-in side charge injection / release means (for example, the capacitor 244 in FIG. 8).

本発明の第３の側面の電流制御回路は、
前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さず、かつ、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタと前記引き込み側電流源トランジスタに電流を供給する共通電流供給経路（例えば、図１５の矢印Ｎが示す経路）
をさらに備える。 The current control circuit according to the third aspect of the present invention is:
When the first sink-side switch transistor does not flow current to the sink-side current source transistor and the first sink-side switch transistor does not flow current to the pull-side current source transistor, the sink side Common current supply path for supplying current to the current source transistor and the pull-in side current source transistor (for example, a path indicated by an arrow N in FIG. 15)
Is further provided.

本発明の第３の側面の電流制御回路においては、
前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さず、かつ、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタと前記引き込み側電流源トランジスタに電流を供給する共通電流供給経路（例えば、図１５の矢印Ｎが示す経路）
をさらに備え、
前記共通電流供給経路は、
前記流し込み側電流源トランジスタと前記引き込み側電流源トランジスタの間に接続され、共通制御信号(例えば、xB信号)に応じて、前記流し込み側電流源トランジスタに電流を流す第１の共通スイッチトランジスタ（例えば、図１５のスイッチトランジスタ５０１）と、
前記第１の共通スイッチトランジスタと前記引き込み側電流源トランジスタとの間に接続される第１の共通カスコードトランジスタ（例えば、図１５のカスコードトランジスタ５１１）と、
前記第１の共通カスコードトランジスタと、前記第１の共通スイッチトランジスタとの間に接続され、前記共通制御信号の反転信号(例えば、B信号)に応じて、交流的に電荷を注入または放出する第１の共通電荷注入放出手段（例えば、図１５の容量接続トランジスタ５２１）と、
前記引き込み側電流源トランジスタと前記第１の共通カスコードトランジスタの間に接続され、前記共通制御信号の反転信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の共通スイッチトランジスタ（例えば、図１５のスイッチトランジスタ５０２）と、
前記第２の共通スイッチトランジスタと前記第１の共通カスコードトランジスタの間に接続される第２の共通カスコードトランジスタ（例えば、図１５のカスコードトランジスタ５１２）と、
前記第２の共通カスコードトランジスタと、前記第２の共通スイッチトランジスタとの間に接続され、前記共通制御信号に応じて、交流的に電荷を注入または放出する第２の共通電荷注入放出手段（例えば、図１５の容量接続トランジスタ５２２）と
を備える。 In the current control circuit of the third aspect of the present invention,
When the first sink-side switch transistor does not flow current to the sink-side current source transistor and the first sink-side switch transistor does not flow current to the pull-side current source transistor, the sink side Common current supply path for supplying current to the current source transistor and the pull-in side current source transistor (for example, a path indicated by an arrow N in FIG. 15)
Further comprising
The common current supply path is:
A first common switch transistor (e.g., a first common switch transistor (e.g., a current source transistor)) connected between the sink-side current source transistor and the sink-side current source transistor and causing a current to flow through the sink-side current source transistor in response to a common control signal (e.g. , Switch transistor 501) of FIG.
A first common cascode transistor (eg, cascode transistor 511 in FIG. 15) connected between the first common switch transistor and the pull-in current source transistor;
The first common cascode transistor and the first common switch transistor are connected between the first common cascode transistor, and inject or discharge charges in an alternating manner according to an inverted signal (for example, B signal) of the common control signal. 1 common charge injection / release means (for example, the capacitive connection transistor 521 in FIG. 15);
A second common switch transistor connected between the pull-in current source transistor and the first common cascode transistor and configured to flow a current through the pull-in current source transistor in accordance with an inverted signal of the common control signal (for example, Switch transistor 502) of FIG. 15,
A second common cascode transistor (eg, cascode transistor 512 in FIG. 15) connected between the second common switch transistor and the first common cascode transistor;
Second common charge injection / release means (for example, a charge common discharge transistor) connected between the second common cascode transistor and the second common switch transistor, and injects or discharges charge in an alternating manner according to the common control signal. , And the capacitor connection transistor 522) of FIG.

本発明の第４の側面の電流制御回路は、
並列に接続された複数の電流制御回路（例えば、図２０の電流源セル８１１−１乃至８１１−６、電流源セル８２１−１乃至８２１−４）を備える電流制御装置(例えば、図２０のIDAC７０３)において、
各電流制御回路は、
出力端子(例えば、図２１の端子２５５)に流し込む電流を決定する流し込み側電流源トランジスタ(例えば、図２１の電流源トランジスタ２１１)と、
前記流し込み側電流源トランジスタと前記出力端子の間に接続され、流し込み側制御信号(例えば、xUP信号)に応じて、前記流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタ(例えば、図２１のスイッチトランジスタ２２１)と、
前記第１の流し込み側スイッチトランジスタと前記出力端子との間に接続される流し込み側カスコードトランジスタ(例えば、図２１のカスコードトランジスタ２３１)と、
前記流し込み側カスコードトランジスタと、前記第１の流し込み側スイッチトランジスタとの間に接続され、前記流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する流し込み側電荷注入放出手段(例えば、図２１の容量２４１)と、
前記流し込み側電流源トランジスタと所定の電位の間に接続され、前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路(例えば、図２１の経路Ｂが示す経路)と
を備え、
前記流し込み側電流供給経路は、
前記流し込み側制御信号の反転信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタ(例えば、図２１のスイッチトランジスタ２２３)
を備える。 The current control circuit according to the fourth aspect of the present invention is:
A current control device (for example, IDAC 703 in FIG. 20) including a plurality of current control circuits (for example, current source cells 811-1 to 811-6 and current source cells 821-1 to 821-4 in FIG. 20) connected in parallel. )
Each current control circuit
A flow-side current source transistor (for example, the current source transistor 211 in FIG. 21) that determines a current to flow into the output terminal (for example, the terminal 255 in FIG. 21);
A first flow-side switch transistor (for example, a current source transistor connected between the flow-side current source transistor and the output terminal and configured to flow current to the flow-side current source transistor in response to a flow-side control signal (for example, xUP signal). Switch transistor 221) of FIG.
A flow-side cascode transistor (for example, the cascode transistor 231 in FIG. 21) connected between the first flow-side switch transistor and the output terminal;
A flow-side charge injection / discharge means connected between the flow-side cascode transistor and the first flow-side switch transistor and injects or discharges charge in an alternating manner according to an inverted signal of the flow-side control signal ( For example, the capacity 241) of FIG.
When the first flow-side switch transistor is connected between the flow-side current source transistor and a predetermined potential and the first flow-side switch transistor does not flow current to the flow-side current source transistor, current is supplied to the flow-side current source transistor. A flow-side current supply path (for example, a path indicated by path B in FIG. 21),
The flow-in current supply path is
A second flow-side switch transistor (for example, the switch transistor 223 in FIG. 21) that flows current to the flow-side current source transistor in response to an inverted signal of the flow-side control signal.
Is provided.

本発明の第５の側面の電流制御装置は、
並列に接続された複数の電流制御回路（例えば、図２２の電流源セル８５０）を備える電流制御装置(例えば、図２０のIDAC７０３)において、
各電流制御回路は、
出力端子(例えば、図２２の端子２５５)から引き込む電流を決定する引き込み側電流源トランジスタ(例えば、図２２の電流源トランジスタ２１２)と、
前記引き込み側電流源トランジスタと前記出力端子の間に接続され、引き込み側制御信号(例えば、DN信号)に応じて、前記引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタ（例えば、図２２のスイッチトランジスタ２２２）と、
前記第１の引き込み側スイッチトランジスタと前記出力端子との間に接続される引き込み側カスコードトランジスタ(例えば、図２２のカスコードトランジスタ２３２)と、
前記引き込み側カスコードトランジスタと、前記第１の引き込み側スイッチトランジスタとの間に接続され、前記引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する引き込み側電荷注入放出手段(例えば、図２２の容量２４２)と、
前記引き込み側電流源トランジスタと所定の電位の間に接続され、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路（例えば、図２２の矢印Ｄが示す経路）と
を備え、
前記引き込み側電流供給経路は、
前記引き込み側制御信号の反転信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタ（例えば、図２２のスイッチトランジスタ２２４）
を備える。 The current control device according to the fifth aspect of the present invention is:
In a current control device (for example, IDAC 703 in FIG. 20) including a plurality of current control circuits (for example, current source cell 850 in FIG. 22) connected in parallel,
Each current control circuit
A pull-in side current source transistor (eg, current source transistor 212 in FIG. 22) that determines a current drawn from an output terminal (eg, terminal 255 in FIG. 22);
A first pull-side switch transistor (for example, a current) that is connected between the pull-side current source transistor and the output terminal and flows a current to the pull-side current source transistor in response to a pull-side control signal (for example, a DN signal). The switch transistor 222 in FIG. 22;
A pull-in cascode transistor (for example, the cascode transistor 232 in FIG. 22) connected between the first pull-in switch transistor and the output terminal;
Pull-in side charge injection / discharge means connected between the pull-in side cascode transistor and the first pull-in side switch transistor, and injects or discharges charge in an alternating manner according to an inverted signal of the pull-in side control signal ( For example, the capacity 242) of FIG.
When the first pull-in side switch transistor is connected between the pull-in side current source transistor and a predetermined potential and the first pull-in side switch transistor does not pass a current through the pull-in side current source transistor, a current is supplied to the pull-in side current source transistor. A drawing-side current supply path (for example, a path indicated by an arrow D in FIG. 22),
The pull-in side current supply path is
A second pull-in side switch transistor (for example, switch transistor 224 in FIG. 22) that causes a current to flow through the pull-in side current source transistor in response to an inverted signal of the pull-in side control signal.
Is provided.

本発明の第６の側面の電流制御装置は、
並列に接続された複数の電流制御回路（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎ）を備える電流制御装置（例えば、図１８の電流源６１５）において、
各電流制御回路は、
出力端子に流し込む電流を決定する流し込み側電流源トランジスタ（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎの電流源トランジスタ２１１）と、
前記流し込み側電流源トランジスタと前記出力端子との間に接続され、第１の流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２のスイッチトランジスタ（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎのスイッチトランジスタ２２１）と、
前記第１の流し込み側スイッチトランジスタと前記出力端子との間に接続される流し込み側カスコードトランジスタ（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎのカスコードトランジスタ２３１）と、
前記流し込み側カスコードトランジスタと、前記第１の流し込み側スイッチトランジスタとの間に接続され、前記第１の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する流し込み側電荷注入放出手段（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎの容量２４１）と、
前記流し込み側電流源トランジスタと第１の電位の間に接続され、前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎの矢印Ｂが示す経路）と
出力端子（例えば、図１８の端子６３５）から引き込む電流を決定する引き込み側電流源トランジスタ（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎの電流源トランジスタ２１２）と、
前記引き込み側電流源トランジスタと前記出力端子の間に接続され、第１の引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタ（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎのスイッチトランジスタ２２２）と、
前記第１の引き込み側スイッチトランジスタと前記出力端子との間に接続される第１の引き込み側カスコードトランジスタ（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎのカスコードトランジスタ２３２）と、
前記引き込み側カスコードトランジスタと、前記第１の引き込み側スイッチトランジスタとの間に接続され、前記第１の引き込み側制御信号の反転信号（例えば、xDN信号）に応じて、交流的に電荷を注入または放出する引き込み側電荷注入放出手段（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎの容量２４２）と、
前記引き込み側電流源トランジスタと第２の電位の間に接続され、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎの矢印Ｄが示す経路）とを備え、
前記流し込み側電流供給経路は、
前記第２の流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタ（例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎのスイッチトランジスタ２２３）
を備え、
前記引き込み側電流供給経路は、
前記第２の引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタ(例えば、図１８のチャージポンプ６２０−１乃至６２０−ｎのスイッチトランジスタ２２４)
を備える。 The current control device according to the sixth aspect of the present invention is:
In a current control device (for example, current source 615 in FIG. 18) including a plurality of current control circuits (for example, charge pumps 620-1 to 620-n in FIG. 18) connected in parallel,
Each current control circuit
A flow-side current source transistor (for example, the current source transistor 211 of the charge pumps 620-1 to 620-n in FIG. 18) that determines a current to flow into the output terminal;
A second switch transistor (for example, the charge shown in FIG. 18) is connected between the flow-in current source transistor and the output terminal and flows a current through the flow-in current source transistor in response to a first flow-in control signal. Switch transistors 221) of pumps 620-1 to 620-n;
A flow-side cascode transistor (for example, the cascode transistor 231 of the charge pumps 620-1 to 620-n in FIG. 18) connected between the first flow-side switch transistor and the output terminal;
A flow-side charge injection that is connected between the flow-side cascode transistor and the first flow-side switch transistor and injects or discharges charge in an alternating manner according to an inverted signal of the first flow-side control signal. Discharging means (for example, the capacity 241 of the charge pumps 620-1 to 620-n in FIG. 18);
When the first flow-side switch transistor is connected between the flow-side current source transistor and the first potential and the first flow-side switch transistor does not flow current to the flow-side current source transistor, current is supplied to the flow-side current source transistor Current-source supply path (for example, the path indicated by the arrow B of the charge pumps 620-1 to 620-n in FIG. 18) and current-source current source that determines the current to be drawn from the output terminal (for example, the terminal 635 in FIG. 18) A transistor (eg, current source transistor 212 of charge pumps 620-1 through 620-n in FIG. 18);
A first pull-side switch transistor (for example, as shown in FIG. 18) is connected between the pull-side current source transistor and the output terminal, and supplies current to the pull-side current source transistor in response to a first pull-side control signal. Switch transistors 222) of charge pumps 620-1 to 620-n;
A first pull-in cascode transistor (for example, the cascode transistor 232 of the charge pumps 620-1 to 620-n in FIG. 18) connected between the first pull-in switch transistor and the output terminal;
An electric charge is injected between the pull-in cascode transistor and the first pull-in switch transistor, and AC is injected in accordance with an inverted signal (for example, xDN signal) of the first pull-in control signal. Pull-in side charge injection / release means for discharging (for example, the capacity 242 of the charge pumps 620-1 to 620-n in FIG. 18);
Connected between the pull-in current source transistor and a second potential, and when the first pull-in switch transistor does not pass current through the pull-in current source transistor, supplies current to the pull-in current source transistor A drawing-side current supply path (for example, a path indicated by an arrow D in the charge pumps 620-1 to 620-n in FIG. 18),
The flow-in current supply path is
In response to the second flow-side control signal, a second flow-side switch transistor that flows current to the flow-side current source transistor (for example, the switch transistor 223 of the charge pumps 620-1 to 620-n in FIG. 18).
With
The pull-in side current supply path is
In response to the second pull-in side control signal, a second pull-in side switch transistor (for example, the switch transistor 224 of the charge pumps 620-1 to 620-n in FIG. 18) that causes a current to flow through the pull-in side current source transistor.
Is provided.

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。 Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings.

図８は、本発明を適用したチャージポンプの第１の実施の形態の構成例を示す図である。 FIG. 8 is a diagram showing a configuration example of the first embodiment of the charge pump to which the present invention is applied.

図８のチャージポンプ２００は、電源２０１および２０２、電流源トランジスタ２１１および２１２、スイッチトランジスタ２２１乃至２２４、カスコードトランジスタ２３１乃至２３４、容量２４１乃至２４４、並びに端子２５１乃至２６３により構成される。 The charge pump 200 in FIG. 8 includes power supplies 201 and 202, current source transistors 211 and 212, switch transistors 221 to 224, cascode transistors 231 to 234, capacitors 241 to 244, and terminals 251 to 263.

図８の電源２０１は、pMOSトランジスタである電流源トランジスタ２１１のソースに接続し、電流源トランジスタ２１１のゲートは端子２５１に接続する。電流源トランジスタ２１１のドレインは、pMOSトランジスタであるスイッチトランジスタ２２１および２２３のソースと接続し、スイッチトランジスタ２２１のゲートは端子２５２に接続する。スイッチトランジスタ２２１のドレインは、容量２４１の一端と、pMOSトランジスタであるカスコードトランジスタ２３１のソースに接続し、容量２４１の他端は端子２５３に接続する。 The power source 201 in FIG. 8 is connected to the source of the current source transistor 211 which is a pMOS transistor, and the gate of the current source transistor 211 is connected to the terminal 251. The drain of the current source transistor 211 is connected to the sources of the switch transistors 221 and 223 which are pMOS transistors, and the gate of the switch transistor 221 is connected to the terminal 252. The drain of the switch transistor 221 is connected to one end of the capacitor 241 and the source of the cascode transistor 231 that is a pMOS transistor, and the other end of the capacitor 241 is connected to the terminal 253.

カスコードトランジスタ２３１のゲートは、端子２５４に接続し、ソースは、端子２５５と、nMOSトランジスタであるカスコードトランジスタ２３２のドレインに接続する。カスコードトランジスタ２３２のゲートは、端子２５６に接続し、ソースは容量２４２の一端と、nMOSトランジスタであるスイッチトランジスタ２２２のドレインに接続する。容量２４２の他端は端子２５７に接続し、スイッチトランジスタ２２２のソースは、nMOSトランジスタである電流源トランジスタ２１２とスイッチトランジスタ２２４のソースに接続する。電流源トランジスタ２１２のゲートは端子２５９に接続し、ソースは接地される。 The gate of the cascode transistor 231 is connected to the terminal 254, and the source is connected to the terminal 255 and the drain of the cascode transistor 232 that is an nMOS transistor. The gate of the cascode transistor 232 is connected to the terminal 256, and the source is connected to one end of the capacitor 242 and the drain of the switch transistor 222 which is an nMOS transistor. The other end of the capacitor 242 is connected to the terminal 257, and the source of the switch transistor 222 is connected to the current source transistor 212 and the source of the switch transistor 224 which are nMOS transistors. The gate of the current source transistor 212 is connected to the terminal 259, and the source is grounded.

また、スイッチトランジスタ２２３のゲートは、端子２６０に接続し、ドレインは容量２４３の一端と、pMOSトランジスタであるカスコードトランジスタ２３３のソースに接続する。容量２４３の他端は端子２６１に接続し、カスコードトランジスタ２３３のゲートは、端子２５４に接続する。カスコードトランジスタ２３３のドレインは接地される。 The gate of the switch transistor 223 is connected to the terminal 260, and the drain is connected to one end of the capacitor 243 and the source of the cascode transistor 233 that is a pMOS transistor. The other end of the capacitor 243 is connected to the terminal 261, and the gate of the cascode transistor 233 is connected to the terminal 254. The drain of the cascode transistor 233 is grounded.

一方、電源２０２は、nMOSトランジスタであるカスコードトランジスタ２３４のドレインに接続し、カスコードトランジスタ２３４のゲートは端子２５６に接続する。カスコードトランジスタ２３４のソースは容量２４４の一端と、nMOSトランジスタであるスイッチトランジスタ２２４のドレインに接続し、容量２４４の他端は端子２６２と接続する。スイッチトランジスタ２２４のゲートは端子２６３に接続する。 On the other hand, the power source 202 is connected to the drain of the cascode transistor 234 that is an nMOS transistor, and the gate of the cascode transistor 234 is connected to the terminal 256. The source of the cascode transistor 234 is connected to one end of the capacitor 244 and the drain of the switch transistor 224 that is an nMOS transistor, and the other end of the capacitor 244 is connected to the terminal 262. The gate of the switch transistor 224 is connected to the terminal 263.

端子２５１，２５４，２５６，２５９には、それぞれ、バイアス電圧Vbsp、Vbcasp，Vbcasn，Vbsnが入力される。電流源トランジスタ２１１と２１２は、端子２５１または２５９からゲートにバイアス電圧VbspまたはVbsnが入力されたとき、電流Icpを流すように動作する。また、カスコードトランジスタ２３１乃至２３４は、端子２５４または２５６からゲートにバイアス電圧VbcaspまたはVbcasnが入力されたとき動作する。 Bias voltages Vbsp, Vbcasp, Vbcasn, and Vbsn are input to terminals 251, 254, 256, and 259, respectively. The current source transistors 211 and 212 operate so that the current Icp flows when the bias voltage Vbsp or Vbsn is input from the terminal 251 or 259 to the gate. The cascode transistors 231 to 234 operate when the bias voltage Vbcasp or Vbcasn is input from the terminal 254 or 256 to the gate.

また、端子２５２と２６１，２５３と２６０，２５７と２６３，２５８と２６２には、それぞれ、xUP信号、UP信号、xDN信号、DN信号が入力される。 Further, the xUP signal, the UP signal, the xDN signal, and the DN signal are input to the terminals 252 and 261, 253 and 260, 257 and 263, and 258 and 262, respectively.

以上のように、チャージポンプ２００では、AC的に電荷の注入と放出が可能な容量２４１乃至２４４が、スイッチトランジスタ２２１乃至２２４と、カスコードトランジスタ２３１乃至２３４の間に設けられている。 As described above, in the charge pump 200, the capacitors 241 to 244 capable of injecting and discharging charges in an AC manner are provided between the switch transistors 221 to 224 and the cascode transistors 231 to 234.

次に、チャージポンプ２００の動作について説明する。 Next, the operation of the charge pump 200 will be described.

まず最初に、チャージポンプ２００が端子２５５から出力される出力電流Ioutをゼロにする電流ゼロ動作を行う場合について説明する。この場合、UP信号とDN信号の両方がHレベル信号であるか、または、両方がLレベル信号である。即ち、スイッチトランジスタ２２１と２２２がオンにされ、スイッチトランジスタ２２３と２２４がオフにされるか、または、スイッチトランジスタ２２１と２２２がオフにされ、スイッチトランジスタ２２３と２２４がオンにされる。 First, a case where the charge pump 200 performs a current zero operation for setting the output current Iout output from the terminal 255 to zero will be described. In this case, both the UP signal and the DN signal are H level signals, or both are L level signals. That is, the switch transistors 221 and 222 are turned on and the switch transistors 223 and 224 are turned off, or the switch transistors 221 and 222 are turned off and the switch transistors 223 and 224 are turned on.

スイッチトランジスタ２２１と２２２がオンにされ、スイッチトランジスタ２２３と２２４がオフにされる場合、電源２０１からの電流Icpは、図８の矢印Ａが示す経路で、即ち電流源トランジスタ２１１、スイッチトランジスタ２２３、カスコードトランジスタ２３１、カスコードトランジスタ２３２、スイッチトランジスタ２２２、および電流源トランジスタ２１２を介して、アースに出力される。従って、出力電流Ioutはゼロになる。 When the switch transistors 221 and 222 are turned on and the switch transistors 223 and 224 are turned off, the current Icp from the power supply 201 is in the path indicated by the arrow A in FIG. 8, that is, the current source transistor 211, the switch transistor 223, The signal is output to the ground through the cascode transistor 231, the cascode transistor 232, the switch transistor 222, and the current source transistor 212. Therefore, the output current Iout becomes zero.

スイッチトランジスタ２２１と２２２がオフにされ、スイッチトランジスタ２２３と２２４がオンにされる場合、電源２０１からの電流Icpは、図８の矢印Ｂが示す経路で、即ち電流源トランジスタ２１１、スイッチトランジスタ２２３、およびカスコードトランジスタ２３３を介して、アースに出力され、電源２０２からの電流Icpは、図８の矢印Ｄが示す経路で、即ちカスコードトランジスタ２３４、スイッチトランジスタ２２４、および電流源トランジスタ２１２を介して、アースに出力される。従って、出力電流Ioutはゼロになる。 When the switch transistors 221 and 222 are turned off and the switch transistors 223 and 224 are turned on, the current Icp from the power source 201 is in the path indicated by the arrow B in FIG. 8, that is, the current source transistor 211, the switch transistor 223, And the current Icp from the power source 202 through the path indicated by the arrow D in FIG. 8, that is, through the cascode transistor 234, the switch transistor 224, and the current source transistor 212. Is output. Therefore, the output current Iout becomes zero.

次に、チャージポンプ２００が、端子２５５に出力電流Ioutを流し込む流し込み動作を行う場合について説明する。この場合、UP信号は、H（High）レベル信号であり、DN信号はLレベル信号である。即ち、スイッチトランジスタ２２１と２２４はオンにされ、スイッチトランジスタ２２２と２２３はオンにされる。従って、電源２０１からの電流Icpは、矢印Ｃが示す経路で、即ち電流源トランジスタ２１１、スイッチトランジスタ２２１、およびカスコードトランジスタ２３１を介して、端子２５５に供給され、出力電流Ioutとして出力される。 Next, the case where the charge pump 200 performs a flow-in operation for flowing the output current Iout into the terminal 255 will be described. In this case, the UP signal is an H (High) level signal, and the DN signal is an L level signal. That is, the switch transistors 221 and 224 are turned on, and the switch transistors 222 and 223 are turned on. Therefore, the current Icp from the power supply 201 is supplied to the terminal 255 through the path indicated by the arrow C, that is, through the current source transistor 211, the switch transistor 221, and the cascode transistor 231, and is output as the output current Iout.

また、このとき、電源２０２からの電流Icpが、矢印Ｄが示す経路で出力されるので、電流源トランジスタ２１２は動作を維持することができる。 At this time, since the current Icp from the power source 202 is output through the path indicated by the arrow D, the current source transistor 212 can maintain its operation.

最後に、チャージポンプ２００が、端子２５５から電流を引き込む引き込み動作を行う場合について説明する。この場合、UP信号は、Lレベル信号であり、DN信号はHレベル信号である。即ち、スイッチトランジスタ２２１と２２４はオフにされ、スイッチトランジスタ２２２と２２３はオンにされる。従って、端子２５５からの電流Icpが、矢印Ｅが示す経路で、即ちカスコードトランジスタ２３２、スイッチトランジスタ２２２、および電流源トランジスタ２１２を介して、アースに出力される。 Finally, a case where the charge pump 200 performs a drawing operation for drawing current from the terminal 255 will be described. In this case, the UP signal is an L level signal, and the DN signal is an H level signal. That is, the switch transistors 221 and 224 are turned off, and the switch transistors 222 and 223 are turned on. Therefore, the current Icp from the terminal 255 is output to the ground along the path indicated by the arrow E, that is, via the cascode transistor 232, the switch transistor 222, and the current source transistor 212.

また、このとき、電源２０１からの電流Icpが、矢印Ａが示す経路で出力されるので、電流源トランジスタ２１１は動作を維持することができる。 At this time, since the current Icp from the power source 201 is output through the path indicated by the arrow A, the current source transistor 211 can maintain its operation.

以上のように、図８のチャージポンプ５０は、常に電流源トランジスタ２１１と２１２を介した電流の経路が設けられるカレントステアリング方式のチャージポンプであり、すべての電流源トランジスタ２１１と２１２は常に飽和領域での動作を維持しているため、チャージポンプ２００を高速で動作することができる。 As described above, the charge pump 50 of FIG. 8 is a current steering type charge pump in which a current path through the current source transistors 211 and 212 is always provided, and all the current source transistors 211 and 212 are always in a saturation region. Therefore, the charge pump 200 can be operated at high speed.

また、電流源トランジスタ２１１（２１２）とカスコードトランジスタ２３１（２３２，２３３，２３４）の間にスイッチトランジスタ２２１（２２２，２２３，２２４）を配置することで、スイッチトランジスタ２２１（２２２，２２３，２２４）のカップリング容量を介して、UP信号、xUP信号、DN信号、およびxDN信号を入力するスイッチ制御回路（後述する図１３）から各状態遷移時に注入されるフィードスルー電荷によるグリッチなどの出力電流Ioutへの影響を抑制することができる。 Further, by disposing the switch transistor 221 (222, 223, 224) between the current source transistor 211 (212) and the cascode transistor 231 (232, 233, 234), the switch transistor 221 (222, 223, 224) From the switch control circuit (FIG. 13 to be described later) that inputs the UP signal, the xUP signal, the DN signal, and the xDN signal through the coupling capacitor to the output current Iout such as a glitch caused by the feedthrough charge injected at each state transition The influence of can be suppressed.

さらに、すべての電流源トランジスタ２１１と２１２が、カスコード構成となっていることにより、電流ゼロ動作の状態から引き込み動作の状態に、または引き込み動作の状態から電流ゼロ動作の状態に遷移する際の電流源トランジスタ２１１と２１２のドレインの電圧変動を抑制し、図４で説明したブートストラップ方式のチャージポンプのようにオペアンプを用いずに、非常に簡単な構成かつ低消費電流でチャージシェア起因の出力電流Ioutのエラー成分を抑制することができる。 Further, since all the current source transistors 211 and 212 have a cascode configuration, the current at the time of transition from the current zero operation state to the pull-in operation state or from the pull-in operation state to the current zero operation state. The output current due to the charge share is suppressed with a very simple configuration and low current consumption without using an operational amplifier as in the bootstrap charge pump described with reference to FIG. The error component of Iout can be suppressed.

図９と図１０を用いて、電流ゼロ動作の状態と引き込み動作の状態の間の遷移時に生じるチャージシェアリングについて説明する。 The charge sharing that occurs at the time of transition between the current zero operation state and the pull-in operation state will be described with reference to FIGS. 9 and 10.

図９と図１０は、説明の便宜上、図８のチャージポンプ２００のうちの、引き込み動作を行う部分を示したものである。 FIG. 9 and FIG. 10 show a portion for performing the drawing operation in the charge pump 200 of FIG. 8 for convenience of explanation.

なお、図９と図１０では、寄生容量も示してある。即ち、カスコードトランジスタ２３２のソースと容量２４２の一端を接続する端子３１１と、アースの間には寄生容量３０１があり、スイッチトランジスタ２２２のドレインとゲートの間には寄生容量３０２がある。スイッチトランジスタ２２２のゲートとソースの間には寄生容量３０３があり、カスコードトランジスタ２３４のソースと容量２４４の一端を接続する端子３１２と、アースの間には寄生容量３０４がある。 9 and 10 also show the parasitic capacitance. That is, there is a parasitic capacitance 301 between the terminal 311 connecting the source of the cascode transistor 232 and one end of the capacitor 242 and the ground, and a parasitic capacitance 302 between the drain and gate of the switch transistor 222. There is a parasitic capacitance 303 between the gate and the source of the switch transistor 222, and there is a parasitic capacitance 304 between the terminal 312 connecting the source of the cascode transistor 234 and one end of the capacitance 244 and the ground.

また、スイッチトランジスタ２２４のドレインとゲートの間には寄生容量３０５があり、スイッチトランジスタ２２４のゲートとソースの間には、寄生容量３０６がある。また、スイッチトランジスタ２２２のソース、スイッチトランジスタ２２４のソース、および電流源トランジスタ２１２のドレインを接続する端子３１３と、アースの間には寄生容量３０７がある。 A parasitic capacitance 305 is provided between the drain and gate of the switch transistor 224, and a parasitic capacitance 306 is provided between the gate and source of the switch transistor 224. Further, there is a parasitic capacitance 307 between the terminal 313 connecting the source of the switch transistor 222, the source of the switch transistor 224, and the drain of the current source transistor 212 and the ground.

また、以下では、容量２４２の容量を、容量Caといい、容量２４４の容量を、容量Cdという。 Hereinafter, the capacity of the capacity 242 is referred to as capacity Ca, and the capacity of the capacity 244 is referred to as capacity Cd.

まず最初に、図９を参照して、引き込み動作の状態から電流ゼロ動作に遷移する場合について説明する。この場合、DN信号がHレベル信号からLレベル信号に遷移し、xDN信号がLレベル信号からHレベル信号に遷移する。これにより、図１０の矢印P´1乃至U´1が示すように、フィードスルーが生じる。 First, with reference to FIG. 9, a case where the state of the pull-in operation is changed to the zero current operation will be described. In this case, the DN signal transits from the H level signal to the L level signal, and the xDN signal transits from the L level signal to the H level signal. As a result, feedthrough occurs as indicated by arrows P′1 to U′1 in FIG.

即ち、図１０の矢印P´1が示すように、容量２４２を介して正方向のフィードスルーが生じ、矢印Q´1が示すように、寄生容量３０２を介して逆方向のフィードスルーが生じる。また、矢印R´1が示すように、寄生容量３０３を介して逆方向のフィードスルーが生じ、矢印S´1が示すように、容量２４４を介して逆方向のフィードスルーが生じる。さらに、矢印T´1が示すように、寄生容量３０５を介して正方向のフィードスルーが生じ、矢印U´1が示すように、寄生容量３０６を介して正方向のフィードスルーが生じる。 That is, as indicated by an arrow P ′ 1 in FIG. 10, a feed-through in the forward direction occurs via the capacitor 242, and a feed-through in the reverse direction occurs via the parasitic capacitor 302 as indicated by the arrow Q ′ 1. Further, as indicated by an arrow R ′ 1, reverse feedthrough occurs through the parasitic capacitance 303, and as shown by an arrow S ′ 1, reverse feedthrough occurs through the capacitance 244. Further, as indicated by an arrow T ′ 1, a positive feed-through occurs through the parasitic capacitance 305, and as shown by an arrow U ′ 1, a positive feed-through occurs through the parasitic capacitance 306.

従って、端子３１１では、矢印P´1とQ´1が示すフィードスルーが、端子３１２では、矢印S´1とT´1が示すフィードスルーが、端子３１３では、矢印R´1とU´1が示すフィードスルーが、それぞれ互いに打ち消しあう方向に生じる。 Accordingly, the feedthrough indicated by the arrows P′1 and Q′1 at the terminal 311, the feedthrough indicated by the arrows S′1 and T′1 at the terminal 312, and the arrows R′1 and U′1 at the terminal 313. The feedthroughs indicated by are generated in directions that cancel each other.

次に、図１０を参照して、電流ゼロ動作の状態から引き込み動作の状態に遷移する場合について説明する。この場合、DN信号がLレベル信号からHレベル信号に遷移し、xDN信号がHレベル信号からLレベル信号に遷移する。これにより、図９の矢印P´1乃至U´1と逆方向の図１０の矢印P´2乃至U´2が示すように、フィードスルーが生じる。従って、図９の場合と同様に、端子３１１乃至３１３では、フィードスルーが互いに打ち消しあう方向に生じる。 Next, with reference to FIG. 10, a description will be given of a case where the current zero operation state makes a transition to the drawing operation state. In this case, the DN signal transits from the L level signal to the H level signal, and the xDN signal transits from the H level signal to the L level signal. As a result, feedthrough occurs as indicated by arrows P′2 to U′2 in FIG. 10 opposite to the arrows P′1 to U′1 in FIG. 9. Therefore, as in the case of FIG. 9, at the terminals 311 to 313, the feedthroughs occur in the directions that cancel each other.

次に、図１１は、理論的な端子３１１の電圧Vxと出力電流Ioutを示している。なお、図１１のＡ乃至Ｃにおいて、横軸は時刻を表している。また、図１１のＡとＢにおいて縦軸は電圧を表し、図１１のＣにおいて、縦軸は電流を表している。 Next, FIG. 11 shows the theoretical voltage Vx of the terminal 311 and the output current Iout. In FIGS. 11A to 11C, the horizontal axis represents time. 11A and 11B, the vertical axis represents voltage, and in FIG. 11C, the vertical axis represents current.

図１１のＡにおいて、実線はDN信号を表し、点線はxDN信号を表している。図１１のＡに示すように、DN信号の電圧が0(DN信号がLレベル信号)であるとき、即ち電流ゼロ動作の状態であるとき、図１１のＢに示すように、端子３１１の電圧Vxは、およそ、バイアス電圧Vbcasnから、カスコードトランジスタ２３２および２３４の閾値電圧Vthnを減算した値(Vbcasn-Vthn)となり、カスコードトランジスタ２３２はカットオフしている。 In FIG. 11A, the solid line represents the DN signal, and the dotted line represents the xDN signal. As shown in FIG. 11A, when the voltage of the DN signal is 0 (DN signal is an L level signal), that is, when the current is in a zero operation state, as shown in FIG. Vx is approximately a value (Vbcasn−Vthn) obtained by subtracting the threshold voltage Vthn of the cascode transistors 232 and 234 from the bias voltage Vbcasn, and the cascode transistor 232 is cut off.

この後、図１１のＡに示すように、DN信号の電圧が0からVdd（DN信号がHレベル信号）にされると、即ち電流ゼロ動作の状態から引き込み動作の状態に遷移されると、スイッチトランジスタ２２２がオンにされ、図１１のＢに示すように、電圧Vxは、およそ、バイアス電圧Vbcasnから、閾値電圧Vthnを減算し、さらに、矢印P´2が示す逆方向のフィードスルーにより引き抜かれる電荷量Qa2から、矢印Q´2が示す正方向のフィードスルーにより注入される電荷の電荷量Qb2を減算した過剰電荷ΔQ2（=Qa2-Qb2）を、容量Cxで除算した値を減算した値(Vbcasn-Vthn-ΔQ2/Cx)となる。従って、過剰電荷ΔQ2を調整、即ち、容量２４２を調整することにより、端子１３１の電圧Vxが、図７に示した従来の場合のように、瞬間的に、バイアス電圧Vbcasnから閾値電圧Vthnを減算した値を超えることを抑制し、電圧Vxが電圧Vxonになるまでの時間、即ち電流ゼロ動作の状態から引き込み動作の状態への遷移時間τ1を短縮させることができる。 After that, as shown in FIG. 11A, when the voltage of the DN signal is changed from 0 to Vdd (DN signal is an H level signal), that is, when the current zero operation state is changed to the drawing operation state, The switch transistor 222 is turned on, and as shown in FIG. 11B, the voltage Vx is approximately subtracted from the bias voltage Vbcasn by the threshold voltage Vthn, and further pulled out by the reverse feedthrough indicated by the arrow P′2. Value obtained by subtracting the excess charge ΔQ2 (= Qa2-Qb2), which is obtained by subtracting the charge amount Qb2 of the charge injected by the feedthrough in the positive direction indicated by the arrow Q′2 from the charge amount Qa2 divided by the capacitance Cx (Vbcasn-Vthn-ΔQ2 / Cx). Therefore, by adjusting the excess charge ΔQ2, that is, by adjusting the capacitance 242, the voltage Vx of the terminal 131 instantaneously subtracts the threshold voltage Vthn from the bias voltage Vbcasn as in the conventional case shown in FIG. The time until the voltage Vx becomes the voltage Vxon, that is, the transition time τ1 from the current zero operation state to the drawing operation state can be shortened.

また、電圧Vxは過剰電荷ΔQ2により変動するので、電圧Vxが、即座に、電流Icpを流すための電圧Vxonに達するように、容量２４２を調整することにより、遷移時間τ1をさらに短縮させることができる。 Further, since the voltage Vx fluctuates due to the excess charge ΔQ2, the transition time τ1 can be further shortened by adjusting the capacitor 242 so that the voltage Vx immediately reaches the voltage Vxon for flowing the current Icp. it can.

さらに、この後、図１１のＡに示すように、DN信号の電圧がVddから0にされる、即ち引き込み動作の状態から電流ゼロ動作の状態に遷移されると、図１１のＢに示すように、電圧Vxは、およそ、バイアス電圧Vbcasnから、閾値電圧Vthnを減算し、さらに、矢印P´1が示す正方向のフィードスルーにより注入される電荷量Qa1から、矢印Q´1が示す逆方向のフィードスルーにより引き抜かれる電荷の電荷量Qb1を減算した過剰電荷ΔQ1（=Qa1-Qb1）を、容量Cxで除算した値を加算した値(Vbcasn-Vthn+(Qa1-Qb1)/Cx)となる。従って、過剰電荷ΔQ1を調整、即ち、容量２４２を調整することにより、端子１３１の電圧Vxが、図７に示した従来の場合のように、瞬間的に、電圧Vxonを下回ることを抑制し、引き込み動作の状態から電流ゼロ動作の状態への遷移時間τ2を短縮させることができる。 After that, as shown in FIG. 11A, when the voltage of the DN signal is changed from Vdd to 0, that is, when the state is changed from the pull-in state to the zero-current state, as shown in FIG. 11B. In addition, the voltage Vx is obtained by subtracting the threshold voltage Vthn from the bias voltage Vbcasn, and from the charge amount Qa1 injected by the feed-through in the forward direction indicated by the arrow P′1, from the reverse direction indicated by the arrow Q′1. The value obtained by adding the value obtained by dividing the excess charge ΔQ1 (= Qa1−Qb1) obtained by subtracting the charge amount Qb1 of the charge extracted by the feedthrough to the capacitor Cx is (Vbcasn−Vthn + (Qa1−Qb1) / Cx). Therefore, by adjusting the excess charge ΔQ1, that is, by adjusting the capacitance 242, the voltage Vx at the terminal 131 is prevented from instantaneously falling below the voltage Vxon as in the conventional case shown in FIG. The transition time τ2 from the pull-in operation state to the zero-current operation state can be shortened.

また、電流ゼロ動作の状態から引き込み動作の状態への遷移の場合と同様に、電圧Vxは過剰電荷ΔQ1により変動するので、電圧Vxが、即座に、バイアス電圧Vbcasnから閾値電圧Vthnを減算した値（Vbcasn-Vthn）に達するように、容量２４２を調整することにより、遷移時間τ2をさらに短縮させることができる。 Similarly to the transition from the zero current operation state to the pull-in operation state, the voltage Vx fluctuates due to excess charge ΔQ1, so the voltage Vx is a value obtained by immediately subtracting the threshold voltage Vthn from the bias voltage Vbcasn. By adjusting the capacitance 242 so as to reach (Vbcasn−Vthn), the transition time τ 2 can be further shortened.

電圧Vxが、バイアス電圧Vbcasnから閾値電圧Vthnを減算した値（Vbcasn-Vthn）に達した場合、カスコードトランジスタ２３２はカットオフ状態になる。 When the voltage Vx reaches a value (Vbcasn−Vthn) obtained by subtracting the threshold voltage Vthn from the bias voltage Vbcasn, the cascode transistor 232 is cut off.

以上のように、チャージポンプ２００では、AC的に電荷の注入と放出が可能な容量２４２（２４４）が、カスコードトランジスタ２３２（２３４）と、スイッチトランジスタ２２２（２２４）の間に設けられ、その容量２４２（２４４）には、スイッチトランジスタ２２２（２２４）に入力されるDN（xDN）信号の反転信号であるxDN（DN）信号が入力されるので、端子３１３だけでなく、端子３１１（３１２）におけるフィードスルーも相殺することができる。その結果、フィードスルーによるグリッチを完全に防止することができる。 As described above, in the charge pump 200, the capacitor 242 (244) capable of injecting and discharging charges in an AC manner is provided between the cascode transistor 232 (234) and the switch transistor 222 (224). Since the xDN (DN) signal that is an inverted signal of the DN (xDN) signal input to the switch transistor 222 (224) is input to 242 (244), not only the terminal 313 but also the terminal 311 (312) Feedthrough can also be offset. As a result, glitches due to feedthrough can be completely prevented.

また、過剰電荷ΔQ1またはΔQ2を利用して、電圧Vxを積極的に変動させることにより、遷移時間τ1とτ2を短縮することができる。その結果、動作速度の高速化が可能となり、端子２５５を介して出力電流Ioutを出力する出力先とのチャージシェアを低減することができるため、出力電流Ioutのエラー成分をより低減することができる。 In addition, the transition times τ1 and τ2 can be shortened by positively changing the voltage Vx using the excess charge ΔQ1 or ΔQ2. As a result, the operation speed can be increased, and the charge share with the output destination that outputs the output current Iout via the terminal 255 can be reduced, so that the error component of the output current Iout can be further reduced. .

よって、チャージポンプ２００では、オペアンプなどの複雑な回路を用いずに簡単な回路構成で、高速で電流ゼロ動作と引き込み動作を行い、グリッチが低い出力電流Ioutを端子２５５から引き込むことが可能となる。即ち、エラー成分が小さく、より理想に近い電流制御を実現することができる。 Therefore, in the charge pump 200, it is possible to perform the current zero operation and the drawing operation at high speed with a simple circuit configuration without using a complicated circuit such as an operational amplifier and draw the output current Iout having a low glitch from the terminal 255. . That is, the error component is small and current control closer to ideal can be realized.

図１２は、実際の回路シミュレーションにより得られた端子３１１の電圧Vx、端子３１３の電圧Vy、および出力電流Ioutを示している。 FIG. 12 shows the voltage Vx of the terminal 311, the voltage Vy of the terminal 313, and the output current Iout obtained by actual circuit simulation.

なお、図１２では、端子２５５から引き込まれる出力電流Ioutの値を負の値とし、端子２５５に流し込まれる出力電流Ioutの値を正の値としている。また、図１２のＡ乃至Ｃにおいて、横軸は時刻を表している。さらに、図１２のＡとＢにおいて縦軸は電圧を表し、図１２のＣにおいて、縦軸は電流を表している。また、図１２において、時刻約80n秒に、チャージポンプ５０（図３）と２００（図８）の状態が、電流ゼロ動作の状態から引き込み動作の状態に遷移され、時刻約85.1n秒に、チャージポンプ５０と２００の状態が、引き込み動作の状態から電流ゼロ動作の状態に遷移される。 In FIG. 12, the value of the output current Iout drawn from the terminal 255 is a negative value, and the value of the output current Iout flowing into the terminal 255 is a positive value. In FIGS. 12A to 12C, the horizontal axis represents time. Further, in FIGS. 12A and 12B, the vertical axis represents voltage, and in FIG. 12C, the vertical axis represents current. In FIG. 12, the state of the charge pumps 50 (FIG. 3) and 200 (FIG. 8) is transitioned from the current zero operation state to the pull-in operation state at about 80 nsec time, and at about 85.1 nsec time. The states of the charge pumps 50 and 200 are changed from the pull-in operation state to the zero current operation state.

図１２のＡにおいて、波形３３１は、図３のチャージポンプ５０における端子１３１（図５）の電圧Vxの波形であり、波形３３２は、図８のチャージポンプ２００における端子３１１（図９）の電圧Vxの波形である。波形３３１が示すように、電流ゼロ動作の状態から引き込み動作の状態への遷移時に、端子１３１の電圧Vxは、瞬間的に上昇し、その後緩やかに下降して所望の値となるが、波形３３２が示すように、端子３１１の電圧Vxは、即座に下降して所望の値となる。 In FIG. 12A, a waveform 331 is a waveform of the voltage Vx of the terminal 131 (FIG. 5) in the charge pump 50 of FIG. 3, and a waveform 332 is a voltage of the terminal 311 (FIG. 9) of the charge pump 200 of FIG. Vx waveform. As shown by the waveform 331, the voltage Vx at the terminal 131 rises instantaneously and then gradually falls to a desired value at the time of transition from the zero current operation state to the drawing operation state. As shown, the voltage Vx at the terminal 311 immediately drops to a desired value.

また、波形３３１が示すように、引き込み動作の状態から電流ゼロ動作の状態への遷移時に、端子１３１の電圧Vxは、瞬間的に下降し、その後緩やかに上昇して所望の値となるが、波形３３２が示すように、端子３１１の電圧Vxは、即座に上昇して所望の値となる。 Further, as shown by the waveform 331, the voltage Vx of the terminal 131 decreases instantaneously and then gradually increases to a desired value at the transition from the state of the pull-in operation to the state of the zero current operation. As shown by the waveform 332, the voltage Vx at the terminal 311 immediately rises to a desired value.

図１２のＢにおいて、波形３３３は、チャージポンプ５０における端子１３２の電圧Vyの波形であり、波形３３４は、チャージポンプ２００における端子３１３の電圧Vyの波形である。波形３３３が示すように、電流ゼロ動作の状態から引き込み動作の状態への遷移時に、端子１３２の電圧Vyは、瞬間的に上昇し、その後緩やかに下降して所望の値となるが、波形３３４が示すように、端子３１３の電圧Vyは、即座に下降して所望の値となる。 In FIG. 12B, a waveform 333 is a waveform of the voltage Vy at the terminal 132 in the charge pump 50, and a waveform 334 is a waveform of the voltage Vy at the terminal 313 in the charge pump 200. As shown by the waveform 333, at the transition from the zero current operation state to the pull operation state, the voltage Vy at the terminal 132 increases instantaneously and then gradually decreases to a desired value. As shown, the voltage Vy at the terminal 313 immediately drops to a desired value.

また、波形３３３が示すように、引き込み動作の状態から電流ゼロ動作の状態への遷移時に、端子１３２の電圧Vyは、瞬間的に下降して上昇し、その後緩やかに下降し、所望の値となるが、波形３３４が示すように、端子３１３の電圧Vyは、即座に上昇して所望の値となる。 Further, as shown by the waveform 333, at the transition from the pull-in operation state to the zero current operation state, the voltage Vy of the terminal 132 instantaneously decreases and increases, and then gradually decreases to a desired value. However, as indicated by the waveform 334, the voltage Vy at the terminal 313 immediately increases to a desired value.

図１２のＣにおいて、波形３３５は、チャージポンプ５０における出力電流Ioutの波形であり、波形３３６は、チャージポンプ２００における出力電流Ioutの波形である。波形３３５が示すように、電流ゼロ動作の状態から引き込み動作の状態への遷移時に、チャージポンプ５０の出力電流Ioutは、緩やかに下降して所望の値となるが、波形３３６が示すように、チャージポンプ２００の出力電流Ioutは、即座に下降して所望の値となる。 12C, a waveform 335 is a waveform of the output current Iout in the charge pump 50, and a waveform 336 is a waveform of the output current Iout in the charge pump 200. As shown by the waveform 335, the output current Iout of the charge pump 50 gradually decreases to a desired value at the transition from the current zero operation state to the drawing operation state. The output current Iout of the charge pump 200 immediately drops to a desired value.

また、波形３３５が示すように、引き込み動作の状態から電流ゼロ動作の状態への遷移時に、チャージポンプ５０の出力電流Ioutは、瞬間的に下降して、その後緩やかに上昇して所望の値となるが、波形３３６が示すように、チャージポンプ３３６の出力電流Ioutは、即座に上昇して所望の値となる。 Further, as indicated by the waveform 335, the output current Iout of the charge pump 50 decreases momentarily and then gradually increases to a desired value at the transition from the pull-in operation state to the current zero operation state. However, as indicated by the waveform 336, the output current Iout of the charge pump 336 immediately rises to a desired value.

以上のように、実際の実験においても、チャージポンプ２００では、従来のチャージポンプ５０に比べて、高速で電流ゼロ動作と引き込み動作を行い、グリッチが低い出力電流Ioutを端子２５５から引き込むことが可能となる。 As described above, even in an actual experiment, the charge pump 200 can perform the current zero operation and the drawing operation at a higher speed than the conventional charge pump 50 and draw the output current Iout having a low glitch from the terminal 255. It becomes.

図９乃至図１１では、電流ゼロ動作の状態と引き込み動作の状態の間の遷移時について説明したが、電流ゼロ動作の状態と流し込み動作の状態の間の遷移時についても同様である。即ち、図８で示したように、チャージポンプ２００では、AC的に電荷の注入と放出が可能な容量２４１（２４３）が、カスコードトランジスタ２３１（２３３）と、スイッチトランジスタ２２１（２２３）の間に設けられ、その容量２４１（２４３）には、スイッチトランジスタ２２１（２２３）に入力されるxUP（UP）信号の反転信号であるUP（xUP）信号が入力される。その結果、チャージポンプ２００では、高速で電流ゼロ動作と流し込み動作を行い、グリッチが低い出力電流Ioutを端子２５５に流し込むことが可能となる。 9 to 11, the transition time between the zero current operation state and the pull-in operation state has been described, but the same applies to the transition time between the zero current operation state and the flow operation state. That is, as shown in FIG. 8, in the charge pump 200, a capacitor 241 (243) capable of injecting and discharging AC charge is provided between the cascode transistor 231 (233) and the switch transistor 221 (223). The UP (xUP) signal that is an inverted signal of the xUP (UP) signal input to the switch transistor 221 (223) is input to the capacitor 241 (243). As a result, the charge pump 200 can perform the zero current operation and the inflow operation at high speed, and can inject the output current Iout with low glitch into the terminal 255.

なお、図８のチャージポンプ２００には、引き込み動作を行う回路（電源２０２、電流源トランジスタ２１２、スイッチトランジスタ２２２および２２４、カスコードトランジスタ２３２および２３４、容量２４２および２４４、並びに端子２５５）と、流し込み動作を行う回路（電流源トランジスタ２１１、スイッチトランジスタ２２１および２２３、カスコードトランジスタ２３１および２３３、容量２４１および２４３、並びに端子２５５）の両方が設けられたが、いずれか一方だけが設けられるようにしてもよい。 The charge pump 200 of FIG. 8 includes a circuit for performing a pull-in operation (power supply 202, current source transistor 212, switch transistors 222 and 224, cascode transistors 232 and 234, capacitors 242 and 244, and terminal 255), and a flow-in operation. Are provided (current source transistor 211, switch transistors 221 and 223, cascode transistors 231 and 233, capacitors 241 and 243, and terminal 255), but only one of them may be provided. .

また、図８のチャージポンプ２００では、矢印ＣおよびＥが示す出力電流の経路と、矢印ＢおよびＤが示す出力電流を流さない場合の電流の経路の両方に容量２４１乃至２４４が設けられたが、矢印ＣおよびＥが示す出力電流の経路の少なくとも一方に容量が設けられれば、容量が１つも設けられない場合に比べて、高速動作と出力電流のグリッチの低下を実現することができる。 In the charge pump 200 of FIG. 8, the capacitors 241 to 244 are provided in both the output current path indicated by the arrows C and E and the current path when the output current indicated by the arrows B and D is not supplied. If a capacitor is provided in at least one of the paths of the output current indicated by the arrows C and E, it is possible to realize a high-speed operation and a reduction in glitch of the output current as compared with the case where no capacitor is provided.

次に、図１３は、DN信号とxDN信号を生成するスイッチ制御回路の構成例を示している。 Next, FIG. 13 shows a configuration example of a switch control circuit that generates a DN signal and an xDN signal.

図１３のスイッチ制御回路３５０は、入力端子３５１、NOTゲート３５２乃至３５９、並びに出力端子３６０および３６１により構成され、１相のInput信号からタイミングやスルーレートなどのマッチングがとれたDN信号とxDN信号を生成する。このようなスイッチ制御回路については、例えば、T. Toifl, C. Menolfi, P. Buchmann, M. Kossel, T. Morf, R. Reutemann, M. Ruegg, M. L. Schmatz, J. Weiss, “A 0.94-ps-RMS-jitter 0.016-mm/sup 2/ 2.5-GHz multiphase generator PLL with 360/spl deg/ digitally programmable phase shift for 10-Gb/s serial links,” Solid-State Circuits, IEEE Journal of Volume 40, Issue 12, Dec. 2005 pp2700 2712に記載されている。 The switch control circuit 350 in FIG. 13 includes an input terminal 351, NOT gates 352 to 359, and output terminals 360 and 361, and a DN signal and an xDN signal in which timing, slew rate, and the like are matched from a one-phase input signal. Is generated. For example, T. Toifl, C. Menolfi, P. Buchmann, M. Kossel, T. Morf, R. Reutemann, M. Ruegg, ML Schmatz, J. Weiss, “A 0.94- ps-RMS-jitter 0.016-mm / sup 2 / 2.5-GHz multiphase generator PLL with 360 / spl deg / digitally programmable phase shift for 10-Gb / s serial links, ”Solid-State Circuits, IEEE Journal of Volume 40, Issue 12, Dec. 2005 pp2700 2712.

入力端子３５１は、NOTゲート３５２の入力端子に接続し、NOTゲート３５２の出力端子は、NOTゲート３５３と３５８の入力端子に接続する。NOTゲート３５３の出力端子は、NOTゲート３５４の入力端子に接続し、NOTゲート３５４の出力端子は、NOTゲート３５５の出力端子、NOTゲート３５６の入力端子、および、NOTゲート３５７の入力端子に接続する。NOTゲート３５５の入力端子は、NOTゲート３５６の出力端子、NOTゲート３５８の出力端子、およびNOTゲート３５９の入力端子に接続する。NOTゲート３５７の出力端子は、出力端子３６０に接続し、NOTゲート３５９の出力端子は、出力端子３６１に接続する。 The input terminal 351 is connected to the input terminal of the NOT gate 352, and the output terminal of the NOT gate 352 is connected to the input terminals of the NOT gates 353 and 358. The output terminal of NOT gate 353 is connected to the input terminal of NOT gate 354, and the output terminal of NOT gate 354 is connected to the output terminal of NOT gate 355, the input terminal of NOT gate 356, and the input terminal of NOT gate 357. To do. The input terminal of the NOT gate 355 is connected to the output terminal of the NOT gate 356, the output terminal of the NOT gate 358, and the input terminal of the NOT gate 359. The output terminal of the NOT gate 357 is connected to the output terminal 360, and the output terminal of the NOT gate 359 is connected to the output terminal 361.

入力端子３５１に入力されるInput信号は、NOTゲート３５２の入力端子に入力される。NOTゲート３５２乃至３５９は、入力端子から入力される信号を反転して、出力端子から出力する。例えば、NOTゲート３５２は、入力端子３５１から入力されるInput信号を反転し、その結果得られるxInput信号を出力端子から出力する。このように、NOTゲート３５２乃至３５９が、それぞれ、入力端子から入力される信号を反転することにより、出力端子３６０からInput信号をDN信号として出力すると同時に、出力端子３６１からxInput信号をxDN信号として出力する。 The input signal input to the input terminal 351 is input to the input terminal of the NOT gate 352. The NOT gates 352 to 359 invert the signal input from the input terminal and output the inverted signal from the output terminal. For example, the NOT gate 352 inverts the input signal input from the input terminal 351 and outputs the xInput signal obtained as a result from the output terminal. In this way, the NOT gates 352 to 359 respectively invert the signal input from the input terminal to output the Input signal from the output terminal 360 as the DN signal, and at the same time the xInput signal from the output terminal 361 as the xDN signal. Output.

出力端子３６０から出力されるDN信号は、図８の端子２５８と２６２に入力され、出力端子３６１から出力されるxDN信号は、図８の端子２５７と２６３に入力される。 The DN signal output from the output terminal 360 is input to terminals 258 and 262 in FIG. 8, and the xDN signal output from the output terminal 361 is input to terminals 257 and 263 in FIG.

以上のように、DN信号とxDN信号のタイミングやスルーレートなどのマッチングをとることにより、出力電流Ioutのグリッチを低くすることができる。 As described above, the glitch of the output current Iout can be reduced by matching the timing and slew rate of the DN signal and the xDN signal.

なお、説明は省略するが、UP信号とxUP信号を生成するスイッチ制御回路も、図１３のスイッチ制御回路３５０と同様に構成される。 Although description is omitted, the switch control circuit for generating the UP signal and the xUP signal is configured similarly to the switch control circuit 350 in FIG.

図１４は、本発明を適用したチャージポンプの第２の実施の形態の構成例を示す図である。 FIG. 14 is a diagram showing a configuration example of a second embodiment of a charge pump to which the present invention is applied.

図１４のチャージポンプ４００では、図８のチャージポンプ２００の容量２４１乃至２４４の代わりに、容量接続トランジスタ４１１乃至４１４が設けられている。なお、容量接続トランジスタ４１１と４１２は、pMOSトランジスタのソースとドレインを接続することにより構成され、容量接続トランジスタ４１３と４１４は、nMOSトランジスタのソースとドレインを接続することにより構成される。 In the charge pump 400 of FIG. 14, capacitance connection transistors 411 to 414 are provided instead of the capacitors 241 to 244 of the charge pump 200 of FIG. The capacity connection transistors 411 and 412 are configured by connecting the source and drain of a pMOS transistor, and the capacity connection transistors 413 and 414 are configured by connecting the source and drain of an nMOS transistor.

容量接続トランジスタ４１１乃至４１４は、容量２４１乃至２４４と同様に、AC的に電荷の注入と放出が可能なものであり、チャージポンプ４００は、チャージポンプ２００と同様の動作を行い、同様の効果を得ることができる。 The capacitor connection transistors 411 to 414 can inject and discharge charges in an AC manner, like the capacitors 241 to 244, and the charge pump 400 performs the same operation as the charge pump 200 and has the same effect. Obtainable.

図１５は、本発明を適用したチャージポンプの第３の実施の形態の構成例を示す図である。 FIG. 15 is a diagram showing a configuration example of a third embodiment of a charge pump to which the present invention is applied.

図１５のチャージポンプ５００は、電源２０１および２０２、電流源トランジスタ２１１および２１２、スイッチトランジスタ２２１乃至２２４、カスコードトランジスタ２３１乃至２３４、端子２５１乃至２６３、容量接続トランジスタ４１１乃至４１４、スイッチトランジスタ５０１および５０２、カスコードトランジスタ５１１および５１２、容量接続トランジスタ５２１および５２２、並びに端子５３１乃至５３５により構成される。なお、図８や図１４と同一のものには同一の符号を付してあり、説明は繰り返しになるので省略する。 15 includes power supplies 201 and 202, current source transistors 211 and 212, switch transistors 221 to 224, cascode transistors 231 to 234, terminals 251 to 263, capacitive connection transistors 411 to 414, switch transistors 501 and 502, The cascode transistors 511 and 512, the capacitor connection transistors 521 and 522, and the terminals 531 to 535 are configured. 8 and 14 are denoted by the same reference numerals, and the description thereof will be omitted to avoid repetition.

図１５のチャージポンプ５００は、図１４のチャージポンプ４００に、図１５の矢印Ｎが表す電流の経路が追加されたものである。具体的には、電流源トランジスタ２１１のドレインに、新たにpMOSトランジスタであるスイッチトランジスタ５０１のソースが接続され、スイッチトランジスタ５０１のゲートには、xB信号が入力される端子５３１が接続される。スイッチトランジスタ５０１のドレインは、pMOSトランジスタにより構成される容量接続トランジスタ５２１のソースに接続し、容量接続トランジスタ５２１のゲートは、B信号が入力される端子５３２に接続する。 The charge pump 500 of FIG. 15 is obtained by adding a current path indicated by the arrow N of FIG. 15 to the charge pump 400 of FIG. Specifically, the source of the switch transistor 501 which is a pMOS transistor is newly connected to the drain of the current source transistor 211, and the terminal 531 to which the xB signal is input is connected to the gate of the switch transistor 501. The drain of the switch transistor 501 is connected to the source of a capacity connection transistor 521 configured by a pMOS transistor, and the gate of the capacity connection transistor 521 is connected to a terminal 532 to which a B signal is input.

容量接続トランジスタ５２１のドレインは、pMOSトランジスタであるカスコードトランジスタ５１１のソースに接続し、カスコードトランジスタ５１１のゲートは、端子２５４に接続する。カスコードトランジスタ５１１のソースドレインは、端子５３３と、nMOSトランジスタであるカスコードトランジスタ５１２のドレインに接続し、カスコードトランジスタ５１２のゲートは端子２５６に接続する。カスコードトランジスタ５１２のソースは、nMOSトランジスタにより構成される容量接続トランジスタ５２２のドレインに接続し、容量接続トランジスタ５２２のゲートは、xB信号が入力される端子５３４に接続する。 The drain of the capacitor connection transistor 521 is connected to the source of the cascode transistor 511 which is a pMOS transistor, and the gate of the cascode transistor 511 is connected to the terminal 254. The source / drain of the cascode transistor 511 is connected to the terminal 533 and the drain of the cascode transistor 512 which is an nMOS transistor, and the gate of the cascode transistor 512 is connected to the terminal 256. The source of the cascode transistor 512 is connected to the drain of a capacitance connection transistor 522 configured by an nMOS transistor, and the gate of the capacitance connection transistor 522 is connected to a terminal 534 to which an xB signal is input.

容量接続トランジスタ５２２のソースは、nMOSトランジスタであるスイッチトランジスタ５０２のドレインに接続し、ゲートは、B信号が入力される端子５３５に接続する。スイッチトランジスタ５０２のソースは、電流源トランジスタ２１２のドレインに接続する。 The source of the capacitor connection transistor 522 is connected to the drain of the switch transistor 502 which is an nMOS transistor, and the gate is connected to a terminal 535 to which a B signal is input. The source of the switch transistor 502 is connected to the drain of the current source transistor 212.

B信号がHレベル信号である場合、電源２０１からの電流Icpは、図１５の矢印Ｎが示す経路で、即ち電流源トランジスタ２１１、スイッチトランジスタ５０１、容量接続トランジスタ５２１、カスコードトランジスタ５１１、カスコードトランジスタ５１２、容量接続トランジスタ５２２、スイッチトランジスタ５０２、および電流源トランジスタ２１２を介して、アースに流れる。 When the B signal is an H level signal, the current Icp from the power supply 201 follows the path indicated by the arrow N in FIG. 15, that is, the current source transistor 211, the switch transistor 501, the capacitor connection transistor 521, the cascode transistor 511, and the cascode transistor 512. , To the ground through the capacitor connection transistor 522, the switch transistor 502, and the current source transistor 212.

なお、図１５のチャージポンプ５００では、端子２５２にxA信号が、端子２５３にA信号が、端子２５７にxD信号が、端子２５８にD信号が、それぞれ入力される。また、端子２６０にxC信号が、端子２６１にC信号が、端子２６２にxE信号が、端子２６３にE信号が、それぞれ入力される。 15, the xA signal is input to the terminal 252, the A signal is input to the terminal 253, the xD signal is input to the terminal 257, and the D signal is input to the terminal 258. Further, the xC signal is input to the terminal 260, the C signal is input to the terminal 261, the xE signal is input to the terminal 262, and the E signal is input to the terminal 263.

次に、図１６を参照して、A信号乃至E信号と、UP信号およびDN信号の関係について説明する。 Next, with reference to FIG. 16, the relationship between the A signal to the E signal, the UP signal, and the DN signal will be described.

図１６の表では、上から１行目の各欄に各信号の名前が記述され、上から２行目以降の各欄に各信号のレベルが記述されている。なお、図１６では、Hレベル信号を「1」で表し、Lレベル信号を「0」で表す。 In the table of FIG. 16, the name of each signal is described in each column in the first row from the top, and the level of each signal is described in each column in the second and subsequent rows from the top. In FIG. 16, the H level signal is represented by “1” and the L level signal is represented by “0”.

上から２行目に示すように、UP信号とDN信号がLレベル信号である場合、即ち、電流ゼロ動作を行う場合、B信号がHレベル信号となり、それ以外の信号がLレベル信号となる。従って、電源２０１からの電流Icpは、図１５の矢印Ｎが示す経路で流れる。このように、UP信号とDN信号がLレベル信号である場合、チャージポンプ５００を流れる電流は、１倍の電流Icpとなるため、チャージポンプ５００では、図３の矢印ＡとＤが示す経路で2倍の電流Icpが流れるチャージポンプ５０や図８の矢印ＢとＤが示す経路で2倍の電流Icpが流れるチャージポンプ２００に比べて、消費電流を削減することができる。 As shown in the second row from the top, when the UP signal and the DN signal are L level signals, that is, when the current zero operation is performed, the B signal becomes the H level signal and the other signals become the L level signal. . Therefore, the current Icp from the power source 201 flows along the path indicated by the arrow N in FIG. In this way, when the UP signal and the DN signal are L level signals, the current flowing through the charge pump 500 becomes a current Icp that is 1 time, and therefore, in the charge pump 500, the path indicated by arrows A and D in FIG. Current consumption can be reduced compared to the charge pump 50 in which the double current Icp flows and the charge pump 200 in which the double current Icp flows in the path indicated by arrows B and D in FIG.

また、上から３行目に示すように、UP信号がLレベル信号であり、DN信号がHレベル信号である場合、即ち引き込み動作を行う場合、C信号とD信号がHレベル信号となり、それ以外の信号がLレベル信号となる。従って、電源２０１からの電流Icpが、図１５の矢印Ｂが表す経路で流れ、端子２５５から出力電流Ioutとして引き込まれた電流Icpが、図１５の矢印Ｅが表す経路で流れる。 As shown in the third row from the top, when the UP signal is an L level signal and the DN signal is an H level signal, that is, when performing a pull-in operation, the C signal and the D signal become an H level signal. Signals other than are L level signals. Therefore, the current Icp from the power supply 201 flows along the path indicated by the arrow B in FIG. 15, and the current Icp drawn as the output current Iout from the terminal 255 flows along the path indicated by the arrow E in FIG.

さらに、上から４行目に示すように、UP信号がHレベル信号であり、DN信号がLレベル信号である場合、即ち流し込み動作を行う場合、A信号とE信号がHレベル信号となり、それ以外の信号がLレベル信号となる。従って、電源２０１からの電流Icpが、図１５の矢印Ｃが表す経路で、出力電流Ioutとして端子２５５に流し込まれ、電源２０２からの電流Icpが、図１５の矢印Ｄが表す経路で流れる。 Furthermore, as shown in the fourth row from the top, when the UP signal is an H level signal and the DN signal is an L level signal, that is, when performing a pouring operation, the A signal and the E signal become H level signals. Signals other than are L level signals. Therefore, the current Icp from the power source 201 flows into the terminal 255 as the output current Iout along the path indicated by the arrow C in FIG. 15, and the current Icp from the power source 202 flows along the path indicated by the arrow D in FIG.

また、上から５行目に示すように、UP信号とDN信号がHレベル信号である場合、即ち電流ゼロ動作を行う場合、A信号とD信号がHレベル信号となり、それ以外の信号がLレベル信号となる。従って、電源２０１からの電流Icpが、図１５の矢印Ｃが表す経路で、出力電流Ioutとして端子２５５に流し込まれるとともに、端子２５５から出力電流Ioutとして引き込まれる電流Icpが、図１５の矢印Ｅが表す経路で流れる。即ち、端子２５５から出力電流Ioutは流れない。 As shown in the fifth row from the top, when the UP signal and the DN signal are H level signals, that is, when the current zero operation is performed, the A signal and the D signal become H level signals, and the other signals are L level. This is a level signal. Accordingly, the current Icp from the power source 201 flows into the terminal 255 as the output current Iout along the path indicated by the arrow C in FIG. 15, and the current Icp drawn from the terminal 255 as the output current Iout changes to the arrow E in FIG. It flows in the path that represents. That is, the output current Iout does not flow from the terminal 255.

次に、図１７は、A信号乃至E信号とxA信号乃至xE信号を生成するスイッチング制御回路の構成例を示している。 Next, FIG. 17 shows a configuration example of a switching control circuit that generates A signal to E signal and xA signal to xE signal.

図１７のスイッチング制御回路６００は、NOTゲート６０１，６０２，６０７、および６０８、NORゲート６０３，６０５、および６０９、並びにNANDゲート６０４，６０６、および６１０により構成され、入力されるUP信号およびDN信号、並びに、その反転信号である、xUP信号およびxDN信号から、図１６に示した関係のA信号乃至E信号と、その反転信号であるxA信号乃至xE信号を生成する。 17 includes NOT gates 601, 602, 607, and 608, NOR gates 603, 605, and 609, and NAND gates 604, 606, and 610, and an input UP signal and DN signal. , And the inverted signals xUP signal and xDN signal, the signals A to E having the relationship shown in FIG. 16 and the inverted signals xA to xE are generated.

NOTゲート６０１の入力端子には、xUP信号が入力され、NOTゲート６０１は、そのxUP信号を反転し、その結果得られるUP信号をA信号として、出力端子から出力する。NOTゲート６０２の入力端子には、UP信号が入力され、NOTゲート６０２は、そのUP信号を反転し、その結果得られるxUP信号をxA信号として、出力端子から出力する。従って、NOTゲート６０２の出力端子から出力されるxA信号は、NOTゲート６０１の出力端子から出力されるA信号を反転した信号となる。 The xUP signal is input to the input terminal of the NOT gate 601. The NOT gate 601 inverts the xUP signal and outputs the resulting UP signal as an A signal from the output terminal. The UP signal is input to the input terminal of the NOT gate 602. The NOT gate 602 inverts the UP signal and outputs the resulting xUP signal as an xA signal from the output terminal. Therefore, the xA signal output from the output terminal of the NOT gate 602 is a signal obtained by inverting the A signal output from the output terminal of the NOT gate 601.

NORゲート６０３の２つの入力端子には、UP信号とDN信号が入力され、NORゲート６０３は、UP信号とDN信号の論理和の反転信号をB信号として、出力端子から出力する。NANDゲート６０４の２つの入力端子には、UP信号を反転したxUP信号と、DN信号を反転したxDN信号の論理積の反転信号をxB信号として、出力端子から出力する。従って、NANDゲート６０４の出力端子から出力されるxB信号は、NORゲート６０３の出力端子から出力されるB信号を反転した信号となる。 The UP signal and the DN signal are input to the two input terminals of the NOR gate 603, and the NOR gate 603 outputs an inverted signal of the logical sum of the UP signal and the DN signal as a B signal from the output terminal. The two input terminals of the NAND gate 604 output the inverted signal of the logical product of the xUP signal obtained by inverting the UP signal and the xDN signal obtained by inverting the DN signal as the xB signal from the output terminal. Therefore, the xB signal output from the output terminal of the NAND gate 604 is a signal obtained by inverting the B signal output from the output terminal of the NOR gate 603.

NORゲート６０５の２つの入力端子には、UP信号とxDN信号が入力され、NORゲート６０５は、UP信号とxDN信号の論理和の反転信号をC信号として、出力端子から出力する。NANDゲート６０６の２つの入力端子には、UP信号を反転したxUP信号と、xDN信号を反転したDN信号の論理積の反転信号をxC信号として、出力端子から出力する。従って、NANDゲート６０６の出力端子から出力されるxC信号は、NORゲート６０５の出力端子から出力されるC信号を反転した信号となる。 The UP signal and the xDN signal are input to the two input terminals of the NOR gate 605, and the NOR gate 605 outputs the inverted signal of the logical sum of the UP signal and the xDN signal as a C signal from the output terminal. The two input terminals of the NAND gate 606 output the inverted signal of the logical product of the xUP signal obtained by inverting the UP signal and the DN signal obtained by inverting the xDN signal as the xC signal from the output terminal. Therefore, the xC signal output from the output terminal of the NAND gate 606 is a signal obtained by inverting the C signal output from the output terminal of the NOR gate 605.

NOTゲート６０７の入力端子には、xDN信号が入力され、NOTゲート６０７は、そのxDN信号を反転して得られるDN信号をD信号として、出力端子から出力する。NOTゲート６０８の入力端子には、DN信号が入力され、NOTゲート６０８は、そのDN信号を反転して得られるxDN信号をxD信号として、出力端子から出力する。従って、NOTゲート６０８の出力端子から出力されるxD信号は、NOTゲート６０７の出力端子から出力されるD信号を反転した信号となる。 The xDN signal is input to the input terminal of the NOT gate 607, and the NOT gate 607 outputs a DN signal obtained by inverting the xDN signal as a D signal from the output terminal. A DN signal is input to the input terminal of the NOT gate 608, and the NOT gate 608 outputs an xDN signal obtained by inverting the DN signal as an xD signal from the output terminal. Therefore, the xD signal output from the output terminal of the NOT gate 608 is a signal obtained by inverting the D signal output from the output terminal of the NOT gate 607.

NORゲート６０９の２つの入力端子には、xUP信号とDN信号が入力され、NORゲート６０９は、xUP信号とDN信号の論理和の反転信号をE信号として、出力端子から出力する。NANDゲート６１０の２つの入力端子には、xUP信号を反転したUP信号と、DN信号を反転したxDN信号の論理積の反転信号をxE信号として、出力端子から出力する。従って、NANDゲート６１０の出力端子から出力されるxE信号は、NORゲート６０９の出力端子から出力されるE信号を反転した信号となる。 The xUP signal and the DN signal are input to the two input terminals of the NOR gate 609, and the NOR gate 609 outputs an inverted signal of the logical sum of the xUP signal and the DN signal as an E signal from the output terminal. The two input terminals of the NAND gate 610 output from the output terminal an inverted signal of the logical product of the UP signal obtained by inverting the xUP signal and the xDN signal obtained by inverting the DN signal as the xE signal. Therefore, the xE signal output from the output terminal of the NAND gate 610 is a signal obtained by inverting the E signal output from the output terminal of the NOR gate 609.

なお、上述したチャージポンプ２００，４００，または５００は、D/Aコンバータの電流源として用いることもできる。 Note that the charge pump 200, 400, or 500 described above can also be used as a current source of a D / A converter.

図１８は、複数のチャージポンプ２００を電流源として用いたD/Aコンバータの電流源の構成例を示している。 FIG. 18 shows a configuration example of a current source of a D / A converter using a plurality of charge pumps 200 as current sources.

図１８の電流源６１５は、D/Aコンバータに入力されるデータのビット数であるn個のチャージポンプ２００を並列に接続することにより構成される。 The current source 615 in FIG. 18 is configured by connecting n charge pumps 200, which are the number of bits of data input to the D / A converter, in parallel.

具体的には、電流源６１５は、チャージポンプ６２０−１乃至６２０−ｎ、端子６２１−１乃至６２１−ｎ、端子６２２−１乃至６２２−ｎ、端子６２３−１乃至６２３−ｎ、端子６２４−１乃至６２４−ｎ、および端子６３１乃至６３５により構成される。 Specifically, the current source 615 includes charge pumps 620-1 to 620-n, terminals 621-1 to 621-n, terminals 622-1 to 622-n, terminals 623-1 to 623-n, and terminals 624-. 1 to 624-n and terminals 631 to 635.

チャージポンプ６２０−１乃至６２０−ｎは、それぞれ、チャージポンプ２００の端子２５１乃至２６３を除いた回路により構成される。チャージポンプ６２０−１乃至６２０−ｎには、それぞれ、D/Aコンバータに入力されるデータの各ビットが割り当てられており、チャージポンプ６２０−１乃至６２０−ｎの出力電流は、それぞれ、チャージポンプ６２０−１の出力電流の1倍、2倍、4倍、・・・N（=2^n-1）倍となっている。 The charge pumps 620-1 to 620-n are configured by circuits excluding the terminals 251 to 263 of the charge pump 200, respectively. Each bit of data input to the D / A converter is assigned to each of the charge pumps 620-1 to 620-n, and output currents of the charge pumps 620-1 to 620-n are respectively charge pumps. 1 times the output current of 620-1, 2x, ^{4x, ··· n (= 2 n-} 1) has a fold.

なお、以下では、チャージポンプ６２０−１乃至６２０−ｎのそれぞれを特に区別する必要がない場合、それらをまとめてチャージポンプ６２０という。 Hereinafter, when there is no need to particularly distinguish each of the charge pumps 620-1 to 620-n, they are collectively referred to as a charge pump 620.

また、端子６２１−１乃至６２１−ｎは、各チャージポンプ６２０の端子２５３および２６０を共通化したものであり、端子６２２−１乃至６２２−ｎは、各チャージポンプ６２０の端子２５２および２６１を共通化したものである。端子６２３−１乃至６２３−ｎは、各チャージポンプ６２０の端子２５８および２６２を共通化したものであり、端子６２４−１乃至６２４−ｎは、各チャージポンプ６２０の端子２５７および２６３を共通化したものである。 Terminals 621-1 to 621-n are terminals that share the terminals 253 and 260 of the charge pumps 620. Terminals 622-1 to 622-n share the terminals 252 and 261 of the charge pumps 620. It has become. Terminals 623-1 to 623-n are terminals that share terminals 258 and 262 of each charge pump 620, and terminals 624-1 to 624-n are terminals that share terminals 257 and 263 of each charge pump 620. Is.

なお、以下では、端末６２１−１乃至６２１−ｎのそれぞれを特に区別する必要がない場合、それらをまとめて端末６２１という。また、同様に、端末６２２−１乃至６２２−ｎを端末６２２といい、端末６２３−１乃至６２３−ｎを端末６２３といい、端子６２４−１乃至６２４−ｎを端末６２４という。 Hereinafter, when it is not necessary to distinguish each of the terminals 621-1 to 621-n, they are collectively referred to as a terminal 621. Similarly, the terminals 622-1 to 622-n are referred to as terminals 622, the terminals 623-1 to 623-n are referred to as terminals 623, and the terminals 624-1 to 624-n are referred to as terminals 624.

電流源６１５には、D/Aコンバータの制御回路（図示せず）から、D/A変換の対象となるデータの各ビットの値に対応するUP1乃至UPn信号とDN1乃至DNn信号、それらを反転したxUP1乃至xUPn信号とxDN1乃至xDNn信号が入力される。 The current source 615 receives a UP1 to UPn signal and a DN1 to DNn signal corresponding to the value of each bit of data to be D / A converted from a D / A converter control circuit (not shown), and inverts them. The xUP1 to xUPn signals and the xDN1 to xDNn signals are input.

そして、チャージポンプ６２０の端末６２１には、UP1乃至UPn信号のうち、そのチャージポンプ６２０に割り当てられたビットに対応するものが供給され、端末６２２には、xUP1乃至xUPn信号のうち、そのチャージポンプ６２０に割り当てられたビットに対応するものが供給される。また、チャージポンプ６２０の端末６２３には、DN1乃至DNn信号のうち、そのチャージポンプ６２０に割り当てられたビットに対応するものが供給され、端末６２４には、xDN1乃至xDNn信号のうち、そのチャージポンプ６２０に割り当てられたビットに対応するものが供給される。 The terminal 621 of the charge pump 620 is supplied with a signal corresponding to the bit assigned to the charge pump 620 among the UP1 to UPn signals, and the terminal 622 includes the charge pump among the xUP1 to xUPn signals. The one corresponding to the bit assigned to 620 is provided. The terminal 623 of the charge pump 620 is supplied with the DN1 to DNn signal corresponding to the bit assigned to the charge pump 620, and the terminal 624 has the charge pump of the xDN1 to xDNn signals. The one corresponding to the bit assigned to 620 is provided.

端子６３１乃至６３４は、各チャージポンプ６２０の端子２５１，２５４，２５６，２５９をそれぞれ共通化したものであり、端子６３１乃至６３４には、D/Aコンバータのバイアス回路（図示せず）から、バイアス電圧Vbsp，Vbcasp,Vbcasn,Vbsnがそれぞれ入力される。 Terminals 631 to 634 are common terminals 251, 254, 256, and 259 of the charge pumps 620. The terminals 631 to 634 are biased from a bias circuit (not shown) of the D / A converter. Voltages Vbsp, Vbcasp, Vbcasn, and Vbsn are input.

端子６３５は、各チャージポンプ６２０の端子２５５を共通化したものである。従って、端子６３５の出力電流Ioutは、すべてのチャージポンプ６２０の出力電流を合わせたものとなる。ここで、上述したように、各ビットの値に対応するDN信号とUP信号により出力が制御される各チャージポンプ６２０の出力電流は、それぞれ異なっているので、その出力電流の合計である、端子６３５の出力電流Ioutは、D/A変換の対象となるデータに対応するアナログ信号となる。 The terminal 635 is a common terminal 255 of each charge pump 620. Therefore, the output current Iout of the terminal 635 is the sum of the output currents of all the charge pumps 620. Here, as described above, since the output currents of the charge pumps 620 whose outputs are controlled by the DN signal and the UP signal corresponding to the values of the respective bits are different from each other, the terminal is the sum of the output currents. The output current Iout of 635 is an analog signal corresponding to data to be D / A converted.

なお、以上では、引き込み動作と流し込み動作の両方を行うチャージポンプ２００，４００、および５００について説明したが、チャージポンプ２００や４００のうちの引き込み動作を行う回路、または、流し込み動作を行う回路のいずれか一方の回路だけでも使用可能である。 In the above description, the charge pumps 200, 400, and 500 that perform both the pull-in operation and the flow-in operation have been described. However, either the circuit that performs the pull-in operation or the circuit that performs the flow-in operation of the charge pump 200 or 400. Only one of the circuits can be used.

例えば、図８に示したチャージポンプ２００の流し込み動作を行う回路だけが使用される場合について、以下に説明する。 For example, a case where only a circuit that performs the pouring operation of the charge pump 200 shown in FIG. 8 is used will be described below.

図１９は、チャージポンプ２００の流し込み動作を行う回路が使用されたデジタルPLLの構成例を示している。なお、このデジタルPLLの構成については、例えば、Fahim, A.M.“A compact, low-power low-jitter digital PLL，”Solid-State Circuits Conference, 2003. ESSCIRC '03. Proceedings of the 29th European 16-18 Sept. 2003 Page(s):101 104に記載されている。 FIG. 19 shows a configuration example of a digital PLL in which a circuit that performs the pouring operation of the charge pump 200 is used. For the configuration of this digital PLL, see, for example, Fahim, AM “A compact, low-power low-jitter digital PLL,” Solid-State Circuits Conference, 2003. ESSCIRC '03. Proceedings of the 29th European 16-18 Sept. 2003 Page (s): 101 104.

図１９のデジタルPLL７００は、位相比較部７０１、ループフィルタ部７０２、IDAC７０３、ICO（電流制御発振器）７０４、および分周器７０５により構成される。 A digital PLL 700 in FIG. 19 includes a phase comparison unit 701, a loop filter unit 702, an IDAC 703, an ICO (current controlled oscillator) 704, and a frequency divider 705.

位相比較部７０１は、PFD部７１１、シフト部７１２、およびロジック７１３により構成される。PFD部７１１は、1ビットのコンパレータとロジック（いずれも図示せず）で構成される。PFD部７１１は、所定の周波数のクロック信号であるFin信号と、分周器７０５から入力されるpllout信号をN分周した信号の、周波数および位相の比較を、IDAC７０３のMSB（Most Significant Bit）からLSB（Least Significant Bit）までの各ビットに対して二分探索的に繰り返し行う。例えば、IDAC７０３のビット数がnである場合、PFD部７１１は、そのビット数であるn回分、周波数および位相の比較を行う。 The phase comparison unit 701 includes a PFD unit 711, a shift unit 712, and a logic 713. The PFD unit 711 includes a 1-bit comparator and logic (both not shown). The PFD unit 711 compares the frequency and phase of the Fin signal, which is a clock signal having a predetermined frequency, and the signal obtained by dividing the pllout signal input from the frequency divider 705 by N. The MSB (Most Significant Bit) of the IDAC 703 To LSB (Least Significant Bit). For example, when the number of bits of the IDAC 703 is n, the PFD unit 711 compares the frequency and phase for n times that is the number of bits.

そして、PFD部７１１は、各ビットの位相周波数誤差の大小を表す符号であるINC信号またはDEC信号を、位相周波数誤差情報としてシフト部７１２に出力する。 Then, the PFD unit 711 outputs an INC signal or a DEC signal, which is a code representing the magnitude of the phase frequency error of each bit, to the shift unit 712 as phase frequency error information.

具体的には、PFD部７１１は、IDAC７０３の各ビットに対応する電流源セル(後述する)を動作させたときの位相周波数変動値の1/2を閾値として、位相周波数誤差の符号を判定し、INC信号またはDEC信号を、位相周波数誤差情報としてシフト部７１２に供給する。 Specifically, the PFD unit 711 determines the sign of the phase frequency error using as a threshold a half of the phase frequency fluctuation value when a current source cell (described later) corresponding to each bit of the IDAC 703 is operated. , INC signal or DEC signal is supplied to the shift unit 712 as phase frequency error information.

シフト部７１２は、ロジック７１３の制御により、PFD部７１１から供給される、IDAC７０３の各ビットに対応する位相周波数誤差情報を、MSBに対応するものからLSBに対応するものまで、二分探索的にシフトさせる。 Under the control of the logic 713, the shift unit 712 shifts the phase frequency error information corresponding to each bit of the IDAC 703 supplied from the PFD unit 711 from the one corresponding to the MSB to the one corresponding to the LSB in a binary search. Let

ロジック７１３は、シフト部７１２が位相周波数誤差情報を二分探索的にシフトさせるように、シフト部７１２を制御する。 The logic 713 controls the shift unit 712 so that the shift unit 712 shifts the phase frequency error information in a binary search.

ループフィルタ部７０２は、加算器７２１、係数乗算部７２２、係数乗算部７２３、および加算部７２４から構成され、シフト部７１２から供給されるデジタル信号をフィルタ処理する。 The loop filter unit 702 includes an adder 721, a coefficient multiplier 722, a coefficient multiplier 723, and an adder 724, and filters the digital signal supplied from the shift unit 712.

加算器７２１は、シフト部７１２から供給されるデジタル信号と、前回出力したデジタル信号を用いて、シフト部７１２から供給されるデジタル信号を加算する。そして、加算器７２１は、加算後のデジタル信号を係数乗算部７２２に供給するとともに、入力としてフィードバックする。係数乗算部７２２は、加算器７２１から供給される加算後のデジタル信号に対して、予め記憶している所定の係数Ｋ₁を乗算し、その結果得られるデジタル信号を加算部７２４に供給する。即ち、加算器７２１と係数乗算部７２２を通る経路は、一般的なループフィルタの容量に対応し、係数Ｋ₁によってループ定数を調節することができる。 The adder 721 adds the digital signal supplied from the shift unit 712 using the digital signal supplied from the shift unit 712 and the digital signal output last time. The adder 721 supplies the digital signal after the addition to the coefficient multiplier 722 and feeds it back as an input. The coefficient multiplier 722 multiplies the added digital signal supplied from the adder 721 by a predetermined coefficient K ₁ stored in advance, and supplies the resulting digital signal to the adder 724. That is, the path passing through the adder 721 and the coefficient multiplier 722 corresponds to the capacity of a general loop filter, and the loop constant can be adjusted by the coefficient K ₁ .

係数乗算部７２３は、シフト部７１２から供給されるデジタル信号に対して、予め記憶している所定の係数Ｋ₂を乗算し、その結果得られるデジタル信号を加算部７２４に供給する。加算部７２４は、係数乗算部７２２および７２３から供給されるデジタル信号を加算し、その結果得られるデジタル信号をIDAC７０３に供給する。即ち、係数乗算部７２３を通る経路は、一般的なPLLのループフィルタの抵抗に対応し、係数Ｋ₂によってループ定数を調節することができる。 The coefficient multiplier 723 multiplies the digital signal supplied from the shift unit 712 by a predetermined coefficient K ₂ stored in advance, and supplies the resulting digital signal to the adder 724. The adder 724 adds the digital signals supplied from the coefficient multipliers 722 and 723 and supplies the resulting digital signal to the IDAC 703. That is, the path passing through the coefficient multiplier 723 corresponds to the resistance of a general PLL loop filter, and the loop constant can be adjusted by the coefficient K ₂ .

IDAC７０３は、図８のチャージポンプ２００の流し込み動作を行う回路からなる電流源セル(後述する)により構成される。IDAC７０３は、ループフィルタ部７０２の加算部７２４から出力されるデジタル信号をアナログ電流に変換し、ICO７０４に出力する。 The IDAC 703 is configured by a current source cell (described later) composed of a circuit that performs the pouring operation of the charge pump 200 of FIG. The IDAC 703 converts the digital signal output from the adder 724 of the loop filter unit 702 into an analog current and outputs the analog current to the ICO 704.

このように、図１９のデジタルPLL７００では、IDAC７０３が、図８のチャージポンプ２００の流し込み動作を行う回路からなる電流源セルにより構成されるので、ICO７０４に出力するアナログ電流を低グリッチにすることができる。 As described above, in the digital PLL 700 of FIG. 19, the IDAC 703 is configured by the current source cell including the circuit that performs the flow-in operation of the charge pump 200 of FIG. 8, so that the analog current output to the ICO 704 can be made a low glitch. it can.

ところで、ICO７０４に出力されるアナログ電流がグリッチを持つということは、ICO７０４から出力されるpllout信号の周波数が瞬間的に変化することを意味し、グリッチにより、pllout信号のジッタの増加、さらにはロックが外れてしまうという問題が発生する。従って、図１９のデジタルPLL７００では、ICO７０４に出力されるアナログ電流を低グリッチにすることにより、この問題の発生を抑制することができる。 By the way, the fact that the analog current output to the ICO 704 has a glitch means that the frequency of the pllout signal output from the ICO 704 changes instantaneously, and the glitch causes an increase in jitter of the pllout signal and further locks. The problem that will come off. Accordingly, in the digital PLL 700 of FIG. 19, the occurrence of this problem can be suppressed by making the analog current output to the ICO 704 low glitch.

ICO７０４は、IDAC７０３から供給されるアナログ電流に応じた発振周波数のクロック信号であるpllout信号を外部に出力するとともに、分周器７０５に出力する。分周器７０５は、ICO７０４から供給されるpllout信号をN分周し、N分周後のpllout信号を位相比較部７０１のPFD部７１１にフィードバックする。以上にようにして、ループが構成され、デジタルPLL７００は、pllout信号をFin信号に同期した信号にする。 The ICO 704 outputs a pllout signal, which is a clock signal having an oscillation frequency corresponding to the analog current supplied from the IDAC 703, to the outside and also outputs it to the frequency divider 705. The frequency divider 705 divides the pllout signal supplied from the ICO 704 by N and feeds back the pllout signal after N division to the PFD unit 711 of the phase comparison unit 701. As described above, the loop is configured, and the digital PLL 700 converts the pllout signal into a signal synchronized with the Fin signal.

図２０は、図１９のIDAC７０３の詳細構成例を示している。 FIG. 20 shows a detailed configuration example of the IDAC 703 in FIG.

図２０のIDAC７０３は、上位ビット処理部８０１と、下位ビット処理部８０２により構成される。なお、図２０では、ループフィルタ部７０２の加算部７２４（図１９）から出力されるデジタル信号のビット数が10ビットであるものとする。 The IDAC 703 in FIG. 20 includes an upper bit processing unit 801 and a lower bit processing unit 802. In FIG. 20, it is assumed that the number of bits of the digital signal output from the adding unit 724 (FIG. 19) of the loop filter unit 702 is 10 bits.

上位ビット処理部８０１には、加算部７２４から出力される10ビットのデジタル信号のうちの、上位6ビットのデジタル信号が入力される。上位ビット処理部８０１は、各ビットが割り当てられた６個の電流源セル８１１−１乃至８１１−６が並列に接続されることにより構成される。６個の電流源セル８１１−１乃至８１１−６は、それぞれ、図８のチャージポンプ２００の流し込み動作を行う回路からなり、割り当てられたビットのデジタル信号に応じて、出力電流を出力する。 Of the 10-bit digital signal output from the adder 724, the upper 6-bit digital signal is input to the upper bit processing unit 801. The upper bit processing unit 801 is configured by connecting six current source cells 811-1 to 811-6 to which each bit is assigned in parallel. Each of the six current source cells 811-1 to 811-6 includes a circuit that performs a flow-in operation of the charge pump 200 of FIG. 8, and outputs an output current according to a digital signal of an assigned bit.

下位ビット処理部８０２には、加算部７２４から出力される10ビットのデジタル信号のうちの、下位4ビットのデジタル信号が入力される。下位ビット処理部８０２は、各ビットが割り当てられた４個の電流源セル８２１−１乃至８２１−４が並列に接続されることにより構成される。４個の電流源セル８２１−１乃至８２１−４は、それぞれ、図８のチャージポンプ２００の流し込み動作を行う回路からなり、割り当てられたビットのデジタル信号に応じて、出力電流を出力する。 Of the 10-bit digital signal output from the adder 724, the lower-order bit processing unit 802 receives the lower-order 4-bit digital signal. The lower bit processing unit 802 is configured by connecting four current source cells 821-1 to 821-4, to which each bit is assigned, in parallel. Each of the four current source cells 821-1 to 821-4 includes a circuit that performs the pouring operation of the charge pump 200 of FIG. 8, and outputs an output current in accordance with the digital signal of the assigned bit.

上位ビット処理部８０１の６個の電流源セル８１１−１乃至８１１−６のそれぞれから出力される出力電流と、下位ビット処理部８０２の４個の電流源セル８２１−１乃至８２１−４のそれぞれから出力される出力電流は合わせられ、ICO７０４（図１９）に出力される。 The output current output from each of the six current source cells 811-1 to 811-6 of the upper bit processing unit 801 and each of the four current source cells 821-1 to 821-4 of the lower bit processing unit 802 Are combined and output to the ICO 704 (FIG. 19).

図２１は、図２０の電流源セル８１１−１の詳細構成例を示している。 FIG. 21 shows a detailed configuration example of the current source cell 811-1 in FIG.

なお、図８と同一のものには同一の符号を付してある。 In addition, the same code | symbol is attached | subjected to the same thing as FIG.

図２１に示すように、電流源セル８１１−１は、図８のチャージポンプ２００のうちの、流し込み動作を行う、電源２０１、電流源トランジスタ２１１、スイッチングトランジスタ２２１および２２３、カスコードトランジスタ２３１および２３３、容量２４１および２４３、並びに、端子２５１乃至２５５、２６０、および２６１により構成される回路である。 As shown in FIG. 21, the current source cell 811-1 includes a power supply 201, a current source transistor 211, switching transistors 221 and 223, cascode transistors 231 and 233, which perform the pouring operation of the charge pump 200 of FIG. The circuit includes capacitors 241 and 243 and terminals 251 to 255, 260, and 261.

なお、図示は省略するが、図２０の他の電流源セル８１１−２乃至８１１−６および８２１−１乃至８２１−４も、電流源セル８１１−１と同様に構成される。 Although not shown, the other current source cells 811-2 to 811-6 and 821-1 to 821-4 in FIG. 20 are configured in the same manner as the current source cell 811-1.

また、図１９では、IDAC７０３を構成する各電流源セルが、図８のチャージポンプ２００の流し込み動作を行う回路により構成されたが、引き込み動作を行う回路により構成されるようにしてもよい。この場合、流し込み動作を行う回路を用いる場合とは、ICO７０４において発振周波数を変化させるためのアナログ電流の向きを変更させる必要がある。従って、引き込み動作を行う回路を用いる場合、例えば、ICO７０４を構成するトランジスタが、pMOSトランジスタまたはnMOSトランジスタのうちのいずれか一方から他方に変更される。 In FIG. 19, each current source cell configuring the IDAC 703 is configured by a circuit that performs the inflow operation of the charge pump 200 in FIG. 8, but may be configured by a circuit that performs the entrainment operation. In this case, it is necessary to change the direction of the analog current for changing the oscillation frequency in the ICO 704 as compared with the case of using the circuit that performs the pouring operation. Therefore, when using a circuit that performs the pull-in operation, for example, the transistor that forms the ICO 704 is changed from one of the pMOS transistor and the nMOS transistor to the other.

図２２は、図１９のIDAC７０３を構成する各電流源セルが図８のチャージポンプ２００の引き込み動作を行う回路により構成される場合の、１つの電流源セルの構成を示している。 FIG. 22 shows a configuration of one current source cell when each current source cell configuring the IDAC 703 of FIG. 19 is configured by a circuit that performs the pull-in operation of the charge pump 200 of FIG.

図２２に示すように、電流源セル８５０は、図８のチャージポンプ２００のうちの、引き込み動作を行う、電源２０２、電流源トランジスタ２１２、スイッチングトランジスタ２２２および２２４、カスコードトランジスタ２３２および２３４、容量２４２および２４４、並びに、端子２５５乃至２５９、２６２、および２６３により構成される回路である。 As shown in FIG. 22, the current source cell 850 includes a power source 202, a current source transistor 212, switching transistors 222 and 224, cascode transistors 232 and 234, a capacitor 242 that perform a pull-in operation of the charge pump 200 of FIG. 8. And 244, and terminals 255 to 259, 262, and 263.

なお、上述した説明では、IDAC７０３を構成する各電流源セルは、図８のチャージポンプ２００のうちの、流し込み動作を行う回路または引き込み動作を行う回路のいずれか一方により構成されたが、勿論、図１４のチャージポンプ４００のうちの、流し込み動作を行う回路または引き込み動作を行う回路のいずれか一方により構成されるようにしてもよい。 In the above description, each current source cell constituting the IDAC 703 is configured by one of the circuit that performs the flow-in operation or the circuit that performs the pull-in operation of the charge pump 200 of FIG. The charge pump 400 of FIG. 14 may be configured by either a circuit that performs a flow-in operation or a circuit that performs a pull-in operation.

さらに、上述した説明では、チャージポンプ２００，４００、および５００のカスコードトランジスタ２３３のドレインは接地され、カスコードトランジスタ２３４のドレインは電源２０２に接続されるようにしたが、カスコードトランジスタ２３３と２３４のドレインは、端子２５５の電位と同一の電位に接続されるようにすることもできる。この場合、端子２５５と、電流源トランジスタ２１１および２１２のドレインの電位を確実に同一にすることができるので、チャージシェアによる出力電流のエラー成分を、より確実に改善することができる。 Further, in the above description, the drains of the cascode transistors 233 of the charge pumps 200, 400, and 500 are grounded, and the drain of the cascode transistor 234 is connected to the power source 202. However, the drains of the cascode transistors 233 and 234 are The terminal 255 can be connected to the same potential. In this case, since the potential of the terminal 255 and the drains of the current source transistors 211 and 212 can be made the same, the error component of the output current due to charge sharing can be improved more reliably.

また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiments of the present invention are not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.

従来のチャージポンプを用いたPLL回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the PLL circuit using the conventional charge pump. 従来のPLLクロック再生回路の構成の一例を示す図である。It is a figure which shows an example of a structure of the conventional PLL clock reproduction circuit. 従来のチャージポンプの構成の一例を示す図である。It is a figure which shows an example of a structure of the conventional charge pump. 従来のブートストラップ方式のチャージポンプの構成の一例を示す図である。It is a figure which shows an example of a structure of the conventional bootstrap type charge pump. 従来のチャージポンプのデメリットを説明する図である。It is a figure explaining the demerit of the conventional charge pump. 従来のチャージポンプのデメリットを説明する他の図である。It is another figure explaining the demerit of the conventional charge pump. 電圧Vxと出力電流Ioutを示すグラフである。3 is a graph showing a voltage Vx and an output current Iout. 本発明を適用したチャージポンプの第１の実施の形態の構成例を示す図である。It is a figure which shows the structural example of 1st Embodiment of the charge pump to which this invention is applied. フィードスルーについて説明する図である。It is a figure explaining feedthrough. フィードスルーについて説明する他の図である。It is another figure explaining feedthrough. 理論的な電圧Vxと出力電流Ioutを示すグラフである。It is a graph which shows theoretical voltage Vx and output current Iout. 実際の回路シミュレーションにより得られた電圧Vx、電圧Vy、および出力電流Ioutを示すグラフである。It is a graph which shows voltage Vx, voltage Vy, and output current Iout obtained by actual circuit simulation. DN信号とxDN信号を生成するスイッチ制御回路の構成例を示す図である。It is a figure which shows the structural example of the switch control circuit which produces | generates a DN signal and a xDN signal. 本発明を適用したチャージポンプの第２の実施の形態の構成例を示す図である。It is a figure which shows the structural example of 2nd Embodiment of the charge pump to which this invention is applied. 本発明を適用したチャージポンプの第３の実施の形態の構成例を示す図である。It is a figure which shows the structural example of 3rd Embodiment of the charge pump to which this invention is applied. A信号乃至E信号と、UP信号およびDN信号の関係について説明する図である。It is a figure explaining the relationship of A signal thru | or E signal, UP signal, and DN signal. A信号乃至E信号とxA信号乃至xE信号を生成するスイッチング制御回路の構成例を示す図である。It is a figure which shows the structural example of the switching control circuit which produces | generates A signal thru | or E signal, and xA signal thru | or xE signal. D/Aコンバータの電流源の構成例を示す図である。It is a figure which shows the structural example of the current source of a D / A converter. デジタルPLLの構成例を示す図である。It is a figure which shows the structural example of a digital PLL. 図１９のIDACの詳細構成例を示す図である。FIG. 20 is a diagram illustrating a detailed configuration example of the IDAC in FIG. 19. 図２０の電流源セルの詳細構成例を示す図である。It is a figure which shows the detailed structural example of the current source cell of FIG. 引き込み動作を行う回路により構成される電流源セルの構成例を示す図である。It is a figure which shows the structural example of the current source cell comprised by the circuit which performs drawing operation.

符号の説明Explanation of symbols

２００チャージポンプ，２１１，２１２電流源トランジスタ，２２１，２２２スイッチトランジスタ，２３１，２３２カスコードトランジスタ，２４１，２４２容量，２５５端子，６１５電流源，６２０−１乃至６２０−ｎチャージポンプ，６３５端子，８１１−１乃至８１１−６，８２１−１乃至８２１−４，８５０電流源セル 200 charge pump, 211, 212 current source transistor, 221, 222 switch transistor, 231, 232 cascode transistor, 241, 242 capacitance, 255 terminal, 615 current source, 620-1 to 620-n charge pump, 635 terminal, 811- 1 to 811-6, 821-1 to 821-4, 850 Current source cell

Claims

出力端子に流し込む電流を決定する流し込み側電流源トランジスタと、
前記流し込み側電流源トランジスタと前記出力端子の間に接続され、流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタと、
前記第１の流し込み側スイッチトランジスタと前記出力端子との間に接続される第１の流し込み側カスコードトランジスタと、
前記第１の流し込み側カスコードトランジスタと、前記第１の流し込み側スイッチトランジスタとの間に接続され、前記流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の流し込み側電荷注入放出手段と、
前記流し込み側電流源トランジスタと所定の電位の間に接続され、前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路と
を備え、
前記流し込み側電流供給経路は、
前記流し込み側制御信号の反転信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタ
を備える
電流制御回路。 A flow-in current source transistor that determines a current flow into the output terminal;
A first flow-side switch transistor connected between the flow-side current source transistor and the output terminal and configured to flow a current to the flow-side current source transistor in response to a flow-side control signal;
A first pour-side cascode transistor connected between the first pour-side switch transistor and the output terminal;
A first infusion that is connected between the first inflow side cascode transistor and the first inflow side switch transistor and injects or discharges charge in an alternating manner according to an inverted signal of the inflow side control signal. Side charge injection and release means;
When the first flow-side switch transistor is connected between the flow-side current source transistor and a predetermined potential and the first flow-side switch transistor does not flow current to the flow-side current source transistor, current is supplied to the flow-side current source transistor. A flow-side current supply path, and
The flow-in current supply path is
A current control circuit comprising: a second flow-side switch transistor that flows current to the flow-side current source transistor in response to an inverted signal of the flow-side control signal.

前記流し込み側電流供給経路は、
前記第２の流し込み側スイッチトランジスタと前記所定の電位との間に接続される第２の流し込み側カスコードトランジスタと、
前記第２の流し込み側カスコードトランジスタと、前記第２の流し込み側スイッチトランジスタとの間に接続され、前記流し込み側制御信号に応じて、交流的に電荷を注入または放出する第２の流し込み側電荷注入放出手段と
をさらに備える
請求項１に記載の電流制御回路。 The flow-in current supply path is
A second pour side cascode transistor connected between the second pour side switch transistor and the predetermined potential;
A second injection-side charge injection connected between the second injection-side cascode transistor and the second injection-side switch transistor and injects or discharges charge in an alternating manner according to the injection-side control signal. The current control circuit according to claim 1, further comprising: discharge means.

出力端子から引き込む電流を決定する引き込み側電流源トランジスタと、
前記引き込み側電流源トランジスタと前記出力端子の間に接続され、引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタと、
前記第１の引き込み側スイッチトランジスタと前記出力端子との間に接続される第１の引き込み側カスコードトランジスタと、
前記第１の引き込み側カスコードトランジスタと、前記第１の引き込み側スイッチトランジスタとの間に接続され、前記引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の引き込み側電荷注入放出手段と、
前記引き込み側電流源トランジスタと所定の電位の間に接続され、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路と
を備え、
前記引き込み側電流供給経路は、
前記引き込み側制御信号の反転信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタ
を備える
電流制御回路。 A pull-in current source transistor that determines the current drawn from the output terminal;
A first pull-side switch transistor connected between the pull-side current source transistor and the output terminal, and causing a current to flow through the pull-side current source transistor in response to a pull-in control signal;
A first lead-side cascode transistor connected between the first lead-side switch transistor and the output terminal;
A first pull-in connected between the first pull-in cascode transistor and the first pull-in switch transistor and injects or discharges charge in an alternating manner according to an inverted signal of the pull-in control signal Side charge injection and release means;
When the first pull-in side switch transistor is connected between the pull-in side current source transistor and a predetermined potential and the first pull-in side switch transistor does not pass a current through the pull-in side current source transistor, a current is supplied to the pull-in side current source transistor. A pull-in side current supply path, and
The pull-in side current supply path is
A current control circuit comprising: a second pull-side switch transistor that causes a current to flow to the pull-side current source transistor in accordance with an inverted signal of the pull-side control signal.

前記引き込み側電流供給経路は、
前記第２の引き込み側スイッチトランジスタと前記所定の電位との間に接続される第２の引き込み側カスコードトランジスタと、
前記第２の引き込み側カスコードトランジスタと、前記第２の引き込み側スイッチトランジスタとの間に接続され、前記引き込み側制御信号に応じて、交流的に電荷を注入または放出する第２の引き込み側電荷注入放出手段と
をさらに備える
請求項３に記載の電流制御回路。 The pull-in side current supply path is
A second lead-side cascode transistor connected between the second lead-side switch transistor and the predetermined potential;
A second pull-in charge injection connected between the second pull-in cascode transistor and the second pull-in switch transistor and injects or discharges charge in an alternating manner according to the pull-in control signal. The current control circuit according to claim 3, further comprising: discharge means.

出力端子に流し込む電流を決定する流し込み側電流源トランジスタと、
前記流し込み側電流源トランジスタと前記出力端子との間に接続され、第１の流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタと、
前記第１の流し込み側スイッチトランジスタと前記出力端子との間に接続される第１の流し込み側カスコードトランジスタと、
前記第１の流し込み側カスコードトランジスタと、前記第１の流し込み側スイッチトランジスタとの間に接続され、前記第１の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の流し込み側電荷注入放出手段と、
前記流し込み側電流源トランジスタと第１の電位の間に接続され、前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路と、
前記出力端子から引き込む電流を決定する引き込み側電流源トランジスタと、
前記引き込み側電流源トランジスタと前記出力端子の間に接続され、第１の引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタと、
前記第１の引き込み側スイッチトランジスタと前記出力端子との間に接続される第１の引き込み側カスコードトランジスタと、
前記第１の引き込み側カスコードトランジスタと、前記第１の引き込み側スイッチトランジスタとの間に接続され、前記第１の引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の引き込み側電荷注入放出手段と、
前記引き込み側電流源トランジスタと第２の電位の間に接続され、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路と
を備え、
前記流し込み側電流供給経路は、
前記第２の流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタ
を備え、
前記引き込み側電流供給経路は、
前記第２の引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタ
を備える
電流制御回路。 A flow-in current source transistor that determines a current flow into the output terminal;
A first flow-side switch transistor connected between the flow-side current source transistor and the output terminal and configured to flow a current to the flow-side current source transistor in response to a first flow-side control signal;
A first pour-side cascode transistor connected between the first pour-side switch transistor and the output terminal;
A first cascode transistor that is connected to the first pouring side and the first pouring switch transistor that is connected to the first pouring side and that injects or discharges charge in an alternating manner in accordance with an inverted signal of the first pouring side control signal. 1 flow-inside charge injection / release means;
When the first flow-side switch transistor is connected between the flow-side current source transistor and the first potential and the first flow-side switch transistor does not flow current to the flow-side current source transistor, current is supplied to the flow-side current source transistor An inflow current supply path to be
A pull-in side current source transistor that determines a current drawn from the output terminal;
A first pull-side switch transistor connected between the pull-side current source transistor and the output terminal, and causing a current to flow through the pull-side current source transistor in response to a first pull-side control signal;
A first lead-side cascode transistor connected between the first lead-side switch transistor and the output terminal;
The first pull-in cascode transistor and the first pull-in switch transistor are connected between the first pull-in control signal and inject or discharge the charge in an alternating manner according to the inverted signal of the first pull-in control signal. 1 pull-in side charge injection / release means;
Connected between the pull-in current source transistor and a second potential, and when the first pull-in switch transistor does not pass current through the pull-in current source transistor, supplies current to the pull-in current source transistor And a pull-in current supply path
The flow-in current supply path is
A second flow-side switch transistor for flowing a current to the flow-side current source transistor in response to the second flow-side control signal;
The pull-in side current supply path is
A current control circuit comprising: a second pull-side switch transistor that causes a current to flow to the pull-side current source transistor in response to the second pull-side control signal.

前記流し込み側電流供給経路は、
前記第２の流し込み側スイッチトランジスタと前記第１の電位との間に接続される第２の流し込み側カスコードトランジスタと、
前記第２の流し込み側カスコードトランジスタと、前記第２の流し込み側スイッチトランジスタとの間に接続され、前記第２の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第２の流し込み側電荷注入放出手段と
を備え、
前記引き込み側電流供給経路は、
前記第２の引き込み側スイッチトランジスタと前記第２の電位との間に接続される第２の引き込み側カスコードトランジスタと、
前記第２の引き込み側カスコードトランジスタと、前記第２の引き込み側スイッチトランジスタとの間に接続され、前記第２の引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する第２の引き込み側電荷注入放出手段と
を備える
請求項５に記載の電流制御回路。 The flow-in current supply path is
A second pour-side cascode transistor connected between the second pour-side switch transistor and the first potential;
A second cascode transistor connected between the second flow-side cascode transistor and the second flow-side switch transistor, and injects or discharges charge in an alternating manner in accordance with an inverted signal of the second flow-side control signal. 2 flow-side charge injection / release means,
The pull-in side current supply path is
A second lead-side cascode transistor connected between the second lead-side switch transistor and the second potential;
The second pull-in cascode transistor and the second pull-in switch transistor are connected between the second pull-in cascode transistor and inject or discharge charges in an alternating manner according to an inverted signal of the second pull-in control signal. The current control circuit according to claim 5, further comprising: 2 pull-in side charge injection / release means.

前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さず、かつ、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタと前記引き込み側電流源トランジスタに電流を供給する共通電流供給経路
をさらに備える
請求項５に記載の電流制御回路。 When the first sink-side switch transistor does not flow current to the sink-side current source transistor and the first sink-side switch transistor does not flow current to the pull-side current source transistor, the sink side The current control circuit according to claim 5, further comprising: a common current supply path that supplies current to the current source transistor and the drawing-side current source transistor.

前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さず、かつ、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタと前記引き込み側電流源トランジスタに電流を供給する共通電流供給経路
をさらに備え、
前記共通電流供給経路は、
前記流し込み側電流源トランジスタと前記引き込み側電流源トランジスタの間に接続され、共通制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第１の共通スイッチトランジスタと、
前記第１の共通スイッチトランジスタと前記引き込み側電流源トランジスタとの間に接続される第１の共通カスコードトランジスタと、
前記第１の共通カスコードトランジスタと、前記第１の共通スイッチトランジスタとの間に接続され、前記共通制御信号の反転信号に応じて、交流的に電荷を注入または放出する第１の共通電荷注入放出手段と、
前記引き込み側電流源トランジスタと前記第１の共通カスコードトランジスタの間に接続され、前記共通制御信号の反転信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の共通スイッチトランジスタと、
前記第２の共通スイッチトランジスタと前記第１の共通カスコードトランジスタの間に接続される第２の共通カスコードトランジスタと、
前記第２の共通カスコードトランジスタと、前記第２の共通スイッチトランジスタとの間に接続され、前記共通制御信号に応じて、交流的に電荷を注入または放出する第２の共通電荷注入放出手段と
を備える
請求項７に記載の電流制御回路。 When the first sink-side switch transistor does not flow current to the sink-side current source transistor and the first sink-side switch transistor does not flow current to the pull-side current source transistor, the sink side A common current supply path for supplying current to the current source transistor and the pull-in side current source transistor;
The common current supply path is:
A first common switch transistor connected between the sink-side current source transistor and the sink-side current source transistor and configured to flow a current to the sink-side current source transistor in response to a common control signal;
A first common cascode transistor connected between the first common switch transistor and the pull-in current source transistor;
A first common charge injection / release connected between the first common cascode transistor and the first common switch transistor, and injects or discharges charge in an AC manner according to an inverted signal of the common control signal. Means,
A second common switch transistor connected between the pull-in current source transistor and the first common cascode transistor, and causing a current to flow through the pull-in current source transistor in response to an inverted signal of the common control signal;
A second common cascode transistor connected between the second common switch transistor and the first common cascode transistor;
A second common charge injection / discharge unit connected between the second common cascode transistor and the second common switch transistor and injecting or discharging charges in an alternating manner according to the common control signal; The current control circuit according to claim 7.

並列に接続された複数の電流制御回路を備える電流制御装置において、
各電流制御回路は、
出力端子に流し込む電流を決定する流し込み側電流源トランジスタと、
前記流し込み側電流源トランジスタと前記出力端子の間に接続され、流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタと、
前記第１の流し込み側スイッチトランジスタと前記出力端子との間に接続される流し込み側カスコードトランジスタと、
前記流し込み側カスコードトランジスタと、前記第１の流し込み側スイッチトランジスタとの間に接続され、前記流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する流し込み側電荷注入放出手段と、
前記流し込み側電流源トランジスタと所定の電位の間に接続され、前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路と
を備え、
前記流し込み側電流供給経路は、
前記流し込み側制御信号の反転信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタ
を備える
電流制御装置。 In a current control device comprising a plurality of current control circuits connected in parallel,
Each current control circuit
A flow-in current source transistor that determines a current flow into the output terminal;
A first flow-side switch transistor connected between the flow-side current source transistor and the output terminal and configured to flow a current to the flow-side current source transistor in response to a flow-side control signal;
A flow-side cascode transistor connected between the first flow-side switch transistor and the output terminal;
A flow-side charge injection / discharge means connected between the flow-side cascode transistor and the first flow-side switch transistor and injecting or discharging charges in an alternating manner according to an inverted signal of the flow-side control signal; ,
When the first flow-side switch transistor is connected between the flow-side current source transistor and a predetermined potential and the first flow-side switch transistor does not flow current to the flow-side current source transistor, current is supplied to the flow-side current source transistor. A flow-side current supply path, and
The flow-in current supply path is
A current control device comprising: a second flow-side switch transistor that flows current to the flow-side current source transistor in response to an inverted signal of the flow-side control signal.

並列に接続された複数の電流制御回路を備える電流制御装置において、
各電流制御回路は、
出力端子から引き込む電流を決定する引き込み側電流源トランジスタと、
前記引き込み側電流源トランジスタと前記出力端子の間に接続され、引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタと、
前記第１の引き込み側スイッチトランジスタと前記出力端子との間に接続される引き込み側カスコードトランジスタと、
前記引き込み側カスコードトランジスタと、前記第１の引き込み側スイッチトランジスタとの間に接続され、前記引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する引き込み側電荷注入放出手段と、
前記引き込み側電流源トランジスタと所定の電位の間に接続され、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路と
を備え、
前記引き込み側電流供給経路は、
前記引き込み側制御信号の反転信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタ
を備える
電流制御装置。 In a current control device comprising a plurality of current control circuits connected in parallel,
Each current control circuit
A pull-in current source transistor that determines the current drawn from the output terminal;
A first pull-side switch transistor connected between the pull-side current source transistor and the output terminal and configured to flow current to the pull-side current source transistor in response to a pull-side control signal;
A pull-in cascode transistor connected between the first pull-in switch transistor and the output terminal;
A charge-side charge injection / discharge means connected between the pull-in cascode transistor and the first pull-in switch transistor and injecting or discharging charges in an alternating manner according to an inverted signal of the pull-in control signal; ,
When the pull-in side current source transistor is connected between the pull-in side current source transistor and the first pull-in side switch transistor does not pass a current through the pull-in side current source transistor, a current is supplied to the pull-in side current source transistor A pull-in side current supply path, and
The pull-in side current supply path is
A current control device comprising: a second pull-side switch transistor that causes a current to flow to the pull-side current source transistor in accordance with an inverted signal of the pull-side control signal.

並列に接続された複数の電流制御回路を備える電流制御装置において、
各電流制御回路は、
出力端子に流し込む電流を決定する流し込み側電流源トランジスタと、
前記流し込み側電流源トランジスタと前記出力端子との間に接続され、第１の流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第１の流し込み側スイッチトランジスタと、
前記第１の流し込み側スイッチトランジスタと前記出力端子との間に接続される流し込み側カスコードトランジスタと、
前記流し込み側カスコードトランジスタと、前記第１の流し込み側スイッチトランジスタとの間に接続され、前記第１の流し込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する流し込み側電荷注入放出手段と、
前記流し込み側電流源トランジスタと第１の電位の間に接続され、前記第１の流し込み側スイッチトランジスタが、前記流し込み側電流源トランジスタに電流を流さない場合、前記流し込み側電流源トランジスタに電流を供給する流し込み側電流供給経路と、
出力端子から引き込む電流を決定する引き込み側電流源トランジスタと、
前記引き込み側電流源トランジスタと前記出力端子の間に接続され、第１の引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第１の引き込み側スイッチトランジスタと、
前記第１の引き込み側スイッチトランジスタと前記出力端子との間に接続される引き込み側カスコードトランジスタと、
前記引き込み側カスコードトランジスタと、前記第１の引き込み側スイッチトランジスタとの間に接続され、前記第１の引き込み側制御信号の反転信号に応じて、交流的に電荷を注入または放出する引き込み側電荷注入放出手段と、
前記引き込み側電流源トランジスタと第２の電位の間に接続され、前記第１の引き込み側スイッチトランジスタが、前記引き込み側電流源トランジスタに電流を流さない場合、前記引き込み側電流源トランジスタに電流を供給する引き込み側電流供給経路と
を備え、
前記流し込み側電流供給経路は、
前記第２の流し込み側制御信号に応じて、前記流し込み側電流源トランジスタに電流を流す第２の流し込み側スイッチトランジスタ
を備え、
前記引き込み側電流供給経路は、
前記第２の引き込み側制御信号に応じて、前記引き込み側電流源トランジスタに電流を流す第２の引き込み側スイッチトランジスタ
を備える
電流制御装置。 In a current control device comprising a plurality of current control circuits connected in parallel,
Each current control circuit
A flow-in current source transistor that determines a current flow into the output terminal;
A first flow-side switch transistor connected between the flow-side current source transistor and the output terminal and configured to flow a current to the flow-side current source transistor in response to a first flow-side control signal;
A flow-side cascode transistor connected between the first flow-side switch transistor and the output terminal;
A flow-side charge injection that is connected between the flow-side cascode transistor and the first flow-side switch transistor and injects or discharges charge in an alternating manner according to an inverted signal of the first flow-side control signal. Release means;
When the first flow-side switch transistor is connected between the flow-side current source transistor and the first potential and the first flow-side switch transistor does not flow current to the flow-side current source transistor, current is supplied to the flow-side current source transistor An inflow current supply path to be
A pull-in current source transistor that determines the current drawn from the output terminal;
A first pull-side switch transistor connected between the pull-side current source transistor and the output terminal, and causing a current to flow through the pull-side current source transistor in response to a first pull-side control signal;
A pull-in cascode transistor connected between the first pull-in switch transistor and the output terminal;
Pull-in charge injection connected between the pull-in cascode transistor and the first pull-in switch transistor and injects or discharges charge in an alternating manner according to an inverted signal of the first pull-in control signal Release means;
When the first pull-side switch transistor is connected between the pull-side current source transistor and a second potential and the first pull-side switch transistor does not flow current to the pull-side current source transistor, current is supplied to the pull-side current source transistor And a pull-in current supply path
The flow-in current supply path is
A second flow-side switch transistor for flowing a current to the flow-side current source transistor in response to the second flow-side control signal;
The pull-in side current supply path is
A current control device comprising: a second pull-side switch transistor that causes a current to flow to the pull-side current source transistor in response to the second pull-side control signal.