JP2009038259A - Semiconductor module and its manufacturing method - Google Patents
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Abstract
Description
本発明は、高精度かつ信頼性よく形成された半導体モジュール及びその製造方法に係わる。本発明の半導体モジュールは、情報通信機器、特に、パーソナルコンピュータ、セルラー電話、ビデオ機器、オーディオ機器等の情報通信機能、ストレージ機能を集約した、超小型通信機能モジュールの高周波フロントエンド部等に用いて好適なものである。 The present invention relates to a semiconductor module formed with high accuracy and reliability and a method for manufacturing the same. The semiconductor module of the present invention is used for a high-frequency front end portion of an ultra-small communication function module that integrates information communication functions and storage functions of information communication equipment, particularly personal computers, cellular phones, video equipment, audio equipment, etc. Is preferred.
近年、音楽や、音声、画像等のデータのデジタル化に伴い、パーソナルコンピュータやモバイルコンピュータで、データを容易に扱えるようになってきた。
また、画像や音声等のデータコーデックにより、帯域が圧縮され、デジタル通信やデジタル放送で、それらのデータを容易に配信できる環境が整って来ている。
これらコンテンツのデータの通信においては、携帯電話や携帯端末等により戸外での送受信が可能になってきただけでなく、家庭内でも様々なワイヤレスネットワークが構築されるようになってきた。
In recent years, with the digitization of data such as music, sound, and images, it has become possible to easily handle data on personal computers and mobile computers.
In addition, a band is compressed by a data codec such as an image or sound, and an environment in which such data can be easily distributed by digital communication or digital broadcasting has been established.
In communication of data of these contents, not only outdoor transmission / reception by a mobile phone or a mobile terminal has become possible, but also various wireless networks have been constructed in the home.
家庭内や戸外において、上述のようなワイヤレスネットワークを用いて、様々なデータのシームレスなやり取り、インターネットへのアクセスや、インターネット上へのデータの送受信が可能になろうとしている。
一方、デジタルテレビの普及に伴い、地上波デジタル放送が、家庭内はもちろん屋外でも携帯端末等で容易に受信できる環境が整いつつある。このような地上波デジタル放送を受信する携帯端末の小型化を実現するには、上述したような通信機能を、如何に、小さく安くかつ簡便に実現できるかが、一つのキー技術となってきている。
Using the wireless network as described above, it is possible to seamlessly exchange various data, access the Internet, and transmit / receive data on the Internet at home and outdoors.
On the other hand, with the spread of digital television, an environment in which terrestrial digital broadcasting can be easily received by a portable terminal or the like not only at home but also outdoors is being prepared. In order to realize the miniaturization of a portable terminal that receives such terrestrial digital broadcasts, one key technology is how to realize the communication function as described above in a small, cheap and simple manner. Yes.
また、通信用の高周波フロントエンドの構成においては、周波数フィルターや局発装置(VCO)、SAWフィルター等の大型の機能部品を備えており、整合回路、バイアス回路等の高周波アナログ回路に特有のインダクタL、キャパシタC、抵抗R等の受動部品の点数が非常に多いため、小型化を図る上で非常に問題となっている。 In addition, the configuration of a high frequency front end for communication includes large functional parts such as a frequency filter, a local oscillator (VCO), and a SAW filter, and is an inductor unique to a high frequency analog circuit such as a matching circuit and a bias circuit. Since the number of passive components such as L, capacitor C, and resistor R is very large, there is a problem in miniaturization.
従来から、上述した通信機能について、高集積化による小型化、低コスト化・低消費電力化がなされてきた。
近年、設計ルールの微細化に伴って、チップに集積可能なシステムの規模が非常に大きくなった。
そのため、更なる高集積化を図るために、デジタル信号処理回路やRF等の高速アナログ回路等の複数の異種機能回路を同時に集積する要求が出てきている。
そして、SOC(システム・オン・チップ)と呼ばれる、大規模な1チップ化が進められている。
Conventionally, the communication functions described above have been reduced in size, cost, and power consumption due to higher integration.
In recent years, with the miniaturization of design rules, the scale of systems that can be integrated on a chip has become very large.
Therefore, in order to achieve higher integration, there is a demand for simultaneously integrating a plurality of different functional circuits such as digital signal processing circuits and high-speed analog circuits such as RF.
A large-scale single chip called SOC (system on chip) is being promoted.
しかしながら、上述した複数の異種機能回路を1チップ化すると、ウェハ製造プロセスが非常に複雑になり、搭載されるロジック・アナログ等の各機能に対して、製造プロセスを最適化することが困難になる。
そのため、SOC化を必要とするシステムは、非常に高い性能を追求すると共に大量生産が可能であるシステムに限られていくと考えられる。
However, if the above-described plurality of different functional circuits are made into one chip, the wafer manufacturing process becomes very complicated, and it becomes difficult to optimize the manufacturing process for each function such as logic / analog. .
Therefore, it is considered that systems that require SOC are limited to systems that pursue very high performance and can be mass-produced.
上述の条件を満たすために、複数の半導体集積回路チップあるいは異種のチップを、1つのパッケージに収納する、SIP(システム・イン・パッケージ)という手法が広がってきている。この手法により、他社製チップとの混載や、異種チップとの混載等で、多機能化を進めることも可能となる。
具体的には、例えば、複数のチップをウェハの中に埋め込んだ後に、チップ間を接続する等の再配線を行う手法が提案されている(例えば、特許文献1参照)。
In order to satisfy the above-described conditions, a technique called SIP (system in package) in which a plurality of semiconductor integrated circuit chips or different kinds of chips are accommodated in one package has been spreading. With this method, it is possible to increase the number of functions by mixing with chips made by other companies, mixing with chips of different types, and the like.
Specifically, for example, a technique of performing rewiring such as connecting chips after embedding a plurality of chips in a wafer has been proposed (see, for example, Patent Document 1).
しかしながら、上記特許文献1に記載の手法では、チップを配置した後に樹脂材料から成るモールド封止材料によってウェハを形成しているため、ウェハを形成した際に、樹脂の硬化収縮によりウェハの寸法収縮が発生する可能性が高い。
そのため、再配線を形成する際には、ウェハ周辺部等で寸法ずれが発生する可能性がある。
However, in the technique described in Patent Document 1, since the wafer is formed by a mold sealing material made of a resin material after the chips are arranged, the dimensional shrinkage of the wafer due to the curing shrinkage of the resin when the wafer is formed. Is likely to occur.
Therefore, when forming the rewiring, there is a possibility that a dimensional deviation occurs in the peripheral portion of the wafer or the like.
また、上記特許文献1に記載のモジュールは、チップを封止した封止材の上に多層配線層が形成された構成であるため、樹脂材料の形成時の硬化収縮や熱膨張率のミスマッチから、完成されたウェハの反りが大きくなることが予想される。
このようにウェハの反りが大きくなると、モジュールに反りが残って、基板等に接続する際に
In addition, the module described in Patent Document 1 has a configuration in which a multilayer wiring layer is formed on a sealing material that seals a chip. Therefore, from the mismatch of curing shrinkage and thermal expansion coefficient when forming a resin material. The warpage of the completed wafer is expected to increase.
When the warpage of the wafer becomes large in this way, the warpage remains in the module, and when connecting to the substrate etc.
上述した問題の解決のために、本発明においては、複数の異種のデバイスを集積することが可能であり、インダクタやキャパシタ等の受動部品を内蔵可能であり、小型薄型化が可能である半導体モジュールを、歩留まり良く製造することを可能にする、高い信頼性を有する半導体モジュール及びその製造方法を提供するものである。 In order to solve the above-described problems, in the present invention, a plurality of different devices can be integrated, passive components such as inductors and capacitors can be incorporated, and a semiconductor module that can be reduced in size and thickness. Therefore, it is possible to provide a highly reliable semiconductor module and a method for manufacturing the same.
本発明の半導体モジュールは、複数層の配線層を絶縁層中に形成して成る多層配線層と、この多層配線層の少なくとも一方の主面に設けられた半導体チップと、この半導体チップを覆う封止材とを有し、この封止材が多層配線層の両主面にそれぞれ設けられているものである。 The semiconductor module of the present invention includes a multilayer wiring layer formed by forming a plurality of wiring layers in an insulating layer, a semiconductor chip provided on at least one main surface of the multilayer wiring layer, and a seal that covers the semiconductor chip. The sealing material is provided on both main surfaces of the multilayer wiring layer.
本発明の半導体モジュールの製造方法は、第1のサポート基板上にチップ部材を固定する第1のチップ実装工程と、チップ部材を覆うように封止材で封止する第1の封止工程と、封止材の上面に第2のサポート基板を貼り合せる貼合工程と、第1のサポート基板を剥離する第1の剥離工程と、チップ部材の表面を露出させる表面処理工程と、露出させたチップ部材の表面を覆って、多層配線層を形成する多層配線層形成工程と、多層配線層上に、さらに他のチップ部材を配置固定する第2のチップ実装工程と、他のチップ部材を覆うように、多層配線層上に第2の封止材を形成して封止する第2の封止工程と、第2のサポート基板を剥離する第2の剥離工程と、ダイシングして個片化するダイシング工程とを有する。そして、チップ部材及び他のチップ部材のうち、少なくともいずれかのチップ部材に、半導体チップを使用する。 The semiconductor module manufacturing method of the present invention includes a first chip mounting step for fixing a chip member on a first support substrate, and a first sealing step for sealing with a sealing material so as to cover the chip member. A bonding process for bonding the second support substrate to the upper surface of the sealing material; a first peeling process for peeling the first support substrate; and a surface treatment process for exposing the surface of the chip member; Covering the surface of the chip member, a multilayer wiring layer forming step of forming a multilayer wiring layer, a second chip mounting step of arranging and fixing another chip member on the multilayer wiring layer, and covering the other chip member As described above, the second sealing step for forming and sealing the second sealing material on the multilayer wiring layer, the second peeling step for peeling the second support substrate, and dicing into individual pieces A dicing process. A semiconductor chip is used as at least one of the chip member and the other chip member.
上述の本発明の半導体モジュールの構成によれば、封止材が多層配線層の両主面にそれぞれ設けられていることにより、多層配線層を挟んでチップ部材を覆う封止材が両主面に形成されているので、多層配線層と封止材との熱膨張率の差に起因する反りを低減することができる。 According to the configuration of the semiconductor module of the present invention described above, since the sealing material is provided on both main surfaces of the multilayer wiring layer, the sealing material covering the chip member with the multilayer wiring layer interposed therebetween is provided on both main surfaces. Therefore, warpage caused by the difference in thermal expansion coefficient between the multilayer wiring layer and the sealing material can be reduced.
上述の本発明の半導体モジュールの製造方法によれば、チップ部材を覆うように封止材で封止する第1の封止工程と、多層配線層形成工程と、第2のチップ実装工程と、第2の封止工程とにより、多層配線層の両主面にそれぞれチップ部材が固定され、それぞれチップ部材を封止材で覆って、多層配線層の両主面に封止材を形成することができる。
これにより、多層配線層と封止材との熱膨張率の差に起因する反りを低減することができる。そして、製造時の反りを低減することができるため、製造して得られる半導体モジュールの反りも非常に小さくすることが可能になる。
According to the semiconductor module manufacturing method of the present invention described above, the first sealing step of sealing with a sealing material so as to cover the chip member, the multilayer wiring layer forming step, the second chip mounting step, The chip member is fixed to both main surfaces of the multilayer wiring layer by the second sealing step, and the chip member is covered with the sealing material, and the sealing material is formed on both main surfaces of the multilayer wiring layer. Can do.
Thereby, the curvature resulting from the difference of the thermal expansion coefficient of a multilayer wiring layer and a sealing material can be reduced. And since the curvature at the time of manufacture can be reduced, the curvature of the semiconductor module obtained by manufacturing can also be made very small.
上述の本発明によれば、半導体モジュールの反りを低減することができることにより、複数の異種のデバイスを集積することが可能であり、インダクタやキャパシタ等の受動部品を内蔵可能であり、小型薄型化が可能である半導体モジュールを、歩留まり良く製造することが可能になる。
従って、本発明により、高い信頼性を有する半導体モジュールを実現することができる。
According to the present invention described above, the warpage of the semiconductor module can be reduced, so that a plurality of different types of devices can be integrated, passive components such as inductors and capacitors can be incorporated, and the size and thickness can be reduced. Therefore, it is possible to manufacture a semiconductor module capable of achieving high yield.
Therefore, according to the present invention, a highly reliable semiconductor module can be realized.
本発明の半導体モジュールの一実施の形態として、高周波モジュールの概略構成図(断面図)を、図1に示す。
この半導体モジュール10は、基本的には、多層配線層23を挟んで、封止材15から成るチップ封止層24及び25を両面に構成したものである。
As an embodiment of the semiconductor module of the present invention, a schematic configuration diagram (cross-sectional view) of a high-frequency module is shown in FIG.
The
多層配線層23は、複数層の配線層13と、層間を埋める絶縁層14とから、構成されている。
配線層13は、例えば、導電性の良いCuにより形成される。
絶縁層14は、例えば、ポリイミド系樹脂やエポキシ系樹脂等の樹脂材料で形成される。
多層配線層23の各配線層13の間は、絶縁層14内に埋め込まれた導体層により電気的に接続されている。ここでは、この導体層を、配線層13と同じ導電性材料から成る層としている。半導体チップ11と配線層13との間も、同様の導体層により電気的に接続されている。
The
The
The
The
ここで、下側のチップ封止層24側をA面、上側のチップ封止層25側をB面と定義する。
Here, the lower
A面のチップ封止層24は、半導体チップ11や磁性体12Aが封止材15に埋め込まれた構成となっており、封止材15の表面に保護膜18が形成されている。
B面のチップ封止層25は、磁性体12Bが封止材15に埋め込まれた構成となっており、封止材15の表面に保護膜18が形成されている。
半導体チップ11は多層配線層23と接続されている。
2つの磁性体12A,12Bは、多層配線層23を挟むように配置されている。
The A-side
The
The
The two
半導体チップ11としては、高周波で動作させるために、例えば、CMOS技術により作製した、RF(Radio Frequency )用の半導体チップを使用する。
In order to operate at a high frequency, for example, a semiconductor chip for RF (Radio Frequency) manufactured by CMOS technology is used as the
封止材15は、半導体チップ11を封止するために、液状材料から硬化可能な材料が望ましい。例えば、フィラー粒子を含有する樹脂等の材料が利用可能である。完成したモジュールの強度を確保する上で、このようにフィラー粒子の含有によって強度を向上させた樹脂が望ましい。
または、封止材15に、セラミック材料等の無機系材料も利用可能である。
The sealing
Alternatively, an inorganic material such as a ceramic material can be used for the sealing
磁性体12A,12Bに用いる磁性材料には、例えば、Ni−Zn系やNi−Zn−Cu系材料等の磁性材料が挙げられる。
Examples of magnetic materials used for the
また、2つの磁性体12A,12Bが配置された箇所の多層配線層23内において、2層の配線層13によって、スパイラル状のインダクタ21Aが形成されている。
さらに、図中左側には、1層の配線層13による、スパイラル状のインダクタ21Bが形成されている。
A
Further, on the left side of the figure, a
また、図中右側において、2層の配線層13の間に、高誘電体膜17が挟まれて、MIM型のキャパシタ22が構成されている。
なお、高誘電体膜17の代わりに、配線間の誘電体膜を利用して、配線層間型キャパシタを形成することも可能である。
Further, on the right side of the figure, a
It is also possible to form a wiring interlayer type capacitor using a dielectric film between wirings instead of the
B面の封止材15には、導体層から成る導通ポスト16が形成されており、この導通ポスト16は封止材15を貫いて多層配線層23の配線層13と接続されている。
導通ポスト16の上には、高周波モジュール10の端子となるモジュールバンプ19が形成されている。即ち、導通ポスト16は、多層配線層23の配線層13とモジュールバンプ19とを電気的に接続している。
このモジュールバンプ19により、高周波モジュール10はプリント基板等へ実装できる。
そして、半導体チップ11を、多層配線層23の配線層13、導通ポスト16、モジュールバンプ19を介して、高周波モジュール10の外部と電気的に接続することが可能になる。
A
Module bumps 19 that are terminals of the high-
With this
The
導通ポスト16は、例えば、Cu材料等の導電性材料により形成される。また、導通ポスト16を、金属粒子及び樹脂を含有する導電性ペーストから形成してもよい。
モジュールバンプ19には、例えば、はんだバンプや、Auバンプといった、マザー基板へ実装可能な金属材料を用いることができる。
The
For the
保護膜18は、半導体チップ11の表面が高周波モジュール10の外側に露出することを防ぐ目的があり、高周波モジュール10の信頼性を向上させる役割を有する。
また、B面のモジュールバンプ19側については、例えばソルダーレジストのような材料を保護膜18に用いることにより、高周波モジュール10を基板へ実装する際に、はんだ実装における保護の役割も有する。
The
Further, the B-
なお、保護膜18を省略して、封止材15のみでチップ封止層を構成することも可能である。
It is also possible to omit the
上述の実施の形態の高周波モジュール10の構成によれば、多層配線層23の両主面にそれぞれ封止材15から成るチップ封止層24,25を設けたことにより、チップ封止層24,25の封止材15と多層配線層23との熱膨張率差があっても、モジュール10の反りを抑制することができる。
According to the configuration of the high-
また、リジッドな基板となる部材(シリコン基板等)がなく、封止材15や多層配線層23の層間の絶縁層14等に樹脂材料を用いて、比較的柔らかい材料で構成することが可能である。
従って、例えば、プリント基板へ高周波モジュール10を実装する場合には、プリント基板と高周波モジュール10とが有機系材料で同様の材料であるために、熱膨張率の差があまりない。これにより、例えばシリコンチップ等を実装する場合と比較して、格段に実装信頼性が向上する。
Further, there is no member (silicon substrate or the like) that becomes a rigid substrate, and it is possible to use a relatively soft material by using a resin material for the sealing
Therefore, for example, when the
また、半導体チップ11と多層配線層23の配線層13とを、絶縁層14内に埋め込まれた導体層により電気的に接続している。これにより、半導体チップ11の端子を半田付けする必要がない。
そして、モジュールバンプ19によって、高周波モジュール10を外部と電気的に接続するので、この接続部分も半田付けする必要がなく、信頼性の高い接続を行うことができる。
Further, the
Since the high-
さらに、上述の実施の形態の高周波モジュール10では、スパイラル状のインダクタ21Aを多層配線層23内に形成し、このインダクタ21Aを挟んで多層配線層23の両側のチップ封止層24,25内に磁性体12A,12Bのチップを配置している。これにより、磁性体12A,12Bの閉磁路効果によって、インダクタ21Aのインダクタンスを増大することができる。
従って、従来と同じサイズでインダクタンスを大きくすることや、従来と同じインダクタンスをより小型のインダクタで実現することが可能になる。
Further, in the
Therefore, it is possible to increase the inductance with the same size as the conventional one, and to realize the same inductance as the conventional one with a smaller inductor.
なお、A面のチップ封止層24及びB面のチップ封止層25は、ほぼ同じ厚さで構成され、それぞれの封止層24,25の封止材15が同じ材料であることが望ましい。
このように、両面の封止材15を、同じ厚さ、同じ材料とすることにより、高周波モジュール10は、熱膨張率差による伸縮を上下で均等にして、製造時及び使用時における反りが極力低減された構成となる。
The A-side
Thus, by making the sealing
図1に示した高周波モジュール10では、半導体チップ11がA面のみに配置されているが、B面にも半導体チップを配置することが可能であり、それにより複数の半導体チップを3次元的に配置したモジュールを構成することも可能である。
また、図1に示した高周波モジュール10では、磁性体12A,12BがA面及びB面に配置されているが、どちらかの面のみに磁性体を配置した構成も可能である。
In the high-
Further, in the high-
図1に示した高周波モジュール10では、半導体チップ11や磁性体12A,12Bが封止材15の表面と同一面で形成され、これらのチップ11,12A,12Bの裏面が研削された構造となっている。
これに対して、半導体チップ及び磁性体のチップ全体を覆うように、封止材を形成してもよい。
In the high-
On the other hand, you may form a sealing material so that the whole chip | tip of a semiconductor chip and a magnetic body may be covered.
また、図1に示した高周波モジュール10を変形して、図2に示すように、A面側のチップ封止層24にも導通ポスト16を設けて、A面及びB面の両方のチップ封止層24,25に導通ポスト16を形成することも可能である。
これにより、厚さ方向に他のモジュールを積層して、他のモジュールと電気的に接続した3次元化されたモジュールを形成することが可能になる。
例えば、ベースバンド処理回路等のデジタル処理回路部を別のモジュールとして作製して、この別のモジュールを図2に示す高周波モジュールと積層することにより、3次元化されたモジュールを構成することも可能である。
Further, the
This makes it possible to form a three-dimensional module in which other modules are stacked in the thickness direction and electrically connected to the other modules.
For example, a digital processing circuit unit such as a baseband processing circuit can be manufactured as a separate module, and this separate module can be stacked with the high frequency module shown in FIG. 2 to form a three-dimensional module. It is.
この構成では、封止材15を貫いた導通ポスト16によって多層配線層23の配線層13と高周波モジュール10の外部とを接続しているので、例えばガラス基板や石英基板のようなリジッドな基板に貫通孔を開けることなく、容易に別のモジュールと積層することができる。
In this configuration, since the
本発明の半導体モジュールの他の実施の形態として、高周波モジュールの概略構成図(断面図)を、図3に示す。
この高周波モジュール20は、基本的な構造は、図1に示した先の実施の形態の高周波モジュール10と同様である。
FIG. 3 shows a schematic configuration diagram (cross-sectional view) of a high-frequency module as another embodiment of the semiconductor module of the present invention.
The basic structure of the high-
ただし、以下に挙げる構成が、先の実施の形態の高周波モジュール10とは異なっている。
本実施の形態の半導体モジュール20では、2つの磁性体12A,12Bの間に挟まれたインダクタ21Aが、3層の配線層13により形成されている。
また、多層配線層23の配線層13の層数が、図1の高周波モジュール10よりも多くなっている。
多層配線層23の絶縁層14は、半導体チップ11及び磁性体12A以外の部分で、下側に厚く形成されている。見方を変えれば、半導体チップ11及び磁性体12Aの部分で、絶縁層24が上に凹んでいる。
そして、多層配線層23内に、図1にあったMIM型のキャパシタが形成されていない。
なお、上側の磁性体12Bは、接着剤26によって多層配線層23に接着されている。
However, the configuration described below is different from the high-
In the
Further, the number of wiring layers 13 of the
The insulating
The MIM type capacitor shown in FIG. 1 is not formed in the
The upper
その他の構成は、図1の高周波モジュール10と同様であるので、重複説明を省略する。
Other configurations are the same as those of the high-
上述の本実施の形態の高周波モジュール20の構成によれば、先の実施の形態の高周波モジュール10と同様に、多層配線層23の両主面にそれぞれ封止材15から成るチップ封止層24,25を設けたことにより、チップ封止層24,25と多層配線層23との熱膨張率差があっても、高周波モジュール20の反りを抑制することができる。
According to the configuration of the high-
さらに、上述の実施の形態の高周波モジュール20では、スパイラル状のインダクタ21Aを多層配線層23内に形成し、このインダクタ21Aを挟んで多層配線層23の両側のチップ封止層24,25内に磁性体12A,12Bのチップを配置している。これにより、磁性体12A,12Bの閉磁路効果によって、インダクタ21Aのインダクタンスを増大することができる。
従って、従来と同じサイズでインダクタンスを大きくすることや、従来と同じインダクタンスをより小型のインダクタで実現することが可能になる。
Further, in the high-
Therefore, it is possible to increase the inductance with the same size as the conventional one, and to realize the same inductance as the conventional one with a smaller inductor.
次に、図3の高周波モジュール20の製造方法に関して、図面を参照して説明する。
まず、図4Aに示す第1のサポート基板31を用意し、この第1のサポート基板31の上に、各部品を形成していく。第1のサポート基板31の表面には、後にこの第1のサポート基板31を剥離するための剥離層32を形成しておく。
Next, the manufacturing method of the
First, the
剥離層32は、後に第1のサポート基板31を剥離する際の剥離方法に対応して、適切な材料によって形成する。
後にサポート基板31を剥離する方法としては、例えば、光照射による剥離方法、剥離層に金属膜を用いて酸溶液やアルカリ溶液等を用いて剥離層を溶解する剥離方法、剥離層に樹脂系材料を用いて有機溶剤等で剥離層を溶解する剥離方法、等が挙げられる。
The
As a method for peeling the
以下、光照射による剥離方法を採用して、製造工程を説明する。
この場合には、第1のサポート基板31には、照射する光を透過する材料、例えば、ガラスや石英材料等を使用する。
また、剥離層32には、例えば紫外光を照射するならば、エポキシ系樹脂やポリイミド系樹脂等、ほとんどの樹脂が使用可能となる。
Hereinafter, a manufacturing process will be described by employing a peeling method by light irradiation.
In this case, the
In addition, if the
次に、図4Bに示すように、搭載する半導体チップをガイドする等のためのガイド層33をパターン形成する。
ガイド層33の材料は、特に限定されないが、例えば、多層配線層23の絶縁層14と同じ材料を使用することが可能である。
Next, as shown in FIG. 4B, a
The material of the
なお、このガイド層33は、特になくてもよく、他のアライメント方法を用いてチップを搭載してもよい。
例えば、アライメントマーカーをサポート基板に形成し、チップ部材を実装する際には、このアライメントマーカー上にチップ部材を配置固定する方法が考えられる。
The
For example, when the alignment marker is formed on the support substrate and the chip member is mounted, a method of arranging and fixing the chip member on the alignment marker can be considered.
次に、図5Cに示すように、半導体チップ11や磁性体12Aを、第1のサポート基板31上に固定して、これらのチップ部材11,12Aを実装する。半導体チップ11は、端子等が形成されている面(表面)を下側にして、接着剤34によって接着させて、実装する。
Next, as shown in FIG. 5C, the
なお、半導体チップ11の表面に形成した接着剤34によって接着させる代わりに、紫外線硬化性樹脂やワックス等を塗布した後に、第1のサポート基板31側から紫外線を照射して硬化させてもよい。この場合、硬化させた後に、未硬化の余分な樹脂・ワックスを除去する。
Instead of adhering with the adhesive 34 formed on the surface of the
次に、図5Dに示すように、半導体チップ11及び磁性体12Aを覆って、封止材15を第1のサポート基板31全体に形成して、半導体チップ11及び磁性体12Aを封止する。
Next, as shown in FIG. 5D, the
さらに、必要であれば、図6Eに示すように、半導体チップ11及び磁性体12Aと共に、封止材15を研削して薄くしてもよい。
この研削工程により、A面のチップ封止層24を薄くして、厚さをコントロールすることができる。
Further, if necessary, the sealing
By this grinding step, the A-side
次に、図6Fに示すように、封止材15の上面に保護膜18を形成し、その後、第2のサポート基板35を貼り合わせる。このとき、第2のサポート基板35には、後に第2のサポート基板35を剥離するための剥離層36を形成しておく。
なお、保護膜18に接着効果を持たせておくことにより、第2のサポート基板35を貼り合せる。例えば、樹脂材料の接着剤を、保護膜18に使用する。
Next, as shown in FIG. 6F, the
In addition, the
次に、図7Gに示すように、前述した剥離方法により、先のベースとなっている第1のサポート基板31を剥離する。光照射による剥離方法を採用する場合には、図中下側から、第1のサポート基板31を通じて、例えば紫外光を照射する。
そして、剥離層32が付着していればその剥離層32を除去し、半導体チップ11及び磁性体12A等のチップ部材の表面に付着した接着剤を除去する。これにより、半導体チップ11及び磁性体12Aの表面が露出した基板が完成する。
Next, as shown in FIG. 7G, the
And if the
次に、図7Hに示すように、上下を反転させて、表面を露出させた、半導体チップ11及び磁性体12Aの上方に、層間の絶縁層14と配線層13を形成する配線工程を行う。図7Hは、1層目の配線層13及びその周囲の絶縁層14を形成した状態を示している。半導体チップ11のパッドは、絶縁層14内に埋め込まれた導体層により1層目の配線層13と接続されている。
なお、以降は、ガイド層33を絶縁層14に含めて表示することとする。
Next, as shown in FIG. 7H, a wiring process is performed in which the
Hereinafter, the
引き続き、同様に配線工程を繰り返して、各層の配線層13及び絶縁層14を順次形成し、図8Iに示すように、多層配線層23を形成する。なお、磁性体12Aと配線層13とは、層間の絶縁層14を介して離間しており、渦電流による抵抗損失を回避している。
Subsequently, the wiring process is similarly repeated to sequentially form the
なお、多層配線層23の各層の配線層13の間(即ち、上下2層の配線層13の間)を接続する導体層は、配線層13とは別々に形成してもよく、また導体層と上層の配線層13とを同時に形成してもよい。同時に形成する方法としては、例えば、絶縁層に接続用の孔(開口)を開けた後に、孔の内部をも埋めるように絶縁層上を覆って、導体層を形成する方法が挙げられる。
The conductor layer connecting the wiring layers 13 of the multilayer wiring layer 23 (that is, between the upper and lower wiring layers 13) may be formed separately from the
次に、図8Jに示すように、多層配線層23上に、導通ポスト16を、多層配線層23の最上層の配線層13に接続するように、形成する。
この導通ポスト16は、Cuめっき等の方法により形成してもよいし、または導電性ペースト等を利用して形成することも可能である。
そして、多層配線層23の上側(B面)に、さらに、他のチップ部材として、磁性体12B等のチップ部品を搭載する。磁性体12Bのチップは、接着剤26により多層配線層23に接着する。
Next, as illustrated in FIG. 8J, the
The
Then, on the upper side (B surface) of the
なお、必要であれば、磁性体12Bの他に、半導体チップをも、フリップチップ実装方法等を利用して、多層配線層23と接続を確保しながら、フェイスダウンで実装してもよい。
If necessary, in addition to the
次に、図9Kに示すように、ダイシングと同様の手法により、多層配線層23からその下層の封止材15の途中まで、ハーフカットを入れる。図中、39はダイシング用の切削材を示している。
この工程を行うことにより、後に封止材15により覆って、多層配線層23の側面を保護することができ、フルカットダイシングにより完成する高周波モジュール20自体も配線層13が露出することなく封止材15で保護されるので、信頼性が向上する。
なお、この工程は、必要がなければ、省略しても構わない。
Next, as shown in FIG. 9K, a half cut is made from the
By performing this step, the side surface of the
This step may be omitted if not necessary.
次に、図9Lに示すように、全体を覆って封止材15を形成し、磁性体12B等のB面のチップ部材及び導通ポスト16を覆うようにB面全体を封止する。
これにより、多層配線層23の側面及び上面、磁性体12B等のB面のチップ部材、導通ポスト16が、封止材15で覆われる。
Next, as shown in FIG. 9L, a sealing
As a result, the side and top surfaces of the
そして、B面の表面の封止材15を研削することにより、モジュール端子を形成できるように導通ポストの16の表面を露出させる。これにより、B面のチップ封止層24を薄くして、厚さをコントロールできる。
さらに、保護膜18を成膜した後、図10Mに示すように、導通ポスト16の表面を開口するように、保護膜18をパターニングする。
Then, by grinding the sealing
Further, after the
次に、図10Nに示すように、導通ポスト16上に、モジュールバンプ19を形成する。
そして、図11Oに示すように、これまでの工程でサポートしていた第2のサポート基板35を、先の第1のサポート基板31の剥離工程と同様の方法により、剥離する。
Next, as shown in FIG. 10N, module bumps 19 are formed on the conductive posts 16.
Then, as shown in FIG. 11O, the
続いて、図11Pに示すように、第2のサポート基板35がなくなった状態で、ダイシング工程より個片化する。
このようにして、図12に示すように、高周波モジュール20が完成する。
Subsequently, as shown in FIG. 11P, the
Thus, the
これらの工程により製造される、本実施の形態の高周波モジュール20は、厚さ方向にほぼ対称な構造で形成されるため、封止材15や絶縁層14の各材料の硬化収縮や熱膨張率の差による反りの影響がかなり低減でき、良好なモジュール状態が確保できる。
Since the high-
なお、A面及びB面の両面において、チップ部材11,12A,12Bと共に封止材15を研削することにより、モジュールの厚さを十分に薄くすることができる。さらに、A面及びB面のチップ封止層24,25の厚さをコントロールすることにより、モジュールの反りを極力低減することが可能となる。
In addition, the thickness of the module can be sufficiently reduced by grinding the sealing
上述の各実施の形態では、半導体チップ11及び磁性体12A,12Bのみを封止材15で封止した構成を示したが、必要であれば、受動素子等の市販のチップ部品を搭載することも可能である。このとき、各種チップ部品は、接着剤等を用いて基板に実装される。接着剤はチップ部材を固定できる程度のものであれば、特に何でもよい。
In each of the above-described embodiments, the configuration in which only the
また、封止材の材料として、例えば磁性粉末含有樹脂を使用することにより、磁性体と同等の効果を発現させることができる。これにより、磁性体を省いて、封止材自体に磁性体の役割を担わせることも可能である。 Further, for example, by using a magnetic powder-containing resin as the material of the sealing material, an effect equivalent to that of the magnetic body can be exhibited. Thereby, it is also possible to omit the magnetic body and cause the sealing material itself to play the role of the magnetic body.
ところで、図13に概略断面図を示すように、図1に示した高周波モジュール10の構成を用いて、同様の工程により作製した別のモジュールウェハを積層化することにより、導通ポスト16を介して上下の接続を確保しながら3次元的に集積化した、3次元モジュール40を形成することも可能である。
図13に示す3次元モジュール40は、図1に示した高周波モジュール10から保護膜18及びモジュールバンプ19を除いた構成に、他の配線層55と、半導体チップ41が封止材42で封止されたチップ封止層45とから成るモジュールウェハを積層した構成である。
チップ封止層45は、半導体チップ41と配線層43とが、封止材42に封止されて成る。また、チップ封止層45の図中左右の端部付近に、チップ封止層45を貫く導通ポスト44が形成されている。
そして、チップ封止層45の導通ポスト44の上に、モジュールバンプ46が形成されている。
他の配線層55は、絶縁層51と、1層の配線層53と、高周波モジュール10のチップ封止層25と貼り合わせるための接着層52とを有している。また、配線層53を高周波モジュール10の導通ポスト16に電気的に接続させるための導体層54と、配線層53をチップ封止層45の配線層43や半導体チップ41と電気的に接続させるための導体層とが形成されている。
By the way, as shown in a schematic cross-sectional view in FIG. 13, by using the configuration of the high-
The three-
The
Module bumps 46 are formed on the
The
図13に示す3次元モジュール40は、図14に示すように、サポート基板61上に高周波モジュール10の各部品を形成したモジュールウェハと、サポート基板62上にチップ封止層45及び他の配線層55を形成したモジュールウェハとを使用して、作製することができる。
この図14に示す状態から、接着層52で2つのモジュールウェハを貼り合わせた後に、サポート基板61,62を剥離して、さらに、チップ封止層45の導通ポスト44上にモジュールバンプ46を形成することにより、図13に示した3次元モジュール40を作製することができる。
As shown in FIG. 14, the three-
From the state shown in FIG. 14, after bonding two module wafers with the
図13に示す3次元モジュール40は、2つのモジュールウェハを積層したものであるが、さらに別のウェハを積層して多段化することも容易である。
The three-
このように複数のモジュールウェハを積層することにより、複数の異種のチップ部材を、3次元的に配置して3次元モジュールを構成することができ、インダクタやキャパシタ等の受動部品を内蔵化した非常にコンパクトで薄型のモジュールを構成できる。 By laminating a plurality of module wafers in this way, a plurality of different types of chip members can be arranged three-dimensionally to form a three-dimensional module, and an emergency component with built-in passive components such as inductors and capacitors A compact and thin module can be configured.
上述の各実施の形態では、多層配線層23の側面を封止材15で封止していたが、本発明では、多層配線層の側面を封止材で封止しない構成も可能である。その場合、図9Kに示した工程を省略し、他の工程を同様にすれば良い。
In each of the above-described embodiments, the side surface of the
なお、多層配線層の側面に端子を形成し、この端子を多層配線層内の配線層に導通させると、上層又は下層の封止材を貫く導通ポスト(導体層)を形成しなくても、半導体モジュールと外部とを電気的に接続することが可能である。
即ち、本発明の半導体モジュールにおいて、導通ポストは必須ではない。
封止材内に導通ポストを形成して外部と接続する構成の方が、安定性が良く、接続の信頼性が高くなる利点を有している。
In addition, if a terminal is formed on the side surface of the multilayer wiring layer and this terminal is made conductive to the wiring layer in the multilayer wiring layer, a conductive post (conductor layer) penetrating the upper or lower sealing material is not formed. It is possible to electrically connect the semiconductor module and the outside.
That is, in the semiconductor module of the present invention, the conductive post is not essential.
The configuration in which the conductive posts are formed in the sealing material and connected to the outside has the advantages of better stability and higher connection reliability.
上述の各実施の形態では、多層配線層23の上下の封止材15において、チップ部材(半導体チップ11及び磁性体12A,12B)を設けていたが、本発明では、上或いは下の一方の封止材内のみにチップ部材を設けて、他方の封止材にはチップ部材を設けない構成とすることも可能である。この構成でも、反りを防止する効果が得られる。
ただし、封止材内にチップ部材を設けないと、封止材を一方のみに設けた従来の構成と比較して、チップ部材の容積に比較してモジュールの容積を多く要することになるので、上下両方の封止材にそれぞれチップ部材を設けることが好ましい。
In each of the above-described embodiments, the chip members (
However, if the chip member is not provided in the sealing material, the volume of the module is larger than the volume of the chip member as compared with the conventional configuration in which the sealing material is provided only on one side. It is preferable to provide chip members on both the upper and lower sealing materials.
上述の各実施の形態では、多層配線層23の上下の封止材15の厚さをほぼ同じとしていたが、本発明では、上下の封止材の厚さがある程度異なる構成とすることも可能である。このように上下の封止材の厚さがある程度異なる構成でも、多層配線層の一方の主面のみに封止材を設けた従来の構成と比較して、反りを低減することができる効果が得られる。
In each of the above-described embodiments, the thickness of the upper and
多層配線層内に設ける受動素子としては、図1に示したインダクタやキャパシタの他にも、配線層よりも充分に高い抵抗を有する材料による抵抗体(抵抗素子)が考えられる。 As the passive element provided in the multilayer wiring layer, a resistor (resistive element) made of a material having a sufficiently higher resistance than the wiring layer can be considered in addition to the inductor and the capacitor shown in FIG.
なお、本発明は、上述の各実施の形態のように高周波モジュールを構成する場合に限定されるものではなく、半導体チップとしては、RF用に限らず任意の構成の半導体チップを使用して半導体モジュールを構成することが可能である。 The present invention is not limited to the case where the high-frequency module is configured as in each of the above-described embodiments, and the semiconductor chip is not limited to RF, and a semiconductor chip using an arbitrary configuration is used. Modules can be configured.
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。 The present invention is not limited to the above-described embodiment, and various other configurations can be taken without departing from the gist of the present invention.
10,20 高周波モジュール、11,41 半導体チップ、12A,12B 磁性体、13,43,53 配線層、14,51 絶縁層、15,42 封止材、16,44 導通ポスト、17 高誘電体膜、18 保護膜、19,46 モジュールバンプ、21A,21B インダクタ、22 キャパシタ、23 多層配線層、24,25,45 チップ封止層、26,34 接着剤、31 第1のサポート基板、32,36 剥離層、33 ガイド層、35 第2のサポート基板、40 3次元モジュール、52 接着層、55 他の配線層、61,62 サポート基板 10, 20 High-frequency module, 11, 41 Semiconductor chip, 12A, 12B Magnetic body, 13, 43, 53 Wiring layer, 14, 51 Insulating layer, 15, 42 Sealing material, 16, 44 Conducting post, 17 High dielectric film , 18 Protective film, 19, 46 Module bump, 21A, 21B Inductor, 22 Capacitor, 23 Multilayer wiring layer, 24, 25, 45 Chip sealing layer, 26, 34 Adhesive, 31 First support substrate, 32, 36 Release layer, 33 guide layer, 35 second support substrate, 40 three-dimensional module, 52 adhesive layer, 55 other wiring layers, 61, 62 support substrate
Claims (21)
前記多層配線層の少なくとも一方の主面に設けられた半導体チップと、
前記半導体チップを覆う封止材とを有し、
前記封止材が、前記多層配線層の両主面にそれぞれ設けられている
ことを特徴とする半導体モジュール。 A multilayer wiring layer formed by forming a plurality of wiring layers in an insulating layer;
A semiconductor chip provided on at least one main surface of the multilayer wiring layer;
Having a sealing material covering the semiconductor chip,
The semiconductor module, wherein the sealing material is provided on both main surfaces of the multilayer wiring layer.
前記チップ部材を覆うように、封止材で封止する第1の封止工程と、
前記封止材の上面に、第2のサポート基板を貼り合せる貼合工程と、
前記第1のサポート基板を剥離する第1の剥離工程と、
前記チップ部材の表面を露出させる表面処理工程と、
露出させた前記チップ部材の表面を覆って、多層配線層を形成する多層配線層形成工程と、
前記多層配線層上に、さらに他のチップ部材を配置固定する第2のチップ実装工程と、
前記他のチップ部材を覆うように、前記多層配線層上に第2の封止材を形成して封止する第2の封止工程と、
前記第2のサポート基板を剥離する第2の剥離工程と、
ダイシングして個片化するダイシング工程とを有し、
前記チップ部材及び前記他のチップ部材のうち、少なくともいずれかのチップ部材に、半導体チップを使用する
ことを特徴とする半導体モジュールの製造方法。 A first chip mounting step of fixing a chip member on the first support substrate;
A first sealing step of sealing with a sealing material so as to cover the chip member;
A bonding step of bonding a second support substrate to the upper surface of the sealing material;
A first peeling step of peeling the first support substrate;
A surface treatment step for exposing the surface of the chip member;
A multilayer wiring layer forming step of covering the exposed surface of the chip member and forming a multilayer wiring layer;
A second chip mounting step of arranging and fixing another chip member on the multilayer wiring layer;
A second sealing step of forming and sealing a second sealing material on the multilayer wiring layer so as to cover the other chip member;
A second peeling step of peeling the second support substrate;
A dicing step of dicing into individual pieces,
A semiconductor module manufacturing method, wherein a semiconductor chip is used for at least one of the chip member and the other chip member.
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