JP2009037690A - 半導体回路 - Google Patents

Abstract

【課題】相補信号をセンスアンプ活性化信号に応答してセンスしかつラッチして次段回路へ伝達するセンスアンプ／ラッチ回路のラッチ出力信号のノイズを低減する。
【解決手段】ラッチ型センスアンプ（１０）は、センスアンプ活性化信号（ＳＥＮ）の活性化に応答して相補入力信号（ＩＮ，ＩＮ＿Ｂ）を差動増幅し、センス出力信号（Ｓｏ，Ｓｏ＿Ｂ）をプリチャージ電圧レベルから、相補入力信号に応じた電圧レベルへ駆動しラッチする。次段のフリップフロップ回路（１２）は、ラッチ型センスアンプのセンス動作と非同期でセンス出力信号をラッチしてラッチ出力信号（Ｑｘ，Ｑｘ＿Ｂ）を生成する。このフリップフロップ回路は、センス出力信号がともにプリチャージ電圧レベルから変化するとき、そのラッチ出力信号の電圧レベルを変化させる電流経路の駆動電流量をセンス出力信号を受けるトランジスタ素子（ＮＱ１２，ＮＱ１５）により低減する。
【選択図】図２

Description

この発明は、半導体回路に関し、特に、相補信号を検知し増幅しかつラッチして次段回路に転送するセンスアンプ／ラッチ回路の構成に関する。

半導体装置においては、微小振幅の信号が利用されることが多い。たとえば、高集積化された半導体記憶装置においては、メモリセルのサイズが小さく、メモリセルの記憶データを読出す場合、メモリセルの記憶データに応じて生成される電流／電圧の振幅は小さい。このような微小振幅の信号を正確に再生し、転送してデータの読出を行なうために、メモリセルの記憶データに対応する電流／電圧を増幅する回路（センスアンプ回路）が利用される。通常、微小振幅の信号を正確に検知、増幅するために、信号振幅を実効的に増大させる差動信号が利用される。センスアンプとしては、メモリセルの種類に応じて、電流検知型センスアンプ、または電圧検知型センスアンプが利用される。

このような半導体記憶装置のセンスアンプ回路の構成の一例が、非特許文献１（T. Kawahara et. al.,“2Mb Spin-Transfer Torque RAM(SPRAM) with Bit-By-Bit Bidirectional Current Write and Parallelizing-Direction Current Read,”IEEE ISSCC2007, Digest of Technical Papers, Feb. 2007, pp.480-481, and 617.）に示されている。この非特許文献１に示されるセンスアンプ回路は、差動入力信号を検知する差動段と、この差動段に直列に結合され、差動段により検知された内部信号を増幅してラッチするラッチ段とを含む。ラッチ段は、差動段がロー側動作電源ノードに接続されるインバータラッチで構成される。センスアンプの出力ノードが、電源電圧レベルにプリチャージされる。メモリセルの記憶データに応じて差動段に現われる電圧変化を検知しラッチ段で増幅し、次段回路へ転送する。このようなセンスアンプを利用することにより、微小振幅の信号を増幅して、次段回路へ転送する。

また、差動型センスアンプを複数段縦続接続して、高速増幅および信号転送を図る構成が、特許文献１（特許第３５７９２０５号公報）に示されている。複数段のセンスアンプの最終段の出力信号をフリップフロップ（ＮＡＮＤ型ラッチ回路）でラッチして、最終出力信号を生成する。

この特許文献１に示されるセンスアンプにおいては、相補入力信号を受ける差動トランジスタ対と直列に、対応の相補出力信号をゲートに受けるトランジスタ対が直列に接続される。センスアンプの出力ノードは、プルアップ素子によりメモリ電源ノードに結合される。この差動段と出力信号をゲートに受けるトランジスタ対とを直列に接続して、出力信号に負帰還をかけて、出力ノードの電流量を調整する。これにより、センスアンプおよびラッチにおけるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のしきい値電圧のばらつきに起因するビット線オフセット電圧に対するマージンの問題を、解消することを図る。
特許第３５７９２０５号公報 T. Kawahara et. al.,"2Mb Spin-Transfer Torque RAM(SPRAM) with Bit-By-Bit Bidirectional Current Write and Parallelizing-Direction Current Read,"IEEE ISSCC2007, Digest of Technical Papers, Feb. 2007, pp.480-481, and 617.

非特許文献１に示される構成においては、センスアンプの相補出力ノードが、ハイ側電源電圧ＶＤＤレベルにプリチャージされる。差動段に対する相補入力信号の振幅が拡大されると、センスアンプ活性化信号が活性化され、センスアンプがセンス動作を開始して入力信号を差動増幅する。このセンス動作開始時の過渡期において、センスアンプにおいて差動入力信号の電圧レベル（中間電圧レベル）に応じて、差動トランジスタ対が、一旦ともに導通状態となり、センスアンプ（ラッチ段）の相補出力信号が、ともに、プリチャージ電圧レベルから低下する。その後、差動トランジスタ対を流れる電流量に応じて、ラッチ段により相補出力信号が差動入力信号に応じた電圧レベルに駆動される。

したがって、このセンス動作開始時の過渡時において、相補出力信号が、ともに、一旦、プリチャージ電圧レベルからロー側電源電圧レベル方向へ低下する。センスアンプの次段には、センス動作と非同期で、すなわちセンスアンプ活性化信号と独立に動作するＮＡＮＤ型ラッチ回路（フリップフロップ回路）が設けられている。したがって、センスアンプの出力信号の過渡時のノイズ（以下、便宜上、グリッチ（glitch）と称す）により、次段のＮＡＮＤ型ラッチ回路の出力信号が、一旦、ラッチ状態からともにＨレベル（電源電圧レベル）に駆動される。この過渡時のラッチ回路の出力信号に現われるノイズ（グリッチ）により、ラッチ回路の出力信号を受ける次段回路の入力信号が、中間電圧レベルとなり、次段回路において貫通電流が流れる状態が生じる。これは、通常、次段回路においては、入力部にインバータが用いられており、この中間電圧に従って、入力段のインバータの出力ノード充電用トランジスタおよび放電用トランジスタがともに導通状態となる状態が生じるためである。このため、消費電流が増大するとともに、誤動作が生じる可能性がある。

この場合、センスアンプとラッチ回路との間に、クロック信号（制御信号）に同期して動作するクロックドゲートを設けることにより、このセンスアンプの出力信号の過渡ノイズ（グリッチ）の影響を抑制することが考えられる。しかしながら、この場合、クロックドゲートの活性化タイミングとセンスアンプのセンス動作のタイミングを調整する必要があり、クロックトゲートに対する制御回路の構成が複雑となる。また、このクロックドゲートの動作制御のために消費電流が増大するという問題が生じる。

特許文献１に示される構成においては、複数段にセンスアンプが縦続接続される。各センスアンプにおいて、その相補出力信号に従って差動トランジスタ対を流れる電流を調整するトランジスタ対が、差動トランジスタ対と直列に設けられる。しかしながら、この特許文献１に示される構成において、センスアンプの相補出力信号がともにセンス動作開始時の過渡時に低下する場合、このセンスアンプを流れる電流が低減される。したがって、相補出力信号がともにローレベルに低下する過渡ノイズの発生は抑制することが可能である。しかしながら、この場合、センスアンプの出力信号のプリチャージ電圧レベルから入力信号に応じた電圧レベルへの移行が、抑制される。したがって、センスアンプの相補入力信号の電圧差が、過渡ノイズ（グリッチ）が生じないほど充分大きい状態となってからセンス動作が実質的に開始され、微小振幅の信号に対しては、高速でセンス動作を行うことができなくなるという問題が生じる。また、特許文献１のセンスアンプの構成においては、差動トランジスタ対と直列にプルアップ素子が接続され、センスアンプ出力ノードがハイ側電源電圧レベルにプルアップされる。したがって、センス入力信号が、微小振幅の信号の場合、センス出力信号の振幅を高速で大きくすることが困難となり、複数段のセンスアンプを縦続接続する必要があり、センスアンプの占有面積が増大する。

特に、ＭＲＡＭ（磁気ランダム・アクセス・メモリ）またはフラッシュメモリ等の半導体記憶装置においては、メモリセルが接続されるビット線電圧が、センスアンプの電源電圧よりも十分低い電圧レベルに設定される。このような場合、センスアンプに対する差動入力信号の電圧レベルは、中間電圧レベルとなり、また、センスアンプの相補入力信号の振幅も小さい。したがって、このような記憶装置において、特許文献１に示されるようなセンスアンプ/ラッチ回路を利用した場合、小占有面積で高速にセンス動作を行う回路を実現するのが困難となる。

それゆえ、この発明の目的は、小振幅の信号を、過渡ノイズ（グリッチ）を生じさせることなく高速で増幅して次段回路へ転送することのできる半導体回路を提供することである。

この発明に係る半導体回路は、要約すれば、ラッチ型センスアンプの相補出力信号がセンス動作開始時、ともにプリチャージ電圧レベルから変化するとき、次段のラッチ回路の出力信号の電圧レベルを変化させる電流経路の駆動電流量を、ラッチ型センスアンプの出力信号に従って抑制するようにしたものである。

この発明の一実施の形態においては、半導体回路は、出力ノードが所定電圧レベルにプリチャージされ、センスアンプ活性化信号の活性化に応答して活性化され、入力信号を差動的に増幅して相補信号を出力ノードに生成するラッチ型センスアンプと、このラッチ型センスアンプの出力信号をラッチするフリップフロップ回路を備える。このフリップフロップ回路は、ラッチ型センスアンプの相補出力信号がセンスアンプ活性化信号の活性化に応答してともに所定電圧レベルから変化するとき、このフリップフロップ回路の出力信号の電圧レベルを変化させる電流を、ラッチ型センスアンプの相補出力信号に従って制限する電流制御部を備える。

センスアンプ活性化信号の活性化に応答して、センスアンプの相補出力信号がともに所定のプリチャージ電圧レベルから変化するとき、フリップフロップ回路の出力信号の電圧レベルを変化させる電流を抑制している。したがって、このフリップフロップ回路の出力信号が、センスアンプの過渡ノイズに従って変動するのを抑制することができ、次段回路での誤動作および貫通電流を抑制することができる。

また、ラッチ型センスアンプの出力信号の変化は抑制していないため、高速でセンス動作を行うことができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体回路（センスアンプ／ラッチ回路）が適用される半導体記憶装置の要部の構成を概略的に示す図である。

図１において、半導体記憶装置は、メモリセルアレイ１、行選択回路２、および列選択回路３を含む。メモリセルアレイ１においては、メモリセルが行列状に配列される。このメモリセルアレイ１に含まれるメモリセルの構成は、半導体記憶装置の種類に応じて適宜定められる。メモリセルアレイ１に含まれるメモリセルは、ＭＲＡＭセルであってもよく、フラッシュメモリセルであってもよく、また、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルであってもよい。メモリセルの記憶データの読出時、小振幅または微小振幅の信号が生成されて、この小振幅または微小振幅信号（以下、小振幅信号と称す）に従って、内部でメモリセルの記憶データが読出されればよい。

行選択回路２は、図示しないアドレス信号に従ってこのメモリセルアレイ１のアドレス指定されたメモリセル行を選択する。列選択回路３は、図示しない列アドレス信号に従ってこのメモリセルアレイ１のアドレス指定された列を選択する。

この半導体記憶装置は、さらに、選択メモリセルの記憶データの検知、増幅およびラッチを行なうセンスアンプ／ラッチ回路（半導体回路）４と、センスアンプ／ラッチ回路４により増幅されラッチされた内部読出データＱｘを増幅して転送する次段回路６と、次段回路６により転送されたデータに従って外部読出データＱを生成する出力回路８を含む。

センスアンプ／ラッチ回路４は、行選択回路２および列選択回路３により選択されたメモリセルのデータを検知し増幅しラッチするラッチ型センスアンプ１０と、ラッチ型センスアンプ１０の出力信号（相補センス出力信号）ＳｏおよびＳｏ＿Ｂをラッチするフリップフロップ回路１２とを含む。

ラッチ型センスアンプ１０は、その出力ノード（センス出力ノード）がプリチャージ指示信号ＰＣ＿Ｂに従って所定電圧（たとえばメモリ電源電圧）レベルにプリチャージされ、また、センスアンプ活性化信号ＳＥＮに従って活性化されて、メモリセルアレイ１の選択されたメモリセルの記憶データの検知、増幅およびラッチを行なう。

フリップフロップ回路１２は、ラッチ型センスアンプ１０のセンス動作と非同期でラッチ型センスアンプ１０の相補出力信号ＳｏおよびＳｏ＿Ｂをラッチする。ここで、「非同期」は、ラッチ型センスアンプ１０のセンス動作と独立に、すなわち、センスアンプ活性化信号ＳＥＮと独立に、与えられた信号をラッチし出力する動作を示す。

フリップフロップ回路１２は、また、ラッチ型センスアンプ１０の相補出力信号ＳｏおよびＳｏ＿Ｂが、ラッチ型センスアンプ１０のセンス動作開始時において過渡的に、プリチャージ電圧レベルからともに変化するとき、その出力ノード（ラッチ出力ノード）からの信号Ｑｘの電圧レベルが変動するのを抑制する。具体的に、フリップフロップ回路１２は、ラッチ型センスアンプ１０の出力信号ＳｏおよびＳｏ＿Ｂがともにプリチャージ電圧レベルから変化するとき、出力信号（ラッチ出力信号）Ｑｘ（またはＱｘ＿Ｂ）の電圧レベルを変化させる電流を流す経路の電流を、抑制する。

次段回路６は、たとえばプリアンプまたはリピータ等で構成され、このセンスアンプ／ラッチ回路４により生成された内部読出データＱｘをバッファ処理または増幅処理して、出力回路８へ転送する。次段回路６は、入力部が、内部ノード充電用および放電用のＭＯＳトランジスタを含む。したがって、これらの放電用および充電用のＭＯＳトランジスタが、中間電圧レベルの信号がゲートに与えられると、ともに導通状態となり、例えばメモリ電源ノードから接地ノードへ電流を流す。

この半導体記憶装置においては、各メモリセルの選択、データ読出および外部出力の動作を制御するために、制御回路９が設けられる。図１においては、制御回路は、センスアンプ活性化信号ＳＥＮおよびプリチャージ指示信号ＰＣ＿Ｂを生成するように示すが、各回路に対する動作制御信号を、図示しない外部からの動作モード指示信号に従って生成する。

図１に示すように、フリップフロップ回路１２において、ラッチ型センスアンプ１０のセンス動作開始時に、外部出力信号ＳｏおよびＳｏ＿Ｂの過渡ノイズ（グリッチ）によるラッチ出力信号Ｑｘ（Ｑｘ＿Ｂ）の電圧レベルの変動を抑制する。ラッチ型センスアンプ１０のセンス動作に対しては、グリッチ抑制操作は行っていない。したがってラッチ型センスアンプ１０のセンス動作の高速化を妨げない。また、このフリップフロップ回路１２の出力信号のグリッチを抑制しており、次段回路６において、中間電圧レベルの信号が伝達され、貫通電流が流れるのを抑制することができる。

これにより、半導体記憶装置における転送動作時の消費電流を低減し、また次段回路６における出力ノイズによる誤動作を防止する。

図２は、図１に示すセンスアンプ／ラッチ回路４に含まれるラッチ型センスアンプ１０およびフリップフロップ回路１２の具体的構成の一例を示す図である。以下、図２を参照して、この発明の実施の形態１に従うセンスアンプ/ラッチ回路の具体的構成および動作について説明する。

図２において、ラッチ型センスアンプ１０は、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、ゲートおよびドレインが交差結合されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３と、選択メモリセルからの読出データに対応する入力信号（センス入力信号）ＩＮおよびＩＮ＿Ｂをゲートに受けるＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ４と、センスアンプ活性化信号ＳＥＮに応答して選択的に導通してラッチ型センスアンプ１０のセンス動作を活性化するＮチャネルＭＯＳトランジスタＮＱ５を含む。

ＰチャネルＭＯＳトランジスタＰＱ１は、メモリ電源ノードとセンス出力ノードＮＤ１の間に接続され、そのゲートが、センス出力ノードＮＤ３に接続される。ＰチャネルＭＯＳトランジスタＰＱ２は、メモリ電源ノードとセンス出力ノードＮＤ３の間に接続されかつそのゲートがセンス出力ノードＮＤ１に接続される。これらのＭＯＳトランジスタＰＱ１およびＰＱ２は、ラッチ型センスアンプ１０の動作時、センス出力ノードＮＤ１およびＮＤ２のうちの高電位のノードをメモリ電源電圧レベルに駆動してラッチする。

ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２は、センス出力ノードＮＤ１と内部ノードＮＤ２の間に直列に接続され、ＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４が、センス出力ノードＮＤ３と内部ノードＮＤ２の間に直列に接続される。ＭＯＳトランジスタＮＱ１およびＮＱ３のそれぞれのゲートが、センス出力ノードＮＤ３およびＮＤ１に接続される。ＭＯＳトランジスタＮＱ１およびＮＱ３は、ラッチ型センスアンプ１０の動作時、センス出力ノードＮＤ１およびＮＤ３のうちの低電位のノードを接地電圧レベルに駆動してラッチする。

ＮチャネルＭＯＳトランジスタＮＱ５は、内部ノードＮＤ２と接地ノードの間に接続され、センスアンプ活性化信号ＳＥＮの活性化時（Ｈレベルのとき）オン状態となり、ラッチ型センスアンプ１０の動作電流が流れる経路を形成してラッチ型センスアンプ１０のセンス動作を活性化する。

ラッチ型センスアンプ１０は、さらに、プリチャージ指示信号ＰＣ＿Ｂに従ってセンス出力ノードＮＤ１およびＮＤ３を、メモリ電源電圧ＶＤＤレベルにプリチャージするプリチャージ用のＰチャネルＭＯＳトランジスタＰＱ３およびＰＱ４を含む。

ラッチ型センスアンプ１０においては、ＭＯＳトランジスタＰＱ１およびＰＱ２、ＮＱ１およびＮＱ３によりインバータラッチを構成し、活性化時、センス出力ノードＮＤ１およびＮＤ３に、相補信号（相補センス出力信号）ＳｏおよびＳｏ＿Ｂを生成する。

センスアンプ活性化信号ＳＥＮの非活性化時には、プリチャージ指示信号ＰＣ＿Ｂが活性状態（Ｌレベル）であり、ＭＯＳトランジスタＰＱ３およびＰＱ４により、センス出力ノードＮＤ１およびＮＤ３は、メモリ電源電圧ＶＤＤレベルにプリチャージされる。

フリップフロップ回路１２は、メモリ電源ノードとラッチ出力ノードＮＤ５の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ１１およびＰＱ１２と、メモリ電源ノードとラッチ出力ノードＮＤ７の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ１３およびＰＱ１４とを含む。

ＰチャネルＭＯＳトランジスタＰＱ１１は、そのソースがメモリ電源ノードに接続され、そのゲートに、インバータＩＶ１を介してセンス出力信号Ｓｏを受ける。ＭＯＳトランジスタＰＱ１２は、ＭＯＳトランジスタＰＱ１１とラッチ出力ノードＮＤ５の間に接続され、そのゲートがラッチ出力ノードＮＤ７に接続される。ＭＯＳトランジスタＰＱ１３は、そのソースがメモリ電源ノードに接続され、そのゲートにインバータＩＶ２を介してラッチ型センスアンプ１０からのセンス出力信号Ｓｏ＿Ｂを受ける。ＭＯＳトランジスタＰＱ１４は、ＭＯＳトランジスタＰＱ１３とラッチ出力ノードＮＤ７の間に接続され、かつそのゲートがラッチ出力ノードＮＤ５に接続される。

フリップフロップ回路１２は、さらに、ラッチ出力ノードＮＤ５と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＱ１０と、ラッチ出力ノードＮＤ５と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１１およびＮＱ１２を含む。ＭＯＳトランジスタＮＱ１０は、そのゲートが、ラッチ出力ノードＮＤ７に接続される。ＭＯＳトランジスタＮＱ１１は、そのゲートにインバータＩＶ１の出力信号を受ける。ＭＯＳトランジスタＮＱ１２は、そのゲートが、センス出力ノードＮＤ３に接続されて、センス出力信号Ｓｏ＿Ｂを受ける。

フリップフロップ回路１２は、さらに、ラッチ出力ノードＮＤ７と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＱ１３と、ラッチ出力ノードＮＤ７と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１４およびＮＱ１５を含む。ＭＯＳトランジスタＮＱ１３は、そのゲートがラッチ出力ノードＮＤ５に接続される。ＭＯＳトランジスタＮＱ１４は、そのゲートに、ノードＮＤ６を介してインバータＩＶ２の出力信号を受ける。ＭＯＳトランジスタＮＱ１５は、そのゲートが、センス出力ノードＮＤ１に接続され、センスアンプ出力信号Ｓｏを受ける。

インバータＩＶ１およびＩＶ２は、たとえばＣＭＯＳインバータであり、ラッチ型センスアンプ回路１０の出力信号ＳｏおよびＳｏ＿Ｂをそれぞれ反転する。

フリップフロップ回路１２に対しては、ラッチ動作を制御するためのクロック信号（制御信号）は用いられていない。インバータＩＶ１およびＩＶ２の出力信号に従ってラッチ動作を行なう。このフリップフロップ回路１２を、ラッチ型センスアンプ１０のセンス動作と非同期でラッチ動作を行なわせることにより、ラッチ型センスアンプ１０のセンス動作に対するフリップフロップ回路１２のタイミング制御を行なう必要がなく、タイミング制御が簡略化される。

また、ラッチ型センスアンプ１０の出力信号をさらに非同期のフリップフロップ回路１２で受けて、次段回路６（図１参照）に転送することにより、以下の効果が得られる。すなわち、ラッチ型センスアンプ１０がセンス動作を完了して、プリチャージ状態に復帰しても、フリップフロップ回路１２からメモリセルのデータを、次段回路６を介して出力回路８へ転送することができる。すなわち、センスアンプ１０の活性化期間を短くしても、次段回路は、余裕を持ってセンスされたメモリセルデータを処理して転送することができる。これにより、データ読出時の次段回路以降の回路のタイミングマージンを十分に確保することができる。

図３は、図２に示すセンスアンプ／ラッチ回路４のデータ読出時の動作を示す信号波形図である。以下、図３を参照して、図２に示すセンスアンプ／ラッチ回路４の動作について説明する。

スタンバイ状態においては、プリチャージ指示信号ＰＣ＿ＢはＬレベルである。この状態においては、ラッチ型センスアンプ１０において、ＭＯＳトランジスタＰＱ３およびＰＱ４がオン状態であり、センス出力ノードＮＤ１およびＮＤ３上のセンス出力信号ＳｏおよびＳｏ＿Ｂは、ともにメモリ電源電圧ＶＤＤレベルのＨレベル（論理ハイレベル）にある。

この状態においては、フリップフロップ回路１２において、インバータＩＶ１およびＩＶ２の出力信号は接地電圧レベルのＬレベル（論理ローレベル）であり、ＭＯＳトランジスタＮＱ１１およびＮＱ１４はオフ状態にあり、また、ＭＯＳトランジスタＰＱ１１およびＰＱ１３がオン状態である。したがって、フリップフロップ回路１２においては、ＭＯＳトランジスタＰＱ１１、ＰＱ１２、およびＮチャネルＭＯＳトランジスタＮＱ１０で構成されるインバータと、ＭＯＳトランジスタＰＱ１３、ＰＱ１４およびＮＱ１３で構成されるインバータにより、ラッチ出力信号Ｑｘ＿ＢおよびＱｘは、それぞれ先のサイクルで読出されたメモリセルのデータに対応した電圧レベルに維持される。ここで、フリップフロップ回路１２からの出力信号Ｑｘ＿ＢおよびＱｘは、相補な信号であり、一方がＨレベルおよび他方がＬレベルである。

メモリセルデータの読出サイクルが始まると、まず、プリチャージ指示信号ＰＣ＿ＢがＨレベルに駆動され、ラッチ型センスアンプ１０においてＭＯＳトランジスタＰＱ３およびＰＱ４がオフ状態となり、センス出力ノードＮＤ１およびＮＤ３のプリチャージ動作が停止する。

次いで、図１に示す行選択回路２および列選択回路３により、メモリセルアレイ１におけるメモリセルの行および列選択動作が、制御回路９の制御の下に行なわれ、選択メモリセルのデータが、列選択回路３を介してラッチ型センスアンプ１０へ伝達される。ラッチ型センスアンプ１０は、内部データバスを介して列選択回路３に接続され、選択メモリセルの記憶データに応じた電圧／電流を受ける。通常、内部データバスは、所定電圧レベルにプリチャージ／イコライズされており（図３においては、メモリ電源電圧レベル）、メモリセルの記憶データに応じて内部データバス線の信号電圧が、プリチャージ電圧レベルから相補的に変化する。このとき、メモリセルが接続するビット線の負荷よりも、内部データバス線の負荷が大きく、内部データバス線の電圧振幅は、小さい。

この内部データバス線上に読出されたメモリセルデータに対応するセンス入力信号ＩＮおよびＩＮ＿Ｂの電位差が十分に拡大されると、所定のタイミングで、制御回路９の制御の下に、センスアンプ活性化信号ＳＥＮが活性化される。このセンスアンプ活性化信号ＳＥＮの活性化に応答して、ラッチ型センスアンプ１０において、ＭＯＳトランジスタＮＱ５がオン状態となり、内部ノードＮＤ２が接地ノードに結合され、ラッチ型センスアンプ１０に動作電流が流れ、センス動作が行われる。この状態において、メモリセル読出データ（センス入力信号）ＩＮおよびＩＮ＿Ｂの電圧レベルは、ともに中間電圧レベルよりも高く、まず、ＭＯＳトランジスタＮＱ２およびＮＱ４がともに導通し、センス出力ノードＮＤ１およびＮＤ３からの放電が行なわれ、センス出力信号ＳｏおよびＳｏ＿Ｂの電圧レベルが一旦低下する。

内部のメモリ読出データに応じたセンス入力信号ＩＮおよびＩＮ＿Ｂの電圧差に従ってＭＯＳトランジスタＮＱ２およびＮＱ４のコンダクタンスに差が生じている。このコンダクタンスの差により、ＭＯＳトランジスタＮＱ２およびＮＱ４の一方を介しての放電が大きい。この放電量の差により、ＭＯＳトランジスタＮＱ１およびＮＱ３のゲート−ソース間電圧の差が大きくなり、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ３により構成されるインバータラッチ回路により、センス出力ノードＮＤ１およびＮＤ３のセンス出力信号ＳｏおよびＳｏ＿Ｂが、センス入力信号ＩＮおよびＩＮ＿Ｂに応じてメモリ電源電圧（Ｈレベル）および接地電圧レベル（Ｌレベル）に駆動されてラッチされる。このラッチ状態においては、ＭＯＳトランジスタＮＱ１およびＮＱ３の一方がオン状態、他方がオフ状態にある。

このセンス動作開始時の過渡時に、センス出力信号ＳｏおよびＳｏ＿Ｂがともにその電圧レベルがプリチャージ電圧レベルから低下した場合、フリップフロップ回路１２においてインバータＩＶ１およびＩＶ２の出力信号がともにハイレベルに上昇し、ＭＯＳトランジスタＮＱ１１およびＮＱ１４が導通状態となる。このとき、ＭＯＳトランジスタＮＱ１２およびＮＱ１５は、それぞれゲートにセンス出力信号Ｓｏ＿ＢおよびＳｏを受けている。したがって、センス出力信号ＳｏおよびＳｏ＿Ｂの電圧レベルの低下に従って、これらのＭＯＳトランジスタＮＱ１５およびＮＱ１２のコンダクタンスが小さくなり、ラッチ出力ノードＮＤ４およびＮＤ７から、ＭＯＳトランジスタＮＱ１１およびＮＱ１４を介して接地ノードへ電流が流れる放電経路の電流は抑制される。

したがって、ラッチ出力ノードＮＤ５およびＮＤ７からのラッチ出力信号Ｑｘ＿ＢおよびＱｘ両者の電圧レベルの低下は抑制され、安定にラッチ出力信号Ｑｘ＿ＢおよびＱｘを維持することができる。すなわち、現サイクルにおけるメモリセルの読出データが前回のサイクルのメモリセルの読出データと同じであり、フリップフロップ回路１２のラッチ出力信号ＱｘおよびＱｘ＿Ｂの論理レベルが全サイクルと同じ状態に維持される状態において、ラッチ出力信号ＱｘおよびＱｘ＿Ｂの電圧変化を抑制することができ、図３において破線で示す過渡ノイズ（グリッチ）を抑制できる。応じて、次段回路において、中間電圧レベルに低下したラッチ出力信号ＱｘおよびＱｘ＿Ｂに従って貫通電流が流れる現象は抑制され、応じて、消費電流が低減されるとともに、誤動作が抑制される。

センス動作が完了すると、センスアンプ活性化信号ＳＥＮがＬレベルに駆動され、ＭＯＳトランジスタＮＱ５がオフ状態となる。この状態において、センス入力信号（メモリセル読出データ）ＩＮおよびＩＮ＿Ｂの電圧レベルが、中間電圧レベルであっても、ラッチ型センスアンプのセンス出力ノードＮＤ１およびＮＤ３からのセンス出力信号ＳｏおよびＳｏ＿Ｂは、ラッチ状態にある（Ｌレベルのセンス出力ノードはフローティング状態）。すなわち、たとえば、センス出力信号ＳｏがＨレベルのときには、ＭＯＳトランジスタＰＱ２がオフ状態、ＭＯＳトランジスタＮＱ３がオン状態である。このとき、センス出力ノードＮＤ３はＬレベルであるため、ＭＯＳトランジスタＰＱ１がオン状態、ＭＯＳトランジスタＮＱ１がオフ状態である。したがって、センス出力ノードＮＤ１およびＮＤ３は、それぞれ、ＨレベルおよびＬレベルに維持される。

メモリセルデータ読出サイクルが完了すると、図１に示す制御回路９により、プリチャージ指示信号ＰＣ＿Ｂが再びＬレベルに駆動されて、ラッチ型センスアンプ１０においてＭＯＳトランジスタＰＱ３およびＰＱ４がオン状態となり、センス出力信号ＳｏおよびＳｏ＿Ｂがメモリ電源電圧レベルに再びプリチャージされる。この状態において、フリップフロップ回路１２においてインバータＩＶ１およびＩＶ２の出力信号はＬレベルであり、ＭＯＳトランジスタＮＱ１１およびＮＱ１４はともにオフ状態である。したがって、ラッチ出力信号ＱｘおよびＱｘ＿Ｂの論理レベルは変化せず、フリップフロップ回路１２はラッチ状態を維持する。

現サイクルにおいて前サイクルのメモリセルデータと逆の論理レベルのデータ（逆データ）が読出される場合には、センス出力信号ＳｏおよびＳｏ＿Ｂがともに低下した期間、ラッチ出力信号ＱｘおよびＱｘ＿ＢのＬレベルへの駆動するＭＯＳトランジスタＮＱ１２またはＮＱ１５の駆動電流量が低減される。しかしながら、このとき、ＭＯＳトランジスタＰＱ１１およびＰＱ１３の駆動電流量の調整は行なわれていないため、ラッチ出力信号のＨレベルへの駆動がセンス出力信号に従って行われる。このラッチ出力信号のＨレベル方向への駆動に従って、ＭＯＳトランジスタＮＱ１０またはＮＱ１３がオン状態となり、他方のラッチ出力信号のＬレベル方向への駆動が行われる。従って、フリップフロップ回路１２のラッチ動作およびラッチ出力信号ＱｘおよびＱｘ＿Ｂの確定タイミングの遅れは、ほぼ無視することができる。

この図３の信号波形図に示すように、ラッチ型センスアンプ１０において、そのセンス出力信号ＳｏおよびＳｏ＿Ｂの電圧レベルが、センス開始時にともにプリチャージ電圧レベルから変化しても（低下しても）、センス出力信号ＳｏおよびＳｏ＿Ｂに従ってフリップフロップ回路１２の出力ノード放電経路の駆動電流を低減している。すなわち、フリップフロップ回路１２の出力信号ＱｘまたはＱｘ＿Ｂの電圧レベルが変化する方向に電流を駆動する経路の電流を抑制しており、全サイクルと同一論理レベルのデータ読出時のラッチ出力信号のノイズを抑制することができる。

なお、上述の構成において、メモリセルの読出データ（センス入力信号）ＩＮおよびＩＮ＿Ｂは、メモリ電源電圧ＶＤＤにプリチャージされている。しかしながら、このセンス入力信号ＩＮおよびＩＮ＿Ｂが、中間電圧レベルにプリチャージされる構成であってもよい。この場合においても、センス入力信号ＩＮおよびＩＮ＿Ｂの振幅は小さく、この中間電圧レベルを中心として変化するだけであり、センス動作開始時、ラッチ型センスアンプ１０の出力信号は、一旦、そのプリチャージ電圧レベルから低下した後、センス入力信号ＩＮおよびＩＮ＿Ｂに応じた電圧レベルに駆動されてラッチされる。したがって、この場合においても、同様、フリップフロップ回路１２の出力信号ＱｘおよびＱｘ＿Ｂにおけるグリッチの発生を抑制することができる。

以上のように、この発明の実施の形態１に従えば、ラッチ型センスアンプのセンス動作と非同期でラッチ型センスアンプの出力信号をラッチして次段回路へ伝達するフリップフロップ回路において、ラッチ型センスアンプの相補センス出力信号に従って、ラッチ出力信号の電圧レベルを変化させる電流経路の駆動電流量を低減している。これにより、フリップフロップ回路のラッチ出力信号のグリッチを抑制することができ、応じて、次段回路の消費電流を低減することができる。

［実施の形態２］
図４は、この発明の実施の形態２に従うセンスアンプ／ラッチ回路４の具体的構成を示す図である。図４において、ラッチ型センスアンプ１０は、５個のＰチャネルＭＯＳトランジスタＰＱ２０−ＰＱ２４と、４個のＮチャネルＭＯＳトランジスタＮＱ２０−ＮＱ２３を含む。

ＰチャネルＭＯＳトランジスタＰＱ２０は、センスアンプ活性化信号ＳＥＮ＿Ｂの活性化に応答してメモリ電源ノードをセンス電源ノードＮＤ１０に結合する。ＰチャネルＭＯＳトランジスタＰＱ２１およびＰＱ２２が、センス電源ノードＮＤ１０とセンス出力ノードＮＤ１１の間に直列に結合され、ＰチャネルＭＯＳトランジスタＰＱ２３およびＰＱ２４が、センス電源ノードＮＤ１０とセンス出力ノードＮＤ１２の間に直列に接続される。ＭＯＳトランジスタＰＱ２１およびＰＱ２３は、それぞれのゲートに、センス入力信号ＩＮおよびＩＮ＿Ｂを受ける。ＰチャネルＭＯＳトランジスタＰＱ２２は、ＭＯＳトランジスタＰＱ２１とセンス出力ノードＮＤ１１の間に接続されかつそのゲートがセンス出力ノードＮＤ１２に接続される。ＭＯＳトランジスタＰＱ２４は、ＭＯＳトランジスタＰＱ２３とセンス出力ノードＮＤ１２の間に接続されかつそのゲートがセンス出力ノードＮＤ１１に接続される。

ＮチャネルＭＯＳトランジスタＮＱ２０は、センス出力ノードＮＤ１１と接地ノードの間に接続されかつそのゲートがセンス出力ノードＮＤ１２に接続される。ＮチャネルＭＯＳトランジスタＮＱ２１は、センス出力ノードＮＤ１２と接地ノードの間に接続されかつそのゲートがセンス出力ノードＮＤ１１に接続される。ＮチャネルＭＯＳトランジスタＮＱ２２およびＮＱ２３は、それぞれ、プリチャージ指示信号ＰＣの活性化に応答してオン状態となり、センス出力ノードＮＤ１１およびＮＤ１２を接地ノードに結合する。

この図４に示すラッチ型センスアンプ１０は、図２に示す実施の形態１に従うラッチ型センスアンプ１０の構成において、構成要素のトランジスタの極性が変換され、また電源ノードと接地ノードが交換されている構成を有する。このラッチ型センスアンプ１０においては、プリチャージ指示信号ＰＣの活性化時（Ｈレベルのとき）、センス出力ノードＮＤ１１およびＮＤ１２が接地電圧レベルにプリチャージされる。

フリップフロップ回路１２は、メモリ電源ノードとラッチ出力ノードＮＤ１４の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ３０およびＰＱ３１と、メモリ電源ノードとラッチ出力ノードＮＤ１４の間に接続されるＰチャネルＭＯＳトランジスタＰＱ３２を含む。ＭＯＳトランジスタＰＱ３０は、そのゲートが、センス出力ノードＮＤ１２に接続され、センス出力信号Ｓｏを受ける。ＰチャネルＭＯＳトランジスタＰＱ３１は、ＭＯＳトランジスタＰＱ３０とラッチ出力ノードＮＤ１４の間に接続され、そのゲートに、インバータＩＶ３を介して伝達される補のセンス出力信号Ｓｏ＿Ｂを受ける。ＭＯＳトランジスタＰＱ３２は、そのゲートがラッチ出力ノードＮＤ１６に接続される。

フリップフロップ回路１２は、さらに、メモリ電源ノードとラッチ出力ノードＮＤ１６の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ３３およびＰＱ３４と、メモリ電源ノードとラッチ出力ノードＮＤ１６の間に接続されるＰチャネルＭＯＳトランジスタＰＱ３５を含む。ＭＯＳトランジスタＰＱ３３は、ソースがメモリ電源ノードに接続され、そのゲートにセンス出力信号Ｓｏ＿Ｂを受ける。ＭＯＳトランジスタＰＱ３４は、ＭＯＳトランジスタＰＱ３３とラッチ出力ノードＮＤ１６との間に接続され、そのゲートに、インバータＩＶ４を介してノードＮＤ１５に伝達されるセンス出力信号Ｓｏを受ける。ＭＯＳトランジスタＰＱ３５は、そのゲートがラッチ出力ノードＮＤ１４に接続される。

このフリップフロップ回路１２は、さらに、ラッチ出力ノードＮＤ１４と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ３０およびＮＱ３１と、ラッチ出力ノードＮＤ１６と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ３２およびＮＱ３３を含む。ＭＯＳトランジスタＮＱ３０は、そのゲートがラッチ出力ノードＮＤ１６に接続される。ＭＯＳトランジスタＮＱ３１は、ＭＯＳトランジスタＮＱ３０と接地ノードとの間に接続され、そのゲートに、ノードＮＤ１３に伝達されるインバータＩＶ３の出力信号を受ける。ＮチャネルＭＯＳトランジスタＮＱ３２は、そのゲートが、ラッチ出力ノードＮＤ１４に接続される。ＭＯＳトランジスタＮＱ３３は、ＭＯＳトランジスタＮＱ３２と接地ノードの間に接続されかつそのゲートに、ノードＮＤ１５を介して伝達されるインバータＩＶ４の出力信号を受ける。

ラッチ出力ノードＮＤ１４およびＮＤ１６から、それぞれ、互いに相補なラッチ出力信号Ｑｘ＿ＢおよびＱｘが出力される。

この図４に示すフリップフロップ回路１２は、図２に示す実施の形態１に従うフリップフロップ回路１２と、トランジスタの極性および電源／接地ノードが交換され多幸性を有する。フリップフロップ回路１２は、ＮＡＮＤ型ラッチ回路であり、ラッチ型センスアンプ１０のセンス動作と非同期で、ラッチ型センスアンプ１０の出力信号ＳｏおよびＳｏ＿Ｂをラッチして、ラッチ出力信号ＱｘおよびＱｘ＿Ｂを生成する。

図５は、図４に示すセンスアンプ／ラッチ回路４の動作を示す信号波形図である。以下、図５を参照して、図４に示すセンスアンプ／ラッチ回路４の動作について説明する。

センス入力信号ＩＮおよびＩＮ＿Ｂは、実施の形態１の場合と同様、選択メモリセルの記憶データに応じた電圧レベルの信号であり、内部データバスに読出される信号である。スタンバイ状態においては、内部データバスは、接地電圧レベルにプリチャージされ、応じて、センス入力信号ＩＮおよびＩＮ＿Ｂは、ともに接地電圧レベルにプリチャージされる。

このスタンバイ状態時において、プリチャージ指示信号ＰＣはＨレベルであり、ラッチ型センスアンプ１０において、ＭＯＳトランジスタＮＱ２２およびＮＱ２３により、センス出力ノードＮＤ１１およびＮＤ１２は、接地電圧レベルにプリチャージされる。したがって、スタンバイ状態時においては、センス出力信号ＳｏおよびＳｏ＿Ｂは、ともにＬレベルである。フリップフロップ回路１２において、ＭＯＳトランジスタＰＱ３１およびＰＱ３４がオフ状態、ＭＯＳトランジスタＮＱ３１およびＮＱ３３がオン状態である。従って、ＭＯＳトランジスタＰＱ３２、ＮＱ３０およびＮＱ３１で構成されるインバータと、ＭＯＳトランジスタＰＱ３４、ＮＱ３２およびＮＱ３３で構成されるインバータにより、前の細工に読み出されたメモリセルデータがラッチされている。

メモリセルのデータ読出サイクルが始まると、まず、プリチャージ指示信号ＰＣがＬレベルに駆動され、ラッチ型センスアンプ１０において、ＭＯＳトランジスタＮＱ２２およびＮＱ２３がオフ状態となり、センス出力ノードＮＤ１１およびＮＤ１２の接地電圧レベルへのプリチャージが停止する。

次いで、メモリセルアレイのメモリセルの選択動作が行なわれる、選択メモリセルの記憶データに応じた内部読出データが、センス入力信号ＩＮおよびＩＮ＿Ｂとして伝達される。この場合においても、内部読出データバスの負荷は大きく、センス入力信号ＩＮおよびＩＮ＿Ｂの振幅は十分小さく、ハイレベルのセンス入力信号は、中間電圧レベル程度までしか変化しない。

センス入力信号ＩＮおよびＩＮ＿Ｂの電位差が拡大されると、所定のタイミングで、センスアンプ活性化信号ＳＥＮ＿Ｂが活性化され、ラッチ型センスアンプ１０において、ＭＯＳトランジスタＰＱ２０がオン状態となり、センス電源ノードがメモリ電源ノードに結合される。応じて、センス動作が開始され、センス出力ノードＮＤ１１およびＮＤ１２が、センス入力信号ＩＮおよびＩＮ＿Ｂの電圧レベルに応じた電圧レベルへ駆動される。この場合、センス入力信号ＩＮおよびＩＮ＿Ｂは、中間電圧レベル以下の電圧レベルであり、ＭＯＳトランジスタＰＱ２１およびＰＱ２３は、ともに一旦導通状態となり、センス出力ノードＮＤ１１およびＮＤ１２の電圧レベルが、ともに、プリチャージ電圧レベルから上昇する。

このセンス出力信号ＳｏおよびＳｏ＿Ｂの上昇時に、フリップフロップ回路１２においてインバータＩＶ３およびＩＶ４の出力信号がローレベルへ駆動されると、ＭＯＳトランジスタＰＱ３１およびＰＱ３４が導通状態となる。しかしながら、この場合、ＭＯＳトランジスタＰＱ３０およびＰＱ３３は、それぞれゲートに、センス出力信号ＳｏおよびＳｏ＿Ｂを受けており、その電圧レベル上昇に応じて電流駆動力が小さくされている。従って、フリップフロップ回路１２の出力ノードＮＤ１４およびＮＤ１５の充電経路の駆動電流量が低減され、フリップフロップ回路１２の出力信号ＱｘおよびＱｘ＿ＢのうちのＬレベルの信号の電位が上昇するのが抑制される。これにより、前サイクルと同一のデータの読出時において、図５において破線で示すように、ラッチ出力信号ＱｘおよびＱｘ＿Ｂにグリッチが発生するのを抑制することができる。

ＭＯＳトランジスタＰＱ２１およびＰＱ２３によりセンス動作が行なわれ、両者のコンダクタンスの差に応じて供給電流に差が生じ、ＭＯＳトランジスタＰＱ２２およびＰＱ２３のゲート−ソース間電圧に差が生じると、ＭＯＳトランジスタＰＱ２２、ＰＱ２４、ＮＱ２０およびＮＱ２１により構成されるインバータラッチにより、差動増幅動作およびラッチ動作が行われる。これにより、高速でセンス出力ノードＮＤ１１およびＮＤ１２からのセンス出力信号Ｓｏ＿ＢおよびＳｏの電圧レベルが、メモリセルの記憶データ（センス入力信号）に応じて、ＨレベルおよびＬレベルへ駆動されてラッチされる。

センス出力信号ＳｏおよびＳｏ＿Ｂが、ＨレベルおよびＬレベルに駆動されると、フリップフロップ回路１２により、センス出力信号ＳｏおよびＳｏ＿Ｂがラッチされ、ラッチ出力信号ＱｘおよびＱｘ＿Ｂが、センス出力信号ＳｏおよびＳｏ＿Ｂの論理レベルに応じた電圧レベルに駆動されてラッチされる。

たとえば、センス出力信号ＳｏがＨレベルのときには、ＭＯＳトランジスタＰＱ３０がオフ状態、ＭＯＳトランジスタＰＱ３３がオン状態となる。また、インバータＩＶ３およびＩＶ４の出力信号に従って、ＭＯＳトランジスタＰＱ３４およびＮＱ３１がオン状態、ＭＯＳトランジスタＰＱ３１およびＮＱ３３がオフ状態となる。したがって、ラッチ出力ノードＮＤ１６が、ＭＯＳトランジスタＰＱ３３およびＰＱ３４により充電される。前サイクルと同一データの読出であり、ラッチ出力信号ＱｘがＨレベルであり、また、ラッチ出力ノードＮＤ１４が、ＭＯＳトランジスタＮＱ３０およびＮＱ３１により放電される。これにより、ラッチ出力信号ＱｘおよびＱｘ＿Ｂは、それぞれ、ＭＯＳトランジスタＰＱ３３−ＰＱ３５およびＮＱ３０−ＮＱ３１によりＨレベルおよびＬレベルに維持される。

センス動作が完了すると、センスアンプ活性化信号ＳＥＮ＿ＢがＨレベルへ駆動され、ラッチ型センスアンプ１０においてＭＯＳトランジスタＰＱ２０がオフ状態となる。この場合、センス入力信号ＩＮおよびＩＮ＿Ｂは、中間電圧レベルであっても、ＭＯＳトランジスタＰＱ２２、ＰＱ２４およびＮＱ２０およびＮＱ２１により、センス出力信号ＳｏおよびＳｏ＿Ｂはラッチされる（Ｈレベルのセンス出力ノードはフローティング状態）。

この後、プリチャージ活性化信号ＰＣがＨレベルへ駆動され、ＭＯＳトランジスタＮＱ２２およびＮＱ２３がオン状態となり、センス出力信号ＳｏおよびＳｏ＿Ｂがともに接地電圧レベルに駆動される。この状態において、ＭＯＳトランジスタＰＱ３０およびＰＱ３３はオン状態となる。また、インバータＩＶ３およびＩＶ４の出力信号はＨレベルであり、ＭＯＳトランジスタＰＱ３１およびＰＱ３４はオフ状態にある。したがって、ＭＯＳトランジスタＰＱ３２、ＮＱ３０およびＮＱ３１によるインバータとＭＯＳトランジスタＰＱ３５、ＮＱ３２およびＮＱ３３によるインバータにより、そのラッチ出力信号ＱｘおよびＱｘ＿Ｂはラッチ状態に維持される。

逆データの読出時においては、センス出力信号ＳｏおよびＳｏ＿Ｂがともにその電圧レベルが低下する場合、フリップフロップ回路１２においてラッチ出力ノードをＨレベルへ駆動する経路の電流量は低減されるものの、ラッチ出力ノードをＬレベルへ駆動する経路の電流量は低減されない。従って、この電圧レベルの低下に従ってＭＯＳトランジスタＰＱ３２またはＰＱ３５がオン状態となり、ラッチ動作の遅れは回避することができる。

以上のように、この発明の実施の形態２においては、センス出力信号が、スタンバイ状態時、接地電圧レベルに維持される構成において、ＮＡＮＤ型ラッチ回路を利用してフリップフロップ回路１２を構成し、センス出力信号の反転信号をラッチしている。また、このセンス出力信号に従って、ラッチ出力信号の入力信号に応じて出力信号の電圧レベルを変更する経路の電流量を調整している。従って、実施の形態１と同様、センスアンプのセンス動作開始時の過渡時おけるグリッチが、確実にラッチ出力信号に伝達されるのを防止することができる。

なお、この実施の形態２においても、センス入力信号ＩＮおよびＩＮ＿Ｂのプリチャージ電圧レベルは、電源電圧ＶＤＤと接地電圧の間の中間電圧レベルであってもよい。

［実施の形態３］
図６は、この発明の実施の形態３に従う半導体装置の要部の構成を概略的に示す図である。図６において、この半導体装置は、信号源２０からの小振幅信号をラッチしかつ増幅するセンスアンプ／ラッチ回路２２と、このセンスアンプ／ラッチ回路２２の出力信号に所定の処理を施して処理結果信号Ｑを生成する処理回路２４を含む。

信号源２０は、たとえばセンサなどのアナログ信号を生成する回路であってもよく、また、半導体集積回路回路装置において小振幅信号を転送するリピータまたはバッファ回路であってもよい。

センスアンプ／ラッチ回路２２は、実施の形態１または２と同様、ラッチ型センスアンプ３０と、非同期フリップフロップ回路３２とを含む。これらのラッチ型センスアンプ３０および非同期フリップフロップ回路３２は、実施の形態１または２において説明した構成を有し、信号源２０からの小振幅信号を増幅しラッチする。このラッチ型センスアンプ３０において、信号源２０からの小振幅信号を、所定の基準電圧または基準電流と比較して、その比較結果に応じたセンス出力信号を生成する構成が用いられればよい。非同期フリップフロップ回路３２は、実施の形態１または２と同様、ＮＡＮＤ型フリップフロップ回路またはＮＯＲ型フリップフロップ回路で構成され、ラッチ型センスアンプ３０の出力する信号をラッチ型センスアンプ３０のセンス動作と非同期でラッチして、そのラッチ信号を出力する。このラッチ動作において、ラッチ型センスアンプ３０の出力信号がともにプリチャージ電圧レベルから変化する場合には、非同期フリップフロップ回路３２は、ラッチ型センスアンプ３０の出力信号に従って、ラッチ出力信号の電圧レベルが変化する経路の電流量を制限する。

処理回路２４は、このセンスアンプ／ラッチ回路２２から生成された信号に従って所定の処理を実行する。この処理回路２４は、たとえば、アナログ／デジタル変換回路であり、各ビットごとにラッチ型センスアンプ３０の比較基準電圧レベルを調整し、各ビットごとに、このセンスアンプ／ラッチ回路２２の出力信号に従って、信号源２０からの小振幅のアナログ信号をデジタル信号に変換する。

この処理回路２４は、また、半導体集積回路装置において、別のモジュール（機能ブロック）から転送される微小振幅の信号に対し、所定の演算処理を実行する回路ブロックであってもよい。

この図６に示すように、小振幅または微小振幅の信号を生成する信号源２０からの信号を、グリッチ抑制機能を有するセンスアンプ／ラッチ回路２２でセンスしかつラッチして、振幅電源電圧レベルの信号を生成することにより、実施の形態１および２と同様、次段回路の処理回路２４における誤動作および消費電流の増大を抑制することができる。

この発明は、一般に、小振幅信号をセンスアンプ活性化信号に同期してセンスしかつこのセンス動作と非同期でラッチして次段回路へ転送する半導体装置に適用することにより、次段回路における誤動作および消費電流を低減することができる。特に、半導体記憶装置においてメモリセルの記憶データを読出す回路部分に適用することにより、低消費電流の半導体記憶装置を実現することができ、携帯機器用途などの低消費電力性が要求される用途に効果的に適用することができる。

この発明の実施の形態１に従う半導体回路を利用する半導体記憶装置の要部の構成を概略的に示す図である。 図１に示すセンスアンプ／ラッチ回路の構成を具体的に示す図である。 図２に示すセンスアンプ／ラッチ回路の動作を示す信号波形図である。 この発明の実施の形態２に従うセンスアンプ／ラッチ回路の構成を示す図である。 図４に示すセンスアンプ／ラッチ回路の動作を示す信号波形図である。 この発明の実施の形態３に従う半導体回路を含む半導体装置の構成を概略的に示す図である。

符号の説明

４，２２ センスアンプ／ラッチ回路、６ 次段回路、１０，３０ ラッチ型センスアンプ、１２，３２ フリップフロップ回路、ＰＱ１−ＰＱ４，ＰＱ１１−ＰＱ１４，ＰＱ２０−ＰＱ２３，ＰＱ３０−ＰＱ３４ ＰチャネルＭＯＳトランジスタ、ＮＱ１−ＮＱ４，ＮＱ１０−ＮＱ１５，ＮＱ２０−ＮＱ２３，ＮＱ３０−ＮＱ３３ ＮチャネルＭＯＳトランジスタ。

Claims (5)

1. 所定電圧レベルにプリチャージされるセンス出力ノードを有し、センスアンプ活性化信号の活性化に応答して活性化され、入力信号を差動的に増幅して相補信号を前記センス出力ノードに生成するラッチ型センスアンプ、および
   前記ラッチ型センスアンプの出力信号をラッチするフリップフロップ回路を備え、前記フリップフロップ回路は、前記ラッチ型センスアンプの相補な出力信号が前記センスアンプ活性化信号の活性化に応答してともに前記所定電圧レベルから変化するとき、前記フリップフロップ回路の出力信号の電圧レベルを変化させる電流を、前記ラッチ型センスアンプの相補出力信号に従って制限する電流制御部を備える、半導体回路。
2. 前記フリップフロップ回路は、相補信号を出力する第１および第２のラッチ出力ノードを有し、
   前記電流制御部は、前記ラッチ型センスアンプの相補出力信号の前記所定電圧からの移行時、前記第１および第２のラッチ出力ノードと前記所定電圧と異なる第１の電源電圧を供給する電源ノードとの間の電流を前記ラッチ型センスアンプの相補出力信号に従って抑制する素子を備える、請求項１記載の半導体回路。
3. 前記フリップフロップ回路は、前記ラッチ型センスアンプの相補出力信号の反転信号に従ってラッチ動作を行なう、第１および第２のラッチ出力ノードを有するフリップフロップであり、
   前記電流制御部は、
   前記第１のラッチ出力ノードと前記所定電圧と異なる第１の電源電圧を供給する電源ノードとの間に、前記ラッチ型センスアンプの相補出力信号のうちの第１の出力信号の反転信号に応答して選択的に導通する第１導電型の第１のトランジスタと直列に接続され、前記ラッチ型センスアンプの相補出力信号のうちの第２の出力信号に従って選択的に導通する第１導電型の第２のトランジスタと、
   前記第２のラッチ出力ノードと前記第１の電源電圧を供給する電源ノードとの間に、前記第２の出力信号の反転信号に応答して選択的に導通する第１導電型の第３のトランジスタと直列に接続され、前記第１の出力信号に従って選択的に導通する第１導電型の第４のトランジスタとを備える、請求項１記載の半導体回路。
4. 前記所定電圧は、前記ラッチ型センスアンプの相補出力信号の論理ハイレベルの信号電圧に対応する電圧であり、前記第１の電源電圧は、接地電圧であり、
   前記フリップフロップ回路は、前記ラッチ型センスアンプの出力信号の反転信号に従って、前記ラッチ型センスアンプの増幅動作と非同期でラッチ動作を行うＮＯＲ型ラッチ回路であり、
   前記電流制御部の素子は、前記フリップフロップ回路の第１の出力ノードと前記電源ノードとの間に結合され、前記ラッチ型センスアンプの第１の出力信号をゲートに受ける第１のトランジスタと、前記フリップフロップ回路の第２の出力ノードと前記電源ノードとの間に結合され、前記ラッチ型センスアンプの第２の出力信号をゲートに受ける第２のトランジスタとを含む、請求項２記載の半導体回路。
5. 前記所定電圧は、前記ラッチ型センスアンプの論理ローレベルの信号電圧に対応する電圧であり、前記第１の電源電圧は、前記ラッチ型センスアンプの論理ハイレベルに対応する電源電圧であり、
   前記フリップフロップ回路は、前記ラッチ型センスアンプの出力信号の反転信号に従って前記ラッチ型センスアンプの増幅動作と非同期でラッチ動作を行うＮＡＮＤ型ラッチ回路であり
   前記電流制御部の素子は、前記フリップフロップ回路の第１の出力ノードと前記電源ノードとの間に結合され、前記ラッチ型センスアンプの第１の出力信号をゲートに受ける第１のトランジスタと、前記フリップフロップ回路の第２の出力ノードと前記電源ノードとの間に結合され、前記ラッチ型センスアンプの第２の出力信号をゲートに受ける第２のトランジスタとを含む、請求項２記載の半導体回路。

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