JP2009027082A - Semiconductor device and method of manufacturing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that not only prevents a gate electrode film and a contact plug from contacting with each other but also reduces the distance between the plugs, and a method of manufacturing the semiconductor device. <P>SOLUTION: The semiconductor device includes a semiconductor substrate 5, a gate electrode film comprising a gate insulating film 11, a floating gate film 13, an intergate insulating film 15 and a control gate film 16 having a notch 18 at the upper side thereof which are sequentially laminated on the surface of the semiconductor substrate 5, and a spacer 23 formed at the notch 18 of the control gate film 16. Further, the semiconductor device includes an interlayer insulating film 27 which is formed so as to cover the surface of the gate electrode film, the spacer 23 and the semiconductor substrate 5 and which is different from the spacer 23 in etching characteristics, and a contact plug 29 adjacent to the gate electrode film and formed to penetrate the interlayer insulating film 27. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、フラッシュＥＥＰＲＯＭ型の半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a flash EEPROM type semiconductor device and a method for manufacturing the semiconductor device.

半導体不揮発性メモリのうち、一括電気的消去及び書き込み可能なフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）は、利用分野の広がりと相まって、ビットコスト（１ビット当たりの価格）の低減が求められている。   Among semiconductor non-volatile memories, flash EEPROM (Electrically Erasable and Programmable Read Only Memory) that can be collectively erased and written requires a reduction in bit cost (price per bit) in conjunction with the expansion of the field of use. Yes.

ビットコストの低減に対応するため、メモリセルの微細化等が進められている。微細化に伴い、トランジスタのゲート電極間の距離が短くなっているが、ゲート電極膜に接触させることなく、フォトレジストマスクを使用して、ゲート電極間にコンタクトプラグを形成することが困難となってきている。   In order to cope with a reduction in bit cost, miniaturization of memory cells and the like are being promoted. With the miniaturization, the distance between the gate electrodes of the transistor is shortened, but it is difficult to form a contact plug between the gate electrodes by using a photoresist mask without contacting the gate electrode film. It is coming.

そこで、短絡を発生させないコンタクトプラグの形成方法が考えられており、その１つの方法として、コンタクトホールをゲート電極膜に対して自己整合的に形成する、いわゆるＳＡＣ（Self-align Contact）技術を用いた方法がある。例えば、主表面を有するシリコン基板と、主表面上に下から順に積層されたフローティングゲート電極（浮遊ゲート膜）、ＯＮＯ膜（ゲート間絶縁膜）、コントロールゲート電極（制御ゲート膜）並びに幅が狭く形成されたワードライン（シリサイド膜）と、これらの積層体を覆うように、主表面上で横幅、すなわち、膜厚が最も大きくなるように、主表面上に形成されたゲート保護膜（サイドウォール）と、主表面上に形成され、ゲート保護膜に両側が規定されたコンタクトホールを有する層間絶縁膜と、コンタクトホールを充填するコンタクトプラグとを備える半導体装置が開示されている（例えば、特許文献１参照。）。   In view of this, a method for forming a contact plug that does not cause a short circuit has been considered. As one of the methods, a so-called SAC (Self-align Contact) technique in which a contact hole is formed in a self-aligned manner with respect to a gate electrode film is used. There was a way. For example, a silicon substrate having a main surface, a floating gate electrode (floating gate film), an ONO film (inter-gate insulating film), a control gate electrode (control gate film), and a width that are sequentially stacked on the main surface from the bottom. A gate protection film (sidewall) formed on the main surface so as to cover the formed word line (silicide film) and the stacked body, and to have the largest width, that is, the film thickness on the main surface. ), An interlayer insulating film having a contact hole defined on both sides of the gate protective film and a contact plug filling the contact hole is disclosed (for example, Patent Documents) 1).

開示された半導体装置は、比較的厚いサイドウォールをゲート電極膜の側部に、シリコン基板の表面に達するまで有しているので、ゲート電極膜とコンタクトプラグ間の接触を避けることが出来るものの、ゲート電極膜とコンタクトプラグとの距離の短縮には、限界があるという問題がある。そして、コンタクトプラグの下面とシリコン基板の表面との接触面積を確保しようとすると、隣接のゲート電極膜は一定距離だけ離して設ける必要があり、メモリセルの微細化が難しいという問題がある。
特開２００５−７２１６７号公報（第４、５頁、図１） Since the disclosed semiconductor device has a relatively thick sidewall on the side of the gate electrode film until it reaches the surface of the silicon substrate, contact between the gate electrode film and the contact plug can be avoided. There is a problem that there is a limit to shortening the distance between the gate electrode film and the contact plug. In order to secure a contact area between the lower surface of the contact plug and the surface of the silicon substrate, the adjacent gate electrode films need to be provided apart from each other by a certain distance, which makes it difficult to miniaturize the memory cell.
Japanese Patent Laying-Open No. 2005-72167 (4th, 5th page, FIG. 1)

本発明は、ゲート電極膜とコンタクトプラグとの接触を避け且つ距離の短縮が可能な半導体装置及び半導体装置の製造方法を提供する。   The present invention provides a semiconductor device capable of avoiding contact between a gate electrode film and a contact plug and shortening the distance, and a method for manufacturing the semiconductor device.

本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の表面上に、ゲート絶縁膜、浮遊ゲート膜、ゲート間絶縁膜、及び、上側部に切欠き部が形成された制御ゲート膜が順次積層されたゲート電極膜と、前記制御ゲート膜の切欠き部に形成された第１の絶縁膜と、前記ゲート電極膜、前記第１の絶縁膜、及び前記半導体基板の表面を覆うよう形成され、前記第１の絶縁膜と被エッチング性の異なる第２の絶縁膜と、前記ゲート電極膜に隣接して、前記第２の絶縁膜を貫通して形成された導電膜とを具備していることを特徴とする。   A semiconductor device of one embodiment of the present invention includes a semiconductor substrate, and a control gate film in which a gate insulating film, a floating gate film, an inter-gate insulating film, and a notch portion are formed on an upper portion of the semiconductor substrate. A gate electrode film sequentially stacked, a first insulating film formed in a cutout portion of the control gate film, the gate electrode film, the first insulating film, and a surface of the semiconductor substrate A second insulating film formed and having a different etching property from the first insulating film; and a conductive film formed adjacent to the gate electrode film and penetrating the second insulating film. It is characterized by.

また、本発明の別態様の半導体装置は、半導体基板と、前記半導体基板の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１の幅寸法を有する浮遊ゲート膜と、前記浮遊ゲート膜上に形成されたゲート間絶縁膜と、前記第１の幅寸法と同じ幅寸法を有し前記ゲート間絶縁膜上に形成された第１の部分、及び前記第１の幅寸法より狭い第２の幅寸法を有し前記第１の部分上に形成された第２の部分とを備え、前記第１の部分は前記浮遊ゲート膜の側面と面一な第１の側面及び一端部が前記第１の側面の上端部に連続した上面とを備え、前記第２の部分は下端部が前記上面の一端部に対向する他端部に連続した第２の側面を備えた制御ゲート膜と、前記制御ゲート膜の前記上面上に形成されたシリコン窒化膜と、前記制御ゲート膜および前記シリコン窒化膜を覆うように前記半導体基板上に形成されたシリコン酸化膜と、前記シリコン窒化膜に隣接し、前記シリコン酸化膜を貫通して形成されたコンタクトプラグとを具備していることを特徴とする。   The semiconductor device according to another aspect of the present invention includes a semiconductor substrate, a gate insulating film formed on the surface of the semiconductor substrate, and a floating gate film formed on the gate insulating film and having a first width dimension. An intergate insulating film formed on the floating gate film, a first portion having the same width dimension as the first width dimension and formed on the intergate insulating film, and the first A second portion having a second width dimension smaller than the width dimension and formed on the first portion, wherein the first portion is flush with a side surface of the floating gate film. And an upper end continuous with the upper end of the first side surface, and the second portion has a second side continuous with the other end of the lower end facing the one end of the upper surface. A control gate film, a silicon nitride film formed on the upper surface of the control gate film, and the control A silicon oxide film formed on the semiconductor substrate so as to cover the gate film and the silicon nitride film, and a contact plug formed adjacent to the silicon nitride film and penetrating the silicon oxide film. It is characterized by.

また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に、第１のゲート絶縁膜、第１の多結晶シリコン膜、第２のゲート絶縁膜、第２の多結晶シリコン膜、及び第３のゲート絶縁膜を有するゲート電極膜を形成する工程と、パターニングされたフォトレジスト膜をマスクとして、ゲート電極膜の異方性エッチングを行って、前記第２の多結晶シリコン膜を膜厚の途中まで除去し、前記半導体基板の表面にほぼ平行な上面を形成する工程と、前記上面を含むエッチングされた面及びエッチングされずに残された面を被うように第１の絶縁膜を堆積する工程と、前記上面が露出するまで、前記第１の絶縁膜の異方性エッチングを行う工程と、前記第３のゲート絶縁膜及び前記第１の絶縁膜をマスクとして、前記上面から前記第２の多結晶シリコン膜、前記第２のゲート絶縁膜、前記第１の多結晶シリコン膜、及び前記第１のゲート絶縁膜の異方性エッチングを行う工程と、加工された前記ゲート電極膜及び前記半導体基板の表面に第２の絶縁膜を堆積し、次に、第３の絶縁膜を堆積する工程と、前記第３の絶縁膜及び前記第２の絶縁膜を貫いて、前記半導体基板の表面に達するコンタクトホールを形成し、前記コンタクトホールを導電膜で埋めて、コンタクトプラグを形成する工程とを備えていることを特徴とする。   According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, wherein a first gate insulating film, a first polycrystalline silicon film, a second gate insulating film, and a second polycrystalline silicon film are formed on a surface of a semiconductor substrate. And a step of forming a gate electrode film having a third gate insulating film and anisotropic etching of the gate electrode film using the patterned photoresist film as a mask to form the second polycrystalline silicon film Removing the middle of the film thickness and forming an upper surface substantially parallel to the surface of the semiconductor substrate; and a first insulation so as to cover the etched surface including the upper surface and the surface left unetched. Depositing a film; performing anisotropic etching of the first insulating film until the upper surface is exposed; and using the third gate insulating film and the first insulating film as a mask, To the second Performing anisotropic etching of the crystalline silicon film, the second gate insulating film, the first polycrystalline silicon film, and the first gate insulating film, and the processed gate electrode film and the semiconductor substrate A second insulating film is deposited on the surface of the semiconductor substrate, and then a third insulating film is deposited, and the surface of the semiconductor substrate is reached through the third insulating film and the second insulating film. Forming a contact hole, filling the contact hole with a conductive film, and forming a contact plug.

本発明によれば、ゲート電極膜とコンタクトプラグとの接触を避け且つ距離の短縮が可能な半導体装置の製造方法を提供することが可能である。   ADVANTAGE OF THE INVENTION According to this invention, it is possible to provide the manufacturing method of the semiconductor device which can avoid contact with a gate electrode film and a contact plug, and can shorten distance.

以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。   Embodiments of the present invention will be described below with reference to the drawings. In each figure, the same components are denoted by the same reference numerals.

本発明の実施例に係る半導体装置及び半導体装置の製造方法について、図１乃至図６を参照しながら説明する。図１は半導体装置の構造を模式的に示す図で、図１（ａ）はゲート電極等の配置関係を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図である。図２は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図４は、図３に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図５は、図４に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図６は半導体装置の構造を模式的に示す図１（ｂ）に対応する断面図である。   A semiconductor device and a method for manufacturing the semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram schematically showing the structure of a semiconductor device, FIG. 1 (a) is a plan view showing the arrangement relationship of gate electrodes and the like, and FIG. 1 (b) is taken along line AA in FIG. 1 (a). FIG. FIG. 2 is a structural cross-sectional view schematically showing the semiconductor device manufacturing method in the order of steps. FIG. 3 is a structural cross-sectional view schematically showing the semiconductor device manufacturing method in the order of steps, following FIG. 2. FIG. 4 is a structural cross-sectional view schematically showing the semiconductor device manufacturing method in the order of steps, following FIG. 3. FIG. 5 is a structural cross-sectional view schematically showing the semiconductor device manufacturing method in the order of steps, following FIG. 4. FIG. 6 is a cross-sectional view corresponding to FIG. 1B schematically showing the structure of the semiconductor device.

図１に示すように、半導体装置１は、半導体基板５と、半導体基板５の表面上に、ゲート絶縁膜１１、浮遊ゲート膜１３、ゲート間絶縁膜１５、及び、上側部に切欠き部１８が形成された制御ゲート膜１６が順次積層されたゲート電極膜と、制御ゲート膜１６の切欠き部１８に形成された第１の絶縁膜であるスペーサ２３と、ゲート電極膜、スペーサ２３及び半導体基板５の表面を覆うよう形成され、スペーサ２３と被エッチング性の異なる第２の絶縁膜である層間絶縁膜２７と、ゲート電極膜に隣接して、層間絶縁膜２７を貫通して形成された導電膜であるコンタクトプラグ２９とを備えている。更に、半導体装置１は、ゲート電極膜及びスペーサ２３と層間絶縁膜２７との間にバリア膜２５を備えている。   As shown in FIG. 1, the semiconductor device 1 includes a semiconductor substrate 5, a gate insulating film 11, a floating gate film 13, an intergate insulating film 15 on the surface of the semiconductor substrate 5, and a notch 18 on the upper side. Electrode film in which control gate films 16 formed with layers are sequentially stacked, a spacer 23 which is a first insulating film formed in the notch 18 of the control gate film 16, a gate electrode film, the spacer 23, and a semiconductor The interlayer insulating film 27 is formed to cover the surface of the substrate 5 and is adjacent to the gate electrode film, and the interlayer insulating film 27, which is a second insulating film having a different etching property from the spacer 23, and is formed through the interlayer insulating film 27. A contact plug 29 which is a conductive film is provided. Further, the semiconductor device 1 includes a barrier film 25 between the gate electrode film and spacer 23 and the interlayer insulating film 27.

半導体基板５は、例えば、シリコン基板であって、その表面には、素子形成領域７が形成され、素子形成領域７は素子分離領域８で分離されている。素子形成領域７には、ソースまたはドレインとなる拡散領域９が離間して形成され、対をなす拡散領域９の離間した部分の上部に、例えば、シリコン酸化膜からなるゲート絶縁膜１１を介してゲート電極膜が形成されてトランジスタが構成されている。コンタクトプラグ２９と接続する拡散領域９の表面には、シリサイド等からなるコンタクト層（図示略）が形成されてもよい。なお、図１にはトランジスタ及びトランジスタに近接するコンタクトプラグ２９が代表的に描かれているが、トランジスタに対して、コンタクトプラグ２９と対向する図面の左側に別のコンタクトプラグ等が配置されることはあり得るし、また、コンタクトプラグ２９に対して、トランジスタと対向する図面の右側に別のトランジスタ等が配置されることはあり得る。更に、半導体装置１は、半導体基板５の表面に、トランジスタ及びコンタクトプラグ等を行列状に有することが可能である。   The semiconductor substrate 5 is, for example, a silicon substrate, and an element formation region 7 is formed on the surface thereof, and the element formation region 7 is separated by an element isolation region 8. In the element formation region 7, a diffusion region 9 serving as a source or a drain is formed separately, and an upper portion of the separated portion of the diffusion region 9 forming a pair is interposed via a gate insulating film 11 made of, for example, a silicon oxide film. A gate electrode film is formed to constitute a transistor. A contact layer (not shown) made of silicide or the like may be formed on the surface of the diffusion region 9 connected to the contact plug 29. 1 representatively shows a transistor and a contact plug 29 adjacent to the transistor, but another contact plug or the like is arranged on the left side of the drawing facing the contact plug 29 with respect to the transistor. In addition, another transistor or the like may be arranged on the right side of the drawing facing the transistor with respect to the contact plug 29. Furthermore, the semiconductor device 1 can have transistors, contact plugs, and the like on the surface of the semiconductor substrate 5 in a matrix.

ゲート電極膜は、半導体基板５の表面上に、下から順に、トンネル酸化膜となるゲート絶縁膜１１、多結晶シリコン膜で形成された浮遊ゲート膜１３、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜で形成されたゲート間絶縁膜１５、並びに、多結晶シリコン膜で形成された下部制御ゲート膜１７及びシリサイド膜で形成された上部制御ゲート膜１９からなる制御ゲート膜１６で構成されている。制御ゲート膜１６の上に、シリコン酸化膜２１が形成されている。   The gate electrode film is formed on the surface of the semiconductor substrate 5 in order from the bottom, the gate insulating film 11 serving as a tunnel oxide film, the floating gate film 13 formed of a polycrystalline silicon film, a silicon oxide film, a silicon nitride film, and silicon. The control gate film 16 includes an intergate insulating film 15 formed of an oxide film, and a lower control gate film 17 formed of a polycrystalline silicon film and an upper control gate film 19 formed of a silicide film. . A silicon oxide film 21 is formed on the control gate film 16.

下部制御ゲート膜１７の下端側の部分（下部）、すなわち、第１の部分３３は、浮遊ゲート膜１３及びゲート間絶縁膜１５と実質的に同じ横幅（図面左右の素子形成領域７の延在方向の寸法）、すなわち、第１の幅寸法３１を有しているが、上端側の部分（上部）、すなわち、第２の部分３４の一部は、図１（ｂ）に示すように断面がＬ字形の切り欠き１８を有して、ゲート間絶縁膜１５の横幅より狭い横幅、すなわち、第２の幅寸法３２を有している。なお、第１の部分３３の側面が第１の側面３５、第２の部分３４の側面が第２の側面３６に相当する。   The lower-side portion (lower portion) of the lower control gate film 17, that is, the first portion 33 has substantially the same lateral width as the floating gate film 13 and the inter-gate insulating film 15 (extension of the element formation region 7 on the left and right sides of the drawing). Direction dimension), that is, the first width dimension 31, but the upper end side part (upper part), that is, a part of the second part 34 has a cross section as shown in FIG. Has an L-shaped notch 18 and has a width smaller than the width of the inter-gate insulating film 15, that is, a second width dimension 32. The side surface of the first portion 33 corresponds to the first side surface 35, and the side surface of the second portion 34 corresponds to the second side surface 36.

下部制御ゲート膜１７の切り欠かれた部分の横幅をなす底部、すなわち、下部制御ゲート膜１７の上面３７の寸法は、下部制御ゲート膜１７の下部横幅の約１０〜３５％である。両側に切り欠き１８があると、下部制御ゲート膜１７の上面３７の合計の横幅は、下部横幅の約２０〜７０％となる。なお、下部制御ゲート膜１７において、第１の側面３５と上面３７との交わる角部が、上面３７の一端部３８、すなわち、第１の側面３５の上端部であり、上面３７と第２の側面３６との交わる角部が、上面３７の他端部３９、すなわち、第２の側面３６の下端部に相当する。   The bottom portion forming the width of the notched portion of the lower control gate film 17, that is, the dimension of the upper surface 37 of the lower control gate film 17 is about 10 to 35% of the lower width of the lower control gate film 17. If the notches 18 are present on both sides, the total lateral width of the upper surface 37 of the lower control gate film 17 is about 20 to 70% of the lower lateral width. In the lower control gate film 17, a corner portion where the first side surface 35 and the upper surface 37 intersect is one end portion 38 of the upper surface 37, that is, the upper end portion of the first side surface 35. The corner portion intersecting with the side surface 36 corresponds to the other end portion 39 of the upper surface 37, that is, the lower end portion of the second side surface 36.

下部制御ゲート膜１７の切り欠かれた部分の高さ方向寸法は、下部制御ゲート膜１７の膜厚が８０〜２００ｎｍ程度の場合、その約１／２から４／５程度である。なお、切り欠き１８（または下部制御ゲート膜１７の上面３７）は、必ずしもゲート電極膜の両側に対をなして配置される必要はなく、また、対をなした切り欠き１８（または上面３７）は、必ずしも同じ大きさである必要はない。切り欠き１８の大きさは、ゲート電極膜の構成等の他、コンタクトプラグ２９の大きさや形状、及び、ゲート電極膜とコンタクトプラグ２９との設計距離等により適宜変更可能である。   The height dimension of the notched portion of the lower control gate film 17 is about 1/2 to 4/5 when the thickness of the lower control gate film 17 is about 80 to 200 nm. The notches 18 (or the upper surface 37 of the lower control gate film 17) are not necessarily arranged in pairs on both sides of the gate electrode film, and the notches 18 (or the upper surface 37) making a pair are not necessarily provided. Need not be the same size. The size of the notch 18 can be appropriately changed according to the size and shape of the contact plug 29, the design distance between the gate electrode film and the contact plug 29, etc., in addition to the configuration of the gate electrode film.

上部制御ゲート膜１９及びシリコン酸化膜２１の平面的な形状は、下部制御ゲート膜１７の上部の形状を、半導体基板５の表面に垂直な方向に伸ばしたような形状を有している。つまり、断面形状では、図１（ｂ）に示すように、切り欠き１８のＬ字形が、高さ方向を、上部制御ゲート膜１９及びシリコン酸化膜２１の上面にまで伸ばされて、縦長のＬ字形をなしている。なお、下部制御ゲート膜１７の上部及び上部制御ゲート膜１９からなる部分が第２の部分３４に相当する。   The planar shape of the upper control gate film 19 and the silicon oxide film 21 is such that the shape of the upper part of the lower control gate film 17 is extended in a direction perpendicular to the surface of the semiconductor substrate 5. That is, in the cross-sectional shape, as shown in FIG. 1B, the L-shape of the notch 18 is extended in the height direction to the upper surfaces of the upper control gate film 19 and the silicon oxide film 21, so that the vertically long L It has a letter shape. Note that the upper portion of the lower control gate film 17 and the portion made of the upper control gate film 19 correspond to the second portion 34.

下部制御ゲート膜１７の切り欠き１８の底部、すなわち、上面３７及び側面、上部制御ゲート膜１９及びシリコン酸化膜２１の側面に接して、シリコン窒化膜またはシリコン窒化膜を表面に有する多層膜で形成されたスペーサ２３が、上面をシリコン酸化膜２１の上面にほぼ一致させ、底面を下部制御ゲート膜１７の上面３７の幅にほぼ一致させ、コンタクトプラグ２９と対向する側面を滑らかな曲面で形成されている。   Formed by a silicon nitride film or a multilayer film having a silicon nitride film on the surface in contact with the bottom of the notch 18 of the lower control gate film 17, that is, the upper surface 37 and side surfaces, the upper control gate film 19 and the side surfaces of the silicon oxide film 21. The spacer 23 is formed with a smooth curved surface on the side facing the contact plug 29 with the upper surface substantially matching the upper surface of the silicon oxide film 21 and the bottom surface substantially matching the width of the upper surface 37 of the lower control gate film 17. ing.

ゲート電極膜の下部制御ゲート膜１７の下部よりゲート絶縁膜１１に至る側面、スペーサ２３、シリコン酸化膜２１の上面、及び半導体基板５の表面を被うように、シリコン窒化膜またはシリコン窒化膜を表面に有する多層膜で形成されたバリア膜２５が形成されている。バリア膜２５は、スペーサ２３の底面の幅、すなわち、切り欠き１８の横幅方向寸法と同等乃至それより小さい膜厚、例えば、２０〜５０ｎｍを有している。なお、バリア膜２５の内側の浮遊ゲート膜１３または下部制御ゲート膜１７の側面は、シリコン酸化膜を有していてもよい。   A silicon nitride film or a silicon nitride film is formed so as to cover the side surface from the lower part of the lower control gate film 17 of the gate electrode film to the gate insulating film 11, the upper surface of the spacer 23, the silicon oxide film 21, and the surface of the semiconductor substrate 5. A barrier film 25 formed of a multilayer film on the surface is formed. The barrier film 25 has a film thickness that is equal to or smaller than the width of the bottom surface of the spacer 23, that is, the widthwise dimension of the notch 18, for example, 20 to 50 nm. The side surface of the floating gate film 13 or the lower control gate film 17 inside the barrier film 25 may have a silicon oxide film.

バリア膜２５で被われたゲート電極膜を埋め込むように、半導体基板５の表面に、シリコン酸化膜からなる層間絶縁膜２７が設けられ、例えば、タングステンまたはタングステンシリサイド等からなるコンタクトプラグ２９が、層間絶縁膜２７及びバリア膜２５を貫通して、下端部で拡散領域９と接続されている。コンタクトプラグ２９は、半導体基板５の表面に垂直方向に形成され、半導体基板５に近付くほど平面的な寸法、すなわち断面積が小さくなる傾斜を有する側面形状をなし、層間絶縁膜２７、バリア膜２５、及び、スペーサ２３、または、層間絶縁膜２７及びバリア膜２５を介して、上部及び下部制御ゲート膜１９、１７、及び浮遊ゲート膜１３の側面とは離間されている。   An interlayer insulating film 27 made of a silicon oxide film is provided on the surface of the semiconductor substrate 5 so as to embed the gate electrode film covered with the barrier film 25. For example, a contact plug 29 made of tungsten, tungsten silicide, or the like is provided between the layers. It penetrates the insulating film 27 and the barrier film 25 and is connected to the diffusion region 9 at the lower end. The contact plug 29 is formed in a direction perpendicular to the surface of the semiconductor substrate 5 and has a side surface shape that has a planar dimension, that is, a slope that decreases in cross-sectional area as it approaches the semiconductor substrate 5, and includes an interlayer insulating film 27 and a barrier film 25. The upper and lower control gate films 19 and 17 and the side surfaces of the floating gate film 13 are separated from each other with the spacer 23 or the interlayer insulating film 27 and the barrier film 25 interposed therebetween.

離間された最短距離Ｌ１をなすコンタクトプラグ２９と下部制御ゲート膜１７との間には、層間絶縁膜２７及びバリア膜２５がある。切り欠き１８がなければ、コンタクトプラグ２９と最も接近するはずの上部制御ゲート膜１９とは、層間絶縁膜２７、バリア膜２５、及び、スペーサ２３を介して、距離Ｌ１より大きい距離だけ離れている。   Between the contact plug 29 and the lower control gate film 17 forming the shortest separated distance L1, there are an interlayer insulating film 27 and a barrier film 25. Without the notch 18, the upper control gate film 19, which should be closest to the contact plug 29, is separated from the upper control gate film 19 by a distance larger than the distance L 1 through the interlayer insulating film 27, the barrier film 25, and the spacer 23. .

次に、半導体装置１の製造方法について説明する。なお、材料膜は加工した後、半導体装置１の構成要素となるが、多くの構成要素においては、その名称を材料膜にも同様に用いて説明する。また、図２乃至図５に示す工程断面図は、図１（ｂ）に示す断面図に対応する。   Next, a method for manufacturing the semiconductor device 1 will be described. In addition, after processing the material film, it becomes a constituent element of the semiconductor device 1, but in many constituent elements, the name is used for the material film as well. Further, the process cross-sectional views shown in FIGS. 2 to 5 correspond to the cross-sectional view shown in FIG.

図２（ａ）に示すように、トランジスタ等を形成する素子形成領域にｎ型及びｐ型ウェル、また、素子分離領域等が形成されたシリコンからなる半導体基板５が用意され、トンネル酸化膜となる第１のゲート絶縁膜であるゲート絶縁膜１１が、熱酸化法により、半導体基板５の表面に形成される。次に、ゲート絶縁膜１１の上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、第１の多結晶シリコン膜である浮遊ゲート膜１３が堆積され、その上に、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が積層された膜厚約１５ｎｍの第２のゲート絶縁膜であるゲート間絶縁膜１５が堆積され、その上に、第２の多結晶シリコン膜である下部制御ゲート膜１７が堆積され、その上に、タングステンシリサイドからなる上部制御ゲート膜１９が堆積され、その上に、第３のゲート絶縁膜であるシリコン酸化膜２１が堆積される。なお、ゲート絶縁膜１１からシリコン酸化膜２１までの全膜厚は、例えば、５５０〜６００ｎｍ程度である。   As shown in FIG. 2A, a semiconductor substrate 5 made of silicon in which n-type and p-type wells, element isolation regions and the like are formed in an element formation region for forming a transistor and the like is prepared. A gate insulating film 11 as a first gate insulating film is formed on the surface of the semiconductor substrate 5 by a thermal oxidation method. Next, a floating gate film 13 which is a first polycrystalline silicon film is deposited on the gate insulating film 11 by, for example, a CVD (Chemical Vapor Deposition) method, and a silicon oxide film and a silicon nitride film are formed thereon. And an intergate insulating film 15 which is a second gate insulating film having a thickness of about 15 nm, on which a silicon oxide film is stacked, is deposited, and a lower control gate film 17 which is a second polycrystalline silicon film is formed thereon. An upper control gate film 19 made of tungsten silicide is deposited thereon, and a silicon oxide film 21 as a third gate insulating film is deposited thereon. The total film thickness from the gate insulating film 11 to the silicon oxide film 21 is, for example, about 550 to 600 nm.

図２（ｂ）に示すように、シリコン酸化膜２１の上に、所定の開口パターンを有するフォトレジスト膜４１が形成される。   As shown in FIG. 2B, a photoresist film 41 having a predetermined opening pattern is formed on the silicon oxide film 21.

図３（ａ）に示すように、フォトレジスト膜４１をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン酸化膜２１、上部制御ゲート膜１９、及び下部制御ゲート膜１７の上部を、半導体基板５の表面に対してほぼ垂直方向にエッチングする。エッチングされて形成された下部制御ゲート膜１７の上面３７は、例えば、下部制御ゲート膜１７の下面から約５０ｎｍだけ上方に位置している。シリコン酸化膜２１、上部制御ゲート膜１９、及び下部制御ゲート膜１７の上部の横幅（図面左右方向寸法）は、例えば、約７０ｎｍである。   As shown in FIG. 3A, the upper portion of the silicon oxide film 21, the upper control gate film 19 and the lower control gate film 17 is formed on the semiconductor substrate by RIE (Reactive Ion Etching) using the photoresist film 41 as a mask. Etching is almost perpendicular to the surface of 5. The upper surface 37 of the lower control gate film 17 formed by etching is located, for example, approximately 50 nm above the lower surface of the lower control gate film 17. The lateral width (dimension in the horizontal direction in the drawing) of the upper portions of the silicon oxide film 21, the upper control gate film 19, and the lower control gate film 17 is, for example, about 70 nm.

図３（ｂ）に示すように、フォトレジスト膜４１を除去した後、下部制御ゲート膜１７の上面３７を含むエッチングにより形成された面及びエッチングされずに残された面等の上に、例えば、ＣＶＤ法により、シリコン窒化膜２３ａを堆積する。シリコン窒化膜２３ａは、スペーサ２３を形成するに必要な膜厚、例えば、５０ｎｍ乃至それ以上を有している。なお、シリコン窒化膜２３ａを堆積する前に、上部制御ゲート膜１９及び下部制御ゲート膜１７の側壁等に酸化膜を形成してもよい。   As shown in FIG. 3B, after removing the photoresist film 41, on the surface formed by etching including the upper surface 37 of the lower control gate film 17 and the surface left unetched, etc., for example, Then, a silicon nitride film 23a is deposited by the CVD method. The silicon nitride film 23a has a film thickness necessary for forming the spacer 23, for example, 50 nm or more. Note that an oxide film may be formed on the sidewalls of the upper control gate film 19 and the lower control gate film 17 before the silicon nitride film 23a is deposited.

図４（ａ）に示すように、シリコン窒化膜２３ａを、例えば、ＲＩＥ法により、下部制御ゲート膜１７のエッチングにより形成された上面３７が露出またはほとんど露出するまで異方性エッチングを行い、シリコン酸化膜２１、上部制御ゲート膜１９、及び下部制御ゲート膜１７の上部の側面にスペーサ２３が形成される。スペーサ２３の底部の横幅は、例えば、約５０ｎｍである。   As shown in FIG. 4A, the silicon nitride film 23a is anisotropically etched by, for example, RIE until the upper surface 37 formed by etching the lower control gate film 17 is exposed or almost exposed. Spacers 23 are formed on the upper side surfaces of the oxide film 21, the upper control gate film 19, and the lower control gate film 17. The lateral width of the bottom of the spacer 23 is about 50 nm, for example.

図４（ｂ）に示すように、シリコン酸化膜２１及びスペーサ２３等をマスクとして、例えば、ＲＩＥ法により、下部制御ゲート膜１７の下部、ゲート間絶縁膜１５、浮遊ゲート膜１３、及びゲート絶縁膜１１が、半導体基板５の表面露出まで異方性エッチングされる。下部制御ゲート膜１７の下部、ゲート間絶縁膜１５、浮遊ゲート膜１３、及びゲート絶縁膜１１の横寸法は、約１７０ｎｍとなる。この後、図示を省略したが、トランジスタの拡散領域９等（図１（ｂ）参照）を形成することが可能である。   As shown in FIG. 4B, using the silicon oxide film 21 and the spacer 23 as a mask, for example, by the RIE method, the lower part of the lower control gate film 17, the intergate insulating film 15, the floating gate film 13, and the gate insulation. The film 11 is anisotropically etched until the surface of the semiconductor substrate 5 is exposed. The horizontal dimension of the lower portion of the lower control gate film 17, the intergate insulating film 15, the floating gate film 13, and the gate insulating film 11 is about 170 nm. Thereafter, although not shown, it is possible to form a diffusion region 9 of the transistor (see FIG. 1B).

図５（ａ）に示すように、ゲート絶縁膜１１、浮遊ゲート膜１３、ゲート間絶縁膜１５、下部制御ゲート膜１７、及びスペーサ２３の側面、シリコン酸化膜２１の上面、並びに、半導体基板５の表面に、例えば、ＣＶＤ法により、膜厚が約３０ｎｍのシリコン窒化膜からなるバリア膜２５が形成される。なお、バリア膜２５の内側の浮遊ゲート膜１３及び下部制御ゲート膜１７の側面等は、シリコン酸化膜を有していてもよいし、バリア膜２５を多層膜構成として、内側にシリコン酸化膜を設け、外側にシリコン窒化膜を形成することは可能である。   As shown in FIG. 5A, the gate insulating film 11, the floating gate film 13, the inter-gate insulating film 15, the lower control gate film 17, the side surfaces of the spacer 23, the upper surface of the silicon oxide film 21, and the semiconductor substrate 5 A barrier film 25 made of a silicon nitride film having a film thickness of about 30 nm is formed on the surface of the film by, for example, the CVD method. The side surfaces and the like of the floating gate film 13 and the lower control gate film 17 inside the barrier film 25 may have a silicon oxide film, or the barrier film 25 may be a multilayer film structure and the silicon oxide film may be formed inside. It is possible to provide a silicon nitride film on the outside.

図５（ｂ）に示すように、バリア膜２５を被うように、例えば、ＣＶＤ法により、シリコン酸化膜からなる層間絶縁膜２７が形成され、その後、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により表面が平坦化される。次に、表面の所定の位置にパターニングされたフォトレジスト膜（図示略）を形成し、フォトレジスト膜をマスクとして、表面から、例えば、ＲＩＥ法により、層間絶縁膜２７及びバリア膜２５を貫いて、半導体基板５の表面に達するコンタクトホール（図示略）を形成し、次に、例えば、コンタクトホールを導電膜であるタングステンで充填して、図１（ｂ）に示すように、拡散領域９と接続されたコンタクトプラグ２９が形成される。コンタクトプラグ２９の側面は、半導体基板５の表面に垂直な方向から、０度を越えて４度位までの傾斜をなして、半導体基板５に近付くほど断面積が小さくなる傾斜を有する側面形状を有している。コンタクトプラグ２９の側面と上部及び下部制御ゲート膜１９、１７、及び浮遊ゲート膜１３の側面との間には、層間絶縁膜２７と、バリア膜２５及び／またはスペーサ２３とが介在している。この後、周知の配線及び層間絶縁膜等の形成、表面保護膜、及びパッド部の開口等が行われ、半導体装置１が完成する。   As shown in FIG. 5B, an interlayer insulating film 27 made of a silicon oxide film is formed by, for example, a CVD method so as to cover the barrier film 25, and then, for example, by a CMP (Chemical Mechanical Polishing) method. The surface is flattened. Next, a patterned photoresist film (not shown) is formed at a predetermined position on the surface, and the interlayer insulating film 27 and the barrier film 25 are penetrated from the surface by, for example, the RIE method using the photoresist film as a mask. Then, a contact hole (not shown) reaching the surface of the semiconductor substrate 5 is formed, and then, for example, the contact hole is filled with tungsten as a conductive film, and as shown in FIG. Connected contact plugs 29 are formed. The side surface of the contact plug 29 has a side surface shape having an inclination from a direction perpendicular to the surface of the semiconductor substrate 5 to more than 0 degree to about 4 degrees, and the cross-sectional area becomes smaller as the semiconductor substrate 5 is approached. Have. Between the side surface of the contact plug 29 and the side surfaces of the upper and lower control gate films 19, 17 and the floating gate film 13, an interlayer insulating film 27, a barrier film 25 and / or a spacer 23 are interposed. Thereafter, well-known wiring and interlayer insulation film formation, surface protection film, pad opening and the like are performed, and the semiconductor device 1 is completed.

上述したように、半導体装置１は、半導体基板５の表面上にゲート絶縁膜１１を介して、浮遊ゲート膜１３、ゲート間絶縁膜１５、及び、半導体基板５にほぼ垂直な一側面を形成し、上面にまで及ぶ切り欠き１８を有する制御ゲート膜１６の順に積層されたゲート電極膜と、切り欠き１８を被うように形成されているスペーサ２３と、ゲート電極膜及びスペーサ２３を埋めるように形成されているバリア膜２５と、バリア膜２５を被い、半導体基板５の表面を被うように形成され、スペーサ２３とバリア膜２５とは被エッチング性を含む化学的性質の異なる層間絶縁膜２７と、層間絶縁膜２７とバリア膜２５を貫通し、一端が半導体基板５の表面に接し、切り欠き１８と対向し、層間絶縁膜２７に埋め込まれ、ゲート電極膜と離間したコンタクトプラグ２９とを備えている。   As described above, the semiconductor device 1 forms the floating gate film 13, the intergate insulating film 15, and one side surface substantially perpendicular to the semiconductor substrate 5 via the gate insulating film 11 on the surface of the semiconductor substrate 5. The gate electrode film laminated in the order of the control gate film 16 having the notch 18 extending to the upper surface, the spacer 23 formed so as to cover the notch 18, and the gate electrode film and the spacer 23 are filled. The formed barrier film 25 and the interlayer insulating film that covers the barrier film 25 and covers the surface of the semiconductor substrate 5, and the spacer 23 and the barrier film 25 have different chemical properties including etching properties. 27, the interlayer insulating film 27 and the barrier film 25, one end contacting the surface of the semiconductor substrate 5, facing the notch 18, embedded in the interlayer insulating film 27, and spaced apart from the gate electrode film And a plugging 29.

その結果、切り欠き１８がなければ、コンタクトプラグ２９と最も接近する位置となるはずの上部制御ゲート膜（１９に相当）が、最近接の距離ではなくなる。つまり、下側に狭まる傾斜を有するコンタクトプラグ２９がゲート電極膜と最も接近する位置は、半導体基板５側に下げられて、２層からなる制御ゲート膜１６の下部制御ゲート膜１７の切り欠き１８の底面（下部制御ゲート膜１７の上面３７）と下部制御ゲート膜１７の下端側の側面とのなす角部が、最も接近する位置（距離Ｌ１）となる。この距離Ｌ１を所定の距離またはそれ以上とすれば、コンタクトプラグ２９とゲート電極膜との実質的な接触は避けられるので、コンタクトプラグ２９をゲート電極膜側により接近させて配置することが可能となる。すなわち、ゲート電極膜とコンタクトプラグ２９との距離の短縮が可能となるので、コンタクトプラグ２９の下面とシリコン基板５表面の拡散領域９との接触面積を一定だけ確保して、半導体装置１のメモリセルの微細化が可能となる。   As a result, if the notch 18 is not present, the upper control gate film (corresponding to 19) that should be closest to the contact plug 29 is not at the closest distance. That is, the position at which the contact plug 29 having the slope narrowing downward is closest to the gate electrode film is lowered to the semiconductor substrate 5 side, and the notch 18 of the lower control gate film 17 of the two-layer control gate film 16 is formed. The corner formed by the bottom surface (the upper surface 37 of the lower control gate film 17) and the side surface on the lower end side of the lower control gate film 17 is the closest position (distance L1). If the distance L1 is set to a predetermined distance or longer, substantial contact between the contact plug 29 and the gate electrode film can be avoided, and the contact plug 29 can be disposed closer to the gate electrode film side. Become. That is, since the distance between the gate electrode film and the contact plug 29 can be shortened, a certain contact area between the lower surface of the contact plug 29 and the diffusion region 9 on the surface of the silicon substrate 5 is ensured, and the memory of the semiconductor device 1 is secured. The cell can be miniaturized.

また、コンタクトプラグ２９用のコンタクトホールが、ゲート電極膜側により接近して設けられても、半導体装置１では、ゲート電極膜とコンタクトプラグ２９との接触は避けられる構成をなす。図６に示すように、コンタクトホール形成位置にずれが生じ、コンタクトプラグ２９が、バリア膜２５の一部に食い込むように配設される場合、層間絶縁膜２７に比較してエッチング速度が相対的に遅いバリア膜２５は、層間絶縁膜２７よりエッチングされ難い。しかも、バリア膜２５は、異方性エッチングのために、表面に平行な方向には更にエッチングされ難い。そのため、横の広がりを比較的多く有するスペーサ２３に対向するバリア膜２５の側面は、表面に垂直な方向に多くエッチングされる。一方、横の広がりをほとんど持たない（垂直に近い）下部制御ゲート膜１７の下部及びそれより半導体基板５に近い側の側面に対向するバリア膜２５の側面は、エッチング量が少ない。   Further, even if the contact hole for the contact plug 29 is provided closer to the gate electrode film side, the semiconductor device 1 is configured such that the contact between the gate electrode film and the contact plug 29 can be avoided. As shown in FIG. 6, when the contact hole formation position is shifted and the contact plug 29 is disposed so as to bite into a part of the barrier film 25, the etching rate is relatively higher than that of the interlayer insulating film 27. The slower barrier film 25 is less likely to be etched than the interlayer insulating film 27. Moreover, the barrier film 25 is more difficult to be etched in the direction parallel to the surface because of anisotropic etching. For this reason, the side surface of the barrier film 25 facing the spacer 23 having a relatively large lateral extent is etched in a direction perpendicular to the surface. On the other hand, the etching amount is small on the side surface of the barrier film 25 facing the lower side of the lower control gate film 17 having almost no lateral spread (nearly vertical) and the side surface closer to the semiconductor substrate 5 than that.

その結果、下部制御ゲート膜１７の切り欠き１８の底部と下部制御ゲート膜１７の下端側の側面とのなす角部が最も接近する位置（距離Ｌ２）では、実質的な接触のない所定の距離以上を確保することが可能となる。つまり、異方性エッチングされ易い部分は、スペーサ２３及びバリア膜２５により厚く形成され、異方性エッチングされ難い部分は、バリア膜２５により薄く形成されたシリコン窒化膜によって、ゲート電極膜とコンタクトプラグ２９との接触は避けつつ、距離を接近させることが可能となる。   As a result, at a position (distance L2) where the corner formed by the bottom of the notch 18 of the lower control gate film 17 and the side surface on the lower end side of the lower control gate film 17 is closest (distance L2), a predetermined distance without substantial contact. The above can be ensured. In other words, the portion that is easily anisotropically etched is formed thick by the spacer 23 and the barrier film 25, and the portion that is difficult to anisotropically etch is formed by the silicon nitride film thinly formed by the barrier film 25 by the gate electrode film and the contact plug. It is possible to make the distance closer while avoiding contact with 29.

また、半導体装置１では、コンタクトプラグ２９を、ゲート電極膜を被うバリア膜２５の一部に接触させる構造が可能であることを上述したが、コンタクトプラグ２９を、隣接する両側のトランジスタのバリア膜２５の一部に、それぞれ、接触させる構造が可能であることはいうまでもない。すなわち、ＳＡＣ構造として、両側にあるトランジスタ同士の距離をより接近させること、すなわち、半導体装置１の一層の微細化が可能となる。あるいは、両側にあるトランジスタ同士の距離を一定にしておくことによって、コンタクトプラグ２９の断面積を大きく取ることにより、電気的な特性の向上を図ることが可能となる。   In the semiconductor device 1, it has been described above that the contact plug 29 can be in contact with a part of the barrier film 25 covering the gate electrode film. Needless to say, a structure in which a part of the film 25 is brought into contact with each other is possible. That is, with the SAC structure, the distance between the transistors on both sides can be made closer, that is, the semiconductor device 1 can be further miniaturized. Alternatively, the electrical characteristics can be improved by increasing the cross-sectional area of the contact plug 29 by keeping the distance between the transistors on both sides constant.

本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。   The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体基板と、前記半導体基板の表面上に、ゲート絶縁膜、浮遊ゲート膜、ゲート間絶縁膜、及び、上側部に切欠き部が形成された制御ゲート膜が順次積層されたゲート電極膜と、前記制御ゲート膜の切欠き部に形成された第１の絶縁膜と、前記ゲート電極膜、前記第１の絶縁膜、及び前記半導体基板の表面を覆うよう形成され、前記第１の絶縁膜と被エッチング性の異なる第２の絶縁膜と、前記ゲート電極膜に隣接して、前記第２の絶縁膜を貫通して形成された導電膜とを具備している半導体装置。 The present invention can be configured as described in the following supplementary notes.
(Supplementary Note 1) A gate in which a semiconductor substrate, a gate insulating film, a floating gate film, an inter-gate insulating film, and a control gate film having a notch formed in an upper portion are sequentially stacked on the surface of the semiconductor substrate. An electrode film, a first insulating film formed in a notch of the control gate film, the gate electrode film, the first insulating film, and a surface of the semiconductor substrate; A semiconductor device comprising: a second insulating film having a different etching property from the first insulating film; and a conductive film formed adjacent to the gate electrode film and penetrating through the second insulating film.

（付記２） 前記制御ゲート膜の前記ゲート間絶縁膜に接する側は、多結晶シリコンからなる付記１に記載の半導体装置。 (Supplementary note 2) The semiconductor device according to supplementary note 1, wherein a side of the control gate film that contacts the inter-gate insulating film is made of polycrystalline silicon.

（付記３） 前記制御ゲート膜は、前記多結晶シリコンの上部にシリサイドを有する付記２に記載の半導体装置。 (Additional remark 3) The said control gate film | membrane is a semiconductor device of Additional remark 2 which has a silicide on the said polycrystalline silicon upper part.

（付記４） 前記ゲート電極膜及び前記第１の絶縁膜と前記第２の絶縁膜との間に第３の絶縁膜を有する付記１に記載の半導体装置。 (Additional remark 4) The semiconductor device of Additional remark 1 which has a 3rd insulating film between the said gate electrode film and said 1st insulating film, and said 2nd insulating film.

本発明の実施例に係る半導体装置の構造を模式的に示す図で、図１（ａ）はゲート電極等の配置関係を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図。1A and 1B are diagrams schematically showing the structure of a semiconductor device according to an embodiment of the present invention, in which FIG. 1A is a plan view showing the arrangement relationship of gate electrodes and the like, and FIG. Sectional drawing along A line. 本発明の実施例に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。Sectional drawing which shows typically the manufacturing method of the semiconductor device which concerns on the Example of this invention in order of a process. 本発明の実施例に係る半導体装置の図２に続く製造方法を工程順に模式的に示す構造断面図。FIG. 3 is a structural cross-sectional view schematically showing a manufacturing method subsequent to FIG. 2 for a semiconductor device according to an example of the present invention in order of steps. 本発明の実施例に係る半導体装置の図３に続製造方法を工程順に模式的に示す構造断面図。FIG. 4 is a structural cross-sectional view schematically showing the subsequent manufacturing method in FIG. 3 in the order of steps in FIG. 本発明の実施例に係る半導体装置の図４に続く製造方法を工程順に模式的に示す構造断面図。FIG. 5 is a structural cross-sectional view schematically showing a method for manufacturing the semiconductor device according to the embodiment of the present invention following FIG. 本発明の実施例に係る半導体装置の構造を模式的に示す図１（ｂ）に対応する断面図。Sectional drawing corresponding to FIG.1 (b) which shows the structure of the semiconductor device based on the Example of this invention typically.

符号の説明Explanation of symbols

１ 半導体装置
５ 半導体基板
７ 素子形成領域
８ 素子分離領域
９ 拡散領域
１１ ゲート絶縁膜
１３浮遊ゲート膜
１５ ゲート間絶縁膜
１６ 制御ゲート膜
１７ 下部制御ゲート膜
１８ 切り欠き部
１９ 上部制御ゲート膜
２１ シリコン酸化膜
２３ スペーサ
２３ａ シリコン窒化膜
２５ バリア膜
２７ 層間絶縁膜
２９ コンタクトプラグ
３１ 第１の幅寸法
３２ 第２の幅寸法
３３ 第１の部分
３４ 第２の部分
３５ 第１の側面
３６ 第２の側面
３７ 上面
３８ 一端部
３９ 他端部
４１ フォトレジスト膜
Ｌ１、Ｌ２ 距離 DESCRIPTION OF SYMBOLS 1 Semiconductor device 5 Semiconductor substrate 7 Element formation area 8 Element isolation area 9 Diffusion area 11 Gate insulating film 13 Floating gate film 15 Intergate insulating film 16 Control gate film 17 Lower control gate film 18 Notch 19 Upper control gate film 21 Silicon Oxide film 23 Spacer 23a Silicon nitride film 25 Barrier film 27 Interlayer insulating film 29 Contact plug 31 First width dimension 32 Second width dimension 33 First portion 34 Second portion 35 First side surface 36 Second side surface 37 Upper surface 38 One end 39 Other end 41 Photoresist film L1, L2 Distance

Claims (5)

半導体基板と、
前記半導体基板の表面上に、ゲート絶縁膜、浮遊ゲート膜、ゲート間絶縁膜、及び、上側部に切欠き部が形成された制御ゲート膜が順次積層されたゲート電極膜と、
前記制御ゲート膜の切欠き部に形成された第１の絶縁膜と、
前記ゲート電極膜、前記第１の絶縁膜、及び前記半導体基板の表面を覆うよう形成され、前記第１の絶縁膜と被エッチング性の異なる第２の絶縁膜と、
前記ゲート電極膜に隣接して、前記第２の絶縁膜を貫通して形成された導電膜と
を具備していることを特徴とする半導体装置。 A semiconductor substrate;
On the surface of the semiconductor substrate, a gate insulating film, a floating gate film, an inter-gate insulating film, and a gate electrode film in which a control gate film having a notch formed in an upper portion is sequentially stacked;
A first insulating film formed in the notch of the control gate film;
A second insulating film formed so as to cover the gate electrode film, the first insulating film, and the surface of the semiconductor substrate, and having a different etching property from the first insulating film;
A semiconductor device comprising: a conductive film formed adjacent to the gate electrode film and penetrating through the second insulating film. 前記第１の絶縁膜は、シリコン窒化膜を含む絶縁膜からなり、前記第２の絶縁膜はシリコン酸化膜からなること特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the first insulating film is made of an insulating film including a silicon nitride film, and the second insulating film is made of a silicon oxide film. 半導体基板と、
前記半導体基板の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の幅寸法を有する浮遊ゲート膜と、
前記浮遊ゲート膜上に形成されたゲート間絶縁膜と、
前記第１の幅寸法と同じ幅寸法を有し前記ゲート間絶縁膜上に形成された第１の部分、及び前記第１の幅寸法より狭い第２の幅寸法を有し前記第１の部分上に形成された第２の部分とを備え、前記第１の部分は前記浮遊ゲート膜の側面と面一な第１の側面及び一端部が前記第１の側面の上端部に連続した上面とを備え、前記第２の部分は下端部が前記上面の一端部に対向する他端部に連続した第２の側面を備えた制御ゲート膜と、
前記制御ゲート膜の前記上面上に形成されたシリコン窒化膜と、
前記制御ゲート膜および前記シリコン窒化膜を覆うように前記半導体基板上に形成されたシリコン酸化膜と、
前記シリコン窒化膜に隣接し、前記シリコン酸化膜を貫通して形成されたコンタクトプラグと
を具備していることを特徴とする半導体装置。 A semiconductor substrate;
A gate insulating film formed on the surface of the semiconductor substrate;
A floating gate film formed on the gate insulating film and having a first width dimension;
An inter-gate insulating film formed on the floating gate film;
A first portion having the same width as the first width and formed on the inter-gate insulating film; and a first portion having a second width smaller than the first width. A first portion that is flush with a side surface of the floating gate film, and an upper surface in which one end portion is continuous with an upper end portion of the first side surface. The second portion has a control gate film having a second side surface having a lower end continuous to the other end facing the one end of the upper surface;
A silicon nitride film formed on the upper surface of the control gate film;
A silicon oxide film formed on the semiconductor substrate so as to cover the control gate film and the silicon nitride film;
A semiconductor device comprising: a contact plug formed adjacent to the silicon nitride film and penetrating through the silicon oxide film. 半導体基板の表面に、第１のゲート絶縁膜、第１の多結晶シリコン膜、第２のゲート絶縁膜、第２の多結晶シリコン膜、及び第３のゲート絶縁膜を有するゲート電極膜を形成する工程と、
パターニングされたフォトレジスト膜をマスクとして、ゲート電極膜の異方性エッチングを行って、前記第２の多結晶シリコン膜を膜厚の途中まで除去し、前記半導体基板の表面にほぼ平行な上面を形成する工程と、
前記上面を含むエッチングされた面及びエッチングされずに残された面を被うように第１の絶縁膜を堆積する工程と、
前記上面が露出するまで、前記第１の絶縁膜の異方性エッチングを行う工程と、
前記第３のゲート絶縁膜及び前記第１の絶縁膜をマスクとして、前記上面から前記第２の多結晶シリコン膜、前記第２のゲート絶縁膜、前記第１の多結晶シリコン膜、及び前記第１のゲート絶縁膜の異方性エッチングを行う工程と、
加工された前記ゲート電極膜及び前記半導体基板の表面に第２の絶縁膜を堆積し、次に、第３の絶縁膜を堆積する工程と、
前記第３の絶縁膜及び前記第２の絶縁膜を貫いて、前記半導体基板の表面に達するコンタクトホールを形成し、前記コンタクトホールを導電膜で埋めて、コンタクトプラグを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。 A gate electrode film having a first gate insulating film, a first polycrystalline silicon film, a second gate insulating film, a second polycrystalline silicon film, and a third gate insulating film is formed on the surface of the semiconductor substrate. And a process of
Using the patterned photoresist film as a mask, anisotropic etching of the gate electrode film is performed to remove the second polycrystalline silicon film halfway through the film thickness, and an upper surface substantially parallel to the surface of the semiconductor substrate is formed. Forming, and
Depositing a first insulating film so as to cover the etched surface including the upper surface and the surface left unetched;
Performing anisotropic etching of the first insulating film until the upper surface is exposed;
Using the third gate insulating film and the first insulating film as a mask, the second polycrystalline silicon film, the second gate insulating film, the first polycrystalline silicon film, and the first Performing anisotropic etching of the gate insulating film of 1;
Depositing a second insulating film on the processed gate electrode film and the surface of the semiconductor substrate, and then depositing a third insulating film;
Forming a contact hole penetrating the third insulating film and the second insulating film and reaching the surface of the semiconductor substrate, filling the contact hole with a conductive film, and forming a contact plug;
A method for manufacturing a semiconductor device, comprising: 前記コンタクトプラグは、前記第１の絶縁膜及び前記第２の絶縁膜の少なくともいずれか一方に対して自己整合的に形成されることを特徴とする請求項４に記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein the contact plug is formed in a self-aligned manner with respect to at least one of the first insulating film and the second insulating film.

Images