JP2004022819A

JP2004022819A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004022819A
Application number: JP2002175917A
Authority: JP
Inventors: Naoki Kai; 甲斐　直樹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-06-17
Filing date: 2002-06-17
Publication date: 2004-01-22

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a laminated gate structure, wherein a threshold hardly varies even if microfabrication is proceeded. <P>SOLUTION: The device has a first gate electrode 5 formed on a first gate insulation film 4, a second gate insulation film 6 formed on the first gate electrode 5, and a second gate electrode 7 formed on the second gate insulation film 6. The first gate electrode 5 has a first part 5-1 with a first width W1 and a second part 5-2 with a width W2 which is narrower than the first width W1. A distance L from a side surface of the second part 5-2 to a side surface of an element isolation region 2 is longer than the distance from a side surface of the first part 5-1 to a side surface of the element isolation region 2. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に係わり、特に積層ゲート構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の一つに、積層ゲート構造を有するトランジスタがある。このトランジスタの代表的な例は、例えば不揮発性半導体記憶装置のメモリセルトランジスタである。このメモリセルトランジスタは、現在、不揮発性半導体記憶装置の大規模容量化に伴ってその微細化が急速に進展しつつある。
【０００３】
図１５Ａは典型例に係る半導体装置を示す平面図、図１５Ｂは図１５Ａ中の１５Ｂ−１５Ｂ線に沿う断面図、図１５Ｃは図１５Ａ中の１５Ｃ−１５Ｃ線に沿う断面図である。なお、図１５Ａ〜図１５Ｃには、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイに集積されたメモリセルトランジスタを示す。この種のメモリセルトランジスタは、例えば下記の文献に開示されている。
【０００４】
参考文献：“Ａ　０．６７μｍ２　ＳＥＬＦ−ＡＬＩＧＮＥＤ　ＳＨＡＬＬＯＷ　ＴＲＥＮＣＨ　ＩＳＯＬＡＴＩＯＮ　ＣＥＬＬ（ＳＡ−ＳＴＩ　ＣＥＬＬ）　ＦＯＲ　３Ｖ−ｏｎｌｙ　２５６Ｍｂｉｔ　ＮＡＮＤ　ＥＥＰＲＯＭｓ”　Ｓ　Ａｒｉｔｏｍｅ　ｅｔ　ａｌ．　ＩＥＤＭ　９４，　ｐｐ６１−６４．
図１５Ａ〜図１５Ｃに示すように、Ｐ型の半導体基板１０１には、素子分離領域１０２が形成されている。素子分離領域１０２は、半導体基板１０１に素子領域１０３を区画する。素子領域１０３上には第１ゲート絶縁膜１０４が形成され、第１ゲート絶縁膜１０４上には浮遊ゲート１０５が形成されている。浮遊ゲート１０５上には第２ゲート絶縁膜１０６が形成され、第２ゲート絶縁膜１０６上には、制御ゲート１０７が形成されている。制御ゲート１０７は不揮発性半導体記憶装置のワード線として機能する。制御ゲート１０７、第２ゲート絶縁膜１０６及び浮遊ゲート１０５は積層ゲート構造を形づくる。ビット線方向に沿って隣接する積層ゲート構造間下の素子領域１０３内にはＮ型拡散層１０８が形成されている。Ｎ型拡散層１０８はメモリセルトランジスタのソース、又はドレインとして機能する。また、積層ゲート構造間及び積層ゲート構造上には層間絶縁膜１０９が形成されている。層間絶縁膜１０９上には配線層１１０が形成されている。配線層１１０は不揮発性半導体記憶装置のビット線として機能する。
【０００５】
【発明が解決しようとする課題】
このようなメモリセルトランジスタにおいてその微細化が進展すると、例えば素子分離領域１０２の幅Ｗ_ＳＴＩが狭くなる。幅Ｗ_ＳＴＩが狭くなると、例えばワード線方向に沿って隣接するメモリセルトランジスタどうしが近づく。このため、特に浮遊ゲート１０５間の距離Ｌ_{ＦＧ−ＦＧ}が短くなり、浮遊ゲート１０５間に存在する浮遊ゲート間容量Ｃ_{ＦＧ−ＦＧ}が大きくなる。浮遊ゲート１０５は、記憶データに応じた電子の蓄積が行われる。つまり、浮遊ゲート１０５は記憶データに応じた電位を持つ。容量Ｃ_{ＦＧ−ＦＧ}が大きくなると、浮遊ゲート１０５の電位が、隣接した他の浮遊ゲート１０５の電位の影響を受け、変動してしまう可能性を生ずる。浮遊ゲート１０５の電位変動は、メモリセルトランジスタのしきい値を変動させる。不揮発性半導体記憶装置において、メモリセルトランジスタのしきい値の変動が生ずることは、例えば記憶データの変化につながる。例えば２値記憶の装置では、記憶された１ビットデータが、例えば“１”から“０”というように反転してしまう。また、多値記憶の装置では、記憶された多ビットデータが、例えば“１１”から“１０”、又は“０１”、又は“００”というように変化してしまう。
【０００６】
この発明は上記事情に鑑み為されたもので、その主要な目的は、微細化が進展してもしきい値の変動が起こり難い、積層ゲート構造を有する半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記主要な目的を達成するために、この発明の第１態様に係る半導体装置では、素子分離領域により区画された素子領域を有する半導体基板と、前記素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を具備し、ゲート幅方向に沿った前記第１ゲート電極の断面が実質的に凸型形状を有することを特徴とする。
【０００８】
また、この発明の第２態様に係る半導体装置では、素子分離領域により区画された素子領域を有する半導体基板と、前記素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を具備する。そして、前記第１ゲート電極は第１の幅を持つ第１の部分と、前記第１の幅よりも狭い幅を持つ第２の部分とを有し、ゲート幅方向に沿った前記第２の部分の側面から前記素子分離領域の側面までの距離を、前記第１の部分の側面から前記素子分離領域の側面までの距離よりも長くしたことを特徴とする。
【０００９】
また、この発明の第３態様に係る半導体装置の製造方法では、半導体基板上に第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上に第１導電体層を形成する工程と、前記第１導電体層上に第１スペーサを形成する工程と、前記第１スペーサ上に、素子分離領域パターンに応じたパターンを持つ第１マスク層を形成する工程と、前記第１マスク層をマスクに用いて、前記第１スペーサ、前記第１導電体層、前記第１ゲート絶縁膜及び前記半導体基板をエッチングし、トレンチを形成する工程と、前記トレンチ内に、絶縁物を充填し、素子分離領域を形成する工程と、前記絶縁物をマスクに用いて前記第１スペーサを除去し、前記第１導電体層上に、前記素子分離領域によって挟まれた第１スペースを形成する工程と、前記第１スペース内に露出する前記素子分離領域の側面上に、第２スペーサを形成する工程と、前記第２スペーサ間に、導電物を充填する工程と、前記導電物をマスクに用いて前記素子分離領域をその上面から一部エッチングし、前記第２スペーサを露出させる工程と、前記第２スペーサを除去し、前記導電物間に前記素子分離領域の幅より広い幅を持つ第２スペースを形成する工程と、前記導電物上、前記第２スペース内に露出した前記第１導電体層及び前記絶縁物上に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜上に、第２導電体層を形成する工程と、前記第２導電体層、前記第２ゲート絶縁膜、前記導電物及び前記第１導電体層をエッチングし、積層ゲート構造を形成する工程とを具備することを特徴とする。
【００１０】
【発明の実施の形態】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
（第１実施形態）
図１Ａはこの発明の第１実施形態に係る半導体装置を示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図、図１Ｃは図１Ａ中の１Ｃ−１Ｃ線に沿う断面図である。なお、図１Ａ〜図１Ｃには、この発明の第１実施形態に係る半導体装置を、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイに集積されたメモリセルトランジスタに適用した例を示す。
【００１２】
図１Ａ〜図１Ｃに示すように、例えば半導体基板１には、素子分離領域２が形成されている。半導体基板１の例は、シリコン基板、又はシリコン基板内に形成されたウェル領域である。また、本例において半導体基板１の導電型はＰ型である。素子分離領域２は、半導体基板１に素子領域３を区画する。素子分離領域２の一例は、シャロートレンチアイソレーションである。素子領域３上には第１ゲート絶縁膜４が形成されている。第１ゲート絶縁膜の一材料例はＳｉＯ_２である。第１ゲート絶縁膜４上には第１ゲート電極５が形成されている。本例において第１ゲート電極５は浮遊ゲートである。第１ゲート電極５の一材料例はＮ型、あるいはＰ型の不純物がドープされたドープトシリコンである。ドープトシリコンの構造は単結晶、多結晶、非晶質のいずれでも良い。第１ゲート電極５上には第２ゲート絶縁膜６が形成されている。第２ゲート絶縁膜６の一材料例は窒化シリコン、二酸化シリコン、窒化シリコンの３層構造からなる所謂ＯＮＯ膜である。第２ゲート絶縁膜６上には第２ゲート電極７が形成されている。本例において第２ゲート電極７は制御ゲートである。制御ゲートは不揮発性半導体記憶装置においてワード線として機能する。第２ゲート電極７の一材料例はドープトシリコンである。ドープトシリコンの構造は単結晶、多結晶、非晶質のいずれでも良い。また、本例では第２ゲート電極７を単層構造としているが積層構造でも良い。積層構造の例は、ドープトシリコン上に直接又はＳｉＯ_２等のバリア層を介してシリサイドを形成した構造（ポリサイド構造）、あるいはドープトシリコン上に直接又はＳｉＯ_２等のバリア層を介してメタルを形成した構造（ポリメタル構造）である。シリサイドの一材料例はＷＳｉである。また、メタルの一材料例はＷである。第２ゲート電極７、第２ゲート絶縁膜６、第１ゲート電極５は積層ゲート構造を形づくる。ビット線方向に沿って隣接する積層ゲート構造間下の素子領域３内にはＮ型拡散層８が形成されている。Ｎ型拡散層８はメモリセルトランジスタのソース、又はドレインとして機能する。また、積層ゲート構造間及び積層ゲート構造上には層間絶縁膜９が形成されている。層間絶縁膜９上には配線層１０が形成されている。配線層１０は不揮発性半導体記憶装置のビット線として機能する。
【００１３】
本第１実施形態において第１ゲート電極５は、第１の幅Ｗ１を持つ第１の部分５−１と、第１の幅Ｗ１よりも狭い幅Ｗ２を持つ第２の部分５−２とを有する。第１の部分５−１の下面は第１ゲート絶縁膜４を介して素子領域３に対向し、その側面は素子分離領域２の側面に対向する。第２の部分５−２の下面は第１の部分５−１の上面上にある。
【００１４】
本例では第１の部分５−１及び第２の部分５−２を有する第１ゲート電極５の一構造例として、第１の部分５−１の上面と第２の部分５−２の上面との間にステップがある凸型形状の断面場構造を示している。これにより、ゲート幅方向（ワード線方向）に沿った第２の部分５−２の側面から素子分離領域２の側面までの距離Ｌは、第１の部分５−１の側面から素子分離領域２の側面までの距離よりも長くなる。さらに本例では、第２の部分５−２の側面は第２ゲート絶縁膜６を介して素子分離領域２の側面に対向する構造を示している。ただし、第２の部分５−２の側面と素子分離領域２の側面との間には絶縁物があれば良く、この絶縁物は、第２ゲート絶縁膜６に限られるものではない。
【００１５】
本第１実施形態によれば、図１５Ａ〜図１５Ｃに示した典型例に係る半導体装置に比較して、例えば次のような効果を得ることができる。
【００１６】
図２Ａはこの発明の第１実施形態に係る半導体装置による代表的な効果の一例を示す断面図、図２Ｂは典型例に係る半導体装置を示す断面図である。なお、図２Ａに示す装置の素子分離領域２の幅Ｗ_ＳＴＩ及び素子領域３の幅Ｗ_ＡＡと、図２Ｂに示す装置の幅Ｗ_ＳＴＩ、幅Ｗ_ＡＡとは、互いに同じ寸法であると仮定している。
【００１７】
図２Ａに示すように、第１実施形態では、第２の部分５−２の側面から素子分離領域２の側面までの距離が、第１の部分５−１の側面から素子分離領域２の側面までの距離よりも長い。このため、図２Ｂに示す装置と、例えば幅Ｗ_ＳＴＩ、Ｗ_Ａ _Ａの寸法を同じにした場合でも、距離Ｌ_{ＦＧ−ＦＧ}を長くすることができる。距離Ｌ_ＦＧ _−ＦＧはワード線方向に沿って隣接するメモリセルトランジスタの第１ゲート電極５間の距離である。
【００１８】
このように距離Ｌ_{ＦＧ−ＦＧ}を長くできる結果、第１ゲート電極５間に存在するゲート間容量Ｃ_{ＦＧ−ＦＧ}を小さくでき、第１ゲート電極５が、例えばワード線方向に沿って隣接する他の第１ゲート電極５の電位を受け難くすることができる。したがって、微細化が進展してもしきい値の変動が起こり難い、積層ゲート構造を有する半導体装置を得ることができる。このような構造は、例えば浮遊ゲートを有する不揮発性半導体記憶装置において有効である。不揮発性半導体記憶装置としては、２値記憶の不揮発性半導体記憶装置、多値記憶の不揮発性半導体記憶装置のどちらにも有効である。例えば２値記憶の装置では、記憶された１ビットデータの、例えば“１”から“０”への反転を防止することができる。また、多値記憶の装置では、記憶された多ビットデータの、例えば“１１”から“１０”、又は“０１”、又は“００”への変化を防止することができる。
【００１９】
なお、第１実施形態に係る装置において、第１の部分５−１と第２の部分５−２とは同じ導電体層から構成されても良いし、別々の導電体層から構成されても良い。
【００２０】
（第２実施形態）
図３Ａはこの発明の第２実施形態に係る半導体装置を示す平面図、図３Ｂは図３Ａ中の３Ｂ−３Ｂ線に沿う断面図、図３Ｃは図３Ａ中の３Ｃ−３Ｃ線に沿う断面図である。
【００２１】
図３Ａ〜図３Ｃに示すように、第２実施形態は、第１実施形態に係る装置における凸型形状の断面構造を有する第１ゲート電極５の、第２の部分５−２の上面と側面とが交わる角部２０を丸めた例である。
【００２２】
本第２実施形態では角部２０を丸めるので、第２ゲート電極７と第２の部分５−２の角部２０との間の電界集中を抑制できる。このため、第１実施形態に比較して、例えば第２ゲート電極７と第２の部分５−２との耐圧を向上できる、という効果をさらに得ることができる。
【００２３】
（第３実施形態）
図４Ａはこの発明の第３実施形態に係る半導体装置を示す平面図、図４Ｂは図４Ａ中の４Ｂ−４Ｂ線に沿う断面図、図４Ｃは図４Ａ中の４Ｃ−４Ｃ線に沿う断面図である。
【００２４】
図４Ａ〜図４Ｃに示すように、第３実施形態は、第１実施形態に係る装置の第１ゲート電極５のうち、第２の部分５−２の上面上に、第３の部分５−３を設けた例である。本例では第３の部分５−３の幅Ｗ３が、第２の部分５−２の幅Ｗ２よりも広い例を示している。
【００２５】
このように第２の部分５−２の上面上に、第３の部分５−３をさらに設けることも可能である。さらに第３の部分５−３の幅Ｗ３は、第２の部分５−２の幅Ｗ２よりも広くすることが可能である。もし、幅Ｗ３を、幅Ｗ２よりも広くした場合には、例えば第１ゲート電極５と第２ゲート電極７とが対向する部分の面積を大きくすることができ、第１ゲート電極５と第２ゲート電極７との結合容量が、第１実施形態に比較して大きくなる。このため、第１ゲート電極５と第２ゲート電極７との結合容量Ｃ１と、第１ゲート電極５と素子領域３との結合容量Ｃ２との比、いわゆるカップリング比Ｃ１／Ｃ２を、例えば第１実施形態に比較して大きくすることができる。カップリング比Ｃ１／Ｃ２を大きくできれば、例えば不揮発性半導体記憶装置のメモリトランジスタにおいて、電子を第１ゲート電極５に注入しやすくなり、また、第１ゲート電極５から電子を放出させやすくなる。この結果、データの書き込み／消去を行い易い、という効果を得ることができる。
【００２６】
なお、第３実施形態に係る装置において、第１の部分５−１、第２の部分５−２、第３の部分５−３は同じ導電体層から構成されても良いし、別々の導電体層から構成されても良い。また、第１、第２の部分５−１、５−２を同じ導電体層から構成し、第３の部分５−３を別の導電体層から構成しても良い。また、第２、第３の部分５−２、５−３を同じ導電体層から構成し、第１の部分５−１を別の導電体層から構成しても良い。
【００２７】
（第４実施形態）
図５はこの発明の第４実施形態に係る半導体装置を示す斜視図、図６Ａ、図６Ｂ〜図１０Ａ、図１０Ｂはそれぞれこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図である。
【００２８】
以下、この発明の第４実施形態に係る半導体装置を、その製造方法とともに説明する。
【００２９】
まず、図６Ａに示すように、半導体基板１上に、第１ゲート絶縁膜４を形成する。半導体基板１の一例はＰ型シリコン基板あるいはＰ型シリコンウェルである。第１ゲート絶縁膜４の一形成例は、Ｐ型シリコンを熱酸化することである。次いで、第１ゲート絶縁膜４上に、第１導電体層を形成する。第１導電体層の一形成例は、シリコンを、ＣＶＤ法を用いて第１ゲート絶縁膜４上に堆積し、例えば非晶質のアンドープシリコン膜５’−１を形成することである。次いで、アンドープシリコン膜５’−１上に、第１スペーサを形成する。第１スペーサの一形成例は、例えばシリコンとエッチング選択比を取ることが可能な物質、例えば窒化シリコンを、ＣＶＤ法を用いてアンドープシリコン膜５’−１上に堆積し、第１の窒化シリコン膜５１を形成することである。次いで、第１の窒化シリコン膜５１上に、素子分離領域パターンに応じたパターンを持つ第１マスク層を形成する。第１マスク層の一形成例は、例えばシリコンおよび窒化シリコンとエッチング選択比を取ることが可能な物質、例えば二酸化シリコンを、ＣＶＤ法を用いて第１の窒化シリコン膜５１上に堆積し、第１の二酸化シリコン膜５２を形成する。この後、第１の二酸化シリコン膜５２を、リソグラフィ法を用いて素子領域３に対応したパターンにパターニングする。
【００３０】
次に、図６Ｂに示すように、第１の二酸化シリコン膜５２をマスクに用いて、第１の窒化シリコン膜５１、アンドープシリコン膜５’−１、第１のゲート絶縁膜４及び半導体基板１をエッチングし、トレンチ５３を形成する。これにより、素子領域３が半導体基板１に形成される。
【００３１】
次に、図７Ａに示すように、トレンチ５３内に絶縁物を充填し、素子分離領域２を形成する。素子分離領域２の一形成例は、まず、素子領域３の側面及びトレンチ５３の底面を熱酸化し、素子領域３の側面及びトレンチ５３の底面に、第２の二酸化シリコン膜５４を形成する。この第２の二酸化シリコン膜５４は、必要に応じて形成されれば良いので省略することも可能である。なお、本例では、トレンチ５３内に、アンドープシリコン膜５’−１の側面が露出する。このため、第２の二酸化シリコン膜５４は、アンドープシリコン膜５’−１の側面にも形成される。次いで、例えば第１の窒化シリコン膜５１とエッチング選択比を取ることが可能な絶縁物、例えば二酸化シリコンを、ＣＶＤ法を用いて第２の二酸化シリコン膜５４及び第１の窒化シリコン膜５１上に堆積し、トレンチ５３内を二酸化シリコンにより埋め込む。この後、例えばＣＭＰ法を用いて二酸化シリコンを第１の窒化シリコン膜５１上まで平坦化し、トレンチ５３内に二酸化シリコンを充填し、素子分離領域２を形成する。
【００３２】
次に、図７Ｂに示すように、素子分離領域２をマスクに用いて第１の窒化シリコン膜５１を除去し、アンドープシリコン膜５’−１上に、素子分離領域によって挟まれた第１スペース５５を形成する。第１スペース５５の一形成例は、第１の窒化シリコン膜５１を、エッチャントとして例えばホットリン酸を用いたウェットエッチングによりエッチングすることである。
【００３３】
次に、図８Ａに示すように、第１のスペース５５内に露出する素子分離領域２の側面上に、第２のスペーサを形成する。第２のスペーサの一形成例は、まず、ＣＶＤ法を用いて素子分離領域２とエッチング選択比を取ることが可能な物質、例えば窒化シリコンを薄く堆積し、第２の窒化シリコン膜５６を形成する。“薄く堆積する”の意味は、例えば第１のスペース５５が窒化シリコンによって完全に埋め込まれない厚さに、窒化シリコンを堆積することである。次いで、第２の窒化シリコン膜５６を、ＲＩＥ法を用いて異方性エッチングし、第２の窒化シリコン膜５６を素子分離領域２の側面上に残す。
【００３４】
次に、図８Ｂに示すように、第２の窒化シリコン膜５６間に、導電物を充填する。導電物の一充填例は、まず、窒化シリコン膜５６とエッチング選択比を取ることが可能な導電物、例えばＮ型不純物、例えばリン、あるいはＰ型不純物、例えばボロンを含むドープトシリコンを、ＣＶＤ法を用いて素子分離領域２、アンドープシリコン膜５’−１及び第２の窒化シリコン膜５６上に堆積し、例えば非晶質の第１のドープトシリコン膜５’−２を形成する。この後、例えばＣＭＰ法を用いて第１のドープトシリコン膜５’−２を素子分離領域２上まで平坦化し、第２の窒化シリコン膜５６間に、第１のドープトシリコン膜５’−２を充填する。
【００３５】
次に、図９Ａに示すように、第１のドープトシリコン膜５’−２をマスクに用いて、素子分離領域２をエッチングし、第２の窒化シリコン膜５６を露出させる。一露出例は、素子分離領域２を、例えばシリコンをエッチングし難く、二酸化シリコンをエッチングし易いエッチャントを用いたＲＩＥ法等のドライエッチングと、エッチャントとして例えばバッファフッ酸（Ｂｕｆｆｅｒｅｄ−ＨＦ）を用いたウェットエッチングとによりエッチングすることである。
【００３６】
次に、図９Ｂに示すように、第２の窒化シリコン膜５６を除去し、第１のドープトシリコン膜５’−２間に、素子分離領域２の幅Ｗｉｓｏより広い幅Ｗｓｐｃを持つ第２スペース５７を形成する。第２スペース５７の一形成例は、第２の窒化シリコン膜５６を、エッチャントとして例えばホットリン酸を用いたウェットエッチングによりエッチングすることである。
【００３７】
次に、図１０Ａに示すように、第１のドープトシリコン膜５’−２上、第２スペース内に露出したアンドープシリコン膜５’−１上及び素子分離領域２上に、第２ゲート絶縁膜６を形成する。次いで、第２ゲート絶縁膜６上に、第２導電体層を形成する。第２導電体層の一形成例は、導電物、例えばＮ型不純物、例えばリン、あるいはＰ型不純物、例えばボロンを含むドープトシリコンを、ＣＶＤ法を用いて第２ゲート絶縁膜６上に堆積し、例えば非晶質の第２のドープトシリコン膜７’を形成することである。
【００３８】
次に、図１０Ｂに示すように、第２のドープトシリコン膜７’、第２ゲート絶縁膜６、第１のドープトシリコン膜５’−２及びアンドープシリコン膜５’−１をエッチングし、積層ゲート構造を形成する。積層ゲート構造の一形成例は、第２のドープトシリコン膜７’上に、シリコン等とエッチング選択比を取ることが可能な物質、例えば窒化シリコンを堆積し、窒化シリコン膜（図示せず）を形成する。次いで、窒化シリコン膜を、リソグラフィ法を用いて積層ゲート構造パターンに対応したパターンにパターニングする。次いで、パターニングされた窒化シリコン膜をマスクに用いて、第２のドープトシリコン膜７’、第２ゲート絶縁膜６、第１のドープトシリコン膜５’−２及びアンドープシリコン膜５’−１をエッチングし、積層ゲート構造を形成する。これにより、ワード線として機能する第２ゲート電極７、及び浮遊ゲートとして機能し、第１の部分５−１及び第２の部分５−２を含む第１ゲート電極５が得られる。なお、積層ゲート構造を得る際のエッチングは、第１ゲート絶縁膜４まで続けられても構わない。次いで、積層ゲート構造及び素子分離領域２をマスクに用いて、素子領域３に対して、この素子領域３とは異なる導電型を持つ導電性不純物イオン、例えばヒ素イオン、あるいはリンイオン、あるいはボロンイオンをイオン注入する。これにより、素子領域３に、メモリセルトランジスタのソース又はドレインとして機能する拡散層８が得られる。
【００３９】
次に、図５に示すように、図１０Ｂに示す構造上に、層間絶縁膜９を形成し、層間絶縁膜９上に、ビット線として機能する配線層１０を形成する。これにより、この発明の第４実施形態に係る半導体装置が形成される。第４実施形態に係る半導体装置は、形状的には第３実施形態に係る半導体装置に酷似する。
【００４０】
このような第４実施形態に係る半導体装置においても、第１ゲート電極５が第１の幅Ｗ１を持つ第１の部分５−１と、第１の幅Ｗ１よりも狭い幅Ｗ２を持つ第２の部分５−２とを有している。そして、第２の部分５−２の側面から素子分離領域２の側面までの距離Ｌが、第１の部分５−１の側面から素子分離領域２の側面までの距離より長い。したがって、第１実施形態と同様の効果を得ることができる。また、第１ゲート電極５が実質的に凸型形状の断面構造を有するものの、第３実施形態にも形状が類似しているので、第３実施形態と同様の効果も得ることができる。
【００４１】
（第５実施形態）
図１１はこの発明の第５実施形態に係る半導体装置を示す斜視図、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂはそれぞれこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図である。
【００４２】
以下、この発明の第５実施形態に係る半導体装置を、その製造方法とともに説明する。
【００４３】
まず、図６Ａ〜図９Ｂを参照して説明した製造方法に従って、図１２Ａに示す構造を得る。このとき、第１のドープトシリコン膜５’−２の角部２０には、外側に羽状に広がった羽状部分２１がある。図１２Ａ中の破線枠Ａ内の拡大図を図１４Ａに示す。
【００４４】
次に、図１２Ｂに示すように、第１のドープトシリコン膜５’−２の角部２０を、例えばＣＤＥ法を用いてエッチングし、角部２０を曲面に丸める。図１２Ｂ中の破線枠Ｂ内の拡大図を図１４Ｂに示す。図１４Ｂに示すように、第１のドープトシリコン膜５’−２の上面には、例えば平坦な部分２２が残る。ただし、角部２０が丸められれば良いので、平坦な部分２２は無くても良い。この場合、第１のドープトシリコン膜５’−２の形状は、例えば図１４Ｃに示すような形状となる。また、角部２０は曲面に丸めなくても、例えば羽状部分２１を取り除くだけでも可能である。この場合、第１のドープトシリコン膜５’−２の形状は、例えば図１４Ｄに示すような形状となる。
【００４５】
次に、図１３Ａに示すように、第１のドープトシリコン膜５’−２上、第２スペース内に露出したアンドープシリコン膜５’−１上及び素子分離領域２上に、第２ゲート絶縁膜６を形成する。次いで、第２ゲート絶縁膜６上に、第２導電体層を形成する。第２導電体層の一形成例は、導電物、例えばＮ型不純物、例えばリン、あるいはＰ型不純物、例えばボロンを含むドープトシリコンを、ＣＶＤ法を用いて第２ゲート絶縁膜６上に堆積し、例えば非晶質の第２のドープトシリコン膜７’を形成することである。
【００４６】
次に、図１３Ｂに示すように、第２のドープトシリコン膜７’、第２ゲート絶縁膜６、第１のドープトシリコン膜５’−２及びアンドープシリコン膜５’−１をエッチングし、積層ゲート構造を形成する。積層ゲート構造の一形成例は、第２のドープトシリコン膜７’上に、シリコン等とエッチング選択比を取ることが可能な物質、例えば窒化シリコンを堆積し、窒化シリコン膜（図示せず）を形成する。次いで、窒化シリコン膜を、リソグラフィ法を用いて積層ゲート構造パターンに対応したパターンにパターニングする。次いで、パターニングされた窒化シリコン膜をマスクに用いて、第２のドープトシリコン膜７’、第２ゲート絶縁膜６、第１のドープトシリコン膜５’−２及びアンドープシリコン膜５’−１をエッチングし、積層ゲート構造を形成する。これにより、ワード線として機能する第２ゲート電極７、及び浮遊ゲートとして機能し、第１の部分５−１及び第２の部分５−２を含む第１ゲート電極５が得られる。なお、積層ゲート構造を得る際のエッチングは、第１ゲート絶縁膜４まで続けられても構わない。次いで、積層ゲート構造及び素子分離領域２をマスクに用いて、素子領域３に対して、この素子領域３とは異なる導電型を持つ導電性不純物イオン、例えばヒ素イオン、あるいはリンイオン、あるいはボロンイオンをイオン注入する。これにより、素子領域３に、メモリセルトランジスタのソース又はドレインとして機能する拡散層８が得られる。
【００４７】
次に、図１１に示すように、図１３Ｂに示す構造上に、層間絶縁膜９を形成し、層間絶縁膜９上に、ビット線として機能する配線層１０を形成する。これにより、この発明の第５実施形態に係る半導体装置が形成される。第５実施形態に係る半導体装置は、形状的には第２実施形態に係る半導体装置に酷似する。
【００４８】
このような第５実施形態に係る半導体装置においても、第１ゲート電極５が第１の幅Ｗ１を持つ第１の部分５−１と、第１の幅Ｗ１よりも狭い幅Ｗ２を持つ第２の部分５−２とを有している。そして、第２の部分５−２の側面から素子分離領域２の側面までの距離Ｌが、第１の部分５−１の側面から素子分離領域２の側面までの距離より長い。したがって、第１実施形態と同様の効果を得ることができる。また、形状的に第２実施形態に酷似するので、第２実施形態と同様の効果も得ることができる。
【００４９】
以上、この発明を第１〜第５実施形態により説明したが、この発明は第１〜第５実施形態それぞれに限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００５０】
例えば第１〜第５実施形態では、この発明をＮＡＮＤ型不揮発性半導体記憶装置のメモリセルトランジスタに適用した例を示したが、この発明はＮＡＮＤ型不揮発性半導体記憶装置のメモリセルトランジスタに、限って適用されるものではない。例えばＮＯＲ型、ＡＮＤ型等の不揮発性半導体記憶装置のメモリセルトランジスタにも適用することが可能である。
【００５１】
また、例えば第４、第５実施形態では、シリコン膜５’−１をアンドープシリコン膜としたが、ドープトシリコン膜に変形することも可能である。
【００５２】
また、例えばスペーサ５１、５６には窒化シリコン膜を用いたが、例えばシリコン膜５’−１や素子分離領域２と、エッチング選択比を取ることが可能な物質であれば、窒化シリコン膜に限られるものではない。
【００５３】
また、例えばスペーサ５１、５６を窒化シリコン膜としたとき、スペーサ５１、５６を除去する際のエッチャントをホットリン酸としたが、エッチャントは、ホットリン酸に限られるものではない。例えばフッ酸とグリセロールとの混合溶液、フッ酸とエチレングリコールとの混合溶液、フッ酸とエチレングリコールモノエチルエーテルとの混合溶液、及びフッ酸ベーパを用いることが可能である。
【００５４】
また、例えば第５実施形態では、第１のドープトシリコン膜５’−２の角部２０をエッチングする際に、ＣＤＥ法を用いたが、ＲＩＥ法を用いることも可能である。
【００５５】
また、第１〜第５実施形態はそれぞれ単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００５６】
また、第１〜第５実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００５７】
また、第１〜第５実施形態ではこの発明を不揮発性半導体記憶装置のメモリセルトランジスタに適用した例に基づき説明したが、上述したメモリセルトランジスタを内蔵した半導体装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、微細化が進展してもしきい値変動が起こり難い、積層ゲート構造を有する半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１実施形態に係る半導体装置を示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図、図１Ｃは図１Ａ中の１Ｃ−１Ｃ線に沿う断面図
【図２】図２Ａはこの発明の第１実施形態に係る半導体装置による代表的な効果の一例を示す断面図、図２Ｂは典型例に係る半導体装置を示す断面図
【図３】図３Ａはこの発明の第２実施形態に係る半導体装置を示す平面図、図３Ｂは図３Ａ中の３Ｂ−３Ｂ線に沿う断面図、図３Ｃは図３Ａ中の３Ｃ−３Ｃ線に沿う断面図
【図４】図４Ａはこの発明の第３実施形態に係る半導体装置を示す平面図、図４Ｂは図４Ａ中の４Ｂ−４Ｂ線に沿う断面図、図４Ｃは図４Ａ中の４Ｃ−４Ｃ線に沿う断面図
【図５】図５はこの発明の第４実施形態に係る半導体装置を示す斜視図
【図６】図６Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図６Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図７】図７Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図７Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図８】図８Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図８Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図９】図９Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図９Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図１０】図１０Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図１０Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図１１】図１１はこの発明の第５実施形態に係る半導体装置を示す斜視図
【図１２】図１２Ａはこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図、図１２Ｂはこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図
【図１３】図１３Ａはこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図、図１３Ｂはこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図
【図１４】図１４Ａ〜図１４Ｄはそれぞれドープトシリコン膜５’−２を示す断面図
【図１５】図１５Ａは典型例に係る半導体装置を示す平面図、図１５Ｂは図１５Ａ中の１５Ｂ−１５Ｂ線に沿う断面図、図１５Ｃは図１５Ａ中の１５Ｃ−１５Ｃ線に沿う断面図
【符号の説明】
１…半導体基板
２…素子分離領域
３…素子領域
４…第１ゲート絶縁膜
５…第１ゲート電極
５−１…第１の部分
５−２…第２の部分
６…第２ゲート絶縁膜
７…第２ゲート電極
８…拡散層
９…層間絶縁膜
１０…配線層
２０…角部
５１…第１スペーサ
５２…第１マスク層
５３…トレンチ
５４…二酸化シリコン膜
５５…第１スペース
５６…第２スペーサ
５７…第２スペース[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a stacked gate structure and a method of manufacturing the same.
[0002]
[Prior art]
One of the semiconductor devices is a transistor having a stacked gate structure. A typical example of this transistor is a memory cell transistor of a nonvolatile semiconductor memory device, for example. At present, the miniaturization of the memory cell transistor is rapidly progressing with the increase in the capacity of the nonvolatile semiconductor memory device.
[0003]
15A is a plan view showing a semiconductor device according to a typical example, FIG. 15B is a cross-sectional view along line 15B-15B in FIG. 15A, and FIG. 15C is a cross-sectional view along line 15C-15C in FIG. 15A. 15A to 15C show memory cell transistors integrated in a memory cell array of a NAND nonvolatile semiconductor memory device. This type of memory cell transistor is disclosed in, for example, the following document.
[0004]
References: "[email protected] .mu.m2 SELF-ALIGNED SHALLOW TRENCH ISOLATION CELL (SA-STI CELL) FOR 3 V-only 256 Mbit NAND EEPROMs" S Aritome et al. IEDM 94, pp61-64.
As shown in FIGS. 15A to 15C, an element isolation region 102 is formed on a P-type semiconductor substrate 101. The element isolation region 102 partitions the element region 103 on the semiconductor substrate 101. A first gate insulating film 104 is formed on the element region 103, and a floating gate 105 is formed on the first gate insulating film 104. A second gate insulating film 106 is formed on the floating gate 105, and a control gate 107 is formed on the second gate insulating film 106. The control gate 107 functions as a word line of the nonvolatile semiconductor memory device. The control gate 107, the second gate insulating film 106, and the floating gate 105 form a stacked gate structure. An N-type diffusion layer 108 is formed in the element region 103 between adjacent stacked gate structures in the bit line direction. The N-type diffusion layer 108 functions as a source or a drain of the memory cell transistor. An interlayer insulating film 109 is formed between the stacked gate structures and on the stacked gate structure. A wiring layer 110 is formed on the interlayer insulating film 109. The wiring layer 110 functions as a bit line of the nonvolatile semiconductor memory device.
[0005]
[Problems to be solved by the invention]
As the miniaturization of such a memory cell transistor progresses, for example, the width W of the element isolation region 102 increases._STIBecomes narrower. Width W_STIBecomes narrower, for example, adjacent memory cell transistors along the word line direction approach each other. Therefore, the distance L between the floating gates 105 is particularly large._FG-FGAnd the capacitance C between the floating gates existing between the floating gates 105 is reduced._FG-FGBecomes larger. The floating gate 105 accumulates electrons according to the stored data. That is, the floating gate 105 has a potential corresponding to the stored data. Capacity C_FG-FGBecomes large, the potential of the floating gate 105 is affected by the potential of another floating gate 105 adjacent thereto, and may fluctuate. The fluctuation in the potential of the floating gate 105 changes the threshold value of the memory cell transistor. In the nonvolatile semiconductor memory device, a change in the threshold value of the memory cell transistor leads to a change in stored data, for example. For example, in a binary storage device, stored 1-bit data is inverted from, for example, “1” to “0”. Further, in a multi-value storage device, the stored multi-bit data changes from, for example, “11” to “10”, “01”, or “00”.
[0006]
The present invention has been made in view of the above circumstances, and a main object of the present invention is to provide a semiconductor device having a stacked gate structure, in which a threshold value does not easily change even if miniaturization progresses, and a method of manufacturing the same. is there.
[0007]
[Means for Solving the Problems]
In order to achieve the main object, in a semiconductor device according to a first aspect of the present invention, a semiconductor substrate having an element region partitioned by an element isolation region, and a first gate insulating film formed on the element region A first gate electrode formed on the first gate insulating film, a second gate insulating film formed on the first gate electrode, and a second gate formed on the second gate insulating film And a cross section of the first gate electrode along a gate width direction has a substantially convex shape.
[0008]
In a semiconductor device according to a second aspect of the present invention, a semiconductor substrate having an element region partitioned by an element isolation region, a first gate insulating film formed on the element region, and the first gate insulating film A first gate electrode formed on the first gate electrode; a second gate insulating film formed on the first gate electrode; and a second gate electrode formed on the second gate insulating film. The first gate electrode has a first portion having a first width and a second portion having a width smaller than the first width, and the second portion along the gate width direction. A distance from a side surface of the portion to a side surface of the element isolation region is longer than a distance from a side surface of the first portion to a side surface of the element isolation region.
[0009]
In the method of manufacturing a semiconductor device according to a third aspect of the present invention, a step of forming a first gate insulating film on a semiconductor substrate; and a step of forming a first conductor layer on the first gate insulating film. Forming a first spacer on the first conductor layer, forming a first mask layer having a pattern corresponding to an element isolation region pattern on the first spacer, and forming the first mask layer on the first spacer. Using a mask as a mask, etching the first spacer, the first conductor layer, the first gate insulating film, and the semiconductor substrate to form a trench; filling the trench with an insulator; Forming an element isolation region, removing the first spacer using the insulator as a mask, and forming a first space interposed between the element isolation regions on the first conductor layer. , The first space Forming a second spacer on a side surface of the element isolation region exposed inside, a step of filling a conductive material between the second spacers, and forming the element isolation region using the conductive material as a mask. Exposing the second spacer partially from the upper surface thereof, and removing the second spacer to form a second space having a width larger than the width of the element isolation region between the conductors. Forming a second gate insulating film on the first conductor layer and the insulator exposed in the second space on the conductor; and forming a second conductor on the second gate insulating film. Forming a layer, and etching the second conductor layer, the second gate insulating film, the conductor, and the first conductor layer to form a stacked gate structure. I do.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, some embodiments of the present invention will be described with reference to the drawings. In this description, common parts are denoted by common reference numerals throughout the drawings.
[0011]
(1st Embodiment)
1A is a plan view showing a semiconductor device according to a first embodiment of the present invention, FIG. 1B is a cross-sectional view along line 1B-1B in FIG. 1A, and FIG. 1C is a cross-sectional view along line 1C-1C in FIG. 1A. It is. 1A to 1C show an example in which the semiconductor device according to the first embodiment of the present invention is applied to a memory cell transistor integrated in a memory cell array of a NAND nonvolatile semiconductor memory device.
[0012]
As shown in FIGS. 1A to 1C, for example, an element isolation region 2 is formed in a semiconductor substrate 1. An example of the semiconductor substrate 1 is a silicon substrate or a well region formed in the silicon substrate. In this example, the conductivity type of the semiconductor substrate 1 is P-type. The element isolation region 2 partitions the element region 3 on the semiconductor substrate 1. One example of the element isolation region 2 is a shallow trench isolation. On the element region 3, a first gate insulating film 4 is formed. One material example of the first gate insulating film is SiO.₂It is. On the first gate insulating film 4, a first gate electrode 5 is formed. In this example, the first gate electrode 5 is a floating gate. One example of the material of the first gate electrode 5 is doped silicon doped with N-type or P-type impurities. The structure of doped silicon may be any of single crystal, polycrystal, and amorphous. On the first gate electrode 5, a second gate insulating film 6 is formed. One material example of the second gate insulating film 6 is a so-called ONO film having a three-layer structure of silicon nitride, silicon dioxide, and silicon nitride. On the second gate insulating film 6, a second gate electrode 7 is formed. In this example, the second gate electrode 7 is a control gate. The control gate functions as a word line in the nonvolatile semiconductor memory device. One example of the material of the second gate electrode 7 is doped silicon. The structure of doped silicon may be any of single crystal, polycrystal, and amorphous. In this example, the second gate electrode 7 has a single-layer structure, but may have a stacked structure. Examples of stacked structures are directly on doped silicon or SiO 2₂(Polycide structure) in which silicide is formed via a barrier layer such as₂Etc. (polymetal structure) in which a metal is formed via a barrier layer such as One example of the silicide material is WSi. In addition, one material example of the metal is W. The second gate electrode 7, the second gate insulating film 6, and the first gate electrode 5 form a stacked gate structure. An N-type diffusion layer 8 is formed in the element region 3 between adjacent stacked gate structures in the bit line direction. The N-type diffusion layer 8 functions as a source or a drain of the memory cell transistor. An interlayer insulating film 9 is formed between the stacked gate structures and on the stacked gate structures. A wiring layer 10 is formed on the interlayer insulating film 9. The wiring layer 10 functions as a bit line of the nonvolatile semiconductor memory device.
[0013]
In the first embodiment, the first gate electrode 5 includes a first portion 5-1 having a first width W1 and a second portion 5-2 having a width W2 smaller than the first width W1. Have. The lower surface of the first portion 5-1 faces the element region 3 via the first gate insulating film 4, and the side surface thereof faces the side surface of the element isolation region 2. The lower surface of the second part 5-2 is on the upper surface of the first part 5-1.
[0014]
In this example, as an example of the structure of the first gate electrode 5 having the first portion 5-1 and the second portion 5-2, the upper surface of the first portion 5-1 and the upper surface of the second portion 5-2 2 shows a convex cross-sectional field structure having steps between the steps. As a result, the distance L from the side surface of the second portion 5-2 to the side surface of the element isolation region 2 along the gate width direction (word line direction) increases from the side surface of the first portion 5-1 to the element isolation region 2 It is longer than the distance to the side. Further, in this example, a structure is shown in which the side surface of the second portion 5-2 faces the side surface of the element isolation region 2 via the second gate insulating film 6. However, an insulator may be provided between the side surface of the second portion 5-2 and the side surface of the element isolation region 2, and the insulator is not limited to the second gate insulating film 6.
[0015]
According to the first embodiment, for example, the following effects can be obtained as compared with the semiconductor device according to the typical example shown in FIGS. 15A to 15C.
[0016]
FIG. 2A is a cross-sectional view illustrating an example of a typical effect of the semiconductor device according to the first embodiment of the present invention, and FIG. 2B is a cross-sectional view illustrating a semiconductor device according to a typical example. The width W of the element isolation region 2 of the device shown in FIG._STIAnd the width W of the element region 3_AAAnd the width W of the device shown in FIG. 2B_STI, Width W_AAAre assumed to have the same dimensions as each other.
[0017]
As shown in FIG. 2A, in the first embodiment, the distance from the side surface of the second portion 5-2 to the side surface of the element isolation region 2 is different from the side surface of the first portion 5-1 to the side surface of the element isolation region 2. Longer than the distance. For this reason, the device shown in FIG._STI, W_A _AEven if the dimensions of_FG-FGCan be lengthened. Distance L_FG _-FGIs the distance between the first gate electrodes 5 of adjacent memory cell transistors along the word line direction.
[0018]
Thus, the distance L_FG-FGCan be lengthened, so that the inter-gate capacitance C existing between the first gate electrodes 5 can be increased._FG-FGAnd the first gate electrode 5 can be made hard to receive the potential of another adjacent first gate electrode 5 along the word line direction, for example. Therefore, it is possible to obtain a semiconductor device having a stacked gate structure in which the threshold value does not easily change even if the miniaturization progresses. Such a structure is effective, for example, in a nonvolatile semiconductor memory device having a floating gate. The nonvolatile semiconductor storage device is effective for both a binary storage nonvolatile semiconductor storage device and a multi-value storage nonvolatile semiconductor storage device. For example, in a binary storage device, it is possible to prevent inversion of stored 1-bit data from, for example, “1” to “0”. Further, in the multi-value storage device, it is possible to prevent the stored multi-bit data from changing from, for example, “11” to “10”, “01”, or “00”.
[0019]
In the device according to the first embodiment, the first portion 5-1 and the second portion 5-2 may be formed of the same conductive layer, or may be formed of separate conductive layers. good.
[0020]
(2nd Embodiment)
3A is a plan view showing a semiconductor device according to a second embodiment of the present invention, FIG. 3B is a cross-sectional view along line 3B-3B in FIG. 3A, and FIG. 3C is a cross-sectional view along line 3C-3C in FIG. 3A. It is.
[0021]
As shown in FIGS. 3A to 3C, the second embodiment is different from the device according to the first embodiment in that the upper surface and the side surface of the second portion 5-2 of the first gate electrode 5 having the convex sectional structure. This is an example in which a corner portion 20 where と intersects is rounded.
[0022]
In the second embodiment, since the corner portion 20 is rounded, the electric field concentration between the second gate electrode 7 and the corner portion 20 of the second portion 5-2 can be suppressed. For this reason, compared with the first embodiment, for example, it is possible to further obtain an effect that the breakdown voltage between the second gate electrode 7 and the second portion 5-2 can be improved.
[0023]
(Third embodiment)
4A is a plan view showing a semiconductor device according to a third embodiment of the present invention, FIG. 4B is a cross-sectional view along line 4B-4B in FIG. 4A, and FIG. 4C is a cross-sectional view along line 4C-4C in FIG. 4A. It is.
[0024]
As shown in FIGS. 4A to 4C, the third embodiment includes a third portion 5-5 on the upper surface of the second portion 5-2 of the first gate electrode 5 of the device according to the first embodiment. 3 is provided. This example shows an example in which the width W3 of the third portion 5-3 is wider than the width W2 of the second portion 5-2.
[0025]
As described above, it is possible to further provide the third portion 5-3 on the upper surface of the second portion 5-2. Further, the width W3 of the third portion 5-3 can be wider than the width W2 of the second portion 5-2. If the width W3 is larger than the width W2, for example, the area of the portion where the first gate electrode 5 and the second gate electrode 7 face each other can be increased, and the first gate electrode 5 and the second The coupling capacitance with the gate electrode 7 is larger than in the first embodiment. Therefore, the ratio of the coupling capacitance C1 between the first gate electrode 5 and the second gate electrode 7 to the coupling capacitance C2 between the first gate electrode 5 and the element region 3, that is, the so-called coupling ratio C1 / C2, for example, The size can be increased as compared with the first embodiment. If the coupling ratio C1 / C2 can be increased, for example, in a memory transistor of a nonvolatile semiconductor memory device, electrons can be easily injected into the first gate electrode 5, and electrons can be easily emitted from the first gate electrode 5. As a result, an effect that data can be easily written / erased can be obtained.
[0026]
In the device according to the third embodiment, the first portion 5-1, the second portion 5-2, and the third portion 5-3 may be formed of the same conductive layer, or may be formed of different conductive layers. It may be composed of a body layer. Further, the first and second portions 5-1 and 5-2 may be formed of the same conductive layer, and the third portion 5-3 may be formed of another conductive layer. Further, the second and third portions 5-2 and 5-3 may be formed of the same conductive layer, and the first portion 5-1 may be formed of another conductive layer.
[0027]
(Fourth embodiment)
FIG. 5 is a perspective view showing a semiconductor device according to a fourth embodiment of the present invention, and FIGS. 6A, 6B to 10A and 10B are perspective views showing one manufacturing process of the semiconductor device according to the fourth embodiment of the present invention. FIG.
[0028]
Hereinafter, a semiconductor device according to a fourth embodiment of the present invention will be described along with a method for manufacturing the same.
[0029]
First, as shown in FIG. 6A, a first gate insulating film 4 is formed on a semiconductor substrate 1. One example of the semiconductor substrate 1 is a P-type silicon substrate or a P-type silicon well. One example of forming the first gate insulating film 4 is to thermally oxidize P-type silicon. Next, a first conductor layer is formed on the first gate insulating film 4. One example of forming the first conductor layer is to deposit silicon on the first gate insulating film 4 by using the CVD method, for example, to form an amorphous undoped silicon film 5'-1. Next, a first spacer is formed on the undoped silicon film 5'-1. One example of the formation of the first spacer is to deposit a material capable of achieving an etching selectivity with silicon, for example, silicon nitride on the undoped silicon film 5′-1 by using the CVD method, That is, a film 51 is formed. Next, a first mask layer having a pattern corresponding to the element isolation region pattern is formed on the first silicon nitride film 51. One example of the formation of the first mask layer is to deposit a material that can have an etching selectivity with, for example, silicon and silicon nitride, for example, silicon dioxide on the first silicon nitride film 51 using a CVD method. One silicon dioxide film 52 is formed. After that, the first silicon dioxide film 52 is patterned into a pattern corresponding to the element region 3 using a lithography method.
[0030]
Next, as shown in FIG. 6B, using the first silicon dioxide film 52 as a mask, the first silicon nitride film 51, the undoped silicon film 5'-1, the first gate insulating film 4, and the semiconductor substrate 1 Is etched to form a trench 53. As a result, the element region 3 is formed on the semiconductor substrate 1.
[0031]
Next, as shown in FIG. 7A, an insulator is filled in the trench 53 to form an element isolation region 2. In one example of forming the element isolation region 2, first, the side surface of the element region 3 and the bottom surface of the trench 53 are thermally oxidized, and a second silicon dioxide film 54 is formed on the side surface of the element region 3 and the bottom surface of the trench 53. This second silicon dioxide film 54 may be omitted because it may be formed as needed. In this example, the side surface of the undoped silicon film 5'-1 is exposed in the trench 53. Therefore, the second silicon dioxide film 54 is also formed on the side surface of the undoped silicon film 5'-1. Next, an insulator, for example, silicon dioxide that can have an etching selectivity with respect to the first silicon nitride film 51 is formed on the second silicon dioxide film 54 and the first silicon nitride film 51 by using a CVD method. Then, the inside of the trench 53 is filled with silicon dioxide. Thereafter, silicon dioxide is flattened to the first silicon nitride film 51 by using, for example, the CMP method, and the silicon dioxide is filled in the trench 53 to form the element isolation region 2.
[0032]
Next, as shown in FIG. 7B, the first silicon nitride film 51 is removed using the element isolation region 2 as a mask, and a first space sandwiched between the element isolation regions is formed on the undoped silicon film 5′-1. 55 are formed. One example of forming the first space 55 is to etch the first silicon nitride film 51 by wet etching using, for example, hot phosphoric acid as an etchant.
[0033]
Next, as shown in FIG. 8A, a second spacer is formed on the side surface of the element isolation region 2 exposed in the first space 55. One example of formation of the second spacer is as follows. First, a material capable of obtaining an etching selectivity with the element isolation region 2, for example, a thin film of silicon nitride is deposited using a CVD method, and a second silicon nitride film 56 is formed. I do. "Thin deposit" means to deposit silicon nitride to a thickness that does not completely fill the first space 55 with silicon nitride, for example. Next, the second silicon nitride film 56 is anisotropically etched using the RIE method to leave the second silicon nitride film 56 on the side surface of the element isolation region 2.
[0034]
Next, as shown in FIG. 8B, a conductive material is filled between the second silicon nitride films 56. In one example of filling the conductive material, first, a conductive material capable of obtaining an etching selectivity with the silicon nitride film 56, for example, an N-type impurity such as phosphorus or doped silicon containing a P-type impurity such as boron is deposited by CVD. It is deposited on the element isolation region 2, the undoped silicon film 5'-1 and the second silicon nitride film 56 by using the method, for example, to form an amorphous first doped silicon film 5'-2. Thereafter, the first doped silicon film 5 ′-2 is planarized by using, for example, a CMP method to a level above the element isolation region 2, and the first doped silicon film 5 ′- Fill 2
[0035]
Next, as shown in FIG. 9A, using the first doped silicon film 5'-2 as a mask, the element isolation region 2 is etched to expose the second silicon nitride film 56. In one exposure example, for example, dry etching such as RIE using an etchant that hardly etches silicon and easily etches silicon dioxide, and buffer hydrofluoric acid (Buffered-HF) is used as an etchant. Etching by wet etching.
[0036]
Next, as shown in FIG. 9B, the second silicon nitride film 56 is removed, and the second silicon nitride film 56 having a width Wspc larger than the width Wiso of the element isolation region 2 is formed between the first doped silicon films 5′-2. A space 57 is formed. One example of the formation of the second space 57 is to etch the second silicon nitride film 56 by wet etching using, for example, hot phosphoric acid as an etchant.
[0037]
Next, as shown in FIG. 10A, a second gate insulating film is formed on the first doped silicon film 5′-2, on the undoped silicon film 5′-1 exposed in the second space, and on the element isolation region 2. A film 6 is formed. Next, a second conductor layer is formed on the second gate insulating film 6. One example of the formation of the second conductor layer is that a conductive material, for example, an N-type impurity, for example, phosphorus, or doped silicon containing a P-type impurity, for example, boron is deposited on the second gate insulating film 6 by using the CVD method. Then, for example, an amorphous second doped silicon film 7 'is formed.
[0038]
Next, as shown in FIG. 10B, the second doped silicon film 7 ', the second gate insulating film 6, the first doped silicon film 5'-2, and the undoped silicon film 5'-1 are etched. A stacked gate structure is formed. One example of the formation of the stacked gate structure is such that a material capable of obtaining an etching selectivity with silicon or the like, for example, silicon nitride, is deposited on the second doped silicon film 7 ′, and a silicon nitride film (not shown) is formed. To form Next, the silicon nitride film is patterned into a pattern corresponding to the stacked gate structure pattern using a lithography method. Next, using the patterned silicon nitride film as a mask, the second doped silicon film 7 ', the second gate insulating film 6, the first doped silicon film 5'-2, and the undoped silicon film 5'-1 Is etched to form a stacked gate structure. Thereby, the second gate electrode 7 functioning as a word line and the first gate electrode 5 functioning as a floating gate and including the first portion 5-1 and the second portion 5-2 are obtained. The etching for obtaining the stacked gate structure may be continued up to the first gate insulating film 4. Next, using the stacked gate structure and the element isolation region 2 as a mask, a conductive impurity ion having a conductivity type different from that of the element region 3, for example, arsenic ion, phosphorus ion, or boron ion is applied to the element region 3. Ions are implanted. Thereby, a diffusion layer 8 functioning as a source or a drain of the memory cell transistor is obtained in the element region 3.
[0039]
Next, as shown in FIG. 5, an interlayer insulating film 9 is formed on the structure shown in FIG. 10B, and a wiring layer 10 functioning as a bit line is formed on the interlayer insulating film 9. Thus, a semiconductor device according to the fourth embodiment of the present invention is formed. The semiconductor device according to the fourth embodiment is very similar in shape to the semiconductor device according to the third embodiment.
[0040]
Also in the semiconductor device according to the fourth embodiment, the first gate electrode 5 has the first portion 5-1 having the first width W1 and the second portion having the width W2 smaller than the first width W1. 5-2. The distance L from the side surface of the second portion 5-2 to the side surface of the element isolation region 2 is longer than the distance from the side surface of the first portion 5-1 to the side surface of the element isolation region 2. Therefore, the same effect as in the first embodiment can be obtained. Although the first gate electrode 5 has a substantially convex cross-sectional structure, the shape is similar to that of the third embodiment, so that the same effects as those of the third embodiment can be obtained.
[0041]
(Fifth embodiment)
FIG. 11 is a perspective view showing a semiconductor device according to a fifth embodiment of the present invention, and FIGS. 12A, 12B, 13A, and 13B are perspective views each showing a manufacturing process of the semiconductor device according to the fifth embodiment of the present invention. FIG.
[0042]
Hereinafter, a semiconductor device according to a fifth embodiment of the present invention will be described along with a method for manufacturing the same.
[0043]
First, the structure shown in FIG. 12A is obtained according to the manufacturing method described with reference to FIGS. 6A to 9B. At this time, the corner portion 20 of the first doped silicon film 5'-2 has a wing-shaped portion 21 which spreads in a wing shape on the outside. FIG. 14A shows an enlarged view of a portion surrounded by a broken line frame A in FIG. 12A.
[0044]
Next, as shown in FIG. 12B, the corner 20 of the first doped silicon film 5'-2 is etched using, for example, the CDE method, and the corner 20 is rounded to a curved surface. FIG. 14B is an enlarged view of a portion surrounded by a broken line frame B in FIG. 12B. As shown in FIG. 14B, for example, a flat portion 22 remains on the upper surface of the first doped silicon film 5'-2. However, since the corner portion 20 only needs to be rounded, the flat portion 22 may not be provided. In this case, the shape of the first doped silicon film 5'-2 is, for example, as shown in FIG. 14C. Further, the corner portion 20 does not need to be rounded to a curved surface, but can be formed, for example, only by removing the wing portion 21. In this case, the shape of the first doped silicon film 5'-2 is, for example, as shown in FIG. 14D.
[0045]
Next, as shown in FIG. 13A, a second gate insulating film is formed on the first doped silicon film 5′-2, on the undoped silicon film 5′-1 exposed in the second space, and on the element isolation region 2. A film 6 is formed. Next, a second conductor layer is formed on the second gate insulating film 6. One example of the formation of the second conductor layer is that a conductive material, for example, an N-type impurity, for example, phosphorus, or doped silicon containing a P-type impurity, for example, boron is deposited on the second gate insulating film 6 by using the CVD method. Then, for example, an amorphous second doped silicon film 7 'is formed.
[0046]
Next, as shown in FIG. 13B, the second doped silicon film 7 ', the second gate insulating film 6, the first doped silicon film 5'-2, and the undoped silicon film 5'-1 are etched, A stacked gate structure is formed. One example of the formation of the stacked gate structure is such that a material capable of achieving an etching selectivity with silicon or the like, for example, silicon nitride is deposited on the second doped silicon film 7 ′, and a silicon nitride film (not shown) is formed. To form Next, the silicon nitride film is patterned into a pattern corresponding to the stacked gate structure pattern using a lithography method. Next, using the patterned silicon nitride film as a mask, the second doped silicon film 7 ', the second gate insulating film 6, the first doped silicon film 5'-2, and the undoped silicon film 5'-1 Is etched to form a stacked gate structure. Thereby, the second gate electrode 7 functioning as a word line and the first gate electrode 5 functioning as a floating gate and including the first portion 5-1 and the second portion 5-2 are obtained. The etching for obtaining the stacked gate structure may be continued up to the first gate insulating film 4. Next, using the stacked gate structure and the element isolation region 2 as a mask, a conductive impurity ion having a conductivity type different from that of the element region 3, for example, arsenic ion, phosphorus ion, or boron ion is applied to the element region 3. Ions are implanted. Thereby, a diffusion layer 8 functioning as a source or a drain of the memory cell transistor is obtained in the element region 3.
[0047]
Next, as shown in FIG. 11, an interlayer insulating film 9 is formed on the structure shown in FIG. 13B, and a wiring layer 10 functioning as a bit line is formed on the interlayer insulating film 9. Thus, a semiconductor device according to the fifth embodiment of the present invention is formed. The semiconductor device according to the fifth embodiment is very similar in shape to the semiconductor device according to the second embodiment.
[0048]
Also in the semiconductor device according to the fifth embodiment, the first gate electrode 5 has the first portion 5-1 having the first width W1 and the second portion having the width W2 smaller than the first width W1. 5-2. The distance L from the side surface of the second portion 5-2 to the side surface of the element isolation region 2 is longer than the distance from the side surface of the first portion 5-1 to the side surface of the element isolation region 2. Therefore, the same effect as in the first embodiment can be obtained. Further, since it is very similar in shape to the second embodiment, the same effect as in the second embodiment can be obtained.
[0049]
As described above, the present invention has been described with reference to the first to fifth embodiments. However, the present invention is not limited to each of the first to fifth embodiments, and various modifications may be made without departing from the spirit of the invention. It is possible to deform.
[0050]
For example, in the first to fifth embodiments, an example in which the present invention is applied to the memory cell transistor of the NAND-type nonvolatile semiconductor memory device has been described. However, the present invention is limited to the memory cell transistor of the NAND-type nonvolatile semiconductor memory device. It does not apply. For example, the present invention can be applied to a memory cell transistor of a nonvolatile semiconductor memory device such as a NOR type or an AND type.
[0051]
In the fourth and fifth embodiments, for example, the silicon film 5'-1 is an undoped silicon film. However, the silicon film 5'-1 can be transformed into a doped silicon film.
[0052]
Further, for example, a silicon nitride film is used for the spacers 51 and 56, but the material is limited to the silicon nitride film as long as it can have an etching selectivity with the silicon film 5′-1 and the element isolation region 2. It is not something that can be done.
[0053]
Further, for example, when the spacers 51 and 56 are made of a silicon nitride film, the etchant for removing the spacers 51 and 56 is hot phosphoric acid, but the etchant is not limited to hot phosphoric acid. For example, a mixed solution of hydrofluoric acid and glycerol, a mixed solution of hydrofluoric acid and ethylene glycol, a mixed solution of hydrofluoric acid and ethylene glycol monoethyl ether, and hydrofluoric acid vapor can be used.
[0054]
Further, for example, in the fifth embodiment, the CDE method is used when etching the corner 20 of the first doped silicon film 5'-2, but the RIE method may be used.
[0055]
Further, the first to fifth embodiments can be implemented independently, but can be implemented in combination as appropriate.
[0056]
Further, the first to fifth embodiments include inventions at various stages, and it is also possible to extract inventions at various stages by appropriately combining a plurality of components disclosed in each embodiment. is there.
[0057]
In the first to fifth embodiments, the present invention is described based on an example in which the present invention is applied to a memory cell transistor of a nonvolatile semiconductor memory device. However, a semiconductor device having the above-described memory cell transistor, such as a processor or a system LSI, may be used. Also, it is within the scope of the present invention.
[0058]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor device having a stacked gate structure, in which a threshold value change hardly occurs even when miniaturization progresses, and a method for manufacturing the same.
[Brief description of the drawings]
1A is a plan view showing a semiconductor device according to a first embodiment of the present invention, FIG. 1B is a cross-sectional view taken along the line 1B-1B in FIG. 1A, and FIG. 1C is a line 1C-1C in FIG. 1A Cross section along
FIG. 2A is a sectional view showing an example of a typical effect of the semiconductor device according to the first embodiment of the present invention, and FIG. 2B is a sectional view showing a semiconductor device according to a typical example;
3A is a plan view showing a semiconductor device according to a second embodiment of the present invention, FIG. 3B is a cross-sectional view taken along line 3B-3B in FIG. 3A, and FIG. 3C is a line 3C-3C in FIG. 3A. Cross section along
4A is a plan view showing a semiconductor device according to a third embodiment of the present invention, FIG. 4B is a cross-sectional view taken along line 4B-4B in FIG. 4A, and FIG. 4C is a line 4C-4C in FIG. 4A. Cross section along
FIG. 5 is a perspective view showing a semiconductor device according to a fourth embodiment of the present invention;
FIG. 6A is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention, and FIG. 6B is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention;
FIG. 7A is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention, and FIG. 7B is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention;
FIG. 8A is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention, and FIG. 8B is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention;
FIG. 9A is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention, and FIG. 9B is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 10A is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention, and FIG. 10B is a perspective view showing one manufacturing step of a semiconductor device according to a fourth embodiment of the present invention;
FIG. 11 is a perspective view showing a semiconductor device according to a fifth embodiment of the present invention;
FIG. 12A is a perspective view showing one manufacturing step of a semiconductor device according to a fifth embodiment of the present invention; FIG. 12B is a perspective view showing one manufacturing step of a semiconductor device according to a fifth embodiment of the present invention;
FIG. 13A is a perspective view showing one manufacturing step of a semiconductor device according to a fifth embodiment of the present invention, and FIG. 13B is a perspective view showing one manufacturing step of a semiconductor device according to a fifth embodiment of the present invention.
FIGS. 14A to 14D are cross-sectional views each showing a doped silicon film 5'-2.
15A is a plan view showing a semiconductor device according to a typical example, FIG. 15B is a cross-sectional view along line 15B-15B in FIG. 15A, and FIG. 15C is a cross-sectional view along line 15C-15C in FIG. 15A.
[Explanation of symbols]
1 .... Semiconductor substrate
2. Element isolation region
3. Element area
4: First gate insulating film
5 First gate electrode
5-1 first part
5-2... Second part
6 Second gate insulating film
7 Second gate electrode
8 ... Diffusion layer
9 ... Interlayer insulating film
10. Wiring layer
20 ... corner
51 ... first spacer
52: First mask layer
53 ... Trench
54 ... Silicon dioxide film
55… First space
56 ... second spacer
57 ... second space

Claims

素子分離領域により区画された素子領域を有する半導体基板と、
前記素子領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を具備し、
ゲート幅方向に沿った前記第１ゲート電極の断面が実質的に凸型形状を有することを特徴とする半導体装置。A semiconductor substrate having an element region partitioned by an element isolation region;
A first gate insulating film formed on the element region;
A first gate electrode formed on the first gate insulating film;
A second gate insulating film formed on the first gate electrode;
A second gate electrode formed on the second gate insulating film.
A semiconductor device, wherein a cross section of the first gate electrode along a gate width direction has a substantially convex shape.

素子分離領域により区画された素子領域を有する半導体基板と、
前記素子領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を具備し、
前記第１ゲート電極は第１の幅を持つ第１の部分と、前記第１の幅よりも狭い幅を持つ第２の部分とを有し、
ゲート幅方向に沿った前記第２の部分の側面から前記素子分離領域の側面までの距離が、前記第１の部分の側面から前記素子分離領域の側面までの距離より長いことを特徴とする半導体装置。A semiconductor substrate having an element region partitioned by an element isolation region;
A first gate insulating film formed on the element region;
A first gate electrode formed on the first gate insulating film;
A second gate insulating film formed on the first gate electrode;
A second gate electrode formed on the second gate insulating film.
The first gate electrode has a first portion having a first width and a second portion having a width smaller than the first width;
A semiconductor wherein a distance from a side surface of the second portion to a side surface of the element isolation region along a gate width direction is longer than a distance from a side surface of the first portion to a side surface of the element isolation region. apparatus.

前記第１の部分の上面と前記第２の部分の上面との間にステップがあることを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein there is a step between an upper surface of the first portion and an upper surface of the second portion.

前記第１の部分は第１の導電体層を含み、前記第２の部分は第２の導電体層を含むことを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein the first portion includes a first conductor layer, and the second portion includes a second conductor layer.

前記第２の部分の側面と前記素子分離領域の側面との間に前記第２ゲート絶縁膜があることを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein said second gate insulating film is provided between a side surface of said second portion and a side surface of said element isolation region.

前記第２の部分の上面とその側面とが交わる角部が丸められていることを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein a corner at which an upper surface of the second portion intersects with a side surface thereof is rounded.

前記第１の部分の側面と前記素子分離領域の側面とが自己整合していることを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein a side surface of the first portion and a side surface of the element isolation region are self-aligned.

半導体基板上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１導電体層を形成する工程と、
前記第１導電体層上に第１スペーサを形成する工程と、
前記第１スペーサ上に、素子分離領域パターンに応じたパターンを持つ第１マスク層を形成する工程と、
前記第１マスク層をマスクに用いて、前記第１スペーサ、前記第１導電体層、前記第１ゲート絶縁膜及び前記半導体基板をエッチングし、トレンチを形成する工程と、
前記トレンチ内に、絶縁物を充填し、素子分離領域を形成する工程と、
前記絶縁物をマスクに用いて前記第１スペーサを除去し、前記第１導電体層上に、前記素子分離領域によって挟まれた第１スペースを形成する工程と、
前記第１スペース内に露出する前記素子分離領域の側面上に、第２スペーサを形成する工程と、
前記第２スペーサ間に、導電物を充填する工程と、
前記導電物をマスクに用いて前記素子分離領域をその上面から一部エッチングし、前記第２スペーサを露出させる工程と、
前記第２スペーサを除去し、前記導電物間に前記素子分離領域の幅より広い幅を持つ第２スペースを形成する工程と、
前記導電物上、前記第２スペース内に露出した前記第１導電体層及び前記絶縁物上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に、第２導電体層を形成する工程と、
前記第２導電体層、前記第２ゲート絶縁膜、前記導電物及び前記第１導電体層をエッチングし、積層ゲート構造を形成する工程と
を具備することを特徴とする半導体装置の製造方法。Forming a first gate insulating film on a semiconductor substrate;
Forming a first conductor layer on the first gate insulating film;
Forming a first spacer on the first conductor layer;
Forming a first mask layer having a pattern corresponding to an element isolation region pattern on the first spacer;
Etching the first spacer, the first conductor layer, the first gate insulating film, and the semiconductor substrate using the first mask layer as a mask to form a trench;
Filling the trench with an insulator to form an element isolation region;
Removing the first spacer using the insulator as a mask to form a first space on the first conductor layer, which is sandwiched by the element isolation regions;
Forming a second spacer on a side surface of the element isolation region exposed in the first space;
Filling a conductive material between the second spacers;
Using the conductive material as a mask, partially etching the element isolation region from its upper surface to expose the second spacer;
Removing the second spacer to form a second space having a width larger than the width of the element isolation region between the conductors;
Forming a second gate insulating film on the conductor, on the first conductor layer and the insulator exposed in the second space;
Forming a second conductor layer on the second gate insulating film;
Etching the second conductor layer, the second gate insulating film, the conductor, and the first conductor layer to form a stacked gate structure.

前記第２スペースを形成した後、前記第２ゲート絶縁膜を形成する前に、前記導電物の上面とその側面とが交わる角部を丸める工程を、さらに具備することを特徴とする請求項８に記載の半導体装置の製造方法。9. The method according to claim 8, further comprising, after forming the second space and before forming the second gate insulating film, rounding a corner at which an upper surface of the conductor crosses a side surface thereof. 13. The method for manufacturing a semiconductor device according to claim 1.