JP2009026809A - Semiconductor apparatus and manufacturing method thereof - Google Patents

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Hirokazu Saito
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique for improving the breakdown voltage of a semiconductor apparatus configured so that a buried insulator is formed at a deep portion of a trench, an insulating layer is formed on a side wall of a shallow portion of the trench, and an in-trench conductor is charged inside the insulating layer. <P>SOLUTION: In the trench T formed from a surface 11a of a silicon semiconductor layer along the depth, there are formed a thermally oxidized silicon layer 32 covering an internal surface of the trench T, a silicon nitride layer 43 covering an internal surface 32a of the thermally oxidized silicon layer 32 at the deep portion of the trench T, the buried insulator 44 charged in the deep portion of the trench T where the internal surface 32a of the thermally oxidized silicon layer 32 is covered with the silicon nitride layer 43, and the in-trench conductor 36 charged in the shallow portion of the trench T where the internal surface 32a of the thermally oxidized silicon layer 32 is not covered with the silicon nitride layer 43. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、トレンチの深部に埋め込み絶縁体が充填されているとともに、トレンチの浅部に絶縁層で覆われた状態のトレンチ内導体が充填されている半導体装置と、その製造方法に関する。特に、耐圧を向上することができる半導体装置と、その製造方法に関する。   The present invention relates to a semiconductor device in which a buried insulating material is filled in a deep portion of a trench and a conductor in the trench filled with an insulating layer is filled in a shallow portion of the trench, and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device capable of improving withstand voltage and a manufacturing method thereof.

トレンチの深部に埋め込み絶縁体が充填されているとともに、トレンチの浅部に絶縁層で覆われた状態のトレンチ内導体が充填されている半導体装置が知られている。特許文献１に、上記構成を備えているトレンチゲート型のＭＯＳＦＥＴが開示されている。本明細書に添付した図１０に示すように、このＭＯＳＦＥＴ１００は、n型のソース領域１６０と、p型のボディ領域１５０と、n-型のドリフト領域１２０と、n+型のドレイン領域１８０と、ソース領域１６０とボディ領域１５０を貫通してドリフト領域１２０に達しているトレンチＴを備えている。トレンチＴの深部には埋め込み絶縁体１４４が充填されている。トレンチＴの浅部にはトレンチゲート電極１３６が充填されている。トレンチゲート電極１３６は、ゲート絶縁膜１３２で覆われている。ドリフト領域１２０内には、トレンチＴの底面に接しているp型のフローティング半導体領域１７０が形成されている。 2. Description of the Related Art A semiconductor device is known in which a buried insulator is filled in a deep part of a trench and a conductor in the trench in a state covered with an insulating layer is filled in a shallow part of the trench. Patent Document 1 discloses a trench gate type MOSFET having the above configuration. As shown in FIG. 10 attached to this specification, the MOSFET 100 includes an n-type source region 160, a p-type body region 150, an n − -type drift region 120, an n + -type drain region 180, and the like. , A trench T penetrating the source region 160 and the body region 150 and reaching the drift region 120 is provided. A deep insulator of the trench T is filled with a buried insulator 144. The shallow part of the trench T is filled with a trench gate electrode 136. The trench gate electrode 136 is covered with a gate insulating film 132. A p-type floating semiconductor region 170 that is in contact with the bottom surface of the trench T is formed in the drift region 120.

ソース領域１６０を接地し、ドレイン領域１８０に正電圧を印加し、トレンチゲート電極１３６に閾値以上のゲート電圧を印加すると、p型のボディ領域１５０のうちでゲート絶縁膜１３２を介してトレンチゲート電極１３６と対向する箇所がn型に反転し、チャネル領域（図示していない）が形成される。チャネル領域を介し、ソース領域１６０とドレイン領域１８０の間を電流が流れる。
また、トレンチゲート電極１３６に印加する電圧を０Ｖとする。前記したチャネル領域が消滅し、ソース領域１６０とドレイン領域１８０の間を電流が流れなくなる。 When the source region 160 is grounded, a positive voltage is applied to the drain region 180, and a gate voltage higher than the threshold is applied to the trench gate electrode 136, the trench gate electrode is interposed through the gate insulating film 132 in the p-type body region 150. A portion facing 136 is inverted to n-type, and a channel region (not shown) is formed. A current flows between the source region 160 and the drain region 180 through the channel region.
The voltage applied to the trench gate electrode 136 is 0V. The above-described channel region disappears and no current flows between the source region 160 and the drain region 180.

p型のフローティング半導体領域１７０が形成されているために、ＭＯＳＦＥＴ１００がオフ状態のときに、ボディ領域１５０とドリフト領域１２０のｐｎ接合界面から空乏層が伸びるとともに、フローティング半導体領域１７０とドリフト領域１２０のｐｎ接合界面からも空乏層が伸びる。したがって、ＭＯＳＦＥＴ１００のオフ状態のときに、ドリフト領域１２０内に広く空乏層が形成される。２箇所のｐｎ接合界面で電界強度を分担することができるので、半導体装置のソース領域１６０とドレイン領域１８０間の耐圧を向上させることができる。   Since the p-type floating semiconductor region 170 is formed, a depletion layer extends from the pn junction interface between the body region 150 and the drift region 120 when the MOSFET 100 is in the OFF state, and the floating semiconductor region 170 and the drift region 120 A depletion layer also extends from the pn junction interface. Therefore, a depletion layer is widely formed in the drift region 120 when the MOSFET 100 is in the off state. Since electric field strength can be shared by two pn junction interfaces, the breakdown voltage between the source region 160 and the drain region 180 of the semiconductor device can be improved.

フローティング半導体領域１７０は、トレンチＴの底面に向けてp型不純物を注入して形成する。このため、トレンチＴの底面には、不純物注入時に少なからず損傷が生じている。トレンチＴの深部に埋め込み絶縁体１４４が充填されていると、損傷が生じているトレンチＴの底面からトレンチゲート電極１３６が絶縁され、素子の特性を向上させることができる。   The floating semiconductor region 170 is formed by implanting p-type impurities toward the bottom surface of the trench T. For this reason, the bottom surface of the trench T is damaged to some extent at the time of impurity implantation. When the buried insulator 144 is filled in the deep part of the trench T, the trench gate electrode 136 is insulated from the bottom surface of the damaged trench T, and the characteristics of the element can be improved.

図１１〜図１４を参照してＭＯＳＦＥＴ１００の製造方法を説明する。
図１１に示すように、最初にn+型の半導体層の上部にn-型の半導体層が積層されている半導体基板１１１を準備する。
次に、半導体基板１１１の表面１１１ａからp型不純物を注入して熱処理を行なうことにより、p型のボディ領域１５０を形成する。ボディ領域１５０が形成されないn-型の半導体層が、その後にドリフト領域１２０となる。
次に、表面１１１ａに、トレンチＴを形成する領域に開口を備えているマスクＭを形成する。マスクＭの開口から、表面１１１ａからボディ領域１５０を貫いて、その底面がドリフト領域１２０に至るトレンチＴを形成する。熱処理を行ない、トレンチＴの側壁に犠牲酸化膜１３１を形成する。
次に、トレンチＴの底面に向けてp型の不純物を注入する。不純物は犠牲酸化膜１３１を貫通してトレンチＴの底面近傍のドリフト領域１２０内に注入される。その後に熱処理を実施して、トレンチＴの底部に接する範囲に、p型フローティング半導体領域１７０を形成する。
次に、マスクＭと犠牲酸化膜１３１を除去し、再びトレンチＴの内面に熱酸化膜（図示していない）を形成する。熱酸化膜は、表面１１１ａにも薄く形成される。この熱酸化膜は埋め込み絶縁体１４４を堆積させる際の下地となる（以降、この熱酸化膜を下地膜という）。図１２に示すように、内面が下地膜（図示していない）に覆われたトレンチＴ内と、下地膜（図示していない）に覆われた表面１１１ａに埋め込み絶縁体１４４を堆積させる。 A method for manufacturing MOSFET 100 will be described with reference to FIGS.
As shown in FIG. 11, first, a semiconductor substrate 111 is prepared in which an n − type semiconductor layer is stacked on top of an n + type semiconductor layer.
Next, p-type body region 150 is formed by injecting p-type impurities from surface 111a of semiconductor substrate 111 and performing heat treatment. The n − type semiconductor layer in which the body region 150 is not formed becomes the drift region 120 thereafter.
Next, a mask M having an opening in a region where the trench T is to be formed is formed on the surface 111a. From the opening of the mask M, a trench T that penetrates the body region 150 from the surface 111a and whose bottom surface reaches the drift region 120 is formed. A sacrificial oxide film 131 is formed on the sidewall of the trench T by performing heat treatment.
Next, p-type impurities are implanted toward the bottom surface of the trench T. Impurities are implanted into the drift region 120 near the bottom surface of the trench T through the sacrificial oxide film 131. Thereafter, heat treatment is performed to form a p-type floating semiconductor region 170 in a range in contact with the bottom of the trench T.
Next, the mask M and the sacrificial oxide film 131 are removed, and a thermal oxide film (not shown) is formed on the inner surface of the trench T again. The thermal oxide film is also thinly formed on the surface 111a. This thermal oxide film becomes a base when depositing the buried insulator 144 (hereinafter, this thermal oxide film is referred to as a base film). As shown in FIG. 12, a buried insulator 144 is deposited in the trench T whose inner surface is covered with a base film (not shown) and on the surface 111a covered with the base film (not shown).

次に、図１３に示すように、トレンチＴ内の浅部の埋め込み絶縁体１４４と下地膜を除去する。また、表面１１１ａの埋め込み絶縁体１４４と下地膜を除去する。ボディ領域１５０とドリフト領域１２０の界面よりも深い位置の埋め込み絶縁体１４４と下地膜のみを残す。
次に、図１４に示すように、再び熱処理を行ない、埋め込み絶縁体１４４が充填されていない深さのトレンチＴの側壁を熱酸化してゲート絶縁膜１３２を形成する。
その後、トレンチＴの浅部にトレンチゲート電極１３６（図１０参照）を充填する。
次に、ソース領域１６０を形成する。
また、半導体基板１１１のn+型の半導体層を所定の厚みになるまで削り、ドレイン領域１８０とする。 Next, as shown in FIG. 13, the shallow buried insulator 144 and the base film in the trench T are removed. Further, the embedded insulator 144 and the base film on the surface 111a are removed. Only the buried insulator 144 and the base film that are deeper than the interface between the body region 150 and the drift region 120 are left.
Next, as shown in FIG. 14, heat treatment is performed again, and the sidewall of the trench T having a depth not filled with the buried insulator 144 is thermally oxidized to form the gate insulating film 132.
Thereafter, a trench gate electrode 136 (see FIG. 10) is filled in the shallow portion of the trench T.
Next, the source region 160 is formed.
Further, the n + -type semiconductor layer of the semiconductor substrate 111 is shaved to a predetermined thickness to form the drain region 180.

特開２００５−１１６８２２号公報JP-A-2005-116822

従来の技術では、図１３と図１４に示すように、深部に埋め込み絶縁体１４４が充填されているトレンチＴを熱処理し、図１４に示す熱酸化膜１３２を形成していた。これによると、図１４に点線で示しているＢ領域の熱酸化膜１３２が薄くなりやすい。以下にその理由を説明する。
シリコン等の半導体に熱処理が施されると、表面から酸素が供給されて熱酸化膜が形成される。従来の技術では、熱処理を実施するときに、既に深部に埋め込み絶縁体１４４が形成されている。このため、埋め込み絶縁体１４４の近傍のＢ領域では、埋め込み絶縁体１４４の存在によってガスの循環が阻まれ、熱処理を実施しても酸素が取り込まれ難い。したがって、Ｂ領域は熱酸化し難く、Ｂ領域の熱酸化膜１３２が薄くなりやすい。
また、シリコン等の半導体は、熱酸化膜に変化するときに酸素を取り込んで体積が膨張する。上記Ｂ領域では、この体積膨張が埋め込み絶縁体１４４の存在によって阻まれる。これによっても、Ｂ領域では熱酸化し難い。
これらにより、Ｂ領域では熱酸化膜１３２が薄くなり易い。例えば、Ｂ領域の熱酸化膜１３２の厚さは、Ｂ領域以外の領域でトレンチＴの側壁に形成される熱酸化膜１３２の約６０パーセントの厚さとなることがある。したがって、ＭＯＳＦＥＴ１００ではＢ領域の熱酸化膜１３２の厚さによって耐圧が決まることとなり、耐圧を向上させることが困難である。
本発明は、上記の問題点を解決するために創案された。すなわち、本発明は、トレンチの深部に埋め込み絶縁体が形成されており、トレンチの浅部の側壁に絶縁層が形成されており、その絶縁層の内側にトレンチ内導体が充填されている構成を備えている半導体装置の耐圧を向上させる技術を提供する。 In the prior art, as shown in FIGS. 13 and 14, the trench T in which the deep insulator is filled with the buried insulator 144 is heat-treated to form the thermal oxide film 132 shown in FIG. According to this, the thermal oxide film 132 in the B region indicated by the dotted line in FIG. 14 tends to be thin. The reason will be described below.
When heat treatment is performed on a semiconductor such as silicon, oxygen is supplied from the surface to form a thermal oxide film. In the conventional technique, when the heat treatment is performed, the buried insulator 144 is already formed in the deep portion. For this reason, in the B region in the vicinity of the buried insulator 144, the circulation of the gas is prevented by the presence of the buried insulator 144, and oxygen is not easily taken in even if heat treatment is performed. Therefore, the B region is difficult to be thermally oxidized, and the thermal oxide film 132 in the B region tends to be thin.
Further, when a semiconductor such as silicon is changed into a thermal oxide film, oxygen is taken in and the volume expands. In the region B, this volume expansion is prevented by the presence of the buried insulator 144. This also makes it difficult for the region B to undergo thermal oxidation.
As a result, the thermal oxide film 132 tends to be thin in the B region. For example, the thickness of the thermal oxide film 132 in the B region may be about 60% of the thickness of the thermal oxide film 132 formed on the sidewall of the trench T in a region other than the B region. Therefore, in MOSFET 100, the breakdown voltage is determined by the thickness of thermal oxide film 132 in the B region, and it is difficult to improve the breakdown voltage.
The present invention has been devised to solve the above problems. That is, the present invention has a configuration in which a buried insulator is formed in a deep part of a trench, an insulating layer is formed on a shallow side wall of the trench, and a conductor in the trench is filled inside the insulating layer. Provided is a technique for improving the breakdown voltage of a semiconductor device provided.

本発明の半導体装置では、シリコン半導体層の表面から深さ方向に形成されているトレンチ内に、酸化シリコン層と、窒化シリコン層と、埋め込み絶縁体と、トレンチ内導体が形成されている。酸化シリコン層は、トレンチの内面を覆っている。窒化シリコン層は、トレンチの深部において、酸化シリコン層の内面を覆っている。埋め込み絶縁体は、酸化シリコン層の内面が窒化シリコン層で覆われているトレンチの深部に充填されている。トレンチ内導体は、酸化シリコン層の内面が窒化シリコン層で覆われていないトレンチの浅部に充填されている。   In the semiconductor device of the present invention, a silicon oxide layer, a silicon nitride layer, a buried insulator, and an in-trench conductor are formed in a trench formed in the depth direction from the surface of the silicon semiconductor layer. The silicon oxide layer covers the inner surface of the trench. The silicon nitride layer covers the inner surface of the silicon oxide layer in the deep part of the trench. The buried insulator is filled in the deep part of the trench in which the inner surface of the silicon oxide layer is covered with the silicon nitride layer. The conductor in the trench is filled in a shallow portion of the trench where the inner surface of the silicon oxide layer is not covered with the silicon nitride layer.

本発明の半導体装置は、トレンチの深部に埋め込み絶縁体が充填されているとともに、トレンチの浅部に絶縁層で覆われた状態のトレンチ内導体が充填されている半導体装置に広く適用することができる。本発明の半導体装置は、ＭＯＳＦＥＴやＩＧＢＴやアイソレーションやキャパシタ等に適用することができる。本発明をＭＯＳＦＥＴやＩＧＢＴに適用した場合には、トレンチ内導体をトレンチゲート電極として用いることができる。   The semiconductor device of the present invention can be widely applied to a semiconductor device in which a deep insulator of a trench is filled with a buried insulator and a shallow trench is filled with a conductor in a trench covered with an insulating layer. it can. The semiconductor device of the present invention can be applied to MOSFETs, IGBTs, isolations, capacitors, and the like. When the present invention is applied to a MOSFET or IGBT, the in-trench conductor can be used as a trench gate electrode.

一般的に、トレンチ深部に充填する埋め込み絶縁体としては、酸化シリコンを充填する。埋め込み絶縁体を所定の深さまで除去する工程よりも前に、トレンチの側壁に熱酸化シリコン層を形成すると、埋め込み絶縁体を除去する工程で、同じ材料である熱酸化シリコン層も除去されてしまう。したがって、従来は、埋め込み絶縁体を除去する工程の後に、トレンチの側壁に熱酸化シリコン層を形成していた。これにより、従来の技術で説明したように、トレンチ内導体の底部が接する熱酸化シリコン層が局所的に薄くなっていた。
本明細書で開示する半導体装置は、トレンチの側壁を覆っている熱酸化シリコン層を、窒化シリコン層で保護した状態で製造する。即ち、熱酸化シリコン層を窒化シリコン層で保護した状態で埋め込み絶縁体を堆積させた後に、所定の深さまで除去する工程を実施する。埋め込み絶縁体がトレンチの深部に充填されていない状態でトレンチ側壁に熱酸化シリコン層を形成することができる。したがって、従来のように、熱酸化シリコン層が局所的に薄くなることを防止し、トレンチの側壁に均一な熱酸化シリコン層を形成することができる。
一般的に、トレンチ内導体の底部（特に、底部の端部）が接している絶縁層には、大きい電位差が加わる。上記した半導体装置では、トレンチ内導体の底部が接する熱酸化シリコン層が薄く形成されることを防止することができるので、半導体装置の耐圧を向上させることができる。 Generally, silicon oxide is filled as a buried insulator that fills the deep portion of the trench. If a thermally oxidized silicon layer is formed on the sidewall of the trench before the step of removing the buried insulator to a predetermined depth, the thermally oxidized silicon layer, which is the same material, is also removed in the step of removing the buried insulator. . Therefore, conventionally, a thermally oxidized silicon layer is formed on the sidewall of the trench after the step of removing the buried insulator. As a result, as described in the prior art, the thermally oxidized silicon layer in contact with the bottom of the conductor in the trench is locally thinned.
The semiconductor device disclosed in this specification is manufactured in a state where a thermally oxidized silicon layer covering a sidewall of a trench is protected by a silicon nitride layer. That is, after the buried insulator is deposited in a state where the thermally oxidized silicon layer is protected by the silicon nitride layer, a step of removing to a predetermined depth is performed. A thermal silicon oxide layer can be formed on the trench sidewall in a state where the buried insulator is not filled in the deep portion of the trench. Therefore, it is possible to prevent the thermally oxidized silicon layer from being locally thinned as in the prior art, and to form a uniform thermally oxidized silicon layer on the sidewall of the trench.
In general, a large potential difference is applied to the insulating layer in contact with the bottom of the conductor in the trench (in particular, the end of the bottom). In the semiconductor device described above, it is possible to prevent the thermal silicon oxide layer in contact with the bottom of the conductor in the trench from being thinly formed, so that the breakdown voltage of the semiconductor device can be improved.

トレンチの浅部では、トレンチの内面が、トレンチの側壁を構成するシリコン半導体を熱酸化した熱酸化シリコン層と、その熱酸化シリコン層の内面に堆積した堆積酸化シリコン層で覆われていることが好ましい。その堆積酸化シリコン層が、埋め込み絶縁体の上端面を覆っていることが好ましい。
この場合、トレンチ内導体が、堆積酸化シリコン層に取り囲まれている状態で収容されている。この構成によると、トレンチ内導体の底部を取り囲む絶縁層を厚く形成することができる。これにより、半導体装置の耐圧をさらに向上させることができる。 In the shallow part of the trench, the inner surface of the trench is covered with a thermally oxidized silicon layer obtained by thermally oxidizing the silicon semiconductor constituting the sidewall of the trench and a deposited silicon oxide layer deposited on the inner surface of the thermally oxidized silicon layer. preferable. The deposited silicon oxide layer preferably covers the upper end surface of the buried insulator.
In this case, the in-trench conductor is accommodated in a state surrounded by the deposited silicon oxide layer. According to this structure, the insulating layer surrounding the bottom of the conductor in the trench can be formed thick. Thereby, the breakdown voltage of the semiconductor device can be further improved.

埋め込み絶縁体が、窒化シリコン層で覆われている高さよりもシリコン半導体層の表面側に突出しており、埋め込み絶縁体の突出側面が、堆積酸化シリコン層で覆われていることが好ましい。
この場合、突出している埋め込み絶縁体の側面とトレンチ側壁に形成されている熱酸化シリコン層の内面との間にも、堆積酸化シリコン層が堆積されている。トレンチ内導体の底部を取り囲む絶縁層を、さらに厚く形成することができる。これにより、半導体装置の耐圧をさらに向上させることができる。 It is preferable that the embedded insulator protrudes to the surface side of the silicon semiconductor layer from the height covered with the silicon nitride layer, and the protruding side surface of the embedded insulator is covered with the deposited silicon oxide layer.
In this case, the deposited silicon oxide layer is also deposited between the side surface of the protruding embedded insulator and the inner surface of the thermally oxidized silicon layer formed on the trench sidewall. The insulating layer surrounding the bottom of the conductor in the trench can be formed thicker. Thereby, the breakdown voltage of the semiconductor device can be further improved.

堆積酸化シリコン層の内面のうちの最深部位置が、埋め込み絶縁体の上端面を覆っている範囲内にあることが好ましい。すなわち、埋め込み絶縁体の上端面を覆っている堆積酸化シリコン層と、トレンチの側壁を覆っている堆積酸化シリコン層の間に、窪みが存在しないことが好ましい。
この場合、トレンチ内導体の底部を取り囲む厚い堆積酸化シリコン層を形成することができるので、熱酸化シリコン層を厚く形成する必要がない。トレンチ内導体の底部を取り囲む絶縁層を厚く形成しながら、トレンチ内導体の側壁には比較的薄い絶縁層を形成することができる。半導体装置がＭＯＳＦＥＴやＩＧＢＴである場合には、トレンチ内導体の側壁を取り囲んでいる絶縁層の厚みが薄いほど、半導体装置がオン状態となるのに必要な閾値電圧を低減化することができる。本態様によると、高い耐圧と低い閾値電圧を兼ね備えた半導体装置を実現することができる。 The deepest position of the inner surface of the deposited silicon oxide layer is preferably within a range covering the upper end surface of the buried insulator. That is, it is preferable that no depression exists between the deposited silicon oxide layer covering the upper end surface of the buried insulator and the deposited silicon oxide layer covering the sidewall of the trench.
In this case, since a thick deposited silicon oxide layer surrounding the bottom of the conductor in the trench can be formed, it is not necessary to form a thick thermally oxidized silicon layer. A relatively thin insulating layer can be formed on the side wall of the conductor in the trench while the insulating layer surrounding the bottom of the conductor in the trench is formed thick. In the case where the semiconductor device is a MOSFET or IGBT, the threshold voltage required for the semiconductor device to be turned on can be reduced as the thickness of the insulating layer surrounding the sidewall of the conductor in the trench is reduced. According to this embodiment, a semiconductor device having both a high breakdown voltage and a low threshold voltage can be realized.

トレンチの一対の側壁を覆っている熱酸化シリコン層の内面間の距離をＬ３とし、窒化シリコン層で覆われている高さよりもシリコン半導体層の表面側に突出している埋め込み絶縁体の幅をＬ２とし、トレンチの一対の側壁で熱酸化シリコン層の内面を覆っている堆積酸化シリコン層の幅をＨ１としたときに、（Ｌ３−Ｌ２）／４≦Ｈ１の関係であることが好ましい。
埋め込み絶縁体の突出側面から熱酸化シリコン層で覆われているトレンチの側壁までの距離は（Ｌ３−Ｌ２）／２となる。
埋め込み絶縁体の突出側面とトレンチの側壁の間の空間（後記するポケット）では、堆積酸化シリコン層が埋め込み絶縁体の突出側面とトレンチの側壁の双方から成長する。このため、［（Ｌ３−Ｌ２）／２］の値が、堆積酸化シリコン層の幅（厚み）Ｈ１の２倍以下であれば、埋め込み絶縁体の突出側面の周囲が堆積酸化シリコン層で充分に充填される。 The distance between the inner surfaces of the thermally oxidized silicon layer covering the pair of side walls of the trench is L3, and the width of the buried insulator protruding to the surface side of the silicon semiconductor layer from the height covered with the silicon nitride layer is L2. When the width of the deposited silicon oxide layer covering the inner surface of the thermally oxidized silicon layer with the pair of side walls of the trench is H1, it is preferable that (L3−L2) / 4 ≦ H1.
The distance from the protruding side surface of the buried insulator to the side wall of the trench covered with the thermally oxidized silicon layer is (L3−L2) / 2.
In a space between the protruding side surface of the buried insulator and the sidewall of the trench (a pocket described later), a deposited silicon oxide layer grows from both the protruding side surface of the buried insulator and the sidewall of the trench. For this reason, if the value of [(L3-L2) / 2] is not more than twice the width (thickness) H1 of the deposited silicon oxide layer, the deposited silicon oxide layer is sufficiently around the protruding side surface of the buried insulator. Filled.

本発明をＭＯＳＦＥＴやＩＧＢＴに適用することができる。本発明をＭＯＳＦＥＴ又はＩＧＢＴに適用した半導体装置は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域を備えている。第１半導体領域は、シリコン半導体層の表面の一部に臨んでいるとともに、トレンチに接している。第２半導体領域は、第１半導体領域を取り囲んでいるとともに、トレンチ内導体の最深部位置よりもシリコン半導体層の表面側に形成されている。第３半導体領域は、第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されている。
半導体装置がＭＯＳＦＥＴの場合には、第１半導体領域がソース領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となり、トレンチ内導体がトレンチゲート電極となる。半導体装置がＩＧＢＴの場合には、第１半導体領域がエミッタ領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となり、トレンチ内導体がトレンチゲート電極となる。 The present invention can be applied to MOSFETs and IGBTs. A semiconductor device in which the present invention is applied to a MOSFET or an IGBT includes a first semiconductor region of a first conductivity type, a second semiconductor region of a second conductivity type, and a third semiconductor region of a first conductivity type. The first semiconductor region faces a part of the surface of the silicon semiconductor layer and is in contact with the trench. The second semiconductor region surrounds the first semiconductor region and is formed closer to the surface of the silicon semiconductor layer than the deepest position of the conductor in the trench. The third semiconductor region is formed below the second semiconductor region, and is separated from the first semiconductor region by the second semiconductor region.
When the semiconductor device is a MOSFET, the first semiconductor region becomes a source region, the second semiconductor region becomes a body region, the third semiconductor region becomes a drift region, and the conductor in the trench becomes a trench gate electrode. When the semiconductor device is an IGBT, the first semiconductor region becomes an emitter region, the second semiconductor region becomes a body region, the third semiconductor region becomes a drift region, and the conductor in the trench becomes a trench gate electrode.

第３半導体領域内の、トレンチの底部に接する範囲に第２導電型のフローティング半導体領域が形成されていることが好ましい。
この場合、半導体装置がオフ状態のときには、第２半導体領域と第３半導体領域のｐｎ接合界面から空乏層が伸びるとともに、フローティング半導体領域と第３半導体領域のｐｎ接合界面からも空乏層が伸びる。したがって、半導体装置のオフ状態のときに、第３半導体領域内に広く空乏層が形成される。２箇所のｐｎ接合界面で電界強度を分担することができるので、主電極間の耐圧が高い半導体装置が構成される。 It is preferable that a floating semiconductor region of the second conductivity type is formed in a range in contact with the bottom of the trench in the third semiconductor region.
In this case, when the semiconductor device is in the off state, the depletion layer extends from the pn junction interface between the second semiconductor region and the third semiconductor region, and the depletion layer also extends from the pn junction interface between the floating semiconductor region and the third semiconductor region. Therefore, a wide depletion layer is formed in the third semiconductor region when the semiconductor device is in the off state. Since the electric field strength can be shared by the two pn junction interfaces, a semiconductor device having a high breakdown voltage between the main electrodes is formed.

本発明は、新規な半導体装置の製造方法をも実現する。
本発明の半導体装置の製造方法は、シリコン半導体層の表面から深さ方向にトレンチを形成する工程と、シリコン半導体層を熱処理してトレンチの内面に熱酸化シリコン層を形成する工程と、熱酸化シリコン層の内面を覆う窒化シリコン層を形成する工程と、トレンチの内部に埋め込み絶縁体を堆積する工程と、表面から所定深さまでの埋め込み絶縁体を除去する工程と、埋め込み絶縁体で保護されていない窒化シリコン層を除去する工程と、トレンチ内に残留している空間にトレンチ内導体を堆積する工程を備えている。
上記した埋め込み絶縁体で保護されていない窒化シリコン層を除去する工程を実施した後には、窒化シリコン層が埋め込み絶縁体の上端面が位置している深さよりも深い位置まで等方的に除去されることが好ましいが、窒化シリコン層が埋め込み絶縁体の上端面が位置している深さ範囲で除去されていてもよい。 The present invention also realizes a novel method for manufacturing a semiconductor device.
A method of manufacturing a semiconductor device according to the present invention includes a step of forming a trench in a depth direction from the surface of a silicon semiconductor layer, a step of heat-treating the silicon semiconductor layer to form a thermally oxidized silicon layer on the inner surface of the trench, and a thermal oxidation A step of forming a silicon nitride layer covering the inner surface of the silicon layer; a step of depositing a buried insulator inside the trench; a step of removing the buried insulator from the surface to a predetermined depth; and a step of protecting with the buried insulator. A step of removing the non-silicon nitride layer and a step of depositing a conductor in the trench in a space remaining in the trench.
After performing the above-described step of removing the silicon nitride layer not protected by the buried insulator, the silicon nitride layer is isotropically removed to a position deeper than the depth at which the upper end surface of the buried insulator is located. However, the silicon nitride layer may be removed in a depth range where the upper end surface of the buried insulator is located.

上記した半導体装置の製造方法では、トレンチの側壁を覆っている熱酸化シリコン層を、窒化シリコン層で保護した状態で、埋め込み絶縁体を堆積させてから、その埋め込み絶縁体を所定の深さまで除去する工程を実施する。埋め込み絶縁体がトレンチの深部に充填されていない状態でトレンチ側壁の熱酸化シリコン層を形成する。したがって、従来のように、熱酸化シリコン層が局所的に薄くなることを防止し、トレンチの側壁に均一な熱酸化シリコン層を形成することができる。
一般的に、トレンチ内導体の底部（特に、底部の端部）が接している絶縁層には、大きい電位差が加わる。上記した半導体装置では、トレンチ内導体の底部が接する熱酸化シリコン層が薄く形成されることを防止することができるので、半導体装置の耐圧を向上させることができる。半導体装置が、ＭＯＳＦＥＴやＩＧＢＴ等である場合には、良好な熱酸化シリコン層をゲート絶縁層として用いることができる。 In the semiconductor device manufacturing method described above, a buried insulator is deposited while the thermally oxidized silicon layer covering the trench sidewalls is protected by the silicon nitride layer, and then the buried insulator is removed to a predetermined depth. The process to perform is implemented. A thermally oxidized silicon layer on the sidewall of the trench is formed in a state where the buried insulator is not filled in the deep portion of the trench. Therefore, it is possible to prevent the thermally oxidized silicon layer from being locally thinned as in the prior art, and to form a uniform thermally oxidized silicon layer on the sidewall of the trench.
In general, a large potential difference is applied to the insulating layer in contact with the bottom of the conductor in the trench (in particular, the end of the bottom). In the semiconductor device described above, it is possible to prevent the thermal silicon oxide layer in contact with the bottom of the conductor in the trench from being thinly formed, so that the breakdown voltage of the semiconductor device can be improved. In the case where the semiconductor device is a MOSFET, an IGBT, or the like, a good thermally oxidized silicon layer can be used as the gate insulating layer.

前記したトレンチ内導体を堆積する工程に先立って、トレンチ内に残留している空間を形成している内面に、堆積酸化シリコン層を堆積する工程を実施することが好ましい。
トレンチ内導体を、堆積酸化シリコン層に取り囲まれている状態で収容することができる。この構成によると、トレンチ内導体の底部を取り囲む酸化シリコン層を厚く形成することができるので、半導体装置の耐圧をさらに向上させることができる。 Prior to the above-described step of depositing the conductor in the trench, it is preferable to perform a step of depositing a deposited silicon oxide layer on the inner surface forming the space remaining in the trench.
The in-trench conductor can be accommodated surrounded by the deposited silicon oxide layer. According to this configuration, since the silicon oxide layer surrounding the bottom of the conductor in the trench can be formed thick, the breakdown voltage of the semiconductor device can be further improved.

前記した窒化シリコン層を除去する工程で、埋め込み絶縁体の上端面近傍を取り巻く窒化シリコン層が除去されてポケットが形成され、前記した堆積酸化シリコン層を堆積する工程では、堆積酸化シリコン層がポケットを充填するまで堆積することが好ましい。
また、前記の堆積酸化シリコン層を堆積する工程では、堆積酸化シリコン層を、ポケットに堆積する堆積酸化シリコン層の内面に窪みがなくなるまで堆積することが好ましい。
これらにより、トレンチ内導体の底部を取り囲む酸化シリコン層を、さらに厚く形成することができる。 In the step of removing the silicon nitride layer, the silicon nitride layer surrounding the vicinity of the upper end surface of the buried insulator is removed to form a pocket. In the step of depositing the deposited silicon oxide layer, the deposited silicon oxide layer is formed into a pocket. It is preferable to deposit until filling.
In the step of depositing the deposited silicon oxide layer, it is preferable to deposit the deposited silicon oxide layer until there is no depression on the inner surface of the deposited silicon oxide layer deposited in the pocket.
As a result, the silicon oxide layer surrounding the bottom of the conductor in the trench can be formed thicker.

本発明によると、トレンチの深部に埋め込み絶縁体が形成されており、トレンチの浅部の側壁に絶縁層が形成されており、その絶縁層の内側にトレンチ内導体が充填されている構成を備えている半導体装置の耐圧を向上させることができる。   According to the present invention, the buried insulator is formed in the deep part of the trench, the insulating layer is formed on the side wall of the shallow part of the trench, and the conductor in the trench is filled inside the insulating layer. The breakdown voltage of the semiconductor device can be improved.

以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴） 以下の工程を以下の順序で実施する。
（１）トレンチを形成する；
（２）トレンチの内面に犠牲酸化膜を形成する；
（３）トレンチの底面に向けて犠牲酸化膜越しに不純物を注入し、トレンチの底部に接する第２導電型のフローティング半導体領域を形成する；
（４）犠牲酸化膜を除去する；
（５）トレンチの内面に熱酸化シリコン層を形成する；
（６）熱酸化シリコン層の内面に窒化シリコン膜を形成する；
（７）トレンチの内部に埋め込み絶縁体を堆積させる；
（８）表面から所定深さまでの埋め込み絶縁体を除去する； The main features of the embodiments described below are listed.
(First Feature) The following steps are performed in the following order.
(1) forming a trench;
(2) forming a sacrificial oxide film on the inner surface of the trench;
(3) Impurities are implanted through the sacrificial oxide film toward the bottom surface of the trench to form a second conductive type floating semiconductor region in contact with the bottom of the trench;
(4) removing the sacrificial oxide film;
(5) forming a thermally oxidized silicon layer on the inner surface of the trench;
(6) forming a silicon nitride film on the inner surface of the thermally oxidized silicon layer;
(7) depositing a buried insulator inside the trench;
(8) removing the buried insulator from the surface to a predetermined depth;

本発明を具現化した半導体装置とその製造方法の実施例を、図１〜図９を参照して説明する。本実施例は、本発明をトレンチゲート型のＭＯＳＦＥＴに適用したものである。本実施例の半導体装置１０の特徴は、図６に示すように、トレンチＴの内面に熱酸化シリコン層３２を形成し、その熱酸化シリコン層３２を窒化シリコン層４３で保護した後に、埋め込み絶縁体４４をトレンチＴ内に堆積し、その後に埋め込み絶縁体４４を所定深さＤ１まで除去することである。   Embodiments of a semiconductor device embodying the present invention and a method for manufacturing the same will be described with reference to FIGS. In this embodiment, the present invention is applied to a trench gate type MOSFET. As shown in FIG. 6, the semiconductor device 10 of this embodiment is characterized in that a thermally oxidized silicon layer 32 is formed on the inner surface of a trench T, the thermally oxidized silicon layer 32 is protected by a silicon nitride layer 43, and then embedded. The body 44 is deposited in the trench T, after which the buried insulator 44 is removed to a predetermined depth D1.

図１の断面図を参照して半導体装置１０の構成を説明する。
半導体装置１０は、半導体基板１１の表面１１ａに臨んでいる複数個のn+型ソース領域６０を備えている。ソース領域６０は、表面１１ａに形成されているソース電極（図示していない。）に接続されている。さらに、半導体装置１０は、ソース領域６０を取り囲んでいるとともに、表面１１ａから所定の深さまでの領域に形成されているp型ボディ領域５０を備えている。ボディ領域５０の下部には、ボディ領域５０によってソース領域６０から分離されているn-型ドリフト領域２０が形成されている。ドリフト領域２０の裏面側には、n+型のドレイン領域８０が形成されている。ドレイン領域８０は、半導体基板１１の裏面１１ｂに形成されているドレイン電極（図示していない）に接続されている。 The configuration of the semiconductor device 10 will be described with reference to the cross-sectional view of FIG.
The semiconductor device 10 includes a plurality of n + type source regions 60 facing the surface 11 a of the semiconductor substrate 11. The source region 60 is connected to a source electrode (not shown) formed on the surface 11a. Furthermore, the semiconductor device 10 includes a p-type body region 50 that surrounds the source region 60 and is formed in a region from the surface 11a to a predetermined depth. An n − type drift region 20 separated from the source region 60 by the body region 50 is formed below the body region 50. An n + -type drain region 80 is formed on the back side of the drift region 20. The drain region 80 is connected to a drain electrode (not shown) formed on the back surface 11 b of the semiconductor substrate 11.

半導体装置１０には、トレンチＴが形成されている。トレンチＴは、半導体基板１１の表面１１ａから深さ方向に形成されている。トレンチＴには、熱酸化シリコン層３２と、堆積酸化シリコン層３４と、窒化シリコン層４３と、埋め込み絶縁体４４と、トレンチ内導体３６が形成されている。
トレンチＴの内面を構成するシリコン半導体を熱酸化した熱酸化シリコン層３２が、トレンチＴの内面を覆っている。
トレンチＴの浅部では、その内面が、トレンチＴの側壁３８を熱酸化した熱酸化シリコン層３２と、その熱酸化シリコン層３２の内面にＣＶＤ法によって堆積した堆積酸化シリコン層３４で覆われている。
トレンチＴの深部では、その内面が、熱酸化シリコン層３２と窒化シリコン層４３で覆われている。トレンチＴの深部には、埋め込み絶縁体４４が充填されている。埋め込み絶縁体４４は酸化シリコンで形成されている。埋め込み絶縁体４４は、窒化シリコン層４３の上端面４３ｘから表面１１ａ側に突出している。そして、埋め込み絶縁体４４の上端面４４ｘと、埋め込み絶縁体４４の突出部の側面４４ｙ（以降、突出側面４４ｙという）が、堆積酸化シリコン層３４で覆われている。 A trench T is formed in the semiconductor device 10. The trench T is formed in the depth direction from the surface 11 a of the semiconductor substrate 11. In the trench T, a thermally oxidized silicon layer 32, a deposited silicon oxide layer 34, a silicon nitride layer 43, a buried insulator 44, and an in-trench conductor 36 are formed.
A thermally oxidized silicon layer 32 obtained by thermally oxidizing a silicon semiconductor constituting the inner surface of the trench T covers the inner surface of the trench T.
In the shallow part of the trench T, its inner surface is covered with a thermally oxidized silicon layer 32 obtained by thermally oxidizing the sidewall 38 of the trench T, and a deposited silicon oxide layer 34 deposited on the inner surface of the thermally oxidized silicon layer 32 by the CVD method. Yes.
In the deep part of the trench T, the inner surface is covered with the thermally oxidized silicon layer 32 and the silicon nitride layer 43. A deep insulator of the trench T is filled with a buried insulator 44. The buried insulator 44 is made of silicon oxide. The buried insulator 44 protrudes from the upper end surface 43x of the silicon nitride layer 43 toward the surface 11a. The upper end surface 44 x of the embedded insulator 44 and the side surface 44 y (hereinafter referred to as the protruding side surface 44 y) of the protruding portion of the embedded insulator 44 are covered with the deposited silicon oxide layer 34.

堆積酸化シリコン層３４の内面３４ａのうちでは、埋め込み絶縁体４４の上端面４４ｘを覆っている内面３４ａが最深であり、それ以外の位置における内面３４ａはどこをとっても、埋め込み絶縁体４４の上端面４４ｘを覆っている堆積酸化シリコン層３４の内面３４ａよりも表面１１ａ側に位置している。すなわち、上端面４４ｘを覆っている部分の周囲の堆積酸化シリコン層３４に窪みが存在していない。
堆積酸化シリコン層３４の外面は、埋め込み絶縁体４４に接している位置で最深となっている。その最深部位置３４ｂから上端面４４ｘを覆う堆積酸化シリコン層３４の内面３４ａまでの距離Ｈ２は、上記幅Ｈ１よりも大きい。
また、トレンチＴの一対の側壁を覆っている熱酸化シリコン層３２の内面３２ａ間の距離をＬ３とし、窒化シリコン層４３から突出している埋め込み絶縁体４４の幅をＬ２とし、トレンチＴの一対の側壁で熱酸化シリコン層３２の内面３２ａを覆っている堆積酸化シリコン層３４の幅をＨ１としたときに、Ｌ３とＬ２とＨ１の間には、（Ｌ３−Ｌ２）／４≦Ｈ１の関係がある。 Of the inner surface 34 a of the deposited silicon oxide layer 34, the inner surface 34 a covering the upper end surface 44 x of the embedded insulator 44 is the deepest, and the upper surface of the embedded insulator 44 is located anywhere other than the inner surface 34 a at other positions. It is located closer to the surface 11a than the inner surface 34a of the deposited silicon oxide layer 34 covering 44x. That is, there is no depression in the deposited silicon oxide layer 34 around the portion covering the upper end surface 44x.
The outer surface of the deposited silicon oxide layer 34 is deepest at a position in contact with the buried insulator 44. A distance H2 from the deepest position 34b to the inner surface 34a of the deposited silicon oxide layer 34 covering the upper end surface 44x is larger than the width H1.
The distance between the inner surfaces 32a of the thermally oxidized silicon layer 32 covering the pair of sidewalls of the trench T is L3, the width of the embedded insulator 44 protruding from the silicon nitride layer 43 is L2, and the pair of trench T When the width of the deposited silicon oxide layer 34 covering the inner surface 32a of the thermally oxidized silicon layer 32 with the side wall is H1, the relationship of (L3-L2) / 4 ≦ H1 exists between L3, L2, and H1. is there.

トレンチＴの浅部には、堆積酸化シリコン層３４に取り囲まれた状態で、トレンチ内導体３６が充填されている。トレンチ内導体３６は、表面１１ａに形成されているゲート電極（図示していない。）に接続されている。なお、トレンチ内導体３６とボディ領域５０は、トレンチ内導体３６の底面が、ボディ領域５０とドリフト領域２０の界面よりも深部に配置される位置関係で形成されている。
さらに、半導体装置１０は、ドリフト領域２０内においてトレンチＴの底部を取り囲む範囲に、p型のフローティング半導体領域７０を備えている。 The shallow portion of the trench T is filled with the in-trench conductor 36 in a state surrounded by the deposited silicon oxide layer 34. The in-trench conductor 36 is connected to a gate electrode (not shown) formed on the surface 11a. The in-trench conductor 36 and the body region 50 are formed in such a positional relationship that the bottom surface of the in-trench conductor 36 is disposed deeper than the interface between the body region 50 and the drift region 20.
Further, the semiconductor device 10 includes a p-type floating semiconductor region 70 in a range surrounding the bottom of the trench T in the drift region 20.

図２〜図９を参照して半導体装置１０の製造方法を説明する。
半導体装置１０を製造するために、最初にn+型の半導体層の上部にn-型の半導体層が積層されている半導体基板１１を準備する。
次に、図２に示すように、半導体基板１１の表面１１ａからp型不純物を注入する。その後熱処理を行なうことにより、p型不純物が浅部に拡散しているボディ領域５０を形成する。
次に、トレンチＴを形成する部分で開口しているマスクＭを半導体基板１１の表面１１ａに形成し、異方性エッチングしてトレンチＴを形成する。トレンチＴの深さは、２．３μｍ〜３．０μｍとする。トレンチＴの幅は、０．４μｍ〜０．５μｍとする。
次に、トレンチＴを洗浄する。 A method for manufacturing the semiconductor device 10 will be described with reference to FIGS.
In order to manufacture the semiconductor device 10, first, a semiconductor substrate 11 in which an n − type semiconductor layer is stacked on an n + type semiconductor layer is prepared.
Next, as shown in FIG. 2, p-type impurities are implanted from the surface 11 a of the semiconductor substrate 11. Thereafter, heat treatment is performed to form body region 50 in which p-type impurities are diffused in a shallow portion.
Next, a mask M opened at a portion where the trench T is to be formed is formed on the surface 11a of the semiconductor substrate 11, and the trench T is formed by anisotropic etching. The depth of the trench T is 2.3 μm to 3.0 μm. The width of the trench T is 0.4 μm to 0.5 μm.
Next, the trench T is cleaned.

次に、図３に示すように、熱酸化を行なうことにより、トレンチＴ内に犠牲酸化膜３３を形成する。犠牲酸化膜３３は、半導体層１１とマスクＭの間にも薄く形成される。そして、トレンチＴの底面に向けて犠牲酸化膜３３越しにp型不純物を注入する。熱処理を行なうことにより、p型不純物がトレンチＴの底部を取り囲んで拡散しているフローティング半導体領域７０を形成する。そして、先に形成したマスクＭと犠牲酸化膜３３を除去し、トレンチＴの内面に清浄なシリコン層を露出させる。
次に、再び熱酸化を行なうことにより、トレンチＴ内に熱酸化シリコン層３２を形成する。熱処理の温度は、８００℃〜１１００℃に設定する。熱酸化シリコン層３２の膜厚は１０ｎｍ〜５０ｎｍに設定する。 Next, as shown in FIG. 3, a sacrificial oxide film 33 is formed in the trench T by performing thermal oxidation. The sacrificial oxide film 33 is also thinly formed between the semiconductor layer 11 and the mask M. Then, a p-type impurity is implanted through the sacrificial oxide film 33 toward the bottom surface of the trench T. By performing the heat treatment, the floating semiconductor region 70 in which the p-type impurity surrounds the bottom of the trench T and is diffused is formed. Then, the previously formed mask M and sacrificial oxide film 33 are removed, and a clean silicon layer is exposed on the inner surface of the trench T.
Next, thermal oxidation is performed again to form the thermal silicon oxide layer 32 in the trench T. The temperature of heat processing is set to 800 to 1100 degreeC. The film thickness of the thermally oxidized silicon layer 32 is set to 10 nm to 50 nm.

次に、図４に示すように、ＣＶＤ法を用い、熱酸化シリコン層３２の内面３２ａに窒化シリコン層４３を堆積させる。窒化シリコン層４３でトレンチＴの開口が閉塞しないように、窒化シリコン層４３の膜厚は、５０ｎｍ〜１００ｎｍに設定する。   Next, as shown in FIG. 4, a silicon nitride layer 43 is deposited on the inner surface 32 a of the thermally oxidized silicon layer 32 using the CVD method. The film thickness of the silicon nitride layer 43 is set to 50 nm to 100 nm so that the opening of the trench T is not blocked by the silicon nitride layer 43.

次に、図５に示すように、ＣＶＤ法を用い、窒化シリコン層４３の内面４３ａに埋め込み絶縁体（酸化シリコン）４４を堆積させ、トレンチＴ内の空間を完全に充填する。埋め込み絶縁体４４の膜厚は、３００ｎｍ〜７００ｎｍに設定する。   Next, as shown in FIG. 5, a buried insulator (silicon oxide) 44 is deposited on the inner surface 43 a of the silicon nitride layer 43 using the CVD method, and the space in the trench T is completely filled. The film thickness of the buried insulator 44 is set to 300 nm to 700 nm.

次に、図６に示すように、ＲＩＥエッチング等の異方性エッチングにより、表面１１ａから深さＤ１に至るまでの埋め込み絶縁体４４を除去する。   Next, as shown in FIG. 6, the buried insulator 44 from the surface 11a to the depth D1 is removed by anisotropic etching such as RIE etching.

次に、図７に示すように、ウエットエッチング等により、窒化シリコン層４３を等方性エッチングする。エッチング量を窒化シリコン層４３の膜厚よりも大きい量に設定することにより、深さＤ１よりも深い位置の窒化シリコン層４３が等方的に除去される。図７では、深さＤ１から深さＤ２（Ｄ２＞Ｄ１）に至るまでの窒化シリコン層４３が、埋め込み絶縁体４４の上端面４４ｘから等方的にエッチングされている。これによって、埋め込み絶縁体４４の上端面４４ｘ近傍が、窒化シリコン層４３の上端面４３ｘから突出し、埋め込み絶縁体４４の突出端面４４ｙが形成される。突出側面４４ｙの周囲に、ポケットＷが形成される。
次に、トレンチＴの内面を洗浄する。 Next, as shown in FIG. 7, the silicon nitride layer 43 is isotropically etched by wet etching or the like. By setting the etching amount to be larger than the film thickness of the silicon nitride layer 43, the silicon nitride layer 43 at a position deeper than the depth D1 is isotropically removed. In FIG. 7, the silicon nitride layer 43 from the depth D1 to the depth D2 (D2> D1) is isotropically etched from the upper end surface 44x of the embedded insulator 44. As a result, the vicinity of the upper end surface 44 x of the embedded insulator 44 protrudes from the upper end surface 43 x of the silicon nitride layer 43, thereby forming the protruding end surface 44 y of the embedded insulator 44. A pocket W is formed around the protruding side surface 44y.
Next, the inner surface of the trench T is cleaned.

次に、図８に示すように、ＣＶＤ法を用い、トレンチＴ内に残留している空間を形成している内面に、堆積酸化シリコン層３４を堆積させる。ポケットＷ内では、窒化シリコン層４３の上端面４３ｘと、突出側面４４ｙの双方に、堆積酸化シリコン層３４が堆積する。
前述したように、本実施例では、トレンチＴの一対の側壁を覆っている熱酸化シリコン層３２の内面３２ａ間の幅をＬ３としている。また、トレンチＴの一対の側壁で熱酸化シリコン層３２の内面３２ａを覆っている堆積酸化シリコン層３４の幅（厚み）をＨ１としている。埋め込み絶縁体４４の突出部分の幅はＬ２としている。埋め込み絶縁体４４の突出側面４４ｙと、窒化シリコン層４３の上端面４３ｘとの間の距離の最大値は、（Ｌ３−Ｌ２）／２となる。埋め込み絶縁体４４の上端面４４ｘが位置する深さで、ポケットＷの幅が最大値となっている。堆積酸化シリコン層３４の幅Ｈ１が、このポケットＷの半分の幅（Ｌ３−Ｌ２）／４よりも大きくなるまで堆積酸化シリコン層３４を堆積させる。これにより、ポケットＷが堆積酸化シリコン層３４で完全に充填される。埋め込み絶縁体４４の上端面４４ｘを覆っている部分の周囲に窪みが存在しない堆積酸化シリコン層３４を形成する。 Next, as shown in FIG. 8, the deposited silicon oxide layer 34 is deposited on the inner surface forming the space remaining in the trench T by using the CVD method. In the pocket W, the deposited silicon oxide layer 34 is deposited on both the upper end surface 43x of the silicon nitride layer 43 and the protruding side surface 44y.
As described above, in this embodiment, the width between the inner surfaces 32a of the thermally oxidized silicon layer 32 covering the pair of side walls of the trench T is L3. Further, the width (thickness) of the deposited silicon oxide layer 34 covering the inner surface 32a of the thermally oxidized silicon layer 32 with the pair of side walls of the trench T is H1. The width of the protruding portion of the embedded insulator 44 is L2. The maximum value of the distance between the protruding side surface 44y of the embedded insulator 44 and the upper end surface 43x of the silicon nitride layer 43 is (L3−L2) / 2. At the depth at which the upper end surface 44x of the embedded insulator 44 is located, the width of the pocket W is the maximum value. The deposited silicon oxide layer 34 is deposited until the width H1 of the deposited silicon oxide layer 34 becomes larger than the half width (L3-L2) / 4 of the pocket W. As a result, the pocket W is completely filled with the deposited silicon oxide layer 34. A deposited silicon oxide layer 34 having no depression around the portion covering the upper end surface 44x of the buried insulator 44 is formed.

堆積酸化シリコン層３４を堆積した後に、図９に示すように、堆積酸化シリコン層３４に取り囲まれた状態で、トレンチＴ内にトレンチ内導体３６を堆積する。
そして、表面１１ａ上に形成された熱酸化シリコン層３２と、堆積酸化シリコン層３４と、トレンチ内導体３６を除去し、既知の方法でソース領域６０（図１参照）を形成する。また、半導体基板１１のn+型の半導体層を所定の厚みになるまで削り、ドレイン領域８０（図１参照）とする。既知の方法で、ソース領域６０に接続されているソース電極や、トレンチ内導体３６に接続されているゲート電極や、ドレイン領域８０に接続されているドレイン電極を形成する（図１参照）。 After depositing the deposited silicon oxide layer 34, an in-trench conductor 36 is deposited in the trench T in a state surrounded by the deposited silicon oxide layer 34, as shown in FIG.
Then, the thermally oxidized silicon layer 32, the deposited silicon oxide layer 34, and the in-trench conductor 36 formed on the surface 11a are removed, and the source region 60 (see FIG. 1) is formed by a known method. Further, the n + type semiconductor layer of the semiconductor substrate 11 is shaved to a predetermined thickness to form a drain region 80 (see FIG. 1). A source electrode connected to the source region 60, a gate electrode connected to the in-trench conductor 36, and a drain electrode connected to the drain region 80 are formed by a known method (see FIG. 1).

半導体装置１０のソース領域６０を接地し、ドレイン領域８０に正電圧を印加し、トレンチ内導体３６に閾値以上のゲート電圧を印加する。これにより、p型のボディ領域５０のうちで熱酸化シリコン層３２と堆積酸化シリコン層３４を介してトレンチ内導体３６と対向する箇所がn型に反転し、チャネル領域（図示していない）が形成される。チャネル領域を介し、ソース領域６０とドレイン領域８０の間を電流が流れる。
また、トレンチ内導体３６に印加する電圧を０Ｖとする。これにより、前記したチャネル領域が消滅し、ソース領域６０とドレイン領域８０の間を電流が流れなくなる。 The source region 60 of the semiconductor device 10 is grounded, a positive voltage is applied to the drain region 80, and a gate voltage higher than the threshold is applied to the conductor 36 in the trench. As a result, a portion of the p-type body region 50 facing the in-trench conductor 36 via the thermally oxidized silicon layer 32 and the deposited silicon oxide layer 34 is inverted to n-type, and a channel region (not shown) is formed. It is formed. A current flows between the source region 60 and the drain region 80 through the channel region.
The voltage applied to the in-trench conductor 36 is 0V. As a result, the above-described channel region disappears and no current flows between the source region 60 and the drain region 80.

本実施例の半導体装置１０の製造方法では、先に、トレンチＴの側壁３８に熱酸化シリコン層３２を形成する。その後に、熱酸化シリコン層３２を窒化シリコン層４３で保護する。その後に、トレンチＴの深部に埋め込み絶縁体４４を堆積させてから、その埋め込み絶縁体４４を所定の深さまで除去する。窒化シリコン層４３で保護されているので、埋め込み絶縁体４４を除去する際に、同じ材質の熱酸化シリコン層３２が除去されてしまうことがない。熱酸化シリコン層３２を残存させることができる。この方法によって、埋め込み絶縁体４４がトレンチＴの深部に充填されていない状態でトレンチＴの側壁３８の熱酸化シリコン層３２を形成する。従来のように、熱酸化シリコン層３２が局所的に薄くなることを防止し、トレンチＴの側壁に均一な熱酸化シリコン層３２を形成することができる。
一般的に、トレンチ内導体３６の底部（特に、底部の端部）が接している絶縁層には、大きい電位差が加わる。半導体装置１０では、トレンチ内導体３６の底部が接する熱酸化シリコン層３２が薄く形成されることを防止することができるので、半導体装置１０の耐圧を向上させることができる。 In the method for manufacturing the semiconductor device 10 of the present embodiment, the thermally oxidized silicon layer 32 is first formed on the side wall 38 of the trench T. Thereafter, the thermally oxidized silicon layer 32 is protected by the silicon nitride layer 43. Thereafter, a buried insulator 44 is deposited in the deep portion of the trench T, and then the buried insulator 44 is removed to a predetermined depth. Since it is protected by the silicon nitride layer 43, the thermally oxidized silicon layer 32 made of the same material is not removed when the buried insulator 44 is removed. The thermally oxidized silicon layer 32 can be left. By this method, the thermally oxidized silicon layer 32 on the sidewall 38 of the trench T is formed in a state where the buried insulator 44 is not filled in the deep portion of the trench T. As in the prior art, the thermally oxidized silicon layer 32 can be prevented from being locally thinned, and the uniform thermally oxidized silicon layer 32 can be formed on the sidewall of the trench T.
In general, a large potential difference is applied to the insulating layer in contact with the bottom of the in-trench conductor 36 (in particular, the end of the bottom). In the semiconductor device 10, it is possible to prevent the thermal silicon oxide layer 32 in contact with the bottom of the in-trench conductor 36 from being thinly formed, so that the breakdown voltage of the semiconductor device 10 can be improved.

また、半導体装置１０では、トレンチ内導体３６が、堆積酸化シリコン層３４に取り囲まれている状態で収容されている。また、その堆積酸化シリコン層４を、ポケットＷに堆積酸化シリコン層３４を窪みが存在しなくなるまで堆積している。トレンチ内導体３６の底部を取り囲む絶縁層を厚く形成することができ、半導体装置１０の耐圧をさらに向上させることができる。   In the semiconductor device 10, the in-trench conductor 36 is accommodated in a state surrounded by the deposited silicon oxide layer 34. In addition, the deposited silicon oxide layer 4 is deposited in the pockets W until there is no depression. The insulating layer surrounding the bottom of the in-trench conductor 36 can be formed thick, and the breakdown voltage of the semiconductor device 10 can be further improved.

また、本実施例の半導体装置１０では、埋め込み絶縁体４４が、窒化シリコン層４３で挟まれた状態で形成されている。一般的に、埋め込み絶縁体４４は、酸化シリコンにより形成される。堆積された酸化シリコンは、圧縮型の応力を有している。一方、窒化シリコンは、引張型の応力を有している。したがって、双方を積層させることにより、応力がキャンセルされる。埋め込み絶縁体４４が充填されているトレンチＴの深部が高い圧縮応力を有していると、周囲のシリコンの結晶欠陥を誘発し易い。本実施例の半導体装置１０では、トレンチＴの深部を低応力化することができるので、周囲のシリコンの結晶欠陥を減少させることができる。   Further, in the semiconductor device 10 of this embodiment, the embedded insulator 44 is formed in a state of being sandwiched between the silicon nitride layers 43. In general, the buried insulator 44 is formed of silicon oxide. The deposited silicon oxide has a compressive stress. On the other hand, silicon nitride has a tensile stress. Therefore, stress is canceled by laminating both. If the deep part of the trench T filled with the buried insulator 44 has a high compressive stress, it is easy to induce crystal defects in the surrounding silicon. In the semiconductor device 10 of the present embodiment, the stress in the deep part of the trench T can be reduced, so that crystal defects in the surrounding silicon can be reduced.

また、従来は、埋め込み絶縁体４４を堆積させる際に、埋め込み絶縁体４４と周囲の半導体層との界面の状態を安定化させるために、予めトレンチの内面に下地の熱酸化膜を形成していた。本実施例の半導体装置１０では、トレンチＴの深部の内面に形成する熱酸化シリコン層３２が、埋め込み絶縁体４４を堆積させる際に下地を兼ねることができる。本実施例の製造方法では、下地の熱酸化膜を形成する工程を削減することができる。   Conventionally, when depositing the buried insulator 44, a thermal oxide film as a base is previously formed on the inner surface of the trench in order to stabilize the state of the interface between the buried insulator 44 and the surrounding semiconductor layer. It was. In the semiconductor device 10 of the present embodiment, the thermally oxidized silicon layer 32 formed on the deep inner surface of the trench T can also serve as a base when depositing the buried insulator 44. In the manufacturing method of this embodiment, the process of forming the underlying thermal oxide film can be reduced.

本実施例では、半導体装置１０が、トレンチ内導体３６を取り囲む堆積酸化シリコン層３４を備えている場合について説明したが、堆積酸化シリコン層３４を備えていなくてもよい。堆積酸化シリコン層３４を堆積させる工程を削除しても、熱酸化シリコン層３２を、トレンチＴの側壁に均一な状態で残すことができる。
また、本実施例では、ポケットＷに堆積する堆積酸化シリコン層３４の上面に窪みがなくなるまで堆積酸化シリコン層３４を堆積する場合について説明した。このように、堆積酸化シリコン層３４でポケットＷを完全に充填することが好ましいが、完全に充填しなくてもよい。
本実施例では、埋め込み絶縁体４４が、窒化シリコン層４３からシリコン半導体層１１の表面１１ａ側に突出している場合について説明したが、埋め込み絶縁体４４の上端面４４ｘと同程度の高さまで窒化シリコン層４３が残存していてもよい。
本実地例の半導体装置１０では、半導体装置１０がトレンチＴの底部を取り囲んでいるp型のフローティング半導体領域７０を備えている場合について説明したが、フローティング半導体領域７０はなくてもよい。 In this embodiment, the case where the semiconductor device 10 includes the deposited silicon oxide layer 34 surrounding the in-trench conductor 36 has been described. However, the deposited silicon oxide layer 34 may not be provided. Even if the step of depositing the deposited silicon oxide layer 34 is omitted, the thermally oxidized silicon layer 32 can be left in a uniform state on the sidewall of the trench T.
In the present embodiment, the case where the deposited silicon oxide layer 34 is deposited until there is no depression on the upper surface of the deposited silicon oxide layer 34 deposited in the pocket W has been described. Thus, it is preferable to completely fill the pockets W with the deposited silicon oxide layer 34, but it is not necessary to completely fill the pockets W.
In the present embodiment, the case where the embedded insulator 44 protrudes from the silicon nitride layer 43 toward the surface 11a of the silicon semiconductor layer 11 has been described. However, the silicon nitride has a height similar to that of the upper end surface 44x of the embedded insulator 44. The layer 43 may remain.
In the semiconductor device 10 of this practical example, the case where the semiconductor device 10 includes the p-type floating semiconductor region 70 surrounding the bottom of the trench T has been described. However, the floating semiconductor region 70 may not be provided.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

半導体装置１０の要部断面図である。1 is a cross-sectional view of a main part of a semiconductor device 10. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 従来のＭＯＳＦＥＴ１００の要部断面図である。It is principal part sectional drawing of the conventional MOSFET100. 従来のＭＯＳＦＥＴ１００の製造工程を示す。The manufacturing process of the conventional MOSFET100 is shown. 従来のＭＯＳＦＥＴ１００の製造工程を示す。The manufacturing process of the conventional MOSFET100 is shown. 従来のＭＯＳＦＥＴ１００の製造工程を示す。The manufacturing process of the conventional MOSFET100 is shown. 従来のＭＯＳＦＥＴ１００の製造工程を示す。The manufacturing process of the conventional MOSFET100 is shown.

符号の説明Explanation of symbols

１０：半導体装置
１１：半導体基板
１１ａ：表面
１１ｂ：裏面
２０：ドリフト領域
３２：熱酸化シリコン層
３２ａ：内面
３３：犠牲酸化膜
３４：堆積酸化シリコン層
３４ａ：内面
３６：トレンチ内導体
４３：窒化シリコン層
４３ｘ：上端面
４４：埋め込み絶縁体
４４ｘ：上端面
４４ｙ：突出側面
５０：ボディ領域
６０：ソース領域
７０：フローティング半導体領域
８０：ドレイン領域
Ｔ：トレンチ
Ｗ：ポケット 10: Semiconductor device 11: Semiconductor substrate 11a: Front surface 11b: Back surface 20: Drift region 32: Thermally oxidized silicon layer 32a: Inner surface 33: Sacrificial oxide film 34: Deposited silicon oxide layer 34a: Inner surface 36: Conductor in trench 43: Silicon nitride Layer 43x: upper end surface 44: buried insulator 44x: upper end surface 44y: protruding side surface 50: body region 60: source region 70: floating semiconductor region 80: drain region T: trench W: pocket

Claims (11)

シリコン半導体層の表面から深さ方向に形成されているトレンチ内に、酸化シリコン層と、窒化シリコン層と、埋め込み絶縁体と、トレンチ内導体が形成されている半導体装置であり、
酸化シリコン層が、トレンチの内面を覆っており、
窒化シリコン層が、トレンチの深部において、酸化シリコン層の内面を覆っており、
埋め込み絶縁体が、酸化シリコン層の内面が窒化シリコン層で覆われているトレンチの深部に充填されており、
トレンチ内導体が、酸化シリコン層の内面が窒化シリコン層で覆われていないトレンチの浅部に充填されていることを特徴とする半導体装置。 A semiconductor device in which a silicon oxide layer, a silicon nitride layer, a buried insulator, and a conductor in the trench are formed in a trench formed in the depth direction from the surface of the silicon semiconductor layer,
A silicon oxide layer covers the inner surface of the trench,
A silicon nitride layer covers the inner surface of the silicon oxide layer in the deep part of the trench;
The buried insulator is filled in the deep part of the trench where the inner surface of the silicon oxide layer is covered with the silicon nitride layer,
A semiconductor device, wherein the conductor in the trench is filled in a shallow portion of the trench in which the inner surface of the silicon oxide layer is not covered with the silicon nitride layer. 前記トレンチの浅部では、前記トレンチの内面が、前記トレンチの側壁を構成するシリコン半導体を熱酸化した熱酸化シリコン層と、その熱酸化シリコン層の内面に堆積した堆積酸化シリコン層で覆われており、
その堆積酸化シリコン層が、前記埋め込み絶縁体の上端面を覆っていることを特徴とする請求項１の半導体装置。 In the shallow part of the trench, the inner surface of the trench is covered with a thermally oxidized silicon layer obtained by thermally oxidizing the silicon semiconductor constituting the sidewall of the trench and a deposited silicon oxide layer deposited on the inner surface of the thermally oxidized silicon layer. And
2. The semiconductor device according to claim 1, wherein the deposited silicon oxide layer covers an upper end surface of the buried insulator. 前記埋め込み絶縁体が、前記窒化シリコン層で覆われている高さよりも前記シリコン半導体層の表面側に突出しており、
前記埋め込み絶縁体の突出側面が、前記堆積酸化シリコン層で覆われていることを特徴とする請求項２の半導体装置。 The embedded insulator protrudes to the surface side of the silicon semiconductor layer from the height covered with the silicon nitride layer;
3. The semiconductor device according to claim 2, wherein a protruding side surface of the buried insulator is covered with the deposited silicon oxide layer. 前記堆積酸化シリコン層の内面のうちの最深部位置が、前記埋め込み絶縁体の上端面を覆っている範囲内にあることを特徴とする請求項３の半導体装置。   4. The semiconductor device according to claim 3, wherein the deepest position of the inner surface of the deposited silicon oxide layer is within a range covering the upper end surface of the buried insulator. 前記トレンチの一対の側壁を覆っている前記熱酸化シリコン層の内面間の距離をＬ３とし、
前記窒化シリコン層で覆われている高さよりも前記シリコン半導体層の表面側に突出している埋め込み絶縁体の幅をＬ２とし、
前記トレンチの一対の側壁で前記熱酸化シリコン層の内面を覆っている前記堆積酸化シリコン層の幅をＨ１としたときに、
（Ｌ３−Ｌ２）／４≦Ｈ１の関係であることを特徴とする請求項４の半導体装置。 The distance between the inner surfaces of the thermally oxidized silicon layer covering the pair of side walls of the trench is L3,
The width of the buried insulator protruding to the surface side of the silicon semiconductor layer from the height covered with the silicon nitride layer is L2,
When the width of the deposited silicon oxide layer covering the inner surface of the thermally oxidized silicon layer with a pair of side walls of the trench is H1,
5. The semiconductor device according to claim 4, wherein a relationship of (L3-L2) / 4 ≦ H1 is satisfied. 前記シリコン半導体層の表面の一部に臨んでいるとともに、前記トレンチに接している第１導電型の第１半導体領域と、
第１半導体領域を取り囲んでいるとともに、前記トレンチ内導体の最深部位置よりも前記シリコン半導体層の表面側に形成されている第２導電型の第２半導体領域と、
第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されている第１導電型の第３半導体領域を備えていることを特徴とする請求項１〜５のいずれか１項の半導体装置。 A first semiconductor region of a first conductivity type facing a part of the surface of the silicon semiconductor layer and in contact with the trench;
A second conductivity type second semiconductor region surrounding the first semiconductor region and formed on the surface side of the silicon semiconductor layer from the deepest position of the conductor in the trench;
6. A third semiconductor region of a first conductivity type formed under the second semiconductor region and separated from the first semiconductor region by the second semiconductor region. Any one of the semiconductor devices. 前記第３半導体領域内の前記トレンチの底部に接する範囲に、第２導電型のフローティング半導体領域が形成されていることを特徴とする請求項６の半導体装置。   7. The semiconductor device according to claim 6, wherein a floating semiconductor region of a second conductivity type is formed in a range in contact with the bottom of the trench in the third semiconductor region. シリコン半導体層の表面から深さ方向にトレンチを形成する工程と、
シリコン半導体層を熱処理してトレンチの内面に熱酸化シリコン層を形成する工程と、
熱酸化シリコン層の内面を覆う窒化シリコン層を形成する工程と、
トレンチの内部に埋め込み絶縁体を堆積する工程と、
表面から所定深さまでの埋め込み絶縁体を除去する工程と、
埋め込み絶縁体で保護されていない窒化シリコン層を除去する工程と、
トレンチ内に残留している空間にトレンチ内導体を堆積する工程を備えていることを特徴とする半導体装置の製造方法。 Forming a trench in the depth direction from the surface of the silicon semiconductor layer;
Heat-treating the silicon semiconductor layer to form a thermally oxidized silicon layer on the inner surface of the trench;
Forming a silicon nitride layer covering the inner surface of the thermally oxidized silicon layer;
Depositing a buried insulator inside the trench;
Removing the buried insulator from the surface to a predetermined depth;
Removing the silicon nitride layer not protected by the buried insulator;
A method for manufacturing a semiconductor device, comprising a step of depositing a conductor in a trench in a space remaining in the trench. 前記のトレンチ内導体を堆積する工程に先立って、
前記トレンチ内に残留している空間を形成している内面に、堆積酸化シリコン層を堆積する工程を実施することを特徴とする請求項８の半導体装置の製造方法。 Prior to the step of depositing the conductor in the trench,
9. The method of manufacturing a semiconductor device according to claim 8, wherein a step of depositing a deposited silicon oxide layer on an inner surface forming a space remaining in the trench is performed. 前記の窒化シリコン層を除去する工程で、前記埋め込み絶縁体の上端面近傍を取り巻く窒化シリコン層が除去されてポケットが形成され、
前記の堆積酸化シリコン層を堆積する工程では、前記堆積酸化シリコン層を、ポケットを充填するまで堆積することを特徴とする請求項９の半導体装置の製造方法。 In the step of removing the silicon nitride layer, the silicon nitride layer surrounding the vicinity of the upper end surface of the buried insulator is removed to form a pocket,
10. The method of manufacturing a semiconductor device according to claim 9, wherein in the step of depositing the deposited silicon oxide layer, the deposited silicon oxide layer is deposited until the pocket is filled. 前記の堆積酸化シリコン層を堆積する工程では、前記堆積酸化シリコン層を、前記ポケットに堆積する前記堆積酸化シリコン層の内面に窪みがなくなるまで堆積することを特徴とする請求項１０の半導体装置の製造方法。   11. The semiconductor device according to claim 10, wherein in the step of depositing the deposited silicon oxide layer, the deposited silicon oxide layer is deposited until there is no depression on the inner surface of the deposited silicon oxide layer deposited in the pocket. Production method.
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