JP2006202940A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method wherein on-resistance is reduced by a simplified manufacturing process and it has a floating region within a drift region. <P>SOLUTION: The semiconductor device 100 has high withstand voltage with the aid of a p-floating region 51 embedded in an N<SP>-</SP>drift region 12. The p-floating region 51 is provided with a pitch where depletion regions extending from the p-floating region 51 are connected with each other just before the device is broken down. This allows the pitch of the P floating region 51 to be widened to reduce a drift resistance component. The semiconductor device 100 includes a gate trench 25 having a shallow depth than a gate trench 21 between the gate trenches 21, 21 used for the formation of the p-floating region 51. Consequently, the semiconductor device 100 has high channel density to result in a small channel resistance component. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は，トレンチゲート構造を有する半導体装置およびその製造方法に関する。さらに詳細には，ドリフト領域内にフローティング領域を有するものであって，高耐圧化と低オン抵抗化との両立を図ることができる半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device having a trench gate structure and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor device having a floating region in a drift region and capable of achieving both high breakdown voltage and low on-resistance, and a method for manufacturing the same.

従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型の半導体装置が提案されている。このトレンチゲート型の半導体装置では，ゲートトレンチのピッチを狭くしてチャネル密度を高くすることがチャネル抵抗（オン抵抗）の低減に有効である。   Conventionally, a trench gate type semiconductor device having a trench gate structure has been proposed as an insulated gate type semiconductor device for power devices. In this trench gate type semiconductor device, narrowing the pitch of the gate trenches to increase the channel density is effective in reducing the channel resistance (ON resistance).

例えば，特許文献１には，ゲート電極を内蔵したトレンチ間に，ゲート電極と電気的に接続されたダミー電極を内蔵したダミートレンチを設けた半導体装置が開示されている。ダミー電極を設けることで，実質的にゲート電極のピッチの縮小化が図られる。また，特許文献２には，ゲートトレンチ間に位置するＰ型拡散領域の幅を狭くすることで，ゲートトレンチのピッチの縮小化を図っている。
特開２００４−２２９４１号公報（特に，図１２） 特開２００２−２７０８４１号公報 For example, Patent Document 1 discloses a semiconductor device in which a dummy trench having a built-in dummy electrode electrically connected to a gate electrode is provided between trenches having a built-in gate electrode. By providing the dummy electrode, the pitch of the gate electrode can be substantially reduced. In Patent Document 2, the pitch of the gate trench is reduced by reducing the width of the P-type diffusion region located between the gate trenches.
JP 2004-22941 A (in particular, FIG. 12) JP 2002-270841 A

パワーデバイス用の絶縁ゲート型半導体装置では，低オン抵抗であることに加え，高耐圧であることが要求される。本出願人は，低オン抵抗化と高耐圧化との両立を図るトレンチゲート型半導体装置として，図１０に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。   Insulated gate semiconductor devices for power devices are required to have high breakdown voltage in addition to low on-resistance. The present applicant has proposed an insulated gate type semiconductor device 900 as shown in FIG. 10 as a trench gate type semiconductor device that achieves both low on-resistance and high breakdown voltage (Japanese Patent Application No. 2003-349806). .

この絶縁ゲート型半導体装置９００では，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＮ+ ソース領域３１およびＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。 In this insulated gate semiconductor device 900, an N + source region 31, an N + drain region 11, a P − body region 41, and an N − drift region 12 are provided. A gate trench 21 penetrating the N + source region 31 and the P − body region 41 is formed by digging a part of the upper surface side of the semiconductor substrate. A deposited insulating layer 23 is formed on the bottom of the gate trench 21 by depositing an insulator. Further, a gate electrode 22 is formed on the deposited insulating layer 23. The gate electrode 22 faces the N + source region 31 and the P − body region 41 via the gate insulating film 24 formed on the wall surface of the gate trench 21. Further, a P floating region 51 is formed in the N − drift region 12. The lower end of the gate trench 21 is located in the P floating region 51.

この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられていることにより，次のような特性を有する。すなわち，ドレイン−ソース間（以下，「ＤＳ間」とする）に電圧を印加すると，Ｎ- ドリフト領域１２中，Ｐ- ボディ領域４１との間のＰＮ接合箇所から空乏層が広がる。そして，その空乏層がＰフローティング領域５１にまで到達することで，Ｐフローティング領域５１がパンチスルー状態となって電位が固定される。さらに，Ｐフローティング領域５１とのＰＮ接合箇所からも空乏層が広がるため，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１とのＰＮ接合箇所も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することができる。また，Ｐフローティング領域５１から広がる空乏層が隣り合うＰフローティング領域から広がる空乏層と繋がることでＮ- ドリフト領域１２内の空乏化が促進される。従って，高耐圧化が図られる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。 The insulated gate semiconductor device 900 has the following characteristics because the P floating region 51 is provided in the N − drift region 12. That is, when a voltage is applied between the drain and source (hereinafter referred to as “between DS”), the depletion layer spreads from the PN junction portion between the N − drift region 12 and the P − body region 41. When the depletion layer reaches the P floating region 51, the P floating region 51 enters a punch-through state, and the potential is fixed. Further, since the depletion layer also spreads from the PN junction portion with the P floating region 51, the PN junction portion with the P − body region 41 has an electric field intensity peak at the PN junction portion with the P floating region 51. Become. That is, electric field peaks can be formed at two locations, and the maximum peak value can be reduced. Further, the depletion layer extending from the P floating region 51 is connected to the depletion layer extending from the adjacent P floating region, thereby promoting depletion in the N − drift region 12. Therefore, a high breakdown voltage can be achieved. Further, since a high-voltage, N - can raise the impurity concentration of the drift region 12 achieve low on resistance.

また，絶縁ゲート型半導体装置９００は，底部がＰフローティング領域５１内に位置するゲートトレンチ２１を有することにより，エピタキシャル成長等によってＮ- ドリフト領域１２を形成した後，ゲートトレンチ２１を形成し，そのゲートトレンチ２１の底部から不純物を注入することによりＰフローティング領域５１を形成することができる。すなわち，フローティング領域５１の形成がＮ- ドリフト領域１２の形成後に行われるため，Ｐフローティング領域５１の形成後に再度エピタキシャル成長により単結晶シリコン層を形成する必要がない。従って，絶縁ゲート型半導体装置９００は，簡便に作製することができるとともに熱負荷が小さいという利点を有している。 Further, the insulated gate semiconductor device 900 has the gate trench 21 whose bottom is located in the P floating region 51, so that after forming the N − drift region 12 by epitaxial growth or the like, the gate trench 21 is formed and its gate By injecting impurities from the bottom of the trench 21, the P floating region 51 can be formed. That is, since the formation of the floating region 51 is performed after the formation of the N − drift region 12, it is not necessary to form a single crystal silicon layer again by epitaxial growth after the formation of the P floating region 51. Therefore, the insulated gate semiconductor device 900 has an advantage that it can be easily manufactured and has a small thermal load.

しかしながら，前記した絶縁ゲート型半導体装置９００に対して，ゲートトレンチ２１，２１間を狭くし，さらなる低オン抵抗化を図ろうとすると，次のような問題がある。すなわち，ゲートトレンチ２１のピッチを狭くし過ぎると，隣り合うＰフローティング領域５１，５１の間隔が狭くなり過ぎる。そのため，ＪＦＥＴ（Junction FET）効果によってＮ- ドリフト領域１２中の電流経路が狭くなり，却ってオン抵抗の増大を招いてしまう。つまり，Ｐフローティング領域５１の存在が低オン抵抗化の妨げになる。 However, when the above-described insulated gate semiconductor device 900 is narrowed between the gate trenches 21 and 21 to further reduce the on-resistance, there are the following problems. That is, if the pitch of the gate trenches 21 is too narrow, the interval between the adjacent P floating regions 51 and 51 becomes too narrow. For this reason, the current path in the N − drift region 12 is narrowed by the JFET (Junction FET) effect, and on-resistance is increased instead. That is, the presence of the P floating region 51 hinders the low on-resistance.

また，隣り合うＰフローティング領域５１，５１の接近を避けるため，単純に深さが異なるゲートトレンチ２１，２１を形成し，Ｐフローティング領域５１の厚さ方向の位置を変えることで接近を回避することが考えられる。しかしながら，２種類以上のゲートトレンチを設けると，トレンチ形成工程，ゲート絶縁膜形成工程，ゲート電極形成工程等がそれぞれ２回以上必要となる。そのため，工程数が多くなり，コストアップを招く。   Further, in order to avoid the proximity of adjacent P floating regions 51 and 51, gate trenches 21 and 21 having different depths are simply formed, and the proximity of the P floating region 51 by changing the position in the thickness direction can be avoided. Can be considered. However, when two or more types of gate trenches are provided, the trench forming step, the gate insulating film forming step, the gate electrode forming step, and the like are each required twice or more. For this reason, the number of processes increases, resulting in an increase in cost.

具体的に，図１０に示した半導体装置９００の製造プロセスは，主として次の順の製造工程からなる（図３，図１１，図１２参照）。
（ａ）Ｐ- ボディ領域４１，ゲートトレンチ２１，終端トレンチ２８の形成
（ｂ）Ｐフローティング領域５１，５２の形成
（ｃ）ゲートトレンチ２１，終端トレンチ２８内への絶縁膜埋め込み
（ｄ）絶縁膜のエッチバック
（ｅ）エッチバック後酸化アニール，ウェットエッチング
（ｆ）ゲート電極２２の形成
（ｇ）Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２の形成
（ｈ）コンタクトの形成
（ｉ）ソース電極３０，ドレイン電極１０の形成 Specifically, the manufacturing process of the semiconductor device 900 shown in FIG. 10 mainly includes the following manufacturing steps (see FIGS. 3, 11, and 12).
(A) Formation of P − body region 41, gate trench 21 and termination trench 28 (b) Formation of P floating regions 51 and 52 (c) Embedded insulating film in gate trench 21 and termination trench 28 (d) Insulating film Etch back (e) Oxidation annealing after etch back, wet etching (f) Formation of gate electrode 22 (g) Formation of N + source region 31 and contact P + region 32 (h) Formation of contact (i) Source electrode 30 , Formation of drain electrode 10

そして，深さが異なる２種類のゲートトレンチを形成する場合には，上記の工程のうち，工程（ａ）から工程（ｆ）までを繰り返す必要がある。そのため，工程数が非常に多くなってしまう。   When forming two types of gate trenches having different depths, it is necessary to repeat steps (a) to (f) among the above steps. For this reason, the number of processes becomes very large.

本発明は，前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，ドリフト領域内にフローティング領域を有するものであって，簡素な製造工程によってオン抵抗の低減が図られた半導体装置およびその製造方法を提供することにある。   The present invention has been made to solve the above-described problems of the prior art. That is, an object of the present invention is to provide a semiconductor device having a floating region in the drift region and capable of reducing on-resistance by a simple manufacturing process, and a manufacturing method thereof.

この課題の解決を目的としてなされた半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを備え，トレンチゲート構造を有する半導体装置であって，ドリフト領域に囲まれ，第１導電型半導体であるフローティング領域と，ボディ領域を貫通し，底部がフローティング領域内に位置し，ゲート電極を内蔵するトレンチ部群と，トレンチ部群のうちの隣り合うトレンチ部間に位置し，ボディ領域を貫通し，底部がドリフト領域内であってトレンチ部群の各トレンチ部の底部よりも上方に位置し，ゲート電極を内蔵する中間トレンチ部とを備え，トレンチ部群のトレンチ部に内蔵されるゲート電極と，中間トレンチ部に内蔵されるゲート電極とが電気的に接続されていることを特徴とするものである。   In order to solve this problem, a semiconductor device includes a body region that is a first conductivity type semiconductor located on an upper surface side in a semiconductor substrate, and a drift region that is a lower conductivity type and is in contact with the lower side of the body region. A semiconductor device having a trench gate structure, surrounded by a drift region, penetrating through a floating region, which is a first conductivity type semiconductor, and a body region, with a bottom portion located in the floating region and incorporating a gate electrode Located between the trench portion group and adjacent trench portions of the trench portion group, penetrating the body region, the bottom portion is in the drift region and located above the bottom portion of each trench portion of the trench portion group, An intermediate trench portion including a gate electrode, and a gate electrode embedded in the trench portion of the trench portion group and a gate electrode embedded in the intermediate trench portion. And it is characterized in that it is gas-connected.

すなわち，本発明の半導体装置は，ドリフト領域内に埋め込まれたフローティング領域によって高耐圧化が図られる。このフローティング領域は，ブレイクダウンする直前でフローティング領域から広がる空乏層同士が繋がるピッチで設けられる。すなわち，フローティング領域のピッチは広く，ドリフト抵抗成分は小さい。また，上記の半導体装置は，フローティング領域の形成に供するトレンチ部がフローティング領域のピッチと同等のピッチで設けられ，さらに隣り合うトレンチ部間に中間トレンチ部が設けられる。そして，この中間トレンチ部内にもゲート電極が設けられる。そのため，本発明の半導体装置は，チャネル密度が高く，チャネル抵抗成分が小さい。また，中間トレンチ部は，トレンチ部群の各トレンチ部よりも深さが浅く，その底部はドリフト領域に囲まれている。そのため，ＪＦＥＴ効果の問題は生じない。従って，高耐圧化とともに低オン抵抗化が確実に図られる。   That is, in the semiconductor device of the present invention, a high breakdown voltage is achieved by the floating region embedded in the drift region. This floating region is provided at a pitch at which depletion layers extending from the floating region are connected immediately before breakdown. That is, the floating region has a wide pitch and a small drift resistance component. Further, in the above semiconductor device, the trench portion used for forming the floating region is provided at a pitch equivalent to the pitch of the floating region, and an intermediate trench portion is provided between adjacent trench portions. A gate electrode is also provided in the intermediate trench portion. Therefore, the semiconductor device of the present invention has a high channel density and a small channel resistance component. Further, the intermediate trench portion is shallower than each trench portion of the trench portion group, and its bottom portion is surrounded by the drift region. Therefore, the problem of the JFET effect does not occur. Therefore, it is possible to reliably reduce the on-resistance as well as the high breakdown voltage.

また，中間トレンチ部の端部は，トレンチ部群のトレンチ部の側面と繋がっていることとするとよりよい。例えば，ストライプ状に設けられたトレンチ部群に対して，上面から見て梯子状になるように中間トレンチ部を設ける。あるいは，網目状になるように設けてもよい。このような配置とすることで，トレンチ部のピッチが狭く，トレンチ部と平行に中間トレンチ部を形成できない場合であっても，トレンチ部と中間トレンチ部とを直交させることでチャネル密度が高い半導体装置とすることができる。   Further, it is better that the end portion of the intermediate trench portion is connected to the side surface of the trench portion of the trench portion group. For example, an intermediate trench portion is provided so as to have a ladder shape when viewed from above with respect to a trench portion group provided in a stripe shape. Or you may provide so that it may become mesh shape. By adopting such an arrangement, even if the pitch of the trench portions is narrow and the intermediate trench portion cannot be formed in parallel with the trench portion, a semiconductor having a high channel density by making the trench portion and the intermediate trench portion orthogonal to each other. It can be a device.

また，本発明の半導体装置の製造方法は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下面と接し第２導電型半導体であるドリフト領域とを備え，トレンチゲート構造を有する半導体装置の製造方法であって，半導体基板の一部を第１の深さまで掘り下げることによりトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入することにより，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，トレンチ部形成工程にて形成された各トレンチ部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，堆積絶縁層形成工程にてトレンチ部内に堆積した堆積絶縁層の一部を除去するとともに半導体基板の一部を露出させるエッチバック工程と，エッチバック工程にて露出させた部位から半導体基板を第１の深さよりも浅い第２の深さまで掘り下げることにより中間トレンチ部を形成する中間トレンチ部形成工程と，トレンチ部形成工程にて形成したトレンチ部内および中間トレンチ部形成工程にて形成した中間トレンチ部内にゲート電極層を形成するゲート電極層形成工程とを含むことを特徴としている。   The method for manufacturing a semiconductor device of the present invention includes a body region that is located on the upper surface side of the semiconductor substrate and is a first conductivity type semiconductor, and a drift region that is in contact with the lower surface of the body region and is a second conductivity type semiconductor. A method of manufacturing a semiconductor device having a trench gate structure, wherein a trench portion is formed by digging a part of a semiconductor substrate to a first depth, and a trench formed in the trench portion forming step. Impurities are implanted from the bottom of each part to form a floating region which is a first conductivity type semiconductor, and a deposited insulating layer is formed by depositing an insulator in each trench formed in the trench part forming process. A deposited insulating layer forming process to be formed, and a part of the deposited insulating layer deposited in the trench portion in the deposited insulating layer forming process are removed and a part of the semiconductor substrate is formed. An etch back step for exposing the semiconductor substrate, an intermediate trench portion forming step for forming an intermediate trench portion by digging the semiconductor substrate from a portion exposed in the etch back step to a second depth shallower than the first depth, and a trench And a gate electrode layer forming step of forming a gate electrode layer in the trench portion formed in the portion forming step and in the intermediate trench portion formed in the intermediate trench portion forming step.

本発明の半導体装置の製造方法では，トレンチ部形成工程と，中間トレンチ部形成工程とで，深さが異なるトレンチ部をそれぞれ形成する。具体的には，まず，トレンチ部形成工程にて深さが深いトレンチ部を形成し，不純物注入工程にてそのトレンチ部を利用してフローティング領域を形成する。その後，エッチバック工程にてゲート電極のためのスペースを確保するとともに中間トレンチ部のためのマスクパターンを形成する。そして，中間トレンチ形成工程にてそのマスクパターンを利用して中間トレンチ部を形成する。そして，各トレンチ部および各中間トレンチ部の洗浄処理を行った後，ゲート電極層形成工程にてトレンチ部内のゲート電極層と中間トレンチ部内のゲート電極層とをまとめて形成する。   In the semiconductor device manufacturing method of the present invention, trench portions having different depths are formed in the trench portion forming step and the intermediate trench portion forming step, respectively. Specifically, first, a deep trench portion is formed in the trench portion formation step, and a floating region is formed using the trench portion in the impurity implantation step. Thereafter, a space for the gate electrode is secured in an etch back process, and a mask pattern for the intermediate trench portion is formed. Then, an intermediate trench portion is formed using the mask pattern in the intermediate trench formation step. Then, after cleaning each trench part and each intermediate trench part, the gate electrode layer in the trench part and the gate electrode layer in the intermediate trench part are collectively formed in the gate electrode layer forming step.

すなわち，本発明の半導体装置の製造方法では，各トレンチ部内のゲート電極層と各中間トレンチ部内のゲート電極層とを１回のゲート電極層形成工程によって形成している。そのため，トレンチ部の形成からゲート電極層の形成までを繰り返し行っている従来の製造方法と比較して工程が少ない。よって，製造プロセスが簡素化され，コストアップが最小限に抑制される。   That is, in the semiconductor device manufacturing method of the present invention, the gate electrode layer in each trench part and the gate electrode layer in each intermediate trench part are formed by a single gate electrode layer forming step. For this reason, the number of steps is smaller than that of the conventional manufacturing method in which the formation from the trench portion to the formation of the gate electrode layer is repeatedly performed. As a result, the manufacturing process is simplified and cost increases are minimized.

さらに，本発明の半導体装置の製造方法では，エッチバック工程にてトレンチ部内に堆積した堆積絶縁層の一部を除去するとともにトレンチ部の壁面に絶縁膜層を形成することとするとよりよい。すなわち，エッチバック工程では，トレンチ部の壁面に薄膜の絶縁層を残した状態でエッチバックを行う。これにより，その薄膜の絶縁層が中間トレンチ部形成工程でのエッチング保護膜として作用する。従って，トレンチ部の壁面の汚染が抑制され，素子特性の劣化を抑えることができる。   Furthermore, in the method for manufacturing a semiconductor device of the present invention, it is better to remove a part of the deposited insulating layer deposited in the trench portion in the etch back process and form an insulating film layer on the wall surface of the trench portion. That is, in the etch back process, the etch back is performed with the thin insulating layer remaining on the wall surface of the trench portion. As a result, the thin insulating layer acts as an etching protective film in the intermediate trench formation process. Therefore, contamination of the wall surface of the trench is suppressed, and deterioration of element characteristics can be suppressed.

また，本発明の別の半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを備え，トレンチゲート構造を有する半導体装置であって，ドリフト領域に囲まれるとともに上面から見てドット状に形成され，第１導電型半導体であるフローティング領域と，ボディ領域を貫通し，底部がドリフト領域内に位置し，ゲート電極を内蔵するトレンチ部群と，底部がフローティング領域内に位置し，開口部が前記トレンチ部群の各トレンチ部の底部に設けられ，内部に絶縁物を堆積してなる堆積絶縁層を有するホール部とを備えることを特徴とするものである。   Another semiconductor device of the present invention includes a body region that is a first conductivity type semiconductor located on the upper surface side in the semiconductor substrate, and a drift region that is in contact with the lower side of the body region and is a second conductivity type semiconductor, A semiconductor device having a trench gate structure, which is surrounded by a drift region and formed in a dot shape when viewed from above, penetrating through a floating region which is a first conductivity type semiconductor and a body region, and a bottom portion in the drift region A trench portion group having a gate electrode built therein, a bottom portion located in the floating region, an opening portion provided at a bottom portion of each trench portion of the trench portion group, and an insulating material deposited therein. And a hole portion having a layer.

すなわち，上記の半導体装置では，ゲート電極を内蔵するトレンチ部と，フローティング領域の形成に供するホール部とを有している。さらに，ホール部の底部からイオン注入することにより形成されるフローティング領域がドット状をなしている。そのため，フローティング領域の密度が小さく，耐圧を向上させつつドリフト抵抗成分（ＪＦＥＴ抵抗成分）を低減することができる。   In other words, the above semiconductor device has a trench portion containing a gate electrode and a hole portion used for forming a floating region. Furthermore, the floating region formed by ion implantation from the bottom of the hole portion has a dot shape. Therefore, the density of the floating region is small, and the drift resistance component (JFET resistance component) can be reduced while improving the breakdown voltage.

さらに，上記の半導体装置では，ホール部の開口部がトレンチ部群の各トレンチ部の底部に設けられている。すなわち，ホール部がトレンチ部の下方に設けられていることにより，幅広い電流経路を確保することができる。つまり，ホール部がチャネル領域の障害となることはない。よって，低オン抵抗化をより一層図ることができる。   Furthermore, in the semiconductor device described above, the opening of the hole is provided at the bottom of each trench portion of the trench portion group. That is, a wide current path can be secured by providing the hole portion below the trench portion. That is, the hole portion does not become an obstacle to the channel region. Therefore, it is possible to further reduce the on-resistance.

本発明によれば，トレンチの底部からのイオン注入によって形成されたフローティング領域を有するものであって，簡素な製造工程によってオン抵抗の低減が図られた半導体装置およびその製造方法が実現されている。   According to the present invention, a semiconductor device having a floating region formed by ion implantation from the bottom of a trench and capable of reducing on-resistance by a simple manufacturing process and a manufacturing method thereof are realized. .

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間の導通をコントロールする絶縁ゲート型半導体装置に本発明を適用したものである。   DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying the present invention will be described below in detail with reference to the accompanying drawings. In this embodiment, the present invention is applied to an insulated gate semiconductor device that controls drain-source conduction by applying a voltage to the insulated gate.

［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。また，図１中，図１０で示した従来の半導体装置と同一記号の構成要素は，その構成要素と同一機能を有するものである。 [First embodiment]
An insulated gate semiconductor device 100 according to the first embodiment (hereinafter referred to as “semiconductor device 100”) has a structure shown in a sectional view of FIG. Note that in this specification, the whole of the starting substrate and the single crystal silicon portion formed by epitaxial growth on the starting substrate is referred to as a semiconductor substrate. In FIG. 1, components having the same symbols as those of the conventional semiconductor device shown in FIG. 10 have the same functions as those components.

第１の形態に係る半導体装置１００は，図１の正面断面図に示す構造を有している。半導体装置１００では，半導体基板内における上面側に，Ｎ+ ソース領域３１およびコンタクトＰ+ 領域３２が，下面側にＮ+ ドレイン領域１１がそれぞれ設けられている。それらの間には上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。また，半導体基板の下面側にはドレイン電極１０が，上面側には層間絶縁層３３を介してソース電極３０がそれぞれ設けられている。 The semiconductor device 100 according to the first embodiment has the structure shown in the front sectional view of FIG. In the semiconductor device 100, an N + source region 31 and a contact P + region 32 are provided on the upper surface side in the semiconductor substrate, and an N + drain region 11 is provided on the lower surface side. Between them, a P − body region 41 and an N − drift region 12 are provided from the upper surface side. Further, the drain electrode 10 is provided on the lower surface side of the semiconductor substrate, and the source electrode 30 is provided on the upper surface side via the interlayer insulating layer 33.

また，半導体基板の上面側の一部を掘り込むことにより，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ２１，およびゲートトレンチ２１，２１間に位置しゲートトレンチ２１と深さが異なるゲートトレンチ２６が形成されている。ゲートトレンチ２１は，半導体基板の上面からみてストライプ状に形成されている。そして，ゲートトレンチ２５は，ゲートトレンチ２１と平行になるようにストライプ形状あるいはドット形状に設けられている。 Further, by digging a part of the upper surface side of the semiconductor substrate, a gate trench 21 penetrating the P − body region 41 and a gate trench located between the gate trenches 21 and 21 and having a depth different from that of the gate trench 21. 26 is formed. The gate trench 21 is formed in a stripe shape when viewed from the upper surface of the semiconductor substrate. The gate trench 25 is provided in a stripe shape or a dot shape so as to be parallel to the gate trench 21.

また，ゲートトレンチ２１の底部には，絶縁物（例えば，酸化シリコン）の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，トレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。 A deposited insulating layer 23 is formed on the bottom of the gate trench 21 by depositing an insulator (for example, silicon oxide). Furthermore, a gate electrode 22 is formed on the deposited insulating layer 23 by depositing a conductor (for example, polysilicon). The lower end of gate electrode 22 is located below the lower surface of P − body region 41. The gate electrode 22 faces the N + source region 31 and the P − body region 41 of the semiconductor substrate via the gate insulating film 24 formed on the wall surface of the trench 21. That is, the gate electrode 22 is insulated from the N + source region 31 and the P − body region 41 by the gate insulating film 24.

また，ゲートトレンチ２５内にもゲート電極２６が設けられている。ゲート電極２２とゲート電極２６とは，同電位となるように半導体基板内部あるいは半導体基板の表面にて電気的に接続されている。そして，ゲート電極２６も，トレンチ２５の壁面に形成されているゲート絶縁膜２７を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２６も，ゲート絶縁膜２７によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。 A gate electrode 26 is also provided in the gate trench 25. The gate electrode 22 and the gate electrode 26 are electrically connected inside the semiconductor substrate or on the surface of the semiconductor substrate so as to have the same potential. The gate electrode 26 also faces the N + source region 31 and the P − body region 41 of the semiconductor substrate via the gate insulating film 27 formed on the wall surface of the trench 25. That is, the gate electrode 26 is also insulated from the N + source region 31 and the P − body region 41 by the gate insulating film 27.

このような構造を持つ半導体装置１００では，ゲート電極２２，２６への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ- ドリフト領域１２との間の導通をコントロールしている。 In the semiconductor device 100 having such a structure, a channel effect is caused in the P − body region 41 by applying a voltage to the gate electrodes 22 and 26, and thus conduction between the N + source region 31 and the N − drift region 12. Is controlling.

さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１の断面は，図１の断面図に示したように，ゲートトレンチ２１の底部を中心とする略円形形状となっている。 Further, in the semiconductor device 100, a P floating region 51 surrounded by the N − drift region 12 is formed. The cross section of the P floating region 51 has a substantially circular shape centered on the bottom of the gate trench 21 as shown in the cross sectional view of FIG.

Ｐフローティング領域５１の半径は，堆積絶縁層２３の厚さの１／２以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。そして，ゲートトレンチ２１の底部に堆積絶縁層２３が設けられていることにより，ゲート絶縁膜２４およびゲート電極２２は，トレンチエッチングにおける損傷の影響を受けない。よって，素子特性の劣化および信頼性の低下が抑止される。また，ゲート電極２２とＰフローティング領域５１との対面が抑止され，オン抵抗の増大を回避できる。また，堆積絶縁層２３を設けない場合と比較してゲート電極２２が小さい。そのため，ゲート−ドレイン間容量Ｃｇｄが小さく，スイッチングスピードが速い。   The radius of the P floating region 51 is ½ or less of the thickness of the deposited insulating layer 23. Therefore, the upper end of the deposited insulating layer 23 is located above the upper end of the P floating region 51. Therefore, the gate electrode 22 deposited on the deposited insulating layer 23 and the P floating region 51 do not face each other. Since the deposited insulating layer 23 is provided at the bottom of the gate trench 21, the gate insulating film 24 and the gate electrode 22 are not affected by damage in trench etching. Therefore, deterioration of element characteristics and deterioration of reliability are suppressed. Further, the facing of the gate electrode 22 and the P floating region 51 is suppressed, and an increase in on-resistance can be avoided. Further, the gate electrode 22 is smaller than the case where the deposited insulating layer 23 is not provided. Therefore, the gate-drain capacitance Cgd is small and the switching speed is fast.

このように半導体基板中にＰフローティング領域５１が設けられている半導体装置１００では，電界のピークがＮ- ドリフト領域１２とＰ- ボディ領域４１とのＰＮ接合箇所近傍と，Ｎ- ドリフト領域１２とＰフローティング領域５１とのＰＮ接合箇所近傍との２箇所に形成される。つまり，Ｐフローティング領域５１によっても耐圧を支えることができるため，高耐圧化が図られる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。 The In the semiconductor device 100 P floating region 51 is provided in the semiconductor substrate as the peak of the electric field the N - PN junction portion near the body region 41, N - - drift region 12 and the P drift region 12 It is formed in two places, the vicinity of the PN junction with the P floating region 51. That is, since the breakdown voltage can be supported also by the P floating region 51, a high breakdown voltage can be achieved. Further, since a high-voltage, N - can raise the impurity concentration of the drift region 12 achieve low on resistance.

また，Ｐフローティング領域５１は，Ｐフローティング領域５１から広がる空乏層同士がブレイクダウンする直前で繋がるピッチで設けられている。そのため，隣り合うＰフローティング領域５１，５１間には十分なスペースがあり，オン状態においてＰフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。具体的には，Ｐフローティング領域５１の位置を決定するゲートトレンチ２１のピッチＰFPが次の条件（１）を満たすように設計する。
ＰFP＜２ｒFP＋２Ｗ2MAX （１）
条件（１）中，ｒFPはＰフローティング領域５１の幅方向の半径を，Ｗ2MAXはブレイクダウンの発生時におけるＰフローティング領域５１から広がる空乏層の最大幅を，それぞれ意味する（各変数は図２の概略図参照）。 The P floating region 51 is provided at a pitch that connects the depletion layers extending from the P floating region 51 immediately before breakdown. Therefore, there is a sufficient space between the adjacent P floating regions 51 and 51, and the presence of the P floating region 51 does not hinder the drain current in the on state. Specifically, the design is made so that the pitch PFP of the gate trench 21 that determines the position of the P floating region 51 satisfies the following condition (1).
P FP <2r FP + 2W 2MAX (1)
In the condition (1), r FP means the radius in the width direction of the P floating region 51, and W 2MAX means the maximum width of the depletion layer extending from the P floating region 51 when breakdown occurs (each variable is a figure). 2).

なお，条件（１）中の空乏層の最大幅Ｗ2MAXは，次の式（２）のように定義することができる。
Ｗ2MAX＝√（２εS（ＶBI2＋ＶＲ2MAX）／ｑＮD） （２）
式（２）中，εSは半導体の誘電率を，ＶBI2はＰフローティング領域５１とＮ- ドリフト領域１２とのＰＮ接合箇所のビルトインポテンシャル電圧を，ＶＲ2MAXはブレイクダウン直前にＤＳ間に印加された電圧のうち，Ｐフローティング領域５１にて保持する分圧を，ｑは素電荷量を，ＮDはＮ- ドリフト領域１２の不純物濃度を，それぞれ意味する。そして，式（２）を条件（１）に代入することにより，次の条件（３）が得られる。
ＰFP＜２ｒFP＋√（２εS（ＶBI2＋ＶＲ2MAX）／ｑＮD）（３） Note that the maximum width W 2MAX of the depletion layer in the condition (1) can be defined as the following equation (2).
W 2MAX = √ (2ε S ( V BI2 + VR 2MAX) / qN D) (2)
In equation (2), ε S is the dielectric constant of the semiconductor, V BI2 is the built-in potential voltage at the PN junction between the P floating region 51 and the N − drift region 12, and VR 2MAX is applied between the DSs immediately before the breakdown. Of the applied voltages, the partial voltage held in the P floating region 51, q means the elementary charge amount, and N D means the impurity concentration in the N − drift region 12. Then, the following condition (3) is obtained by substituting the expression (2) into the condition (1).
P FP <2r FP + √ ( 2ε S (V BI2 + VR 2MAX) / qN D) (3)

条件（３）を満たす範囲のピッチＰFPであれば，Ｐフローティング領域５１から幅方向に広がる空乏層を繋ぎ合わせることができ，高耐圧化を図ることができる。さらに，条件（３）を満たす範囲でできる限りゲートトレンチ２１，２１間のピッチを広くすることでＪＦＥＴ効果の影響を抑えることができ，低オン抵抗化を図ることができる。 If the pitch P FP is in a range that satisfies the condition (3), the depletion layers extending in the width direction from the P floating region 51 can be joined together, and a high breakdown voltage can be achieved. Furthermore, by increasing the pitch between the gate trenches 21 and 21 as much as possible within the range that satisfies the condition (3), the influence of the JFET effect can be suppressed, and the on-resistance can be reduced.

また，ゲートトレンチ２１，２１間には，深さがゲートトレンチ２１よりも浅く，底部がＰフローティング領域に囲まれていないゲートトレンチ２５が設けられている。ゲートトレンチ２５を設けることにより，ゲートトレンチ２５の近傍にもチャネル領域が形成される。そのため，ゲートトレンチ２１，２１間におけるチャネル密度が従来のものと比較して高く，結果としてさらなる低オン抵抗化を図ることができる。なお，ゲートトレンチ２１，２１間に設けるゲートトレンチ２５は１本に限るものではない。すなわち，図２に示したように複数本のゲートトレンチ２５を設けてもよい。ゲートトレンチ２５の数が多いほどチャネル密度が高くなり，低オン抵抗化をより一層図ることができる。   Between the gate trenches 21 and 21, a gate trench 25 having a depth shallower than that of the gate trench 21 and a bottom portion not surrounded by the P floating region is provided. By providing the gate trench 25, a channel region is also formed in the vicinity of the gate trench 25. Therefore, the channel density between the gate trenches 21 and 21 is higher than that of the conventional one, and as a result, a further lower on-resistance can be achieved. Note that the number of gate trenches 25 provided between the gate trenches 21 and 21 is not limited to one. That is, a plurality of gate trenches 25 may be provided as shown in FIG. As the number of gate trenches 25 increases, the channel density increases and the on-resistance can be further reduced.

また，半導体装置１００の終端エリアにも，内部が絶縁層２９にて充填された終端トレンチ２８が設けられている。また，Ｐフローティング領域５１と同様の作用を有し，終端トレンチ２８の下方に位置するＰフローティング領域５３が形成されている。半導体装置１００では，終端トレンチ２８およびそれに対応するＰフローティング領域５３によってセルエリアと同様に終端エリアについても高耐圧化を図っている。また，Ｐフローティング領域５２のピッチは，Ｐフローティング領域５１のピッチよりも狭い。すなわち，Ｐフローティング領域５２から広がる空乏層は，Ｐフローティング領域５１から広がる空乏層と比べて広がり難いため，Ｐフローティング領域５２のピッチを狭くすることで高耐圧化を確実にしている。   A termination trench 28 filled with an insulating layer 29 is also provided in the termination area of the semiconductor device 100. Further, a P floating region 53 having the same action as that of the P floating region 51 and located below the termination trench 28 is formed. In the semiconductor device 100, the termination area and the P floating region 53 corresponding to the termination trench 28 are designed to have a high breakdown voltage in the termination area as well as the cell area. Further, the pitch of the P floating region 52 is narrower than the pitch of the P floating region 51. That is, since the depletion layer extending from the P floating region 52 is difficult to expand as compared with the depletion layer extending from the P floating region 51, the high breakdown voltage is ensured by reducing the pitch of the P floating region 52.

続いて，図１に示した半導体装置１００の製造プロセスを図３ないし図５により説明する。半導体装置１００の製造プロセスは，主として次の順の製造工程からなる。
（ａ）Ｐ- ボディ領域４１，ゲートトレンチ２１，終端トレンチ２８の形成
（ｂ）Ｐフローティング領域５１，５２の形成
（ｃ）ゲートトレンチ２１，終端トレンチ２８内への絶縁膜埋め込み
（ｄ）絶縁膜のエッチバック
（ｄ’）ゲートトレンチ２５の形成
（ｅ）（犠牲酸化兼）エッチバック後酸化アニール，ウェットエッチング
（ｆ）ゲート電極２２，２６の形成
（ｇ）Ｎ+ ソース領域３１の形成
（ｈ）コンタクト，コンタクトＰ+ 領域３２の形成
（ｉ）ソース電極３０，ドレイン電極１０の形成
以下，工程（ａ）〜工程（ｉ）の詳細について述べる。 Next, a manufacturing process of the semiconductor device 100 shown in FIG. 1 will be described with reference to FIGS. The manufacturing process of the semiconductor device 100 mainly includes the following manufacturing steps.
(A) Formation of P − body region 41, gate trench 21 and termination trench 28 (b) Formation of P floating regions 51 and 52 (c) Embedded insulating film in gate trench 21 and termination trench 28 (d) Insulating film Etchback (d ′) Formation of gate trench 25 (e) (Sacrificial oxidation and post-etch back oxidation oxidation, wet etching (f) Formation of gate electrodes 22 and 26 (g) Formation of N + source region 31 (h ) Formation of Contact and Contact P + Region 32 (i) Formation of Source Electrode 30 and Drain Electrode 10 Hereinafter, details of step (a) to step (i) will be described.

まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２の各領域となる部分である。 First, an N − type silicon layer is formed on the N + substrate to be the N + drain region 11 by epitaxial growth. This N − -type silicon layer (epitaxial layer) is a portion that becomes each of the N − drift region 12, the P − body region 41, the N + source region 31, and the contact P + region 32.

次に，半導体基板の上面側に，不純物として例えばボロン（Ｂ）のイオン注入を行い，その後の熱拡散処理によってＰ- ボディ領域４１を形成する。次に，半導体基板上にＨＴＯ（High Temperatuer Oxide）などのハードマスク９１を形成し，そのハードマスク９１上にレジストを形成する。そして，ゲートトレンチ２１および終端トレンチ６２用のパターニングを行う。次に，マスクドライエッチングを行った後，トレンチドライエッチングを行う。このトレンチドライエッチングにより，Ｐ- ボディ領域４１を貫通するゲートトレンチ２１および終端トレンチ６２がまとめて形成される（図３：工程（ａ））。トレンチドライエッチングを行った後，不要なレジストは除去する。 Next, ion implantation of, for example, boron (B) as an impurity is performed on the upper surface side of the semiconductor substrate, and a P − body region 41 is formed by subsequent thermal diffusion processing. Next, a hard mask 91 such as HTO (High Temperatuer Oxide) is formed on the semiconductor substrate, and a resist is formed on the hard mask 91. Then, patterning for the gate trench 21 and the termination trench 62 is performed. Next, after performing mask dry etching, trench dry etching is performed. By this trench dry etching, the gate trench 21 and the termination trench 62 penetrating the P − body region 41 are collectively formed (FIG. 3: step (a)). After trench dry etching, unnecessary resist is removed.

次に，熱酸化処理を行うことにより，各トレンチのそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜を形成する。犠牲酸化膜は，各トレンチの側壁にイオン注入を行わないようにするためのものである。次に，各トレンチの底面から不純物として例えばボロン（Ｂ）のイオン注入を行う。そしてその後の熱拡散処理により，Ｐフローティング領域５１を形成する（図３：工程（ｂ））。イオン注入を行った後，不要なハードマスク９１は除去する。その後，ＣＤＥ（Chemical Dry Etching）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化する。   Next, a sacrificial oxide film having a thickness of about 30 nm is formed on each wall surface of each trench by performing thermal oxidation treatment. The sacrificial oxide film is for preventing ion implantation from being performed on the sidewalls of the trenches. Next, for example, boron (B) is ion-implanted as an impurity from the bottom of each trench. Then, a P floating region 51 is formed by a subsequent thermal diffusion process (FIG. 3: step (b)). After the ion implantation, the unnecessary hard mask 91 is removed. Thereafter, the wall surface of each trench is smoothed by using an isotropic etching method such as CDE (Chemical Dry Etching).

次に，ＣＶＤ（Chemical Vapor Deposition）法によって各ゲートトレンチ２１および各終端トレンチ６２内に絶縁膜９２を堆積する（図３：工程（ｃ））。絶縁膜９２としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。この絶縁膜９２が，図１中の堆積絶縁層２３，２９となる。   Next, an insulating film 92 is deposited in each gate trench 21 and each termination trench 62 by a CVD (Chemical Vapor Deposition) method (FIG. 3: step (c)). The insulating film 92 corresponds to, for example, a silicon oxide film formed by a low pressure CVD method using TEOS (Tetra-Ethyl-Orso-Silicate) as a raw material or a CVD method using ozone and TEOS as raw materials. This insulating film 92 becomes the deposited insulating layers 23 and 29 in FIG.

次に，絶縁膜９２上にレジスト９０を形成し，ゲートトレンチ２１およびゲートトレンチ２５用のパターニングを行う。そして，そのレジスト９０をマスクとして絶縁膜９２に対してエッチバックを行う（図４：工程（ｄ））。これにより，絶縁膜９２の一部が除去され，トレンチゲート２１内のゲート電極２２を形成するためのスペースが確保される。さらにこのエッチバックにて，ゲートトレンチ２５が設けられる部位上の絶縁膜９３が除去され，シリコンの一部が露出する。エッチバック後は，レジスト９０を除去する。   Next, a resist 90 is formed on the insulating film 92, and patterning for the gate trench 21 and the gate trench 25 is performed. Then, the insulating film 92 is etched back using the resist 90 as a mask (FIG. 4: step (d)). Thereby, a part of the insulating film 92 is removed, and a space for forming the gate electrode 22 in the trench gate 21 is secured. Further, by this etch back, the insulating film 93 on the portion where the gate trench 25 is provided is removed, and a part of silicon is exposed. After the etch back, the resist 90 is removed.

なお，パターニングの際，トレンチゲート２１の側壁に，５０ｎｍ程度の厚さの絶縁膜９３が残るようにレジストパターンを形成する。この残された絶縁膜は，ゲートトレンチ２５用のトレンチエッチングの際にエッチング保護膜として作用する。   At the time of patterning, a resist pattern is formed so that an insulating film 93 having a thickness of about 50 nm remains on the sidewall of the trench gate 21. The remaining insulating film acts as an etching protective film during trench etching for the gate trench 25.

次に，絶縁膜９３をマスクとして半導体基板に対してトレンチドライエッチングを行う。これにより，ゲートトレンチ２１よりも浅く，底部がＰフローティング領域に囲まれていないゲートトレンチ２５が形成される（図４：工程（ｄ’））。   Next, trench dry etching is performed on the semiconductor substrate using the insulating film 93 as a mask. As a result, a gate trench 25 which is shallower than the gate trench 21 and whose bottom is not surrounded by the P floating region is formed (FIG. 4: step (d ′)).

次に，熱酸化処理として９００℃〜１０５０℃程度の熱酸化を行い，ＣＶＤによる酸化膜９２の接合箇所を強固にする。この熱酸化処理は，ゲートトレンチ２５の壁面への犠牲酸化膜の形成を兼ねる。その後，各トレンチの壁面に形成された酸化膜をウェットエッチングにて除去する。その際，犠牲酸化膜の除去も兼ねる。これにより，ドライエッチングによるダメージ層が除去される（図４：工程（ｅ））。   Next, thermal oxidation is performed at a temperature of about 900 ° C. to 1050 ° C. as a thermal oxidation treatment, and the joining portion of the oxide film 92 by CVD is strengthened. This thermal oxidation treatment also serves to form a sacrificial oxide film on the wall surface of the gate trench 25. Thereafter, the oxide film formed on the wall surface of each trench is removed by wet etching. At this time, the sacrificial oxide film is also removed. Thereby, the damaged layer by dry etching is removed (FIG. 4: step (e)).

次に，熱酸化処理を行い，シリコン表面に膜厚が４０ｎｍ〜１００ｎｍの範囲内の熱酸化膜を形成する。この熱酸化膜が，図１中のゲート酸化膜２４，２７となる。次に，エッチバックにて確保したスペースに対し，ゲート材を堆積する。具体的にゲート材の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。その後，堆積したゲート材に対してリン（Ｐ）を注入・拡散し，さらにエッチバックを行うことにより，ゲート電極２２，２６が形成される（図４：工程（ｆ））。 Next, thermal oxidation treatment is performed to form a thermal oxide film having a film thickness in the range of 40 nm to 100 nm on the silicon surface. This thermal oxide film becomes the gate oxide films 24 and 27 in FIG. Next, a gate material is deposited in the space secured by etch back. Specifically, as a film formation condition of the gate material, for example, a reaction gas is a mixed gas containing SiH 4 , a film formation temperature is 580 ° C. to 640 ° C., and a polysilicon film having a thickness of about 800 nm is formed by an atmospheric pressure CVD method. Form. Thereafter, phosphorus (P) is implanted and diffused into the deposited gate material, and further etched back to form gate electrodes 22 and 26 (FIG. 4: step (f)).

次に，半導体基板上にＮ+ ソース領域３１用のレジストパターンを形成し，リン（Ｐ）を注入・拡散することにより，Ｎ+ ソース領域３１を形成する（図５：工程（ｇ））。その後，セル領域上の絶縁膜９２を除去し，半導体基板上に層間絶縁層３３を形成する。なお，ゲートトレンチ２５用のマスクパターンをＮ+ ソース領域３１用のレジストパターンとして利用することもできる。その場合，Ｎ+ ソース領域３１用のフォトリソグラフィ工程を省略することができる。 Next, a resist pattern for the N + source region 31 is formed on the semiconductor substrate, and phosphorus (P) is implanted and diffused to form the N + source region 31 (FIG. 5: step (g)). Thereafter, the insulating film 92 on the cell region is removed, and an interlayer insulating layer 33 is formed on the semiconductor substrate. The mask pattern for the gate trench 25 can also be used as a resist pattern for the N + source region 31. In that case, the photolithography process for the N + source region 31 can be omitted.

次に，その層間絶縁層３３に対してコンタクトホールを形成する。その後，コンタクトホールを介して半導体基板の露出している部位に対してボロン（Ｂ）を注入・拡散することにより，コンタクトＰ+ 領域３２を形成する（図５：工程（ｈ））。最後に，ソース電極３０，ドレイン電極１０等を形成することにより，トレンチゲート型の半導体装置１００が作製される（図５：工程（ｉ））。 Next, contact holes are formed in the interlayer insulating layer 33. Thereafter, boron (B) is implanted and diffused into the exposed portion of the semiconductor substrate through the contact hole, thereby forming a contact P + region 32 (FIG. 5: step (h)). Finally, the trench gate type semiconductor device 100 is manufactured by forming the source electrode 30, the drain electrode 10, and the like (FIG. 5: step (i)).

本製造プロセスは，従来の半導体装置９００の製造プロセスと比較して，工程（ｄ’）が追加されるのみである。すなわち，工程（ｄ’）を追加するだけで深さが異なる２種類のゲートトレンチを作製することができる。なお，コンタクトＰ+ 領域３２を形成する手順が本製造プロセスでは工程（ｈ），従来の製造プロセスでは工程（ｇ）と異なるが，工程数の増加はない。 In the present manufacturing process, the step (d ′) is only added as compared with the manufacturing process of the conventional semiconductor device 900. That is, two types of gate trenches having different depths can be produced simply by adding the step (d ′). Although the procedure for forming the contact P + region 32 is different from the step (h) in the present manufacturing process and the step (g) in the conventional manufacturing process, the number of steps is not increased.

具体的に，従来の製造プロセス（図３，図１１，図１２参照）にて半導体装置１００を製造する場合には，次の手順による。すなわち，工程（ａ）から工程（ｆ）まで行ってゲート電極２２を内蔵したゲートトレンチ２１を形成した後，再度工程（ａ），工程（ｅ），工程（ｆ）を行う必要がある。すなわち，本形態の製造プロセスと比較して，工程（ｅ）ないし工程（ｆ）の分だけ工程数が多い。よって，本製造プロセスがシンプルであることがわかる。   Specifically, when the semiconductor device 100 is manufactured by a conventional manufacturing process (see FIGS. 3, 11, and 12), the following procedure is used. That is, after the steps (a) to (f) are performed to form the gate trench 21 incorporating the gate electrode 22, the steps (a), (e), and (f) need to be performed again. That is, as compared with the manufacturing process of the present embodiment, the number of steps is larger by the steps (e) to (f). Therefore, it can be seen that this manufacturing process is simple.

以上詳細に説明したように第１の形態の半導体装置１００は，Ｎ- ドリフト領域１２内に埋め込まれたＰフローティング領域５１によって高耐圧化を図ることとしている。このＰフローティング領域５１は，Ｐフローティング領域５１から広がる空乏層同士が繋がるピッチで設けられている。そのため，Ｐフローティング領域５１のピッチは広く，ドリフト抵抗成分は小さい。また，半導体装置１００は，Ｐフローティング領域５１の形成に供するゲートトレンチ２１，２１間に，ゲートトレンチ２１よりも深さが浅いゲートトレンチ２５を設けることとしている。そして，このゲートトレンチ２５内にもゲート電極２６を設けることとしている。そのため，半導体装置１００は，チャネル密度が高く，結果としてチャネル抵抗成分が小さい。つまり，ドリフト抵抗成分およびチャネル抵抗成分がともに小さいことから，結果としてオン抵抗が低い。従って，高耐圧化とともに，低オン抵抗化が確実に図られた半導体装置が実現している。 As described above in detail, the semiconductor device 100 according to the first embodiment is designed to increase the breakdown voltage by the P floating region 51 embedded in the N − drift region 12. The P floating region 51 is provided at a pitch at which depletion layers extending from the P floating region 51 are connected to each other. Therefore, the pitch of the P floating region 51 is wide and the drift resistance component is small. In the semiconductor device 100, a gate trench 25 having a depth smaller than that of the gate trench 21 is provided between the gate trenches 21 and 21 used for forming the P floating region 51. A gate electrode 26 is also provided in the gate trench 25. Therefore, the semiconductor device 100 has a high channel density and, as a result, a small channel resistance component. That is, since both the drift resistance component and the channel resistance component are small, the on-resistance is low as a result. Therefore, a semiconductor device in which a high breakdown voltage and a low on-resistance are reliably achieved has been realized.

また，半導体装置１００の製造プロセスは，従来の半導体装置の製造プロセスに工程（ｄ’）を加えるのみである。具体的に，本形態の製造プロセスでは，洗浄処理（工程（ｅ））およびゲート電極形成処理（工程（ｆ））については，ゲートトレンチ２１とゲートトレンチ２５とで共用していることから工程数が少ない。   In addition, the manufacturing process of the semiconductor device 100 only adds the step (d ′) to the conventional manufacturing process of the semiconductor device. Specifically, in the manufacturing process of this embodiment, the cleaning process (process (e)) and the gate electrode formation process (process (f)) are shared by the gate trench 21 and the gate trench 25, and therefore the number of processes. Less is.

また，Ｐフローティング領域５１をゲートトレンチ２１の底部からのイオン注入によって形成している。すなわち，Ｎ- ドリフト領域１２（エピタキシャル層）を形成した後にＰフローティング領域５１を形成している。そのため，エピタキシャル成長工程を繰り返す必要がない。また，Ｐフローティング領域５１の形成後の熱負荷が小さく，Ｐフローティング領域５１のサイズの制御性が良好である。 Further, the P floating region 51 is formed by ion implantation from the bottom of the gate trench 21. That is, the P floating region 51 is formed after the N − drift region 12 (epitaxial layer) is formed. Therefore, it is not necessary to repeat the epitaxial growth process. Further, the heat load after the formation of the P floating region 51 is small, and the controllability of the size of the P floating region 51 is good.

［第２の形態］
第２の形態に係る半導体装置２００は，図６の断面図に示す構造を有している。半導体装置２００の特徴は，ゲートトレンチが梯子状に配設されていることにある。この点，ゲートトレンチがストライプ状に配設されている第１の形態と異なる。なお，図６中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。 [Second form]
The semiconductor device 200 according to the second embodiment has a structure shown in the sectional view of FIG. The semiconductor device 200 is characterized in that the gate trenches are arranged in a ladder shape. This is different from the first embodiment in which the gate trenches are arranged in stripes. In FIG. 6, components having the same symbols as those of the semiconductor device 100 shown in FIG. 1 have the same functions as the components.

半導体装置２００では，図６に示したようにゲートトレンチ２１，２１間に位置するゲートトレンチ６１がゲートトレンチ２１と直交する方向に配設されている。そして，そのゲートトレンチ６１の両端がゲートトレンチ２１の側面と繋がっており，ゲートトレンチ全体として梯子状をなしている。また，ゲートトレンチ６１内には，ゲート電極６２およびゲート酸化膜６３が設けられており，ゲート電極６２はゲート電極２２と繋がっている。   In the semiconductor device 200, as shown in FIG. 6, the gate trench 61 located between the gate trenches 21 and 21 is disposed in a direction orthogonal to the gate trench 21. The both ends of the gate trench 61 are connected to the side surface of the gate trench 21, and the entire gate trench forms a ladder shape. A gate electrode 62 and a gate oxide film 63 are provided in the gate trench 61, and the gate electrode 62 is connected to the gate electrode 22.

半導体装置２００は，第１の形態と同様の製造プロセスにて製造可能である。すなわち，第１の形態での工程（ｄ’）にてゲートトレンチ２１と交差するゲートトレンチ６１を形成する。   The semiconductor device 200 can be manufactured by the same manufacturing process as in the first embodiment. That is, the gate trench 61 intersecting with the gate trench 21 is formed in the step (d ′) in the first embodiment.

すなわち，第２の形態の半導体装置２００は，第１の形態と同様に，ゲートトレンチ２１，２１間に位置するゲートトレンチ６１によってチャネル密度が高い。よって，チャネル抵抗が低い。また，半導体装置２００は，ゲートトレンチ２１に対して直交方向にゲートトレンチ２５を設け，ゲートトレンチ２１とゲートトレンチ２５とを繋いでいる。このような配置とすると，ゲートトレンチ２１のピッチが狭い場合（特に，ゲートトレンチ２１，２１間が２μｍ以下となってしまう場合）であってもチャネル密度の高密度化を図ることができる。例えば，ゲートトレンチ２１，２１間に配置するゲートトレンチをゲートトレンチ２１と平行に形成できない，さらにはそのゲートトレンチ周辺に極細幅の領域を形成できないときに，特に有効である。   That is, in the semiconductor device 200 of the second embodiment, the channel density is high due to the gate trench 61 located between the gate trenches 21 and 21, as in the first embodiment. Therefore, the channel resistance is low. In the semiconductor device 200, a gate trench 25 is provided in a direction orthogonal to the gate trench 21, and the gate trench 21 and the gate trench 25 are connected. With this arrangement, the channel density can be increased even when the pitch of the gate trenches 21 is narrow (particularly, when the distance between the gate trenches 21 and 21 is 2 μm or less). For example, this is particularly effective when a gate trench disposed between the gate trenches 21 and 21 cannot be formed in parallel with the gate trench 21 and an extremely narrow region cannot be formed around the gate trench.

なお，本形態の半導体装置２００では，ゲートトレンチを梯子状に配設しているが，これに限るものではない。例えば，網目状に配設してもよい。   In the semiconductor device 200 of this embodiment, the gate trench is disposed in a ladder shape, but the present invention is not limited to this. For example, it may be arranged in a mesh shape.

［第３の形態］
第３の形態に係る半導体装置３００は，図７の断面図に示す構造を有している。半導体装置３００の特徴は，Ｎ- ドリフト領域１２中に埋め込まれたＰフローティング領域５３が半導体基板の厚さ方向から見てドット状に配置されていることにある。この点，Ｐフローティング領域５１がストライプ状に配置されている第１の形態と異なる。なお，図７中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。 [Third embodiment]
The semiconductor device 300 according to the third embodiment has a structure shown in the sectional view of FIG. The semiconductor device 300 is characterized in that the P floating regions 53 embedded in the N − drift region 12 are arranged in a dot shape when viewed from the thickness direction of the semiconductor substrate. This is different from the first embodiment in which the P floating regions 51 are arranged in stripes. In FIG. 7, components having the same symbols as those of the semiconductor device 100 shown in FIG. 1 have the same functions as those components.

半導体装置３００では，図７に示したようにゲート電極７２を内蔵し，ストライプ状に配設されたゲートトレンチ７１が設けられている。ゲート電極７２は，ゲート絶縁膜７４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。半導体装置３００では，ゲート電極７２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ- ドリフト領域１２との間の導通をコントロールしている。 In the semiconductor device 300, as shown in FIG. 7, the gate electrode 72 is incorporated, and the gate trench 71 arranged in a stripe shape is provided. Gate electrode 72 is insulated from N + source region 31 and P − body region 41 by gate insulating film 74. In the semiconductor device 300, a channel effect is generated in the P − body region 41 by applying a voltage to the gate electrode 72, thereby controlling conduction between the N + source region 31 and the N − drift region 12.

また，半導体装置では，ゲートトレンチ７１の底部に開口部を有するとともに内部が絶縁層７３にて充填されているホール７５が設けられている。さらに，Ｎ- ドリフト領域１２内に埋め込まれるとともにホール７５の底部を囲むＰフローティング領域５３が設けられている。Ｐフローティング領域５３は，ホール７５の底部からイオン注入することによってＮ- ドリフト領域１２中に埋め込まれるため，図８の上面透視図に示すようにドット状に配設される。このＰフローティング領域５３により，第１の形態と同様に高耐圧化が図られる。 In the semiconductor device, a hole 75 having an opening at the bottom of the gate trench 71 and filled with an insulating layer 73 is provided. Further, a P floating region 53 is provided which is embedded in the N − drift region 12 and surrounds the bottom of the hole 75. Since the P floating region 53 is buried in the N − drift region 12 by ion implantation from the bottom of the hole 75, it is arranged in a dot shape as shown in the top perspective view of FIG. With this P floating region 53, a high breakdown voltage can be achieved as in the first embodiment.

また，隣り合うゲートトレンチ７１およびＰフローティング領域５３は，ブレイクダウンする直前でＰフローティング領域５３から広がる空乏層同士が繋がるピッチで設けられている。また，ホール７５のピッチは，ゲートトレンチ７１の長手方向と，それに直交する方向とが略同一である。   Adjacent gate trenches 71 and P floating regions 53 are provided at a pitch at which depletion layers extending from the P floating regions 53 are connected just before breakdown. The pitch of the holes 75 is substantially the same in the longitudinal direction of the gate trench 71 and the direction orthogonal thereto.

半導体装置３００は，第１の形態と同様の製造プロセスにて製造可能である。すなわち，第１の形態での工程（ａ）にてホール７５を形成する。このときホール部７５は，半導体基板の上面から見てゲートトレンチ７１が形成される仮想線上に設けられる。そして，工程（ｂ）にてホール７５の底部からイオン注入を行い，ドット状のＰフローティング領域５３を形成する。そして，工程（ｄ）にてホール７５上に位置するゲート電極７２のためにスペースを確保し，工程（ｄ’）にてその仮想線上にゲートトレンチ７１を形成する。これにより，ホール７５の開口部がゲートトレンチ７１の底部に位置することになる。その後，ゲート電極の形成等を経て半導体装置３００が形成される。   The semiconductor device 300 can be manufactured by the same manufacturing process as in the first embodiment. That is, the hole 75 is formed in the step (a) in the first embodiment. At this time, the hole portion 75 is provided on a virtual line where the gate trench 71 is formed when viewed from the upper surface of the semiconductor substrate. In step (b), ions are implanted from the bottom of the hole 75 to form a dot-like P floating region 53. Then, a space is secured for the gate electrode 72 located on the hole 75 in step (d), and a gate trench 71 is formed on the virtual line in step (d ′). As a result, the opening of the hole 75 is positioned at the bottom of the gate trench 71. Thereafter, the semiconductor device 300 is formed through formation of a gate electrode and the like.

従来の製造プロセス（図３，図１１，図１２参照）にて半導体装置３００を製造する場合には，工程（ａ）から工程（ｆ）まで行ってホール７５上に位置するゲート電極７２を形成した後，再度工程（ａ），工程（ｅ），工程（ｆ）を行う必要がある。すなわち，本形態の製造プロセスと比較して，工程（ｅ）ないし工程（ｆ）の分だけ工程数が多い。よって，本製造プロセスがシンプルであることがわかる。   When the semiconductor device 300 is manufactured by the conventional manufacturing process (see FIGS. 3, 11, and 12), the gate electrode 72 located on the hole 75 is formed by performing steps (a) to (f). After that, it is necessary to perform step (a), step (e), and step (f) again. That is, as compared with the manufacturing process of the present embodiment, the number of steps is larger by the steps (e) to (f). Therefore, it can be seen that this manufacturing process is simple.

以上詳細に説明したように第３の形態の半導体装置３００は，ゲートトレンチ７１の下方にホール部７５を設け，そのホール部７５の底部からのイオン注入によってなるドット状のＰフローティング領域５３が設けることとしている。そのため，フローティング領域５１がストライプ状に設けられている第１の形態と比較して，Ｐフローティング領域５３の密度が小さい。そのため，高耐圧でありながらドリフト抵抗成分（ＪＦＥＴ抵抗成分）の低減が図られる。よって，低オン抵抗化を一層図ることができる。   As described above in detail, in the semiconductor device 300 of the third embodiment, the hole portion 75 is provided below the gate trench 71 and the dot-like P floating region 53 formed by ion implantation from the bottom of the hole portion 75 is provided. I am going to do that. Therefore, the density of the P floating region 53 is smaller than that of the first embodiment in which the floating region 51 is provided in a stripe shape. Therefore, the drift resistance component (JFET resistance component) can be reduced while maintaining a high breakdown voltage. Therefore, it is possible to further reduce the on-resistance.

なお，Ｐフローティング領域５３をドット状に配設する場合，図９の上面透視図に示すようにホール７５を千鳥状に配設することでＰフローティング領域５３，５３間の距離を均一化することができる。よって，より高耐圧化が図られる。   When the P floating regions 53 are arranged in dots, the distances between the P floating regions 53 and 53 are made uniform by arranging the holes 75 in a staggered manner as shown in the top perspective view of FIG. Can do. Therefore, higher breakdown voltage can be achieved.

また，ゲートトレンチ７１，７１間に，第１の形態と同様にゲート電極７２と電気的に接続された領域を内蔵するゲートトレンチを設けてもよい。このようにすることで，より一層の低オン抵抗化が図られる。この場合，そのゲートトレンチは，ゲートトレンチ７１と同一の工程で形成される。   Further, a gate trench that incorporates a region electrically connected to the gate electrode 72 may be provided between the gate trenches 71 and 71 as in the first embodiment. By doing so, the on-resistance can be further reduced. In this case, the gate trench is formed in the same process as the gate trench 71.

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。   Note that this embodiment is merely an example, and does not limit the present invention. Therefore, the present invention can naturally be improved and modified in various ways without departing from the gist thereof. For example, the gate insulating film 24 is not limited to an oxide film, and may be another type of insulating film such as a nitride film or a composite film. Also, the semiconductor is not limited to silicon, but may be other types of semiconductors (SiC, GaN, GaAs, etc.).

また，トレンチゲート２１の配置は，ストライプ形状に限定するものではない。例えば，トレンチゲート２１は同心のリング形状であってもよい。   Further, the arrangement of the trench gates 21 is not limited to the stripe shape. For example, the trench gate 21 may have a concentric ring shape.

また，実施の形態の半導体装置は，伝導度変調型パワーＭＯＳ（ＩＧＢＴ）に対しても適用可能である。   The semiconductor device of the embodiment can also be applied to a conductivity modulation type power MOS (IGBT).

第１の形態に係るトレンチゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the trench gate type semiconductor device which concerns on a 1st form. ゲートトレンチのピッチの条件に必要な各変数の概略を示す図である。It is a figure which shows the outline of each variable required for the conditions of the pitch of a gate trench. 第１の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その１）である。It is FIG. (1) which shows the manufacturing process of the trench gate type semiconductor device which concerns on a 1st form. 第１の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その２）である。It is FIG. (2) which shows the manufacturing process of the trench gate type semiconductor device which concerns on a 1st form. 第１の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その３）である。It is FIG. (The 3) which shows the manufacturing process of the trench gate type semiconductor device which concerns on a 1st form. 第２の形態に係るトレンチゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the trench gate type semiconductor device which concerns on a 2nd form. 第３の形態に係るトレンチゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the trench gate type semiconductor device which concerns on a 3rd form. 図７に示したトレンチゲート型半導体装置を上面から見た構造（例１）を示す上面透視図である。FIG. 8 is a top perspective view showing a structure (Example 1) when the trench gate type semiconductor device shown in FIG. 7 is viewed from above. 図７に示したトレンチゲート型半導体装置を上面から見た構造（例２）を示す上面透視図である。FIG. 8 is a top perspective view showing a structure (Example 2) when the trench gate type semiconductor device shown in FIG. 7 is viewed from above. 従来のトレンチゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional trench gate type semiconductor device. 従来の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その１）である。It is FIG. (1) which shows the manufacturing process of the trench gate type semiconductor device which concerns on the conventional form. 従来の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その２）である。It is FIG. (2) which shows the manufacturing process of the trench gate type semiconductor device which concerns on the conventional form.

符号の説明Explanation of symbols

１０ ドレイン電極
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ 第１ゲートトレンチ（トレンチ部）
２２ ゲート電極（ゲート電極）
２３ 堆積絶縁層
２４ ゲート絶縁膜
２５ 第２ゲートトレンチ（中間トレンチ部）
２６ ゲート電極（ゲート電極）
３０ ソース電極
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（フローティング領域）
５３ Ｐフローティング領域（フローティング領域）
６１ 第３ゲートトレンチ（中間トレンチ部）
６２ ゲート電極（ゲート電極）
７１ ゲートトレンチ（トレンチ部）
７２ ゲート電極（ゲート電極）
７５ ホール（ホール部）
１００ 半導体装置（半導体装置） 10 drain electrode 11 N + drain region 12 N − drift region (drift region)
21 1st gate trench (trench part)
22 Gate electrode (gate electrode)
23 deposited insulating layer 24 gate insulating film 25 second gate trench (intermediate trench portion)
26 Gate electrode (gate electrode)
30 Source electrode 31 N + source region 41 P - body region (body region)
51 P floating area (floating area)
53 P floating area (floating area)
61 Third gate trench (intermediate trench)
62 Gate electrode (gate electrode)
71 Gate trench (trench part)
72 Gate electrode (gate electrode)
75 hall (hall part)
100 Semiconductor device (semiconductor device)

Claims (8)

半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを備え，トレンチゲート構造を有する半導体装置において，
前記ドリフト領域に囲まれ，第１導電型半導体であるフローティング領域と，
前記ボディ領域を貫通し，底部が前記フローティング領域内に位置し，ゲート電極を内蔵するトレンチ部群と，
前記トレンチ部群のうちの隣り合うトレンチ部間に位置し，前記ボディ領域を貫通し，底部が前記ドリフト領域内であって前記トレンチ部群の各トレンチ部の底部よりも上方に位置し，ゲート電極を内蔵する中間トレンチ部とを備え，
前記トレンチ部群のトレンチ部に内蔵されるゲート電極と，前記中間トレンチ部に内蔵されるゲート電極とが電気的に接続されていることを特徴とする半導体装置。 In a semiconductor device having a trench gate structure, comprising a body region that is a first conductivity type semiconductor located on the upper surface side in a semiconductor substrate, and a drift region that is a second conductivity type semiconductor in contact with the lower portion of the body region,
A floating region surrounded by the drift region and being a first conductivity type semiconductor;
A trench portion group penetrating the body region, the bottom portion being located in the floating region, and including a gate electrode;
Located between adjacent trench portions of the trench portion group, penetrating the body region, the bottom portion being in the drift region and above the bottom portion of each trench portion of the trench portion group, An intermediate trench portion with a built-in electrode,
A semiconductor device, wherein a gate electrode incorporated in a trench portion of the trench portion group and a gate electrode incorporated in the intermediate trench portion are electrically connected. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを備え，トレンチゲート構造を有する半導体装置において，
前記ドリフト領域に囲まれるとともに上面から見てドット状に形成され，第１導電型半導体であるフローティング領域と，
前記ボディ領域を貫通し，底部が前記ドリフト領域内に位置し，ゲート電極を内蔵するトレンチ部群と，
底部が前記フローティング領域内に位置し，開口部が前記トレンチ部群の各トレンチ部の底部に設けられ，内部に絶縁物を堆積してなる堆積絶縁層を有するホール部とを備えることを特徴とする半導体装置。 In a semiconductor device having a trench gate structure, comprising a body region that is a first conductivity type semiconductor located on the upper surface side in a semiconductor substrate, and a drift region that is a second conductivity type semiconductor in contact with the lower portion of the body region,
A floating region which is surrounded by the drift region and formed in a dot shape when viewed from above, which is a first conductivity type semiconductor;
A trench portion group penetrating the body region, the bottom portion being located in the drift region, and including a gate electrode;
A bottom portion located in the floating region, an opening portion provided at the bottom of each trench portion of the trench portion group, and a hole portion having a deposited insulating layer formed by depositing an insulator therein. Semiconductor device. 請求項２に記載する半導体装置において，
前記トレンチ部群のうちの隣り合うトレンチ部間に位置し，前記ボディ領域を貫通し，底部が前記ドリフト領域内であって前記ホール部の底部よりも上方に位置し，ゲート電極を内蔵する中間トレンチ部とを備え，
前記トレンチ部群のトレンチ部に内蔵されるゲート電極と，前記中間トレンチ部に内蔵されるゲート電極とが電気的に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 2,
Located between adjacent trench portions in the trench portion group, penetrating the body region, the bottom portion is located in the drift region and above the bottom portion of the hole portion, and includes an intermediate gate electrode. A trench portion,
A semiconductor device, wherein a gate electrode incorporated in a trench portion of the trench portion group and a gate electrode incorporated in the intermediate trench portion are electrically connected. 請求項１または請求項３に記載する半導体装置において，
前記中間トレンチ部の端部は，前記トレンチ部群のトレンチ部の側面と繋がっていることを特徴とする半導体装置。 In the semiconductor device according to claim 1 or 3,
An end portion of the intermediate trench portion is connected to a side surface of the trench portion of the trench portion group. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域とを備え，トレンチゲート構造を有する半導体装置の製造方法において，
半導体基板の一部を第１の深さまで掘り下げることによりトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入することにより，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，
前記トレンチ部形成工程にて形成された各トレンチ部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，
前記堆積絶縁層形成工程にてトレンチ部内に堆積した堆積絶縁層の一部を除去するとともに半導体基板の一部を露出させるエッチバック工程と，
前記エッチバック工程にて露出させた部位から半導体基板を第１の深さよりも浅い第２の深さまで掘り下げることにより中間トレンチ部を形成する中間トレンチ部形成工程と，
前記トレンチ部形成工程にて形成したトレンチ部内および前記中間トレンチ部形成工程にて形成した中間トレンチ部内にゲート電極層を形成するゲート電極層形成工程とを含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a trench gate structure, comprising a body region which is a first conductivity type semiconductor located on an upper surface side in a semiconductor substrate, and a drift region which is in contact with the lower surface of the body region and is a second conductivity type semiconductor In
A trench portion forming step of forming a trench portion by digging a part of the semiconductor substrate to a first depth;
An impurity implantation step of forming a floating region which is a first conductivity type semiconductor by implanting impurities from the bottom of the trench portion formed in the trench portion formation step;
A deposited insulating layer forming step of forming a deposited insulating layer by depositing an insulator in each trench portion formed in the trench portion forming step;
An etch back step of removing a portion of the deposited insulating layer deposited in the trench portion in the deposited insulating layer forming step and exposing a portion of the semiconductor substrate;
An intermediate trench portion forming step of forming an intermediate trench portion by digging the semiconductor substrate from the portion exposed in the etch back step to a second depth shallower than the first depth;
And a gate electrode layer forming step of forming a gate electrode layer in the trench portion formed in the trench portion forming step and in the intermediate trench portion formed in the intermediate trench portion forming step. . 請求項５に記載する半導体装置の製造方法において，
前記エッチバック工程にてトレンチ部内に堆積した堆積絶縁層の一部を除去するとともにトレンチ部の壁面に絶縁膜層を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
A method for manufacturing a semiconductor device, comprising: removing a part of a deposited insulating layer deposited in a trench portion in the etch-back step and forming an insulating film layer on a wall surface of the trench portion. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域とを備え，トレンチゲート構造を有する半導体装置の製造方法において，
半導体基板の一部を第１の深さまで掘り下げることによりホール部を形成するホール部形成工程と，
前記ホール部形成工程にて形成されたホール部の底部から不純物を注入することにより，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，
前記ホール部形成工程にて形成された各ホール部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，
前記堆積絶縁層形成工程にてホール部内に堆積した堆積絶縁層の一部を除去するとともに半導体基板の一部を露出させるエッチバック工程と，
前記エッチバック工程にて露出させた部位から半導体基板を第１の深さよりも浅い第２の深さまで掘り下げることによりトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部形成工程にて形成したトレンチ部内にゲート電極層を形成するゲート電極層形成工程とを含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a trench gate structure, comprising a body region which is a first conductivity type semiconductor located on an upper surface side in a semiconductor substrate, and a drift region which is in contact with the lower surface of the body region and is a second conductivity type semiconductor In
A hole forming step of forming a hole by digging a part of the semiconductor substrate to a first depth;
An impurity injection step of forming a floating region which is a first conductivity type semiconductor by implanting impurities from the bottom of the hole portion formed in the hole portion formation step;
A deposited insulating layer forming step of forming a deposited insulating layer by depositing an insulator in each hole portion formed in the hole portion forming step;
An etch-back step of removing a portion of the deposited insulating layer deposited in the hole portion in the deposited insulating layer forming step and exposing a portion of the semiconductor substrate;
A trench portion forming step of forming a trench portion by digging a semiconductor substrate from a portion exposed in the etch back step to a second depth shallower than the first depth;
And a gate electrode layer forming step of forming a gate electrode layer in the trench portion formed in the trench portion forming step. 請求項７に記載する半導体装置の製造方法において，
前記ホール部形成工程では，半導体基板の上面から見て等間隔にホール部を形成し，
前記トレンチ部形成工程では，隣り合うホール部を結ぶ線上にトレンチ部を形成することを特徴とする半導体装置の製造方法 In the manufacturing method of the semiconductor device of Claim 7,
In the hole portion forming step, the hole portions are formed at equal intervals when viewed from the upper surface of the semiconductor substrate.
In the trench part forming step, a trench part is formed on a line connecting adjacent hole parts.
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