JP2009016667A - Thin film semiconductor device, method of manufacturing the same, and display device - Google Patents
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Abstract
Description
本発明は、薄膜半導体装置及びその製造方法と、薄膜半導体装置で構成されたアクティブマトリクス型の表示装置に関する。より詳しくは、薄膜半導体装置の素子領域を形成する半導体薄膜の結晶化技術に関する。さらに詳しくは、レーザアニールによって半導体薄膜の異なる領域に温度差をつけ、これを利用して膜の平面方向（横方向）に結晶成長を誘起させるラテラル結晶成長技術に関する。 The present invention relates to a thin film semiconductor device, a method for manufacturing the same, and an active matrix display device including the thin film semiconductor device. More specifically, the present invention relates to a semiconductor thin film crystallization technique for forming an element region of a thin film semiconductor device. More specifically, the present invention relates to a lateral crystal growth technique that induces crystal growth in a plane direction (lateral direction) of a film by making a temperature difference in different regions of a semiconductor thin film by laser annealing.
薄膜半導体装置は薄膜トランジスタ（ＴＦＴ）を主要な構成デバイスとする。薄膜トランジスタは活性層として半導体薄膜を用いる。半導体薄膜としては例えばシリコン膜が一般的に用いられている。近年では、安価なガラス基板上に多結晶シリコン膜を形成して薄膜トランジスタの活性層とする開発が進んでいる。 A thin film semiconductor device has a thin film transistor (TFT) as a main component device. A thin film transistor uses a semiconductor thin film as an active layer. For example, a silicon film is generally used as the semiconductor thin film. In recent years, development is progressing as an active layer of a thin film transistor by forming a polycrystalline silicon film on an inexpensive glass substrate.
ガラス基板上に低温で多結晶シリコン膜を形成する技術として、レーザ光照射による結晶化技術が開発されている。レーザ光の照射による結晶化（以下、レーザアニールと呼ぶ場合がある）は、非晶質シリコン膜にレーザ光のエネルギーを吸収させる事により膜のみを瞬間的に溶融させ、冷却過程で再結晶化する技術である。 As a technique for forming a polycrystalline silicon film on a glass substrate at a low temperature, a crystallization technique by laser light irradiation has been developed. Crystallization by laser light irradiation (hereinafter sometimes referred to as laser annealing) is an amorphous silicon film that absorbs laser light energy to melt the film instantaneously and recrystallize in the cooling process. Technology.
最近では、連続発振のレーザ光を用いて結晶性の高い多結晶シリコン膜を得る技術が発表されている。この技術は、非晶質シリコン膜上において連続発振のレーザ光を走査し、半導体薄膜の固液界面を横方向に移動させる事で膜中に温度差を作り、この温度差を利用してシリコン膜中にラテラル結晶成長を起こす技術である。しかながら、走査速度が遅いと膜自体が突沸して消失してしまい、走査速度が速いと固液界面の移動速度を超えてしまいラテラル結晶成長が不十分になるといった点でプロセスマージンが狭い。 Recently, a technique for obtaining a polycrystalline silicon film with high crystallinity using continuous wave laser light has been announced. This technology scans a continuous wave laser beam on an amorphous silicon film and creates a temperature difference in the film by moving the solid-liquid interface of the semiconductor thin film laterally. This is a technology that causes lateral crystal growth in the film. However, when the scanning speed is low, the film itself bumps and disappears, and when the scanning speed is high, the moving speed of the solid-liquid interface is exceeded, and the lateral crystal growth becomes insufficient.
連続発振レーザ光の代わりにパルス発振レーザ光を利用したラテラル結晶成長技術が開発されており、例えば特許文献１に記載がある。この特許文献１では、基板上に非晶質シリコン膜を形成し、さらにこの非晶質シリコン膜の一部の上に金属膜を形成する。この金属膜をマスクとして非晶質シリコン膜の上方から一回目のレーザ光照射を行って金属膜でマスクされた非晶質シリコン膜の一部以外の部分を結晶化する。この後金属膜を除去し、非晶質シリコン膜の上方から２回目のレーザ光照射を行って非晶質シリコンの一部をラテラル成長で結晶化する。２回目のレーザ光照射により結晶化された多結晶シリコン膜を薄膜トランジスタのチャネル領域に用いる。その他ラテラル結晶成長技術では無いが、２回のエキシマレーザ光照射によりシリコン薄膜を結晶化して多結晶シリコン膜に転換する技術が特許文献２に記載されている。
しかしながら、特許文献１に開示されたラテラル結晶化技術は、レーザ光を前後２回照射しており、その間金属マスク形成→１回目のレーザ照射→金属膜マスクを除去→２回目のレーザ照射という手順となるため結晶化の為のプロセスが複雑となり、生産性の上で好ましくない。 However, the lateral crystallization technique disclosed in Patent Document 1 irradiates laser light twice before and after, and during that time, metal mask formation → first laser irradiation → metal film mask removal → second laser irradiation procedure Therefore, the process for crystallization becomes complicated, which is not preferable in terms of productivity.
上述した従来の技術の課題に鑑み、本発明は半導体薄膜を半透過するレーザ光を照射することで、薄膜トランジスタの活性領域であるゲートパターン上に選択的にラテラル結晶成長を引き起こし、以って均一な結晶構造の多結晶半導体薄膜をゲートパターン上に形成する事を目的とする。 In view of the above-described problems of the prior art, the present invention selectively causes lateral crystal growth on the gate pattern, which is an active region of a thin film transistor, by irradiating a laser beam that is semi-transmitted through a semiconductor thin film. An object is to form a polycrystalline semiconductor thin film having a simple crystal structure on a gate pattern.
かかる目的を達成する為に以下の手段を講じた。即ち本発明は、基板の上に光吸収層を形成する光吸収層形成工程と、該光吸収層を所定の形状にパターニングするパターニング工程と、パターニングされた該光吸収層を絶縁膜で覆う絶縁膜形成工程と、該絶縁膜上に半導体薄膜を形成する半導体薄膜形成工程と、パルス発振されたレーザ光を照射し該半導体薄膜を結晶化するレーザアニール工程とを行う薄膜半導体装置の製造方法において、前記絶縁膜形成工程は、厚さが１５０ｎｍ以下で該絶縁膜を形成し、前記レーザアニール工程は、該光吸収層のパターンより内側に位置する該半導体薄膜の内部領域で、該光吸収層から厚さが１５０ｎｍ以下の該絶縁膜を介した熱伝導により該半導体薄膜の少なくとも一部が融解するようにレーザ光で該基板をパルス加熱する加熱過程と、該内部領域の少なくとも一部が融解した後、該光吸収層の外側に位置する該半導体薄膜の外部領域との境界から、該内部領域の内側に向かってラテラル成長が進行し、該内部領域の少なくとも一部に多結晶粒が生成する冷却過程とを含むことを特徴とする。 In order to achieve this purpose, the following measures were taken. That is, the present invention includes a light absorption layer forming step for forming a light absorption layer on a substrate, a patterning step for patterning the light absorption layer into a predetermined shape, and an insulating film covering the patterned light absorption layer with an insulating film. In a method of manufacturing a thin film semiconductor device, comprising: a film forming process; a semiconductor thin film forming process for forming a semiconductor thin film on the insulating film; and a laser annealing process for crystallizing the semiconductor thin film by irradiating pulsed laser light The insulating film forming step forms the insulating film with a thickness of 150 nm or less, and the laser annealing step is an inner region of the semiconductor thin film located inside the pattern of the light absorbing layer. A heating process in which the substrate is pulse-heated with a laser beam so that at least a part of the semiconductor thin film is melted by heat conduction through the insulating film having a thickness of 150 nm or less After at least a portion is melted, lateral growth proceeds from the boundary with the outer region of the semiconductor thin film located outside the light absorption layer toward the inside of the inner region, and at least a portion of the inner region is formed. And a cooling process in which polycrystalline grains are formed.
好ましくは、該半導体薄膜が、シリコンまたはシリコンを主成分とする。この場合、該光吸収層としては、シリコンの融点（１４１０℃）より高い温度に耐える耐熱性を持つものを使用することができる。具体的にはモリブデン（Ｍｏ、融点２６２３℃）、チタン(Ｔｉ、融点１６６６℃）、バナジウム(Ｖ、融点１９１７℃）、クロム（Ｃｒ、融点１８５７℃）、ジルコニウム（Ｚｒ、融点１８５２℃）、ニオブ（Ｎｂ、融点２４７０℃）、ハフニウム（Ｈｆ、融点２２３０℃）、タンタル（Ｔａ、融点２９８５℃）、タングステン（Ｗ、融点３４０７℃）等の高融点金属、あるいはこれらの合金、あるいは、これらのシリサイドを用いることができる。もしくは、上記金属膜の積層膜、上記金属化合物膜の積層膜、上記金属膜と上記金属化合物膜との積層膜を用いることができる。あるいは必要に応じて、アルミニウム、銅など比抵抗が低い材料の表側に高融点金属を重ねた配線、いわゆるクラッド構造の配線としても良い。 Preferably, the semiconductor thin film contains silicon or silicon as a main component. In this case, as the light absorption layer, a layer having heat resistance capable of withstanding a temperature higher than the melting point of silicon (1410 ° C.) can be used. Specifically, molybdenum (Mo, melting point 2623 ° C.), titanium (Ti, melting point 1666 ° C.), vanadium (V, melting point 1917 ° C.), chromium (Cr, melting point 1857 ° C.), zirconium (Zr, melting point 1852 ° C.), niobium (Nb, melting point 2470 ° C.), hafnium (Hf, melting point 2230 ° C.), tantalum (Ta, melting point 2985 ° C.), refractory metals such as tungsten (W, melting point 3407 ° C.), alloys thereof, or silicides thereof Can be used. Alternatively, a stacked film of the metal film, a stacked film of the metal compound film, or a stacked film of the metal film and the metal compound film can be used. Alternatively, if necessary, the wiring may be a so-called clad structure wiring in which a refractory metal is stacked on the front side of a material having a low specific resistance such as aluminum or copper.
シリコンまたはシリコンを主成分とする半導体薄膜を例に取ると、好ましくは、前記レーザアニール工程は、半導体薄膜を部分的に透過する（半透過する）波長が５００ｎｍ以上のレーザ光を基板に照射する。又前記レーザアニール工程は、パルス発振されたレーザ光を照射領域が重なる範囲で走査しながら基板に照射する。又前記光吸収層形成工程は導電性材料を用いて光吸収層を形成し、前記パターニング工程は該導電性材料をパターニングしてゲート電極を含む配線に加工する。この場合、前記光吸収層形成工程は、光吸収層を形成する導電性材料として高融点金属或いは高融点金属を成分とする合金またはシリサイドを用いる。あるいはアルミニウムなど比抵抗が低い材料の配線パターンの少なくとも一部が、高融点金属で覆われた構造の配線、いわゆるクラッド構造（被覆構造）の配線としても良い。 Taking silicon or a semiconductor thin film mainly composed of silicon as an example, the laser annealing step preferably irradiates the substrate with laser light having a wavelength of 500 nm or more that is partially transmitted (semi-transmitted) through the semiconductor thin film. . The laser annealing step irradiates the substrate while scanning the pulsed laser beam in a range where the irradiation regions overlap. In the light absorption layer forming step, a light absorption layer is formed using a conductive material, and in the patterning step, the conductive material is patterned and processed into a wiring including a gate electrode. In this case, the light absorption layer forming step uses a refractory metal or an alloy or silicide containing a refractory metal as a conductive material for forming the light absorption layer. Alternatively, a wiring having a structure in which at least a part of a wiring pattern of a material having a low specific resistance such as aluminum is covered with a refractory metal, that is, a so-called cladding structure (covering structure) may be used.
更に本発明は、絶縁性の基板に薄膜トランジスタが集積形成された薄膜半導体装置であって、前記薄膜トランジスタは、下から順に積層したゲート電極、ゲート絶縁膜及び半導体薄膜からなり、前記ゲート絶縁膜はその厚みが１５０ｎｍ以下であり、前記半導体薄膜は、該ゲート電極に重なるチャネル領域と、該チャネル領域の両側に位置するソース領域及びドレイン領域とを有し、前記半導体薄膜は、基板の上からレーザ光を照射するレーザアニールにより結晶化された多結晶層であり、所定のパターンの境界に沿って内部領域と外部領域とに分かれており、前記内部領域は、内部領域と外部領域の境界から内側に向かってラテラル成長した多結晶粒を含むラテラル成長領域を有し、前記チャネル領域は、該ラテラル成長領域に形成されていることを特徴とする。
前記ラテラル成長領域は、内部領域と外部領域を分けるパターンの境界に沿って多結晶粒が一列に配された多結晶領域である。典型的には、前記内部領域が互いに離れた二本の境界の間に位置し、一方の境界に沿って配された多結晶粒の列と、他方の境界に沿って配された多結晶粒の列とが、内部領域の中央で互いに接している。
Furthermore, the present invention is a thin film semiconductor device in which thin film transistors are integrated and formed on an insulating substrate, the thin film transistor comprising a gate electrode, a gate insulating film, and a semiconductor thin film stacked in order from the bottom, and the gate insulating film is The semiconductor thin film has a channel region that overlaps with the gate electrode, and a source region and a drain region that are located on both sides of the channel region, and the semiconductor thin film is laser light from above the substrate. Is a polycrystalline layer crystallized by laser annealing to irradiate, and is divided into an inner region and an outer region along a predetermined pattern boundary, and the inner region is inward from the boundary between the inner region and the outer region. A lateral growth region including polycrystalline grains laterally grown toward the channel, and the channel region is formed in the lateral growth region. And wherein the Rukoto.
The lateral growth region is a polycrystalline region in which polycrystalline grains are arranged in a line along a pattern boundary that divides the inner region and the outer region. Typically, the inner region is located between two separate boundaries, a row of polycrystalline grains arranged along one boundary, and a polycrystalline grain arranged along the other boundary Are in contact with each other at the center of the inner region.
好ましくは前記半導体薄膜は、光吸収層のパターン及びゲート絶縁膜の順に形成した後に成膜され、該ゲート絶縁膜の厚さを１５０ｎｍ以下とすることにより、該光吸収層のパターンより外側に位置する外部領域を溶融することなく、該光吸収層のパターンより内側に位置する該内部領域の少なくとも一部をレーザアニールで溶融することにより、該内部領域と該外部領域の境界から内側に向かってラテラル成長が進行し、該内部領域に多結晶粒が生成する過程を経て該ラテラル成長領域が形成される。又該レーザアニール工程で用いた該光吸収層は導電性材料からなり、前記ゲート電極は該導電性材料をそのまま若しくは加工して形成する。又前記ゲート電極は、該導電性材料として高融点金属或いは高融点金属を成分とする合金またはシリサイドを用いる。あるいはアルミニウム、銅などの比抵抗が低い材料を成分とする材料からなる配線パターンの表側に高融点金属を重ねた配線、いわゆるクラッド構造の配線としても良い。又前記薄膜トランジスタは、該チャネル領域と少なくとも該ドレイン領域との間に、該ドレイン領域より不純物濃度の低いＬＤＤ領域を備えていても良い。 Preferably, the semiconductor thin film is formed after forming the pattern of the light absorption layer and the gate insulating film in order, and the thickness of the gate insulating film is set to 150 nm or less so that the semiconductor thin film is positioned outside the pattern of the light absorption layer. By melting at least a part of the inner region located inside the pattern of the light absorption layer by laser annealing without melting the outer region, the inner region and the outer region are inward from the boundary. Lateral growth proceeds, and the lateral growth region is formed through a process of generating polycrystalline grains in the inner region. The light absorption layer used in the laser annealing step is made of a conductive material, and the gate electrode is formed as it is or by processing the conductive material. The gate electrode uses a refractory metal, an alloy containing a refractory metal or a silicide as the conductive material. Alternatively, a wiring in which a refractory metal is superimposed on the front side of a wiring pattern made of a material having a low specific resistance such as aluminum or copper, or a wiring having a so-called cladding structure may be used. The thin film transistor may include an LDD region having an impurity concentration lower than that of the drain region between the channel region and at least the drain region.
加えて本発明は、絶縁性の基板に画素とこれを駆動する薄膜トランジスタとが集積形成された表示装置であって、前記薄膜トランジスタは、下から順に積層したゲート電極、ゲート絶縁膜及び半導体薄膜からなり、前記ゲート電極はその厚みが１５０ｎｍ以下であり、前記半導体薄膜は、該ゲート電極に重なるチャネル領域と、該チャネル領域の両側に位置するソース領域及びドレイン領域とを有し、前記半導体薄膜は所定のパターンの境界に沿って内部領域と外部領域とに分かれており、前記内部領域は、内部領域と外部領域の境界から内側に向かってラテラル成長した多結晶粒を含むラテラル成長領域を有し、前記チャネル領域は、該ラテラル成長領域に形成されていることを特徴とする。 In addition, the present invention is a display device in which a pixel and a thin film transistor that drives the pixel are integrated on an insulating substrate, and the thin film transistor includes a gate electrode, a gate insulating film, and a semiconductor thin film that are stacked in order from the bottom. The gate electrode has a thickness of 150 nm or less, the semiconductor thin film has a channel region overlapping the gate electrode, and a source region and a drain region located on both sides of the channel region, and the semiconductor thin film has a predetermined thickness. The inner region and the outer region are divided along the boundary of the pattern, the inner region has a lateral growth region containing polycrystalline grains laterally grown inward from the boundary between the inner region and the outer region, The channel region is formed in the lateral growth region.
好ましくは前記画素は、有機エレクトロルミネセンス素子からなる。或いは前記画素は、該薄膜トランジスタに電気的に接続した画素電極と、これに対面する対向電極と、両者の間に保持された液晶とからなる。 Preferably, the pixel is composed of an organic electroluminescence element. Alternatively, the pixel includes a pixel electrode electrically connected to the thin film transistor, a counter electrode facing the pixel electrode, and a liquid crystal held between the two.
本発明は、絶縁膜の厚さを１５０ｎｍ以下にすることで、光吸収層に吸収されたレーザ光で光吸収層が加熱され、絶縁膜を伝わって半導体薄膜まで熱伝導して、光吸収層の上に重なる半導体薄膜を選択的に加熱、融解する効果により、光吸収層パターンの外にある半導体薄膜の外部領域を溶融せず、光吸収層パターンの内側にある半導体薄膜の内部領域を選択的に融解してラテラル成長させることを利用している。なお、本レーザアニール工程は原則的に１回のレーザ光照射で済むが、必要に応じて複数回照射しても良い。
なお半導体薄膜が入射光の概ね３〜１０％以上を吸収する波長のレーザ光を照射する場合には、光吸収層の上に重なる半導体薄膜が、光吸収層と重ならない部分（ガラス基板上に直に存在する部分）に比べて、絶縁膜／光吸収層の界面反射の分だけ高い強度のレーザ光で照射されることによっても、該内部領域の選択融解が促進される。しかしながら、光吸収層からの熱伝導が不可欠であり、従って絶縁膜の厚さが１５０ｎｍ以下であることが本発明が成立するための本質的な要件である。１５０ｎｍを越えると熱伝導が不十分になり、ラテラル成長が生じない、
In the present invention, by setting the thickness of the insulating film to 150 nm or less, the light absorbing layer is heated by the laser light absorbed in the light absorbing layer, and is conducted through the insulating film to the semiconductor thin film, so that the light absorbing layer Select the internal region of the semiconductor thin film inside the light absorption layer pattern without melting the external region of the semiconductor thin film outside the light absorption layer pattern by the effect of selectively heating and melting the semiconductor thin film overlying It is used to melt and grow laterally. The laser annealing process is basically performed with a single laser beam irradiation, but may be performed a plurality of times as necessary.
When the semiconductor thin film is irradiated with a laser beam having a wavelength that absorbs approximately 3 to 10% or more of the incident light, the semiconductor thin film that overlaps the light absorption layer does not overlap the light absorption layer (on the glass substrate). The selective melting of the inner region is also promoted by irradiating with a laser beam having a higher intensity than the insulating film / light absorption layer interface reflection compared to the portion immediately existing). However, heat conduction from the light absorption layer is indispensable, and therefore the thickness of the insulating film is 150 nm or less is an essential requirement for the present invention to be established. If it exceeds 150 nm, the heat conduction becomes insufficient, and lateral growth does not occur.
半導体薄膜がシリコンまたはシリコンを主成分とする場合には、半導体薄膜による光吸収を低減することで光吸収層への入射レーザ光量を増加し、光吸収層と重なる部分を選択的に溶融する為に、波長範囲が５００ｎｍ以上のレーザ光を用いる事が効果的である。この様な波長のレーザを以下では長波長レーザと呼ぶことにする。この長波長レーザ光は紫外線エキシマレーザに比べると、シリコン膜の光吸収率が低い点に特徴がある。例えばシリコン薄膜の厚さが１００ｎｍ以下の場合、波長５３０ｎｍのグリーンレーザは室温でシリコン膜によって５〜１０％程度しか吸収されない。したがってゲート電極パターンを長波長レーザで選択的に加熱して、ゲート電極の内側に入る半導体薄膜の内部領域に選択的な溶融およびそれに引き続くラテラル結晶成長を誘起する事が可能になる。 When the semiconductor thin film is composed mainly of silicon or silicon, the amount of laser light incident on the light absorption layer is increased by reducing light absorption by the semiconductor thin film, and the portion overlapping the light absorption layer is selectively melted. In addition, it is effective to use laser light having a wavelength range of 500 nm or more. Hereinafter, a laser having such a wavelength will be referred to as a long wavelength laser. This long wavelength laser beam is characterized in that the light absorption rate of the silicon film is lower than that of the ultraviolet excimer laser. For example, when the thickness of the silicon thin film is 100 nm or less, a green laser having a wavelength of 530 nm is absorbed only by about 5 to 10% by the silicon film at room temperature. Therefore, it is possible to selectively heat the gate electrode pattern with a long wavelength laser to induce selective melting and subsequent lateral crystal growth in the internal region of the semiconductor thin film entering the inside of the gate electrode.
本発明の製造方法によれば、レーザアニールに先立って形成する光吸収層のパターンにしたがって、ラテラル結晶成長を制御している。ラテラル結晶成長領域は、半導体薄膜の内部領域と外部領域を分けるパターンの境界に沿って多結晶粒が一列に配された多結晶領域である。典型的には前記内部領域は互いに離れた二本の境界の間に位置し、一方の境界に沿って配された多結晶粒の列と、他方の境界に沿って配された多結晶粒の列とが、内部領域の中央で互いに接している。これにより、内部領域内における多結晶シリコン粒界のサイズ及び方向制御が可能となり、電気的特性およびその均一性が著しく向上する。この内部領域を薄膜トランジスタのチャネル領域に用いることで、薄膜トランジスタの特性を顕著に改善する事が可能である。 According to the manufacturing method of the present invention, lateral crystal growth is controlled according to the pattern of the light absorption layer formed prior to laser annealing. The lateral crystal growth region is a polycrystalline region in which polycrystalline grains are arranged in a line along a pattern boundary that divides the inner region and the outer region of the semiconductor thin film. Typically, the inner region is located between two separate boundaries, a row of polycrystalline grains arranged along one boundary, and a polycrystalline grain arranged along the other boundary. The rows are in contact with each other at the center of the inner region. This makes it possible to control the size and direction of the polycrystalline silicon grain boundary in the internal region, and the electrical characteristics and uniformity thereof are significantly improved. By using this internal region for the channel region of the thin film transistor, the characteristics of the thin film transistor can be remarkably improved.
さらに、照射領域が部分的にオーバーラップした場合でも、結晶粒のサイズや位置がほとんど変化しない為、パルス発振されたレーザ光を照射領域が部分的に重なる範囲で走査しながら基板に照射することも可能である。例えば照射領域が長手形状のラインビームを長軸方向で重ねて照射しても結晶性がほとんど変化しない。したがってラインビームを一部オーバーラップしながら照射する事で、ラインビームの幅を超える幅のデバイスを均一に結晶化処理する事が可能である。 Furthermore, even if the irradiation areas partially overlap, the size and position of the crystal grains hardly change, so that the substrate is irradiated with a pulsed laser beam while scanning the area where the irradiation areas partially overlap. Is also possible. For example, the crystallinity hardly changes even if the irradiation region is irradiated with a line beam having a long shape overlapped in the long axis direction. Therefore, it is possible to uniformly crystallize a device having a width exceeding the width of the line beam by irradiating the line beam while partially overlapping.
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明にかかる薄膜半導体装置の製造方法の要部を示す模式図である。（ａ）及び（ｂ）は各々レーザアニール工程後の半導体装置の模式的な断面図および平面図を示す。基本的に、本発明にかかる薄膜半導体装置の製造方法は、光吸収層形成工程とパターニング工程と絶縁膜形成工程と半導体薄膜形成工程とレーザアニール工程とを含んでいる。（ａ）に示すように、まず光吸収層形成工程では、ガラス等からなる透明な基板１０１に光吸収層１０２を形成する。なお必要に応じて、基板１０１の表面側に予めＳｉＮｘやＳｉＯ２の等の薄膜からなる熱緩衝層を形成し、その上に光吸収層１０２を形成しても良い。続いてパターニング工程では、光吸収層１０２をエッチングで所定の形状にパターニングしている。
次の絶縁膜形成工程では、パターニングされた光吸収層１０２を厚さが１５０ｎｍ以下の絶縁膜１０３で覆う。絶縁膜１０３を２層以上のＳｉＮｘやＳｉＯ２からなる多層膜とすることも可能であるが、この場合は多層膜の総厚さが１５０ｎｍ以下となるようにする。
次に半導体薄膜形成工程では、この絶縁膜１０３上に半導体薄膜１０４を形成する。この半導体薄膜１０４は例えば非晶質シリコン膜である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic view showing a main part of a method for manufacturing a thin film semiconductor device according to the present invention. (A) And (b) shows the typical sectional view and top view of a semiconductor device after a laser annealing process, respectively. Basically, the method for manufacturing a thin film semiconductor device according to the present invention includes a light absorption layer forming step, a patterning step, an insulating film forming step, a semiconductor thin film forming step, and a laser annealing step. As shown in (a), first, in the light absorption layer forming step, the light absorption layer 102 is formed on a transparent substrate 101 made of glass or the like. If necessary, a heat buffer layer made of a thin film such as SiN x or SiO 2 may be formed in advance on the surface side of the substrate 101, and the light absorption layer 102 may be formed thereon. Subsequently, in the patterning step, the light absorption layer 102 is patterned into a predetermined shape by etching.
In the next insulating film forming step, the patterned light absorption layer 102 is covered with an insulating film 103 having a thickness of 150 nm or less. The insulating film 103 can be a multilayer film made of two or more layers of SiN x or SiO 2 , but in this case, the total thickness of the multilayer film is set to 150 nm or less.
Next, in the semiconductor thin film forming step, the semiconductor thin film 104 is formed on the insulating film 103. The semiconductor thin film 104 is an amorphous silicon film, for example.
次に（ａ）に示す本発明のレーザアニール工程（以下本レーザアニール工程と称する場合がある）では、全固体グリーンレーザパルス光１０５を照射することによって、光吸収層１０２のパターン上の内部領域１０６の半導体薄膜１０４を選択的に溶融する。
この選択的な溶融は、光吸収層１０２のパターンがレーザ光１０５の照射によって直接（すなわち半導体薄膜１０４からの熱伝導によってではなく）加熱され、その熱が絶縁膜１０３を伝わって半導体薄膜１０４に熱伝導することにより達成される。なお、半導体薄膜１０４はレーザ光１０５を吸収し、それによって加熱されるものの、これが選択融解の第一要因ではない。このことは、例えば半導体薄膜１０４が非晶質シリコンの場合、非晶質シリコン層がほとんど吸収しない波長１．０６μｍのＮｄ：ＹＡＧレーザ光（基本波）照射によっても、内部領域１０６の非晶質シリコン層が選択的に溶融することから分かる。したがって、後述するように、絶縁膜１０３の膜厚が十分薄く、具体的には１５０ｎｍ以下の厚さであり、光吸収層１０２から半導体薄膜１０４への熱伝導が十分良好なことが、本発明が成立するための本質的な要件である。
Next, in the laser annealing process of the present invention shown in (a) (hereinafter sometimes referred to as the present laser annealing process), the internal region on the pattern of the light absorption layer 102 is irradiated by irradiating the all solid green laser pulse light 105. The semiconductor thin film 104 of 106 is selectively melted.
In this selective melting, the pattern of the light absorption layer 102 is directly heated by irradiation of the laser beam 105 (that is, not by heat conduction from the semiconductor thin film 104), and the heat is transmitted through the insulating film 103 to the semiconductor thin film 104. This is achieved by conducting heat. Although the semiconductor thin film 104 absorbs the laser beam 105 and is heated by it, this is not the first factor of selective melting. This is because, for example, when the semiconductor thin film 104 is amorphous silicon, the amorphous region of the inner region 106 is also irradiated by irradiation with Nd: YAG laser light (fundamental wave) having a wavelength of 1.06 μm that is hardly absorbed by the amorphous silicon layer. This can be seen from the selective melting of the silicon layer. Therefore, as described later, the insulating film 103 is sufficiently thin, specifically 150 nm or less in thickness, and the heat conduction from the light absorption layer 102 to the semiconductor thin film 104 is sufficiently good. It is an essential requirement for
さて、内部領域１０６が選択的に融解される際、外部領域１０７に位置するが内部領域１０６に近接し光吸収層１０２のパターンで規定される境界領域１０８の半導体薄膜の少なくとも一部も融解する。その原因としては（１）溶融した内部領域１０６のシリコン層からの横方向の熱伝導、（２）光吸収層１０２の端部で乱反射したレーザ光による加熱、および（３）光吸収層１０２の端部から絶縁層１０３を経由した熱伝導などが挙げられる。
次にレーザパルスが終息した後の冷却過程において、ラテラル成長が発生する。すなわち内部領域１０６に先立って固化し始める境界領域１０８に生成される核から生成した結晶粒を種として、境界領域１０８から内側に向かってラテラル成長が進行し、内部領域１０６に多結晶粒が生成する。（ａ）ではラテラル成長が進行する方向を矢印Ｇで表している。なお光吸収層１０２には、ラテラル成長期間中 半導体薄膜を保温し、ラテラル成長をより長い時間にわたり持続させ、その結果ラテラル成長長さ（すなわちラテラル成長した多結晶Ｌの長さＷＬ）を長くする効果もある。
When the inner region 106 is selectively melted, at least a part of the semiconductor thin film located in the outer region 107 but close to the inner region 106 and defined by the pattern of the light absorption layer 102 is also melted. . The causes are (1) lateral heat conduction from the silicon layer of the melted inner region 106, (2) heating by the laser light diffusely reflected at the end of the light absorption layer 102, and (3) the light absorption layer 102. For example, heat conduction from the end portion through the insulating layer 103 can be given.
Next, lateral growth occurs in the cooling process after the laser pulse ends. That is, using the crystal grains generated from the nuclei generated in the boundary region 108 that starts to solidify prior to the inner region 106 as a seed, lateral growth proceeds inward from the boundary region 108 and polycrystalline grains are generated in the inner region 106. To do. In (a), the direction in which the lateral growth proceeds is indicated by an arrow G. In the light absorption layer 102, the semiconductor thin film is kept warm during the lateral growth period, and the lateral growth is continued for a longer time. As a result, the lateral growth length (that is, the length W L of the laterally grown polycrystal L ) is increased. There is also an effect.
（ｂ）に示すように、ラテラル成長は光吸収層１０２のパターンの両側から内側に向かって進行する為、ラテラル成長した多結晶粒Ｌのメジャーな粒界Ｒが丁度ラテラル成長領域１０９の幅方向の中央に生じる。（ｂ）から明らかなように、ラテラル成長領域１０９に含まれる多結晶粒Ｌはそのサイズ及び位置が光吸収層１０２のパターンにしたがって幾何学的に制御されている。この様に均一に制御されたラテラル成長領域１０９を薄膜トランジスタのチャネル領域に利用する事で、特性が均一な薄膜トランジスタを基板上に集積形成することが可能である。 As shown in (b), since the lateral growth proceeds inward from both sides of the pattern of the light absorption layer 102, the major grain boundary R of the laterally grown polycrystalline grain L is just the width direction of the lateral growth region 109. Occurs in the middle of As apparent from (b), the size and position of the polycrystalline grains L included in the lateral growth region 109 are geometrically controlled according to the pattern of the light absorption layer 102. By using the lateral growth region 109 that is uniformly controlled as described above as a channel region of the thin film transistor, it is possible to integrally form thin film transistors having uniform characteristics on the substrate.
好ましくはレーザアニール工程は、波長が５００ｎｍ以上の長波長レーザパルス光１０５を基板１０１に照射する。またレーザアニール工程は、場合によりパルス発振されたレーザ光１０５を照射領域が重なる範囲で走査しながら基板１０１に照射する。また光吸収層形成工程は導電性材料を用いて光吸収層１０２を形成し、パターニング工程はこの導電性材料をパターニングして例えば薄膜トランジスタのゲート電極を含む配線に加工する。さらに光吸収層形成工程は、光吸収層１０２を形成する導電性材料として高融点金属あるいは高融点金属を成分とする合金またはシリサイドを用いる。あるいはアルミニウムなど比抵抗が低い材料の配線パターンの少なくとも一部が、高融点金属で覆われたクラッド構造の配線としても良い。 Preferably, in the laser annealing step, the substrate 101 is irradiated with a long-wavelength laser pulse light 105 having a wavelength of 500 nm or more. Further, in the laser annealing step, the substrate 101 is irradiated while scanning the pulsed laser beam 105 in a range where the irradiation regions overlap each other. In the light absorption layer forming step, the light absorption layer 102 is formed using a conductive material, and in the patterning step, the conductive material is patterned and processed into a wiring including a gate electrode of a thin film transistor, for example. Further, in the light absorption layer forming step, a refractory metal or an alloy or silicide containing a refractory metal as a component is used as a conductive material for forming the light absorption layer 102. Alternatively, a wiring having a clad structure in which at least a part of a wiring pattern made of a material having a low specific resistance such as aluminum is covered with a refractory metal may be used.
レーザパルス終息後に熱散逸で温度が低下する時に、この多結晶粒Ｌは内部領域１０６の中央でぶつかって、メジャーな粒界Ｒを形成する。このメジャーな粒界Ｒは多結晶シリコン半導体薄膜の表面側の***部となって現れる。なお、光吸収層１０２のパターン幅が、ラテラル成長の可能な距離（典型的には２〜１０μｍ）の２倍よりも長い場合、メジャーな粒界Ｒは形成されず、パターンの両側から内側に向かって進行したラテラル成長のフロントがぶつかる前に、内部領域１０６の幅方向中央付近で、シリコン融液の温度低下に伴うランダム核発生が起きる。この場合、内部領域１０６の中央に沿って粒径が０．１μｍ以下の微結晶領域が形成され、ＴＦＴ特性が低下する原因となるので、ＴＦＴのチャネル長は、ラテラル成長距離の２倍以下となるように、光吸収層のパターンを設計することが望ましい。 When the temperature drops due to heat dissipation after the laser pulse ends, the polycrystalline grain L collides with the center of the inner region 106 to form a major grain boundary R. This major grain boundary R appears as a raised portion on the surface side of the polycrystalline silicon semiconductor thin film. When the pattern width of the light absorption layer 102 is longer than twice the distance (typically 2 to 10 μm) where lateral growth is possible, no major grain boundary R is formed, and both sides of the pattern are inward from both sides. Before the front of the lateral growth that has progressed toward the front, the generation of random nuclei accompanying the temperature drop of the silicon melt occurs near the center in the width direction of the inner region 106. In this case, a microcrystalline region having a grain size of 0.1 μm or less is formed along the center of the internal region 106, which causes a deterioration in TFT characteristics. Therefore, the TFT channel length is less than twice the lateral growth distance. Therefore, it is desirable to design the pattern of the light absorption layer.
図２は、本発明にかかる薄膜半導体装置の別の製造方法の要部を示す模式図である。図２（ａ）及び（ｂ）は各々、非晶質シリコン層がほとんど吸収しない波長１．０６μｍのＮｄ：ＹＡＧレーザ光（基本波）１２７を照射するレーザアニール工程後の半導体装置の模式的な断面図および平面図を示す。図１との違いは、半導体薄膜層１０４（ここでは非晶質シリコン）がレーザ光１２７をほとんど吸収しないため、外部領域１０７は非晶質シリコンのまま残留し、光吸収層１０２の上に位置する内部領域１０６のみで非晶質シリコン層の融解、およびそれに引き続くラテラル成長が起こる点である。 FIG. 2 is a schematic view showing the main part of another method for manufacturing a thin film semiconductor device according to the present invention. FIGS. 2A and 2B are schematic views of the semiconductor device after the laser annealing step of irradiating the Nd: YAG laser beam (fundamental wave) 127 having a wavelength of 1.06 μm that is hardly absorbed by the amorphous silicon layer. A sectional view and a plan view are shown. The difference from FIG. 1 is that since the semiconductor thin film layer 104 (here, amorphous silicon) hardly absorbs the laser beam 127, the external region 107 remains amorphous silicon and is positioned on the light absorption layer 102. Only in the inner region 106, melting of the amorphous silicon layer and subsequent lateral growth occur.
図３Ａは、本発明にしたがって結晶化された半導体薄膜の光学顕微鏡写真である。試料は、ガラス基板の上にゲート電極（＝光吸収層）を形成し、さらにその上に厚さ９０ｎｍのゲート絶縁膜を介して非晶質シリコン膜を厚さ５０ｎｍで形成したものである。このサンプルに対し、本レーザアニール工程を行う。具体的には、波長５２７ｎｍのＱスイッチ Ｎｄ：ＹＬＦレーザー（米国・Ｃｏｈｅｒｅｎｔ社製 モデル Ｅｖｏｌｕｔｉｏｎ ３０）から０．６μｓの時間間隔を置いてグリーンレーザパルスを続けて２発照射するダブルパルス照射を１ｍｓ間隔で２回（すなわち２周期分）行い、光吸収パターン（厚さ６０ｎｍのＭｏ薄膜）上の非晶質シリコンをラテラル成長した多結晶に転換している。ダブルパルス照射は周期が１ｍｓで、２発のパルス間隔（位相差）は０．６μｓである。但し本照射条件は一例であって本発明はこの照射条件に限られるものではない。なお、レーザ光は光強度を均一化する光学系を通した後、矩形の穴の開いたスリットを通し整形している。試料への入射光強度は１発目及び２発目が夫々６００および５００ｍＪ／ｃｍ２とした。ゲート電極は高融点金属からなり、光吸収層の役割を果たしている。ゲート電極のパターンは幅が約７．５μｍである。写真から明らかなように、ゲート電極と重なる内部領域には、ラテラル結晶成長で生成した多結晶粒が整然と配列している。個々の多結晶粒を隔てる通常の粒界はチャネル領域の長さ方向（矢印Ｇの方向）とほぼ平行になっているが、中央のメジャーな粒界Ｒはチャネルの幅方向（矢印Ｇと直交する方向）と平行になっている。ゲート電極パターンの両側から内に向かって成長した多結晶粒はパターンの幅方向中央でぶつかり合い、メジャーな粒界Ｒを形成している。このように内部領域は、内部領域と外部領域の境界に沿って多結晶粒が一列に整然と配された多結晶領域であり、典型的にはこの内部領域は、互いに離れた二本の境界の間に位置し、一方の境界に沿って配された多結晶粒の列と、他方の境界に沿って配された多結晶粒の列とが、内部領域の中央粒界Ｒで互いに接している。また、ゲート電極のパターンの外側領域は多結晶化されてはいるが、その結晶粒は粒径が微細である為、光学顕微鏡で詳しく観察する事はできない。 FIG. 3A is an optical micrograph of a semiconductor thin film crystallized according to the present invention. In the sample, a gate electrode (= light absorption layer) is formed on a glass substrate, and an amorphous silicon film is further formed thereon with a thickness of 50 nm through a gate insulating film having a thickness of 90 nm. This laser annealing step is performed on this sample. Specifically, a double-pulse irradiation is performed at a 1-ms interval from a Q-switched Nd: YLF laser having a wavelength of 527 nm (Model Evolution 30 manufactured by Coherent, USA) at a time interval of 0.6 μs, followed by two green laser pulses. The amorphous silicon on the light absorption pattern (Mo thin film with a thickness of 60 nm) is converted into a laterally grown polycrystal. Double pulse irradiation has a period of 1 ms, and the interval between two pulses (phase difference) is 0.6 μs. However, this irradiation condition is an example, and the present invention is not limited to this irradiation condition. The laser light is shaped through a slit having a rectangular hole after passing through an optical system that equalizes the light intensity. The incident light intensity on the sample was 600 and 500 mJ / cm 2 for the first and second shots, respectively. The gate electrode is made of a refractory metal and serves as a light absorption layer. The width of the gate electrode pattern is about 7.5 μm. As is apparent from the photograph, the polycrystalline grains produced by the lateral crystal growth are arranged in an orderly manner in the internal region overlapping with the gate electrode. The normal grain boundary separating the individual polycrystalline grains is substantially parallel to the length direction of the channel region (the direction of the arrow G), but the major grain boundary R at the center is the channel width direction (perpendicular to the arrow G). Direction). The polycrystalline grains grown inward from both sides of the gate electrode pattern collide with each other in the center of the pattern in the width direction to form a major grain boundary R. As described above, the inner region is a polycrystalline region in which polycrystalline grains are arranged in a line along the boundary between the inner region and the outer region. Typically, the inner region is formed by two boundaries separated from each other. A row of polycrystalline grains arranged along one boundary and a row of polycrystalline grains arranged along the other boundary are in contact with each other at a central grain boundary R in the inner region. . Although the outer region of the gate electrode pattern is polycrystallized, the crystal grains cannot be observed in detail with an optical microscope because the grains are fine.
図３Ｂは、図３Ａと同一試料の別の部分を、図３Ａと同じ倍率で撮影した光学顕微鏡写真である。ゲートパターンの幅は約１５μｍで図３Ａの約２倍あるが、そのためにゲートパターンの中央までラテラル成長することができず、ゲートパターンの幅方向の中央付近に、幅約７．５μｍの微結晶領域が発生している。微結晶領域の外側には、列幅約４μｍのラテラル成長領域が見られる。
この様な微結晶領域はＴＦＴ特性が低下する原因となるため好ましくはないが、例えばオン電流の値で言うと、微結晶領域がない場合の概ね５０〜７０％以上の特性（＝オン電流）は得られるので、表示デバイスの駆動回路の一部に用いることを排除するものではない。
FIG. 3B is an optical micrograph of another part of the same sample as FIG. 3A taken at the same magnification as FIG. 3A. The width of the gate pattern is about 15 μm, which is about twice that of FIG. 3A. For this reason, lateral growth cannot be achieved to the center of the gate pattern. An area has occurred. A lateral growth region having a column width of about 4 μm is seen outside the microcrystalline region.
Such a microcrystalline region is not preferable because it causes the TFT characteristics to deteriorate. However, for example, in terms of the on-current value, approximately 50% to 70% or more of characteristics (= on current) when there is no microcrystalline region. Therefore, it is not excluded to use a part of the driver circuit of the display device.
図４は、図３Ａと同一の試料の更に別の部分を、図３Ａと同じ倍率で撮影した光学顕微鏡写真である。この場合、幅の異なるゲートパターン（光吸収層１０２）がＬ字型に直交しているが、そのパターンに従ってラテラル成長した結晶が配列していることが分かる。 FIG. 4 is an optical micrograph of another part of the same sample as in FIG. 3A taken at the same magnification as in FIG. 3A. In this case, although the gate patterns (light absorption layers 102) having different widths are orthogonal to the L shape, it can be seen that the laterally grown crystals are arranged according to the pattern.
図５はゲート絶縁膜の厚さが１７０ｎｍである以外は、図３Ａと同じ構造の試料に、図３Ａと概略同一の条件でグリーンレーザパルスを２発ずつ２回照射し、結晶化された半導体薄膜の光学顕微鏡写真である。この場合は光吸収層１０２と重なる半導体薄膜の内部領域でラテラル成長が起きていないことが分かる。 FIG. 5 shows a crystallized semiconductor in which a sample having the same structure as in FIG. 3A is irradiated twice with two green laser pulses under substantially the same conditions as in FIG. 3A except that the thickness of the gate insulating film is 170 nm. It is an optical micrograph of a thin film. In this case, it can be seen that lateral growth does not occur in the inner region of the semiconductor thin film overlapping the light absorption layer 102.
図６はゲート絶縁膜の厚さを５０〜２５０ｎｍの範囲で変化させた場合の、ラテラル成長長さの変化を示す。レーザアニール工程では、図３Ａと同一条件でグリーンレーザパルスを続けて２発照射するダブルパルス照射を１ｍｓ間隔で２回行い、結晶化された半導体薄膜（多結晶シリコン薄膜）を光学顕微鏡で観察し、ラテラル成長長さ（図１におけるＷＬ）を求めた。なおゲート絶縁膜は２層構造であり、まず厚さ５０ｎｍのＳｉＮｘ膜をプラズマＣＶＤ法で成膜し、引き続き厚さ０〜２００ｎｍのＳｉＯ２膜をプラズマＣＶＤ法で成膜した。この図から、ゲート絶縁膜の厚さが１５０ｎｍを超えるとラテラル成長長さが急速に短くなり、１７０ｎｍ以上では０．２μｍ以下となり、実質的にラテラル成長しないことが分かる。従って、チャネル長（＝ゲートパターンの幅）が０．４μｍ以上では、チャネルの幅方向の中央領域に微結晶領域が発生してしまいＴＦＴ特性が低下する。一方、通常の低温ポリシリコンＴＦＴを用いたフラットパネル駆動基板では通常、チャネル長が１μｍ以上のＴＦＴを含むため、ゲート絶縁膜の厚さを１５０ｎｍ以下の範囲とする必要がある。 FIG. 6 shows changes in the lateral growth length when the thickness of the gate insulating film is changed in the range of 50 to 250 nm. In the laser annealing step, a double pulse irradiation is performed twice at 1 ms intervals by continuously irradiating a green laser pulse under the same conditions as in FIG. 3A, and the crystallized semiconductor thin film (polycrystalline silicon thin film) is observed with an optical microscope. Lateral growth length (W L in FIG. 1) was determined. The gate insulating film has a two-layer structure. First, an SiNx film having a thickness of 50 nm was formed by a plasma CVD method, and subsequently, an SiO 2 film having a thickness of 0 to 200 nm was formed by a plasma CVD method. From this figure, it can be seen that when the thickness of the gate insulating film exceeds 150 nm, the lateral growth length is rapidly shortened, and when it is 170 nm or more, it becomes 0.2 μm or less, and substantially no lateral growth occurs. Therefore, when the channel length (= gate pattern width) is 0.4 μm or more, a microcrystalline region is generated in the center region in the channel width direction, and the TFT characteristics are deteriorated. On the other hand, since a flat panel drive substrate using a normal low-temperature polysilicon TFT usually includes a TFT having a channel length of 1 μm or more, the thickness of the gate insulating film needs to be in the range of 150 nm or less.
本発明の方法によれば、結晶成長に先立って形成するゲート電極など金属配線パターンにしたがって、多結晶シリコン粒のサイズ制御及び多結晶シリコン粒界の位置制御が可能となり、これをチャネル領域に用いた場合薄膜トランジスタの特性及びその均一性が著しく向上する。さらに照射回数１回に代えて、２回（以上）照射した場合でも、上述の選択溶融→ラテラル成長を繰り返すだけで、結晶性や薄膜トランジスタ特性がほとんど変化しない為、レーザ光の照射領域を部分的に重ねて走査しながら照射処理を行う事ができる。この場合には、照射領域よりも大きな面積の半導体薄膜を均一に結晶化処理する事が可能になる。 According to the method of the present invention, it becomes possible to control the size of the polycrystalline silicon grains and the position of the polycrystalline silicon grain boundaries according to the metal wiring pattern such as the gate electrode formed prior to crystal growth, and use this for the channel region. In this case, the characteristics and uniformity of the thin film transistor are remarkably improved. Further, even when the irradiation is performed twice (or more) instead of once, only the above selective melting → lateral growth is repeated, and the crystallinity and thin film transistor characteristics hardly change. Irradiation processing can be performed while scanning in a superimposed manner. In this case, it is possible to uniformly crystallize a semiconductor thin film having a larger area than the irradiation region.
図７及び図８を参照して、本発明にかかる薄膜半導体装置の製造方法の第１実施形態を詳細に説明する。この第１実施形態は、ガラスなどの絶縁性透明基板の上にボトムゲート構造の薄膜トランジスタを形成している。まず図７（ａ）に示すように、ガラス基板１０１上にゲート電極を含む金属配線パターン１０２を形成する。なお必要に応じて、基板１０１の表面側に予めＳｉＮｘやＳｉＯ２の等の薄膜からなる熱緩衝層を形成し、その上に光吸収層１０２を形成しても良い。例えば、厚さ１００ｎｍのＳｉＮｘと厚さ２００ｎｍのＳｉＯ２をプラズマＣＶＤ法で形成し熱緩衝層とすることができる。
その後、マグネトロン・スパッタ法を用いてモリブデン薄膜を厚さ６０ｎｍで形成した後、フォトリソグラフィーと反応性イオンエッチングによって、幅２〜２０μｍの範囲の金属配線パターン１０２を形成した。なおゲート電極を含む金属配線パターンには、モリブデン以外にシリコンの融点（１４１０℃）より高い温度での耐熱性を持つものを使用することができる。具体的には、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａ、Ｗ等の高融点金属、あるいはこれらの合金、あるいは、これらのシリサイドを用いることができる。あるいは必要に応じて、アルミニウム、銅など比抵抗が低い材料の表側に高融点金属を重ねた配線、いわゆるクラッド構造の配線としても良い。
With reference to FIGS. 7 and 8, the first embodiment of the method of manufacturing a thin film semiconductor device according to the present invention will be described in detail. In the first embodiment, a thin film transistor having a bottom gate structure is formed on an insulating transparent substrate such as glass. First, as shown in FIG. 7A, a metal wiring pattern 102 including a gate electrode is formed on a glass substrate 101. If necessary, a heat buffer layer made of a thin film such as SiN x or SiO 2 may be formed in advance on the surface side of the substrate 101, and the light absorption layer 102 may be formed thereon. For example, SiN x having a thickness of 100 nm and SiO 2 having a thickness of 200 nm can be formed by a plasma CVD method to form a thermal buffer layer.
Then, after forming a molybdenum thin film with a thickness of 60 nm by using a magnetron sputtering method, a metal wiring pattern 102 having a width of 2 to 20 μm was formed by photolithography and reactive ion etching. As the metal wiring pattern including the gate electrode, one having heat resistance at a temperature higher than the melting point of silicon (1410 ° C.) can be used in addition to molybdenum. Specifically, refractory metals such as Ti, V, Cr, Zr, Nb, Hf, Ta, and W, alloys thereof, or silicides thereof can be used. Alternatively, if necessary, the wiring may be a so-called clad structure wiring in which a refractory metal is stacked on the front side of a material having a low specific resistance such as aluminum or copper.
次に図７（ｂ）に示すように、ゲート絶縁膜１０３として厚さ２５〜５０ｎｍのＳｉＮｘと厚さ３０〜５０ｎｍのＳｉＯ２をプラズマＣＶＤ法で形成し、引き続き原料ガスの切り替えのみで膜厚約３０〜６０ｎｍ程度の非晶質シリコンからなる半導体薄膜１０４をプラズマＣＶＤ法で形成した。このあと窒素雰囲気中、温度４００℃の炉で１〜３時間程度熱処理し、非晶質シリコン薄膜１０４の膜中水素量を０．１〜２［原子数％］程度まで低減する、いわゆる脱水素アニール処理を行った。なお、スパッタ法やＬＰ−ＣＶＤ法など、膜中の水素量が本質的に少ない成膜法を用いれば、この脱水素アニール処理は必要ない。さらに炉でのアニールに代えて、シリコン薄膜を完全に融解しない程度の比較的低いエネルギー密度でレーザ光を照射する事によりシリコン薄膜を加熱する、いわゆるレーザ脱水素処理を用いる事も可能である。 Next, as shown in FIG. 7B, as the gate insulating film 103, SiN x having a thickness of 25 to 50 nm and SiO 2 having a thickness of 30 to 50 nm are formed by a plasma CVD method, and then the film is formed only by switching the source gas. A semiconductor thin film 104 made of amorphous silicon having a thickness of about 30 to 60 nm was formed by plasma CVD. Thereafter, heat treatment is performed in a nitrogen atmosphere in a furnace at a temperature of 400 ° C. for about 1 to 3 hours to reduce the amount of hydrogen in the amorphous silicon thin film 104 to about 0.1 to 2 [atomic%], so-called dehydrogenation. Annealing treatment was performed. Note that this dehydrogenation annealing treatment is not necessary if a film forming method having a substantially small amount of hydrogen in the film, such as a sputtering method or an LP-CVD method, is used. Further, instead of annealing in the furnace, it is possible to use a so-called laser dehydrogenation treatment in which the silicon thin film is heated by irradiating the laser light with a relatively low energy density that does not completely melt the silicon thin film.
引き続き図７（ｂ）に示すように、固体レーザからパルス発振された第２高調波出力のレーザ光１０５を適切な照射光学系経由で照射する。固体レーザとしては、パルス発振のＱスイッチＮｄ：ＹＡＧレーザや、Ｎｄ：ＹＬＦレーザの基本波出力あるいは第２高調波出力を用いる事ができる。これらの基本波の波長は順に１０６４ｎｍ及び１０５３ｎｍであり、第２高調波出力の波長は順に５３２ｎｍ及び５２７ｎｍである。但し、ガラス上の境界領域１０８までラテラル成長領域とすることが可能で、かつガラス上の外部領域も平均結晶粒径が０．１μｍ以下と小さいながら多結晶化される第２高調波出力を照射する方が、チャネルに隣接する外部領域をＴＦＴのソースおよびドレイン領域として使用する、通常の低温ポリシリコンＴＦＴを製造する上では適しており、以下では第２高調波出力を用いた場合を例示することにする。
さて固体レーザは、レーザダイオード励起でも、アークランプやフラッシュランプなどによるランプ励起でも同様に採用可能であるが、出力安定性や励起光源の交換サイクルの観点から、レーザダイオード励起が好ましく、例えば米国Ｃｏｈｅｒｅｎｔ社のＥｖｏｌｕｔｉｏｎシリーズ（発振波長５２７ｎｍ）や、同社のＣＯＲＯＮＡシリーズ（発振波長５３２ｎｍ）を用いる事ができる。本実施形態では、米国Ｃｏｈｅｒｅｎｔ社のＥｖｏｌｕｔｉｏｎ３０を用い、繰り返し周波数１ｋＨｚ、パルス幅約１００〜２００ｎｓ、パルスエネルギー２０ｍＪの発振条件を用いた。照射光学系としてはコンデンサレンズ及びフライアイレンズなどからなる均一化光学系で照射スポット内の光強度分布を±５％以下に均一化した後、シリンドリカルレンズ、スリット及びコンデンサレンズからなる整形光学系によって、長さ５ｍｍ、幅０．１ｍｍに整形した線状ビームを用いた。この線状ビームを幅方向に走査する事で、大面積の半導体薄膜の結晶化を行う事ができる。エネルギー密度は３００〜９００ｍＪ／ｃｍ２の範囲とした。最適なエネルギー密度は光吸収層１０２、絶縁膜１０３、および半導体薄膜（非晶質シリコン層）１０４の各厚さ、およびレーザパルス波長、パルス幅（等）の関数であり、適時決める。
なお、発振タイミングを制御可能な２台のレーザを用いるか、あるいはダブルパルス発振可能なレーザを用いることによって、レーザ発振の１周期、例えば１ｋHz発振の場合には１ｍｓ内に、タイミング制御された２発のレーザパルスを照射可能なダブルパルス照射を用いることにより、ラテラル成長長さを延ばすことが可能である。この場合、２発目のレーザパルスは１発目から０．１〜５μｓ程度の遅れで照射し、１発目の照射によるラテラル成長が終息する前に入射し光吸収層１０２および半導体薄膜１０４を再加熱し、ラテラル成長時間を延長することで、ラテラル成長長さをより長くすることを目的とする。２発目のエネルギー密度は１発目の０．５〜１．２倍程度とする。
Subsequently, as shown in FIG. 7B, the second harmonic output laser beam 105 pulsated from the solid-state laser is irradiated via an appropriate irradiation optical system. As the solid-state laser, a fundamental wave output or a second harmonic output of a pulse oscillation Q-switch Nd: YAG laser or Nd: YLF laser can be used. The wavelengths of these fundamental waves are 1064 nm and 1053 nm in this order, and the wavelengths of the second harmonic output are 532 nm and 527 nm in order. However, it is possible to make a lateral growth region up to the boundary region 108 on the glass, and the outer region on the glass is also irradiated with the second harmonic output that is polycrystallized while the average crystal grain size is as small as 0.1 μm or less. This is more suitable for manufacturing a normal low-temperature polysilicon TFT using the external region adjacent to the channel as the source and drain regions of the TFT, and a case where the second harmonic output is used will be exemplified below. I will decide.
The solid-state laser can be similarly used for laser diode excitation or lamp excitation using an arc lamp or a flash lamp. However, laser diode excitation is preferable from the viewpoint of output stability and replacement cycle of the excitation light source. The company Evolution series (oscillation wavelength 527 nm) and the company CORONA series (oscillation wavelength 532 nm) can be used. In the present embodiment, Evolution 30 of Coherent USA is used, and an oscillation condition with a repetition frequency of 1 kHz, a pulse width of about 100 to 200 ns, and a pulse energy of 20 mJ is used. The irradiation optical system is a homogenizing optical system consisting of a condenser lens and a fly-eye lens, etc., and the light intensity distribution in the irradiation spot is made uniform to ± 5% or less, and then the shaping optical system consisting of a cylindrical lens, slit and condenser lens is used. A linear beam shaped to have a length of 5 mm and a width of 0.1 mm was used. By scanning the linear beam in the width direction, a semiconductor thin film having a large area can be crystallized. The energy density was in the range of 300 to 900 mJ / cm 2 . The optimum energy density is a function of the thicknesses of the light absorption layer 102, the insulating film 103, and the semiconductor thin film (amorphous silicon layer) 104, the laser pulse wavelength, the pulse width (etc.), and is determined as appropriate.
In addition, by using two lasers capable of controlling the oscillation timing or using a laser capable of double-pulse oscillation, the timing is controlled within 2 ms, for example, within 1 ms in the case of 1 kHz oscillation. The lateral growth length can be extended by using double pulse irradiation capable of emitting the emitted laser pulse. In this case, the second laser pulse is irradiated with a delay of about 0.1 to 5 μs from the first, and is incident before the lateral growth by the first irradiation is terminated, and the light absorption layer 102 and the semiconductor thin film 104 are irradiated. The purpose is to increase the lateral growth length by reheating and extending the lateral growth time. The energy density of the second shot is about 0.5 to 1.2 times that of the first shot.
このレーザ光照射により、ゲート電極パターン１０２の直上および境界領域１０８にある半導体薄膜１０４の部分がラテラル成長領域１０９となる。前述したように、ラテラル成長領域１０９の成長方向は矢印Ｇで表されている。この選択融解を可能とする、ゲート電極パターンからの熱の伝導方向は上向きの矢印Ｈで表されている。 By this laser light irradiation, the portion of the semiconductor thin film 104 immediately above the gate electrode pattern 102 and in the boundary region 108 becomes a lateral growth region 109. As described above, the growth direction of the lateral growth region 109 is indicated by the arrow G. The direction of heat conduction from the gate electrode pattern that enables this selective melting is represented by an upward arrow H.
続いて図７（ｃ）に示すように、薄膜トランジスタの閾電圧Ｖｔｈを制御する目的で、多結晶化された半導体薄膜１０４に対してＶｔｈイオンインプランテーションを必要に応じて行う。例えば、ここではＢ＋イオンを１０ｋｅＶの加速エネルギーでドーズ量５×１０１１〜４×１０１２／ｃｍ２程度イオン注入する。 Subsequently, as shown in FIG. 7C, for the purpose of controlling the threshold voltage Vth of the thin film transistor, Vth ion implantation is performed on the polycrystalline semiconductor thin film 104 as necessary. For example, B + ions are implanted at a dose of about 5 × 10 11 to 4 × 10 12 / cm 2 with an acceleration energy of 10 keV.
続いて前工程で結晶化された半導体薄膜１０４上にゲート電極１０２に整合させて絶縁性のストッパ膜１１０を形成する。その際先ずプラズマＣＶＤ法でＳｉＯ２膜を約２０ｎｍ〜３００ｎｍの厚みで形成する。ここでは、例えば、シランガスＳｉＨ４と亜酸化窒素ガスＮ２Ｏをプラズマ分解してＳｉＯ２膜を堆積する。次いで、このＳｉＯ２膜を所定の形状にパターニングしてストッパ膜１１０に加工する。この場合、裏面露光技術を用いてゲート電極１０２と自己整合するようにストッパ膜１１０をパターニングしている。なお、ストッパ膜１１０の直下に位置する半導体薄膜１０４の部分は、チャネル領域１１１として保護される。このチャネル領域１１１には、前述したように予めＶｔｈイオンインプランテーションによりＢ＋イオンが比較的低ドーズ量で注入されている。 Subsequently, an insulating stopper film 110 is formed on the semiconductor thin film 104 crystallized in the previous step so as to be aligned with the gate electrode 102. At that time, a SiO 2 film is first formed with a thickness of about 20 nm to 300 nm by plasma CVD. Here, for example, a SiO 2 film is deposited by plasma decomposition of silane gas SiH 4 and nitrous oxide gas N 2 O. Next, this SiO 2 film is patterned into a predetermined shape and processed into a stopper film 110. In this case, the stopper film 110 is patterned so as to be self-aligned with the gate electrode 102 using a backside exposure technique. Note that the portion of the semiconductor thin film 104 located immediately below the stopper film 110 is protected as a channel region 111. As described above, B + ions are previously implanted into the channel region 111 at a relatively low dose by Vth ion implantation.
続いてストッパ膜１１０をマスクとして、イオンドーピング１２０により不純物（Ｐ＋イオン）を半導体薄膜１０４に注入し、ＬＤＤ領域１１２を形成する。この時のドーズ量は、例えば５×１０１２〜１×１０１３／ｃｍ２であり、加速電圧は例えば１０ｋｅＶである。さらにストッパ膜１１０及びその両側のＬＤＤ領域１１２を被覆するようにフォトレジスト（図示省略）をパターニング形成した後、これをマスクとして不純物１２０（例えばＰ＋イオン）を高濃度で半導体薄膜１０４に注入し、ソース領域１０４Ｓ及びドレイン領域１０４Ｄを形成する。不純物注入には、例えばイオンドーピング１２０（イオンシャワー）を用いる事ができる。これは質量分離をかける事なく電界加速で不純物を注入するものであり、例えば１×１０１５／ｃｍ２程度のドーズ量で不純物を注入し、ソース領域１０４Ｓ及びドレイン領域１０４Ｄを形成する。加速電圧は例えば１０ｋｅＶである。 Subsequently, using the stopper film 110 as a mask, impurities (P + ions) are implanted into the semiconductor thin film 104 by ion doping 120 to form an LDD region 112. The dose amount at this time is, for example, 5 × 10 12 to 1 × 10 13 / cm 2 , and the acceleration voltage is, for example, 10 keV. Further, after patterning a photoresist (not shown) so as to cover the stopper film 110 and the LDD regions 112 on both sides thereof, impurities 120 (for example, P + ions) are implanted into the semiconductor thin film 104 at a high concentration using the photoresist as a mask. The source region 104S and the drain region 104D are formed. For example, ion doping 120 (ion shower) can be used for the impurity implantation. In this method, impurities are implanted by electric field acceleration without mass separation. For example, the impurities are implanted at a dose of about 1 × 10 15 / cm 2 to form the source region 104S and the drain region 104D. The acceleration voltage is, for example, 10 keV.
以上の後、紫外線ランプを使ったＲＴＡ（急速熱アニール）により、半導体薄膜１０４に注入された不純物の活性化を行う。このあと半導体薄膜１０４の不要な部分をパターニングし、ボトムゲート型の薄膜トランジスタを形成すると共に、この薄膜トランジスタを素子毎に分離する。 Thereafter, the impurities implanted into the semiconductor thin film 104 are activated by RTA (rapid thermal annealing) using an ultraviolet lamp. Thereafter, unnecessary portions of the semiconductor thin film 104 are patterned to form a bottom gate type thin film transistor, and the thin film transistor is separated for each element.
そのあと図８（ｄ）に示すように、基板１０１上の薄膜トランジスタを覆うように、プラズマＣＶＤによってＳｉＯ２を約１００ｎｍ〜２００ｎｍ、ＳｉＮｘを約２００ｎｍ〜４００ｎｍの厚みで連続して成膜し、層間絶縁膜１１６とする。この段階で窒素ガスまたはフォーミングガス中または真空中雰囲気下で３００℃〜４００℃程度の加熱処理を１時間行い、層間絶縁膜１１６に含まれる水素原子を半導体薄膜１０４中に拡散させる、いわゆる水素化アニールを行った。この後、層間絶縁膜１１６にコンタクトホールを開口し、Ｍｏ、Ａｌなどを１００ｎｍ〜１μｍの厚みでスパッタした後、所定の形状にパターニングしてソース領域１０４Ｓ及びドレイン領域１０４Ｄに接続されたソース電極１１３Ｓ及びドレイン電極１１３Ｄを形成する。さらに、感光性のアクリル樹脂などからなる平坦化層１１４を１〜３μｍ程度の厚みで塗布した後、フォトリソグラフィーによりドレイン電極１１３Ｄに達するコンタクトホールを開口した後、１２０〜２００℃程度の温度で焼成する。そして、平坦化層１１４の上に酸化インジュウム錫（Ｉｎ２Ｏ３＋ＳｎＯ２、以下ＩＴＯ）などからなる透明導電膜またはＡｇまたはＡｌなどからなる反射電極膜をスパッタした後、所定の形状にパターニングしてドレイン電極１１３Ｄに接続した画素電極１１５を形成する。なお、駆動回路部のトランジスタについては、画素電極１１５を形成しない。 Thereafter, as shown in FIG. 8 (d), SiO 2 is continuously formed with a thickness of about 100 nm to 200 nm and SiN x with a thickness of about 200 nm to 400 nm by plasma CVD so as to cover the thin film transistor on the substrate 101, The interlayer insulating film 116 is used. At this stage, a heat treatment at about 300 ° C. to 400 ° C. is performed for 1 hour in an atmosphere of nitrogen gas, forming gas, or vacuum to diffuse hydrogen atoms contained in the interlayer insulating film 116 into the semiconductor thin film 104, so-called hydrogenation. Annealing was performed. Thereafter, a contact hole is opened in the interlayer insulating film 116, and Mo, Al, etc. are sputtered to a thickness of 100 nm to 1 μm, and then patterned into a predetermined shape to be connected to the source region 104S and the drain region 104D. Then, the drain electrode 113D is formed. Further, a planarizing layer 114 made of a photosensitive acrylic resin or the like is applied to a thickness of about 1 to 3 μm, a contact hole reaching the drain electrode 113D is opened by photolithography, and then fired at a temperature of about 120 to 200 ° C. To do. A transparent conductive film made of indium tin oxide (In 2 O 3 + SnO 2 , hereinafter referred to as ITO) or a reflective electrode film made of Ag or Al is sputtered on the planarizing layer 114, and then patterned into a predetermined shape. Thus, the pixel electrode 115 connected to the drain electrode 113D is formed. Note that the pixel electrode 115 is not formed for the transistor in the driver circuit portion.
以上のようにして絶縁性の基板１０１に薄膜トランジスタが形成された薄膜半導体装置が完成する。前述のように、この薄膜トランジスタは、ゲート絶縁膜１０３を間にして半導体薄膜１０４とゲート電極１０２が積層されている。半導体薄膜１０４は、ゲート電極１０２に重なるチャネル領域１１１と、チャネル領域１１１の両側に位置するソース領域１０４Ｓ及びドレイン領域１０４Ｄとを有する。半導体薄膜１０４は、レーザアニールにより結晶化された多結晶層であり、所定のパターンの境界に沿って内部領域と外部領域とに分かれている（図７（ｂ））。内部領域はグリーンレーザパルス光１０５を照射するレーザアニールにより、パターン境界から内側に向かってラテラル成長した多結晶粒を含むラテラル成長領域１０９を有する。ここで薄膜トランジスタのチャネル領域１１１（図７（ｃ））はラテラル成長領域１０９（図７（ｂ））に形成されている。 As described above, a thin film semiconductor device in which a thin film transistor is formed over an insulating substrate 101 is completed. As described above, in this thin film transistor, the semiconductor thin film 104 and the gate electrode 102 are stacked with the gate insulating film 103 interposed therebetween. The semiconductor thin film 104 includes a channel region 111 that overlaps with the gate electrode 102, and a source region 104 </ b> S and a drain region 104 </ b> D that are located on both sides of the channel region 111. The semiconductor thin film 104 is a polycrystalline layer crystallized by laser annealing, and is divided into an internal region and an external region along a predetermined pattern boundary (FIG. 7B). The internal region has a lateral growth region 109 including polycrystal grains laterally grown inward from the pattern boundary by laser annealing that irradiates the green laser pulse light 105. Here, the channel region 111 (FIG. 7C) of the thin film transistor is formed in the lateral growth region 109 (FIG. 7B).
加えて薄膜トランジスタは、チャネル領域１１１と少なくともドレイン領域１０４Ｄとの間にドレイン領域１０４Ｄより不純物濃度の低いＬＤＤ領域１１２を備えている。このＬＤＤ領域１１２は、ラテラル成長領域１０９に形成されている。なお、このＬＤＤ領域はＮチャネル型トランジスタの耐圧を上げるために設けられるが、トランジスタの動作電圧が低く耐圧を必要としない場合は省略可能である。 In addition, the thin film transistor includes an LDD region 112 having an impurity concentration lower than that of the drain region 104D between the channel region 111 and at least the drain region 104D. The LDD region 112 is formed in the lateral growth region 109. This LDD region is provided in order to increase the breakdown voltage of the N-channel transistor, but can be omitted when the transistor operating voltage is low and the breakdown voltage is not required.
以下に本発明にかかるレーザアニール加工の典型的なプロセスパラメータを挙げておく。
（１）ガラス基板にＭｏでゲートパターンを形成。
（２）プラズマＣＶＤでＳｉＮｘ、ＳｉＯ２、非晶質シリコン（ａ−Ｓｉ）の３層をこの順で連続成膜。但しＳｉＮｘとＳｉＯ２の厚みの合計は１５０ｎｍ以下。
（３）波長５３０ｎｍ前後のグリーンの全固体レーザパルスをオーバーラップ０〜９０％程度で照射し、Ｍｏゲートパターン上とその近傍にラテラル成長させる。
・ガラス上では、Ｍｏゲートパターン近くではラテラル成長、他は平均粒径が０．１μｍ程度以下の多結晶シリコンとなる。
Listed below are typical process parameters of laser annealing according to the present invention.
(1) A gate pattern is formed of Mo on a glass substrate.
(2) Three layers of SiN x , SiO 2 , and amorphous silicon (a-Si) are successively formed in this order by plasma CVD. However, the total thickness of SiN x and SiO 2 is 150 nm or less.
(3) A green all-solid-state laser pulse having a wavelength of around 530 nm is irradiated with an overlap of about 0 to 90%, and laterally grown on and near the Mo gate pattern.
On the glass, lateral growth occurs near the Mo gate pattern, and the others are polycrystalline silicon having an average grain size of about 0.1 μm or less.
図９Ａは、本発明の第１実施形態によって作製したＴＦＴ（薄膜トランジスタ）のＩｄｓ−Ｖｇｓ特性（太線）を、従来のエキシマレーザアニール（ＥＬＡ）によって作製したＴＦＴの特性（細線）と比較して示したグラフである。具体的には、大きさ３００ｍｍ×３５０ｍｍの基板に形成された、各１０個ずつのＴＦＴについて、ドレイン−ソース電圧Ｖｄｓが６Ｖの下でＩｄｓ−Ｖｇｓ特性を測定した。ＴＦＴはチャネル幅（Ｗ）が２０μｍ、チャネル長（Ｌ）が３．５μｍのＮチャネル型である。なお、ソース、ドレインの両側に、幅０．５μｍのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を設けている。 FIG. 9A shows the Ids-Vgs characteristics (thick line) of the TFT (thin film transistor) fabricated according to the first embodiment of the present invention in comparison with the characteristics (thin line) of the TFT fabricated by conventional excimer laser annealing (ELA). It is a graph. Specifically, the Ids-Vgs characteristic was measured for each of 10 TFTs formed on a 300 mm × 350 mm substrate under a drain-source voltage Vds of 6V. The TFT is an N-channel type having a channel width (W) of 20 μm and a channel length (L) of 3.5 μm. An LDD (Lightly Doped Drain) region having a width of 0.5 μm is provided on both sides of the source and drain.
図９Ａを見ると、本発明によるＴＦＴの特性の方が、ゲート電圧Ｖｇｓが０Ｖから上がって行く際に、ドレイン電流Ｉｄｓの立ち上がりがより急峻であり、さらにＶｇｓ＝６Ｖ付近の飽和電流領域におけるドレイン電流が高く、ＴＦＴ特性が優れていることが分かる。さらに、Ｉｄｓ−Ｖｇｓ特性曲線も揃っており、基板面内のばらつきが少なく、表示デバイスに用いた場合の表示ムラをより低減することが可能となる。 Referring to FIG. 9A, in the TFT according to the present invention, when the gate voltage Vgs increases from 0V, the drain current Ids rises more steeply, and the drain in the saturation current region near Vgs = 6V. It can be seen that the current is high and the TFT characteristics are excellent. Further, the Ids-Vgs characteristic curve is also prepared, and there is little variation in the substrate surface, and display unevenness when used in a display device can be further reduced.
次に、特性を定量的に比較するために、これらのＩｄｓ−Ｖｇｓ特性から抽出される特性値を比較する。まずＥＬＡプロセスによって作製したＴＦＴ特性値を平均値±［（最大値−最小値）／２］という形で記すと、オン電流が２９０±１００μＡ、閾値電圧Ｖｔｈが１．３９±０．２Ｖ、電子移動度が９５±１５（ｃｍ２／Ｖ・ｓ）、スイングファクターが０．１７（Ｖ／ｄｅｃａｄｅ）であった。なおオン電流はゲート電圧が６Ｖの場合のドレイン電流Ｉｄｓであり、閾値電圧Ｖｔｈは、ドレイン電圧Ｖｄｓを６Ｖとした場合に、ドレイン電流Ｉｄｓが５７１ｎＡとなるゲート電圧Ｖｇｓとして求めた。一方、本発明により作製したＴＦＴ特性は、オン電流が５００±４０μＡ、閾値電圧Ｖｔｈが０．８±０．０９Ｖ、電子移動度が１５０±１２（ｃｍ２／Ｖ・ｓ）、スイングファクターが０．１１（Ｖ／ｄｅｃａｄｅ）であった。 Next, in order to compare the characteristics quantitatively, the characteristic values extracted from these Ids-Vgs characteristics are compared. First, TFT characteristic values produced by the ELA process are described in the form of an average value ± [(maximum value−minimum value) / 2]. On-state current is 290 ± 100 μA, threshold voltage Vth is 1.39 ± 0.2 V, electrons The mobility was 95 ± 15 (cm 2 / V · s), and the swing factor was 0.17 (V / decade). The on-current is the drain current Ids when the gate voltage is 6V, and the threshold voltage Vth is obtained as the gate voltage Vgs at which the drain current Ids is 571 nA when the drain voltage Vds is 6V. On the other hand, the TFT characteristics manufactured according to the present invention have an on-current of 500 ± 40 μA, a threshold voltage Vth of 0.8 ± 0.09 V, an electron mobility of 150 ± 12 (cm 2 / V · s), and a swing factor of 0. .11 (V / decade).
以上の結果から、本発明により作製したＴＦＴでは、電子移動度が従来のＥＬＡプロセスによる場合の約１．６倍に増加した結果、オン電流が約１．７倍と高くなり、電流駆動能力が高まったことが分かる。さらに基板面内でＴＦＴ特性をより均一にできるため、表示デバイスに用いた場合の表示ムラをより低減することが可能となる。 From the above results, in the TFT manufactured according to the present invention, as a result of increasing the electron mobility by about 1.6 times that in the case of the conventional ELA process, the on-current is increased to about 1.7 times and the current driving capability is increased. You can see that it has risen. Furthermore, since the TFT characteristics can be made more uniform in the substrate surface, display unevenness when used in a display device can be further reduced.
図９Ｂは、本発明にかかる薄膜半導体装置の製造方法の第２実施形態を示す。第１実施形態の薄膜トランジスタの構造（図８（ｄ））と異なる点は、全固体グリーンレーザーアニールでゲートパターン上の領域でラテラル成長させた後、プラズマＣＶＤによりＳｉＯ２薄膜を厚さ７０ｎｍで成膜し、第２のゲート絶縁膜１１７とし、さらに第１のゲート電極１０２と同様にして、第２のゲート電極１１８を形成した点である。図では省略してあるが第１のゲート電極１０２と第２のゲート電極１１８は第１のゲート絶縁膜１０３と第２のゲート絶縁膜１１７を貫通するコンタクトホールを介してアルミ電極で接続され同電位になるようにする。かかるデュアルゲート構造により、第１実施形態の薄膜トランジスタに比べ、より高いオン電流と、より均一なトランジスタ特性を得ることが可能である。 FIG. 9B shows a second embodiment of a method for manufacturing a thin film semiconductor device according to the present invention. The difference from the structure of the thin film transistor of the first embodiment (FIG. 8D) is that after the lateral growth is performed in the region on the gate pattern by the all-solid green laser annealing, the SiO 2 thin film is formed to a thickness of 70 nm by plasma CVD. The second gate insulating film 117 is formed, and the second gate electrode 118 is formed in the same manner as the first gate electrode 102. Although not shown in the drawing, the first gate electrode 102 and the second gate electrode 118 are connected by an aluminum electrode through a contact hole that penetrates the first gate insulating film 103 and the second gate insulating film 117. Make it a potential. With such a dual gate structure, it is possible to obtain a higher on-current and more uniform transistor characteristics as compared with the thin film transistor of the first embodiment.
図１０は、本発明にかかる表示装置の一例を示す模式的な断面図である。図示を容易にする為、１個の画素とこれを駆動する１個の薄膜トランジスタＴＦＴのみを表してある。画素はマトリクス状に配されており、画面を構成する。本実施例では、この画素は有機ＥＬ発光素子ＯＬＥＤからなり、透明電極１３０、有機ＥＬ層１４０及び金属電極１５０を順に重ねたものである。透明電極１３０は画素毎に分離しておりＯＬＥＤのアノードＡとして機能し、例えばＩＴＯなどの透明導電膜からなる。金属電極１５０は画素間で共通接続されており、ＯＬＥＤのカソードＫとして機能する。有機ＥＬ層１４０は例えば正孔輸送層と電子輸送層とを重ねた複合膜となっている。例えば、アノードＡ（正孔注入電極）として機能する透明電極１３０の上に正孔輸送層としてＤｉａｍｙｌｅを蒸着し、その上に電子輸送層としてＡｌｑ３を蒸着し、さらにその上にカソードＫ（電子注入電極）として機能する金属電極１５０を生成する。なお、Ａｌｑ３は、８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ ａｌｕｍｉｎｕｍを表している。この様な積層構造を有するＯＬＥＤは一例に過ぎない。かかる構成を有するＯＬＥＤのアノード／カソード間に順方向の電圧を印加すると、電子や正孔などキャリアの注入が起こり、発光が観測される。ＯＬＥＤの動作は、正孔輸送層から注入された正孔と電子輸送層から注入された電子より形成された励起子による発光と考えられる。 FIG. 10 is a schematic cross-sectional view showing an example of a display device according to the present invention. For ease of illustration, only one pixel and one thin film transistor TFT for driving the pixel are shown. The pixels are arranged in a matrix and constitute a screen. In the present embodiment, this pixel is composed of an organic EL light emitting element OLED, and a transparent electrode 130, an organic EL layer 140, and a metal electrode 150 are sequentially stacked. The transparent electrode 130 is separated for each pixel, functions as the anode A of the OLED, and is made of a transparent conductive film such as ITO. The metal electrode 150 is commonly connected between the pixels and functions as the cathode K of the OLED. The organic EL layer 140 is, for example, a composite film in which a hole transport layer and an electron transport layer are stacked. For example, Diamond is deposited as a hole transport layer on the transparent electrode 130 functioning as the anode A (hole injection electrode), Alq3 is deposited thereon as an electron transport layer, and a cathode K (electron injection) is further formed thereon. A metal electrode 150 that functions as an electrode is generated. Alq3 represents 8-hydroxyquinoline aluminum. An OLED having such a laminated structure is only an example. When a forward voltage is applied between the anode / cathode of the OLED having such a configuration, carriers such as electrons and holes are injected, and light emission is observed. The operation of the OLED is considered to be light emission by excitons formed from holes injected from the hole transport layer and electrons injected from the electron transport layer.
一方、ＴＦＴは本発明にしたがって作製されたものであり、ガラス等からなる基板１０１の上に形成されたゲート電極１０２と、その上に重ねられた厚みが１５０ｎｍ以下のゲート絶縁膜１０３と、このゲート絶縁膜１０３を介してゲート電極１０２の上方に重ねられた半導体薄膜１０４とからなる。この半導体薄膜１０４は本発明にしたがってラテラル成長した多結晶シリコン薄膜からなる。薄膜トランジスタＴＦＴはＯＬＥＤに供給する電流の通路となるソースＳ、チャネルＣｈ及びドレインＤを備えている。チャネルＣｈは丁度ゲート電極１０２の直上に位置する。このボトムゲート構造のＴＦＴは層間絶縁膜１１６により被覆されており、その上にはソース電極１１３Ｓ及びドレイン電極１１３Ｄが形成されている。これらの上には別の層間絶縁膜１１４を介して前述したＯＬＥＤが成膜されている。層間絶縁膜１１４にはコンタクトホールが開口しており、ＯＬＥＤの透明電極１３０はこのコンタクトホールを介してＴＦＴのドレイン電極１１３Ｄに電気接続している。なお、本実施例では画素が有機エレクトロルミネッセンス素子ＯＬＥＤで構成されていたが、これに限られるものではない。例えば画素は、薄膜トランジスタＴＦＴに接続した画素電極と、これに対面する対向電極と、両者の間に保持された液晶とで構成する事ができる。 On the other hand, the TFT is manufactured according to the present invention, and a gate electrode 102 formed on a substrate 101 made of glass or the like, a gate insulating film 103 having a thickness of 150 nm or less stacked thereon, The semiconductor thin film 104 is stacked above the gate electrode 102 with the gate insulating film 103 interposed therebetween. The semiconductor thin film 104 is a polycrystalline silicon thin film that is laterally grown according to the present invention. The thin film transistor TFT includes a source S, a channel Ch, and a drain D, which are paths for current supplied to the OLED. The channel Ch is located just above the gate electrode 102. The bottom gate TFT is covered with an interlayer insulating film 116, and a source electrode 113S and a drain electrode 113D are formed thereon. On top of these, the aforementioned OLED is formed through another interlayer insulating film 114. A contact hole is opened in the interlayer insulating film 114, and the transparent electrode 130 of the OLED is electrically connected to the drain electrode 113D of the TFT through this contact hole. In this embodiment, the pixel is composed of the organic electroluminescence element OLED. However, the present invention is not limited to this. For example, the pixel can be composed of a pixel electrode connected to the thin film transistor TFT, a counter electrode facing the pixel electrode, and a liquid crystal held between the two.
１０１・・・基板、１０２・・・光吸収層（ゲート電極）、１０３・・・絶縁膜、１０４・・・半導体薄膜、１０６・・・内部領域、１０７・・・外部領域、１０８・・・境界領域、１０９・・・ラテラル成長領域 DESCRIPTION OF SYMBOLS 101 ... Substrate, 102 ... Light absorption layer (gate electrode), 103 ... Insulating film, 104 ... Semiconductor thin film, 106 ... Internal region, 107 ... External region, 108 ... Boundary region, 109 ... Lateral growth region
Claims (22)
該光吸収層を所定の形状にパターニングするパターニング工程と、
パターニングされた該光吸収層を絶縁膜で覆う絶縁膜形成工程と、
該絶縁膜上に半導体薄膜を形成する半導体薄膜形成工程と、
パルス発振されたレーザ光を照射し該半導体薄膜を結晶化するレーザアニール工程とを行う薄膜半導体装置の製造方法において、
前記絶縁膜形成工程は、厚さが１５０ｎｍ以下で該絶縁膜を形成し、
前記レーザアニール工程は、該光吸収層のパターンより内側に位置する該半導体薄膜の内部領域で、該光吸収層から厚さが１５０ｎｍ以下の該絶縁膜を介した熱伝導により該半導体薄膜の少なくとも一部が融解するようにレーザ光で該基板をパルス加熱する加熱過程と、該内部領域の少なくとも一部が融解した後、該光吸収層の外側に位置する該半導体薄膜の外部領域との境界から、該内部領域の内側に向かってラテラル成長が進行し、該内部領域の少なくとも一部に多結晶粒が生成する冷却過程とを含むことを特徴とする薄膜半導体装置の製造方法。 A light absorption layer forming step of forming a light absorption layer on the substrate;
A patterning step of patterning the light absorbing layer into a predetermined shape;
An insulating film forming step of covering the patterned light absorption layer with an insulating film;
A semiconductor thin film forming step of forming a semiconductor thin film on the insulating film;
In a method of manufacturing a thin film semiconductor device, a laser annealing step of irradiating a pulsed laser beam to crystallize the semiconductor thin film,
The insulating film forming step forms the insulating film with a thickness of 150 nm or less,
The laser annealing step includes at least an inner region of the semiconductor thin film positioned on the inner side of the pattern of the light absorption layer, by heat conduction through the insulating film having a thickness of 150 nm or less from the light absorption layer. A boundary between a heating process in which the substrate is pulse-heated with laser light so that a part thereof melts, and an outer region of the semiconductor thin film located outside the light absorption layer after at least a part of the inner region is melted And a cooling process in which lateral growth proceeds toward the inside of the internal region, and polycrystalline grains are generated in at least a part of the internal region.
前記薄膜トランジスタは、下から順に積層したゲート電極、ゲート絶縁膜及び半導体薄膜からなり、
前記ゲート絶縁膜はその厚みが１５０ｎｍ以下であり、
前記半導体薄膜は、該ゲート電極に重なるチャネル領域と、該チャネル領域の両側に位置するソース領域及びドレイン領域とを有し、
前記半導体薄膜は、基板の上からレーザ光を照射するレーザアニールにより結晶化された多結晶層であり、所定のパターンの境界に沿って内部領域と外部領域とに分かれており、前記内部領域は、内部領域と外部領域の境界から内側に向かってラテラル成長した多結晶粒を含むラテラル成長領域を有し、
前記チャネル領域は、該ラテラル成長領域に形成されていることを特徴とする薄膜半導体装置。 A thin film semiconductor device in which thin film transistors are integrated and formed on an insulating substrate,
The thin film transistor comprises a gate electrode, a gate insulating film and a semiconductor thin film stacked in order from the bottom,
The gate insulating film has a thickness of 150 nm or less,
The semiconductor thin film has a channel region overlapping the gate electrode, and a source region and a drain region located on both sides of the channel region,
The semiconductor thin film is a polycrystalline layer crystallized by laser annealing that irradiates a laser beam from above the substrate, and is divided into an internal region and an external region along a predetermined pattern boundary, and the internal region is Having a lateral growth region containing polycrystalline grains laterally grown inward from the boundary between the inner region and the outer region;
The thin film semiconductor device, wherein the channel region is formed in the lateral growth region.
該ゲート絶縁膜の厚さを１５０ｎｍ以下とすることにより、該光吸収層のパターンより外側に位置する外部領域を溶融することなく、該光吸収層のパターンより内側に位置する該内部領域の少なくとも一部をレーザアニールで溶融することにより、該内部領域と該外部領域の境界から内側に向かってラテラル成長が進行し、該内部領域に多結晶粒が生成する過程を経て該ラテラル成長領域が形成されることを特徴とする請求項８に記載の薄膜半導体装置。 The semiconductor thin film is formed after forming the pattern of the light absorption layer and the gate insulating film in this order,
By setting the thickness of the gate insulating film to 150 nm or less, at least the inner region located inside the pattern of the light absorption layer is melted without melting the outer region located outside the pattern of the light absorption layer. By melting a part by laser annealing, lateral growth proceeds inward from the boundary between the inner region and the outer region, and the lateral growth region is formed through the process of generating polycrystalline grains in the inner region. The thin film semiconductor device according to claim 8, wherein:
前記薄膜トランジスタは、下から順に積層したゲート電極、ゲート絶縁膜及び半導体薄膜からなり、
前記ゲート絶縁膜はその厚みが１５０ｎｍ以下であり、
前記半導体薄膜は、該ゲート電極に重なるチャネル領域と、該チャネル領域の両側に位置するソース領域及びドレイン領域とを有し、
前記半導体薄膜は所定のパターンの境界に沿って内部領域と外部領域とに分かれており、前記内部領域は、内部領域と外部領域の境界から内側に向かってラテラル成長した多結晶粒を含むラテラル成長領域を有し、
前記チャネル領域は、該ラテラル成長領域に形成されていることを特徴とする表示装置。 A display device in which a pixel and a thin film transistor for driving the pixel are integrated on an insulating substrate,
The thin film transistor comprises a gate electrode, a gate insulating film and a semiconductor thin film stacked in order from the bottom,
The gate insulating film has a thickness of 150 nm or less,
The semiconductor thin film has a channel region overlapping the gate electrode, and a source region and a drain region located on both sides of the channel region,
The semiconductor thin film is divided into an inner region and an outer region along a predetermined pattern boundary, and the inner region includes a lateral growth including polycrystalline grains laterally grown inward from the boundary between the inner region and the outer region. Has an area,
The display device, wherein the channel region is formed in the lateral growth region.
該ゲート絶縁膜の厚さを１５０ｎｍ以下とすることにより、該光吸収層のパターンより外側に位置する外部領域を溶融することなく、該光吸収層のパターンより内側に位置する該内部領域の少なくとも一部をレーザアニールで溶融することにより、該内部領域と該外部領域の境界から内側に向かってラテラル成長が進行し、該内部領域に多結晶粒が生成する過程を経て該ラテラル成長領域が形成されることを特徴とする請求項１３に記載の表示装置。 The semiconductor thin film is formed on the gate insulating film after forming a light absorption layer having a predetermined pattern on the base,
By setting the thickness of the gate insulating film to 150 nm or less, at least the inner region located inside the pattern of the light absorption layer is melted without melting the outer region located outside the pattern of the light absorption layer. By melting a part by laser annealing, lateral growth proceeds inward from the boundary between the inner region and the outer region, and the lateral growth region is formed through the process of generating polycrystalline grains in the inner region. The display device according to claim 13.
前記薄膜トランジスタは、下から順に積層したゲート電極、ゲート絶縁膜及び半導体薄膜からなり、
前記ゲート絶縁膜はその厚みが１５０ｎｍ以下であり、
前記半導体薄膜は、該ゲート電極に重なるチャネル領域と、該チャネル領域の両側に位置するソース領域及びドレイン領域とを有し、
前記半導体薄膜は、所定のパターンの境界に沿って内部領域と外部領域とに分かれており、前記内部領域は、内部領域と外部領域の境界から内側に向かってラテラル成長した多結晶粒を含むラテラル成長領域を有し、
前記チャネル領域は、該ラテラル成長領域に形成されていることを特徴とする薄膜半導体装置。 A thin film semiconductor device in which thin film transistors are integrated and formed on an insulating substrate,
The thin film transistor comprises a gate electrode, a gate insulating film and a semiconductor thin film stacked in order from the bottom,
The gate insulating film has a thickness of 150 nm or less,
The semiconductor thin film has a channel region overlapping the gate electrode, and a source region and a drain region located on both sides of the channel region,
The semiconductor thin film is divided into an internal region and an external region along a boundary of a predetermined pattern, and the internal region includes lateral grains including polycrystalline grains that are laterally grown from the boundary between the internal region and the external region. Have growth areas,
The thin film semiconductor device, wherein the channel region is formed in the lateral growth region.
前記薄膜トランジスタは、下から順に積層したゲート電極、ゲート絶縁膜及び半導体薄膜からなり、
前記ゲート絶縁膜はその厚みが１５０ｎｍ以下であり、
前記半導体薄膜は、該ゲート電極に重なるチャネル領域と、該チャネル領域の両側に位置するソース領域及びドレイン領域とを有し、
前記半導体薄膜は、所定のパターンの境界に沿って内部領域と外部領域とに分かれており、前記内部領域は、内部領域と外部領域の境界に沿って多結晶粒が一列に配された多結晶領域を有し、
前記チャネル領域は、該多結晶領域に形成されていることを特徴とする薄膜半導体装置。 A thin film semiconductor device in which thin film transistors are integrated and formed on an insulating substrate,
The thin film transistor comprises a gate electrode, a gate insulating film and a semiconductor thin film stacked in order from the bottom,
The gate insulating film has a thickness of 150 nm or less,
The semiconductor thin film has a channel region overlapping the gate electrode, and a source region and a drain region located on both sides of the channel region,
The semiconductor thin film is divided into an inner region and an outer region along a boundary of a predetermined pattern, and the inner region is a polycrystal in which polycrystalline grains are arranged in a line along the boundary between the inner region and the outer region. Has an area,
The thin film semiconductor device, wherein the channel region is formed in the polycrystalline region.
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