JPH11121756A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH11121756A JPH11121756A JP28538197A JP28538197A JPH11121756A JP H11121756 A JPH11121756 A JP H11121756A JP 28538197 A JP28538197 A JP 28538197A JP 28538197 A JP28538197 A JP 28538197A JP H11121756 A JPH11121756 A JP H11121756A
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- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、結晶性ケイ素膜を
活性領域とする薄膜半導体素子を用いた半導体装置およ
びその製造方法に関する。特に、液晶表示装置用のアク
ティブマトリクス基板や薄膜集積回路一般、イメージセ
ンサーや三次元ＩＣなどに利用できる。The present invention relates to a semiconductor device using a thin-film semiconductor element having a crystalline silicon film as an active region, and a method for manufacturing the same. In particular, it can be used for active matrix substrates for liquid crystal display devices, thin film integrated circuits in general, image sensors, three-dimensional ICs, and the like.
【０００２】[0002]
【従来の技術】近年、大型で高解像度の液晶表示装置
や、低コスト化のためドライバー回路を同一基板上に形
成したモノリシック型の液晶表示装置、高速で高解像度
の密着型イメージセンサー、三次元ＩＣなどへの実現に
向けて、ガラス等の絶縁基板上や絶縁膜上に高性能な半
導体素子を形成する試みがなされている。これらの装置
に用いられる半導体素子としては、薄膜状のケイ素半導
体を活性領域とするＭＯＳ型の薄膜トランジスタ（ＴＦ
Ｔ）が一般的に用いられている。2. Description of the Related Art In recent years, large and high-resolution liquid crystal display devices, monolithic liquid crystal display devices in which driver circuits are formed on the same substrate for cost reduction, high-speed and high-resolution contact type image sensors, three-dimensional For the realization of ICs and the like, attempts have been made to form high-performance semiconductor elements on insulating substrates or insulating films such as glass. As a semiconductor element used in these devices, a MOS thin film transistor (TF) having a thin film silicon semiconductor as an active region is used.
T) is generally used.
【０００３】代表的なＭＯＳ型の薄膜トランジスタの構
造としては、図５に示すようなコプレーナ型が挙げられ
る。絶縁性を有する基板５０１上に、活性層となるケイ
素薄膜５０２が形成され、該活性層５０２は、Ｎ型ある
いはＰ型不純物がドーピングされてなるソース／ドレイ
ン領域５０４／５０５と、実際にトランジスタの能動領
域となるチャネル領域５０３とに分けられる。この活性
層５０２を覆うようにしてゲート絶縁膜５０６が形成さ
れ、ゲート電極５０７がチャネル領域５０３上に形成さ
れる。さらに層間絶縁膜５０８上にソース／ドレイン電
極５０９／５１０が配置される。このような構造が、コ
プレーナ型トランジスタの主な構成である。As a structure of a typical MOS type thin film transistor, there is a coplanar type as shown in FIG. A silicon thin film 502 serving as an active layer is formed on a substrate 501 having an insulating property. The active layer 502 includes a source / drain region 504/505 doped with an N-type or P-type impurity and an actual transistor. It is divided into a channel region 503 serving as an active region. A gate insulating film 506 is formed to cover active layer 502, and a gate electrode 507 is formed on channel region 503. Further, source / drain electrodes 509/510 are arranged on interlayer insulating film 508. Such a structure is a main configuration of the coplanar transistor.
【０００４】一般的に、ＩＣプロセスでは、Ｓｉ単結晶
基板を用い、その表面を高温酸化することによりゲート
絶縁膜を形成する。したがって、ゲート絶縁膜となる酸
化ケイ素膜は、非常に高品質な膜であり、活性層（Ｓｉ
基板）＼ゲート絶縁膜の界面もクリーンな状態に保た
れ、界面特性も優れるものである。In general, in an IC process, a gate insulating film is formed by using a Si single crystal substrate and oxidizing the surface thereof at a high temperature. Therefore, the silicon oxide film serving as the gate insulating film is a very high-quality film, and the active layer (Si
Substrate) ＼The interface of the gate insulating film is also kept clean and has excellent interface characteristics.
【０００５】これに対して、上記の薄膜トランジスタの
プロセスでは、ゲート絶縁膜の形成をデポジションによ
り行う必要がある。よって、ＩＣプロセスでの熱酸化膜
のように高品質な酸化ケイ素膜を得ることは根本的に難
しい。また、図５からもわかるように、事前に活性層の
パターニング工程が必要であり、活性層から連続して形
成することはできない。したがって、活性層＼ゲート絶
縁膜の界面特性も、ＩＣプロセスのように良好な特性が
得られにくい。その結果として、薄膜トランジスタで
は、閾値電圧が不安定となる。On the other hand, in the above-described thin film transistor process, it is necessary to form a gate insulating film by deposition. Therefore, it is fundamentally difficult to obtain a high quality silicon oxide film like a thermal oxide film in an IC process. In addition, as can be seen from FIG. 5, a patterning step of the active layer is required in advance, and the active layer cannot be formed continuously. Therefore, it is difficult to obtain good interface characteristics between the active layer and the gate insulating film as in the IC process. As a result, the threshold voltage of the thin film transistor becomes unstable.
【０００６】Ｓｉ単結晶基板を用いたＳＯＩプロセスに
てＣＭＯＳ−ＦＥＴを作製するプロセスは、特開平５−
１２１６８１公報で提案されている。この公報は、ＳＯ
ＩプロセスにてＣＭＯＳ−ＦＥＴに限ったものであり、
目的としては短チャネル効果を低減するためのものであ
るが、Ｓｉ基板上の下地酸化膜の固定電荷に注目し、Ｎ
チャネル型ＦＥＴには負電荷をイオン注入し、Ｐチャネ
ル型ＦＥＴには正電荷をイオン注入するという方法が採
られている。A process for fabricating a CMOS-FET by an SOI process using a Si single crystal substrate is disclosed in
It has been proposed in US Pat. This publication is a SO
I-process limited to CMOS-FET,
Although the purpose is to reduce the short channel effect, attention is paid to the fixed charge of the underlying oxide film on the Si substrate, and N
A method is adopted in which negative charges are ion-implanted into a channel type FET and positive charges are ion-implanted into a P-channel type FET.
【０００７】また、特開平３−４１７３１公報には、高
品質なゲート絶縁膜として利用できる酸化ケイ素膜のデ
ポジションでの形成方法について述べられている。この
公報によれば有機シラン系ガスであるＴＥＯＳ（テトラ
エトキシオルソシリケイト）とオゾンを用いたＣＶＤ法
にて酸化ケイ素膜を形成後、オゾン雰囲気あるいは酸素
プラズマ中にてアニール処理を行っている。このような
方法では、酸化ケイ素膜中に存在する水分（Ｈ2Ｏ）濃
度およびＯＨ基濃度を低減することができ、より緻密な
酸化ケイ素膜が得られる。Japanese Patent Laid-Open Publication No. 3-41731 describes a method for forming a silicon oxide film which can be used as a high-quality gate insulating film by deposition. According to this publication, a silicon oxide film is formed by a CVD method using an organic silane-based gas, TEOS (tetraethoxyorthosilicate), and ozone, and then an annealing process is performed in an ozone atmosphere or oxygen plasma. According to such a method, the concentration of water (H 2 O) and the concentration of OH groups present in the silicon oxide film can be reduced, and a more dense silicon oxide film can be obtained.
【０００８】また、図５の薄膜トランジスタにおいて、
活性領域５０２を構成する薄膜ケイ素半導体膜も特に重
要なポイントとなる。ＩＣプロセスでは、活性領域は勿
論Ｓｉ基板（Ｓｉ単結晶）そのものを用いるが、薄膜ト
ランジスタでは、これもまたデポジション法により形成
する必要があるからである。薄膜状のケイ素半導体とし
ては、非晶質ケイ素半導体（ａ−Ｓｉ）からなるものと
結晶性を有するケイ素半導体からなるものの２つに大別
される。非晶質ケイ素半導体は作製温度が低く、気相法
で比較的容易に作製することが可能で量産性に富むた
め、最も一般的に用いられているが、導電性等の物性が
結晶性を有するケイ素半導体に比べて劣るため、より高
速特性を得るためには、結晶性を有するケイ素半導体か
らなる半導体装置の作製方法の確立が強く求められてい
た。In the thin film transistor shown in FIG.
The thin silicon semiconductor film constituting the active region 502 is also a particularly important point. This is because, in the IC process, the Si substrate (Si single crystal) itself is used as well as the active region, but in the case of the thin film transistor, this also needs to be formed by the deposition method. Thin-film silicon semiconductors are roughly classified into two types: those made of an amorphous silicon semiconductor (a-Si) and those made of a crystalline silicon semiconductor. Amorphous silicon semiconductors are most commonly used because they have a low production temperature, can be relatively easily produced by a gas phase method, and have high mass productivity. Since it is inferior to a silicon semiconductor having the same, in order to obtain higher speed characteristics, establishment of a method for manufacturing a semiconductor device made of a silicon semiconductor having crystallinity has been strongly demanded.
【０００９】これら結晶性を有する薄膜状のケイ素半導
体を得る方法としては、 （１）成膜時に結晶性を有する膜を直接成膜する。 （２）非晶質の半導体膜を成膜しておき、熱エネルギー
を加えることにより結晶性を有せしめる。 （３）非晶質の半導体膜を成膜しておき、エネルギービ
ームを照射することにより結晶性を有せしめる。 といった主に３つの方法が知られている。As a method for obtaining a silicon semiconductor in the form of a thin film having crystallinity, (1) a film having crystallinity is directly formed at the time of film formation. (2) An amorphous semiconductor film is formed and crystallinity is imparted by applying thermal energy. (3) An amorphous semiconductor film is formed and irradiated with an energy beam so as to have crystallinity. There are mainly three known methods.
【００１０】しかしながら、（１）の方法では、成膜工
程と同時に結晶化が進行するので、大粒径の結晶性ケイ
素を得ることが難しく、それにはケイ素膜の厚膜化が不
可欠となる。だが、厚膜化したからといっても基本的に
は膜厚と同程度の結晶粒径しか得られず、この方法によ
り良好な結晶性を有するケイ素膜を作製することは原理
的にまず不可能である。また、成膜温度が６００℃以上
と高いので、安価なガラス基板が使用できないというコ
ストの問題もある。However, in the method (1), since crystallization proceeds simultaneously with the film formation step, it is difficult to obtain crystalline silicon having a large grain size, and it is essential to increase the thickness of the silicon film. However, even though the film thickness is increased, a crystal grain size substantially equal to the film thickness is basically obtained, and it is in principle impossible to produce a silicon film having good crystallinity by this method. It is possible. In addition, since the film formation temperature is as high as 600 ° C. or more, there is a cost problem that an inexpensive glass substrate cannot be used.
【００１１】（２）の方法は、結晶化に際し６００℃以
上の高温にて数十時間にわたる加熱処理が必要であるた
め、生産性に非常に乏しい。また、固相結晶化現象を利
用するため、結晶粒は基板面に平行に拡がり数μｍの粒
径を持つものさえ現れるが、成長した結晶粒同士がぶつ
かり合って粒界が形成されるため、その粒界はキャリア
に対するトラップ準位として働き、ＴＦＴの移動度を低
下させる大きな原因となっている。さらに、それぞれの
結晶粒は双晶構造を示し、一つの結晶粒内においても所
謂双晶欠陥と呼ばれる結晶欠陥が多量に存在している。The method (2) requires a heat treatment at a high temperature of 600 ° C. or more for several tens of hours for crystallization, and therefore has very poor productivity. Also, in order to utilize the solid-phase crystallization phenomenon, the crystal grains spread parallel to the substrate surface and even appear with a grain size of several μm, but since the grown crystal grains collide with each other to form a grain boundary, The grain boundaries serve as trap levels for carriers, and are a major cause of lowering the mobility of the TFT. Further, each crystal grain has a twin structure, and a large amount of crystal defects called twin defects exist in one crystal grain.
【００１２】このため、現在は（３）の方法が主流とな
っている。（３）の方法では溶融固化過程を利用し結晶
化するので個々の結晶粒内の結晶性は非常に良好であ
る。また、照射光の波長を選ぶことで、アニールの対象
であるケイ素膜のみを効率的に加熱し、下層のガラス基
板への熱的損傷を防ぐことができると共に、（２）の方
法のような長時間にわたる処理が必要でない。装置面で
も高出力のエキシマレーザーアニール装置などが開発さ
れ、大面積基板に対しても対応可能になりつつある。For this reason, the method (3) is currently in the mainstream. In the method (3), the crystallization is performed by utilizing the melting and solidification process, so that the crystallinity within each crystal grain is very good. In addition, by selecting the wavelength of the irradiation light, only the silicon film to be annealed can be efficiently heated to prevent thermal damage to the underlying glass substrate, and the method of (2) can be used. No long-term processing is required. A high-output excimer laser annealing apparatus and the like have also been developed in terms of equipment, and are now being able to cope with large-area substrates.
【００１３】このような（３）の方法を利用して半導体
素子を作製する方法が、特開平４−１１７２２公報で提
案されている。この公報では、下地膜＼ケイ素膜＼保護
膜を積層形成し、ケイ素膜の上層部分は溶融するが下層
部分は溶融しないような強度のレーザー光を照射して、
このケイ素膜を結晶化している。A method of manufacturing a semiconductor device using the method (3) has been proposed in Japanese Patent Application Laid-Open No. 4-11722. In this publication, a base film, a silicon film, and a protective film are laminated and formed, and the upper layer portion of the silicon film is melted but the lower layer portion is irradiated with a laser beam of such intensity that it does not melt.
This silicon film is crystallized.
【００１４】[0014]
【発明が解決しようとする課題】ＭＯＳ型の薄膜トラン
ジスタでは、その閾値電圧を支配する要素の一つとし
て、ゲート絶縁膜中の固定電荷を挙げることができる。
しかしながら、デポジションにより形成される酸化ケイ
素膜は、その膜質が不安定であり、膜中に多くの固定電
荷を有する。一般的にＣＶＤ法により形成される膜は、
ＳｉＯＨ基を多く含み、Ｓｉの不対結合手は、正電荷と
して作用する。その結果、ゲート絶縁膜と接する半導体
層は、その影響を受けてＮ型化され、薄膜トランジスタ
の閾値電圧はマイナス方向にシフトし、デプレッション
型の特性を示すようになる。In a MOS thin film transistor, one of the factors governing the threshold voltage is a fixed charge in a gate insulating film.
However, the silicon oxide film formed by deposition has an unstable film quality and has many fixed charges in the film. Generally, a film formed by the CVD method includes:
It contains many SiOH groups, and the dangling bond of Si acts as a positive charge. As a result, the semiconductor layer which is in contact with the gate insulating film becomes N-type under the influence of the influence, the threshold voltage of the thin film transistor shifts in the negative direction, and exhibits a depletion type characteristic.
【００１５】薄膜トランジスタによってＣＭＯＳ構成の
インバータ回路などの薄膜集積回路や、液晶表示装置用
のアクティブマトリクス基板や、そのドライバ回路を構
成する場合には、デプレッション型ではなく、少なくと
もエンハンスメント型の素子特性が望まれる。しかしな
がら、エンハンスメント型の素子特性でさえあればよい
というものでもなく、駆動電圧をより小さく抑えるため
に、閾値電圧としては絶対値をより小さくすることが望
ましい。When a thin film integrated circuit such as an inverter circuit having a CMOS structure by a thin film transistor, an active matrix substrate for a liquid crystal display device, or a driver circuit therefor, at least an enhancement-type element characteristic is desired instead of a depletion type. It is. However, it is not sufficient that only the enhancement-type device characteristics are used, and it is desirable to make the absolute value smaller as the threshold voltage in order to keep the drive voltage smaller.
【００１６】したがって、一般的な薄膜トランジスタの
閾値電圧制御としては、トランジスタのチャネル領域に
直接Ｎ型不純物あるいはＰ型不純物を導入し、閾値電圧
をコントロールする方法が行われる。しかしながら、チ
ャネル中に注入された不純物は、ＭＯＳトランジスタ動
作時において、サブスレッシュ領域でのドレイン電流の
立ち上がりを鈍くすると共に、オフ動作時のリーク電流
を増大させる。すなわち、閾値電圧を制御する代償とし
て、トランジスタそのものの駆動能力を低下させること
になる。Therefore, as a method of controlling the threshold voltage of a general thin film transistor, a method of controlling the threshold voltage by directly introducing an N-type impurity or a P-type impurity into the channel region of the transistor is used. However, the impurities implanted in the channel slow down the rise of the drain current in the sub-threshold region during the operation of the MOS transistor, and increase the leakage current during the off operation. That is, the cost of controlling the threshold voltage is to lower the driving capability of the transistor itself.
【００１７】トランジスタの閾値電圧制御という目的と
は若干異なるが、特開平５−１２１６８１公報を利用し
て、Ｎチャネル型ＦＥＴには負電荷をイオン注入し、Ｐ
チャネル型ＦＥＴには正電荷をイオン注入するような方
法を薄膜トランジスタの応用することも考えられる。し
かし、この方法では、Ｎチャネル型ＴＦＴとＰチャネル
型ＴＦＴとがばらばらに制御されるため、Ｎ型とＰ型と
の閾値電圧の差を絶対値として安定させることが難し
い。また、２度にわたるイオン注入工程が必要であるた
め、プロセスが複雑化し、高コスト化を招く結果とな
る。Although the purpose is slightly different from the purpose of controlling the threshold voltage of a transistor, a negative charge is ion-implanted into an N-channel type FET by using JP-A-5-121681, and
It is conceivable to apply a method of ion-implanting a positive charge to the thin film transistor for the channel type FET. However, in this method, since the N-channel TFT and the P-channel TFT are controlled separately, it is difficult to stabilize the difference between the threshold voltages of the N-type and P-type TFTs as an absolute value. In addition, since two ion implantation steps are required, the process becomes complicated and the cost is increased.
【００１８】もう一方の問題点として、薄膜トランジス
タ活性領域である結晶性ケイ素膜の形成方法が挙げられ
る。薄膜半導体装置に現在要求されている特性レベルを
考えると、現状ではケイ素膜の結晶化方法としては、上
記（３）の方法が最も有効である。しかしながら、ケイ
素膜自体を瞬時たりとも溶融させるということは、不純
物汚染に対しては大きなウイークポイントとなる。特に
ガラス基板を用いた場合には、ガラス基板中に含まれる
アルカリ金属類や、アルミ、ホウ素、ヒ素などの不純物
汚染が問題となる。このため、例えば、特開平４−１１
７２２公報でも述べられているように、ガラス基板を用
いる際には特に下地膜としてまず酸化ケイ素膜を形成
し、その上にケイ素膜を形成してレーザー照射により結
晶化している。Another problem is a method for forming a crystalline silicon film which is an active region of a thin film transistor. Considering the characteristic level currently required for the thin film semiconductor device, the method (3) is most effective as a method for crystallizing a silicon film at present. However, melting the silicon film itself even momentarily is a great weak point against impurity contamination. In particular, when a glass substrate is used, alkali metals contained in the glass substrate and impurity contamination such as aluminum, boron, and arsenic pose a problem. For this reason, for example, Japanese Unexamined Patent Application Publication No.
As described in 722, when a glass substrate is used, a silicon oxide film is first formed as a base film, a silicon film is formed thereon, and the silicon film is crystallized by laser irradiation.
【００１９】しかしながら、これらの方法で不純物汚染
はある程度防止できるものの、ケイ素膜がレーザー照射
により溶融した際には、ケイ素膜と接している下地Ｓｉ
Ｏ2膜上層部分が、同時に溶融してしまう。この結果、
特にケイ素膜下層領域においては、下地ＳｉＯ2との成
分が入り混じり、膜中に多数の酸素原子が取り込まれ
る。However, although the impurity contamination can be prevented to some extent by these methods, when the silicon film is melted by laser irradiation, the underlying Si in contact with the silicon film is melted.
The upper portion of the O 2 film is melted at the same time. As a result,
In particular, in the lower region of the silicon film, components with the underlying SiO 2 are mixed and many oxygen atoms are taken into the film.
【００２０】このように多数の酸素原子が混入したケイ
素膜を活性領域に用いて半導体素子を作製すると、過飽
和の酸素原子が数個集合してクラスターとなり、これが
ドナーを形成する。所謂サーマルドナーである。イオン
化したドナーは、キャリアの散乱中心ともなるため、ケ
イ素膜そのものの移動度を低下させ、素子特性を悪化さ
せる。このように、ケイ素膜中の酸素ドナーは半導体素
子に悪影響を及ぼすため、できる限り低減させるべきも
のである。単結晶シリコン基板を用いたＩＣ製造プロセ
スでは、酸化膜の形成工程や不純物の拡散工程など１０
００℃以上の高温処理工程があるため、サーマルドナー
は分解してしまう。しかし、特にガラス基板上に半導体
装置を形成する場合は、高温プロセスが無く、最後まで
サーマルドナーが残ってしまう。When a semiconductor element is manufactured by using a silicon film containing a large number of oxygen atoms for the active region, several supersaturated oxygen atoms are aggregated to form a cluster, which forms a donor. It is a so-called thermal donor. Since the ionized donor also serves as a scattering center of carriers, it lowers the mobility of the silicon film itself and deteriorates device characteristics. As described above, the oxygen donor in the silicon film has an adverse effect on the semiconductor element, and therefore should be reduced as much as possible. In an IC manufacturing process using a single crystal silicon substrate, a process such as an oxide film forming process or an impurity diffusing process is performed.
Since there is a high-temperature treatment step of 00 ° C. or more, the thermal donor is decomposed. However, especially when a semiconductor device is formed on a glass substrate, there is no high-temperature process, and a thermal donor remains until the end.
【００２１】特開平４−１１７２２公報では、上述の問
題点に対して、ケイ素膜結晶化の際のレーザー照射を、
ケイ素膜下層部分は溶融しないような強度（エネルギ
ー）にて行うことで、下層の下地ＳｉＯ2膜よりの酸素
原子の混入を防いでいる。しかしながら、結晶化の際の
照射エネルギーに対してケイ素膜の結晶性も向上するた
め、要求される素子特性が低い場合には有効であるが、
より高性能な半導体装置に対する要求に対してはフォロ
ーできない。その点で根本的な解決策とはなっておら
ず、当面の妥協策としての意味合いが強い。In Japanese Patent Application Laid-Open No. 4-11722, in order to solve the above-mentioned problem, laser irradiation at the time of crystallization of a silicon film is performed.
By performing the lower layer portion of the silicon film with such an intensity (energy) that it does not melt, the incorporation of oxygen atoms from the underlying SiO 2 film is prevented. However, since the crystallinity of the silicon film is also improved with respect to the irradiation energy at the time of crystallization, it is effective when the required device characteristics are low,
The demand for higher performance semiconductor devices cannot be followed. In that respect, it is not a fundamental solution and has a strong implication as an immediate compromise.
【００２２】実際に、本願発明者らが、特開平４−１１
７２２公報により提示されている範囲の結晶化エネルギ
ーにて、薄膜トランジスタを作製して評価したところ、
液晶表示装置のドライバー回路などの薄膜集積回路を構
成する半導体素子としては、十分な性能のものが全く得
られないことがわかった。したがって、本願発明者ら
は、より高性能な半導体装置を得るため、この公報で述
べられている範囲外のエネルギー、すなわち、より大き
なエネルギーでのレーザー照射を行い、薄膜トランジス
タの特性向上を試みた。このとき、この公報で述べられ
ているような酸素ドナーが原因と思われる移動度の低下
は見られず、ケイ素膜結晶化時のレーザー照射エネルギ
ーを大きくしていくにしたがい、逆に移動度が向上し
た。Actually, the inventors of the present invention disclosed in Japanese Patent Laid-Open No.
When a thin film transistor was manufactured and evaluated at a crystallization energy in the range disclosed in Japanese Patent No. 722,
It has been found that as a semiconductor element constituting a thin film integrated circuit such as a driver circuit of a liquid crystal display device, a device having sufficient performance cannot be obtained at all. Therefore, the inventors of the present application have tried to improve the characteristics of the thin film transistor by performing laser irradiation with energy outside the range described in this publication, that is, higher energy, in order to obtain a higher performance semiconductor device. At this time, there was no decrease in mobility, which is considered to be caused by oxygen donors as described in this publication, and as the laser irradiation energy during crystallization of the silicon film was increased, the mobility decreased. Improved.
【００２３】しかしながら、ここで新たな問題が生じ
た。照射エネルギーを大きくし、ＴＦＴの移動度が向上
するにしたがい、ＴＦＴ特性がマイナス側にシフトする
現象が現れた。この現象は、特開平４−１１７２２公報
で提示されているような低エネルギー照射で結晶化を行
った場合には、全く見られなかった現象であり、ケイ素
膜結晶化のためのエネルギーをある一定値以上にしたと
きに初めて顕在化する。このときのケイ素膜を調べたと
ころ、結晶化のための照射エネルギーを大きくするにし
たがい、その結晶性は向上するのであるが、ケイ素膜自
身がＮ型化していることがわかった。薄膜トランジスタ
で活性領域がＮ型化されると、閾値電圧ＶTHがマイナス
方向にずれ、オフ動作領域でのリーク電流が増大する。
上述したように、一般的なデポジション法によるゲート
絶縁膜は、酸素欠損Ｓｉによる正の固定電荷を有してお
り、ケイ素膜をＮ型化させるように影響を与えている。
これに追加されるように、レーザー照射工程において、
さらに活性領域（ケイ素膜）がＮ型化されたならば、薄
膜トランジスタとして正常に駆動できないものとなって
しまう。しかし、これとトレードオフの関係で活性領域
の結晶性が向上するのでオン特性は向上し、電流駆動能
力は増す。このため、より結晶性を向上させるために、
さらなる照射エネルギービームの出力アップを行うこと
はできず、ケイ素膜Ｎ型化防止のため、比較的低エネル
ギーでビーム照射を行わざるを得ない。よって、要求さ
れる素子特性を満足するだけの十分な高品質結晶性ケイ
素膜、そして高性能半導体装置を実現することができな
かった。However, a new problem has arisen here. As the irradiation energy was increased and the mobility of the TFT was improved, a phenomenon in which the TFT characteristics shifted to the minus side appeared. This phenomenon was not observed at all when crystallization was performed with low energy irradiation as disclosed in Japanese Patent Application Laid-Open No. 4-11722, and the energy for crystallizing the silicon film was reduced to a certain level. It becomes apparent only when it exceeds the value. Examination of the silicon film at this time revealed that as the irradiation energy for crystallization increased, the crystallinity improved, but the silicon film itself became N-type. When the active region is made N-type in the thin film transistor, the threshold voltage V TH shifts in the negative direction, and the leak current in the off operation region increases.
As described above, a gate insulating film formed by a general deposition method has a positive fixed charge due to oxygen-deficient Si, which has an effect to make the silicon film N-type.
As added to this, in the laser irradiation process,
Further, if the active region (silicon film) is made N-type, it cannot be normally driven as a thin film transistor. However, the crystallinity of the active region is improved in a trade-off relationship with this, so that the ON characteristics are improved and the current driving capability is increased. Therefore, in order to further improve the crystallinity,
The output of the irradiation energy beam cannot be further increased, and the beam irradiation must be performed with relatively low energy in order to prevent the silicon film from becoming N-type. Therefore, a high-quality crystalline silicon film sufficient to satisfy the required element characteristics and a high-performance semiconductor device could not be realized.
【００２４】さらに、エネルギービーム照射による結晶
化工程の残る課題として、得られる結晶性ケイ素膜の膜
質（結晶性）不均一性がある。すなわち、光源として、
基板上のケイ素膜を一括照射できるだけの高出力のもの
が無く、小面積のビームを順次走査することで対応して
いるのが一般的である。したがって、当然のことなが
ら、順次走査に伴う結晶性の不均一性が存在し、それが
素子特性にそのまま反映され、素子間の特性ばらつきを
生じさせる原因となる。このとき、本来の活性領域結晶
性に起因する素子間特性ばらつきにプラスして、上記の
活性領域のＮ型化によるばらつきが加算される訳であ
る。その結果、薄膜トランジスタにおいては、特にＶTH
が安定せずに素子間で大きくばらつくことになる。該ト
ランジスタを画素スイッチング素子として用いたアクテ
ィブマトリクス型液晶表示装置においては、結晶化のた
めのエネルギービーム順次走査に起因するばらつきが、
活性領域のＮ型化により強調されるため、表示（コント
ラスト）むらが不良として現れていた。Further, as a remaining problem in the crystallization step by energy beam irradiation, there is a film quality (crystallinity) nonuniformity of the obtained crystalline silicon film. That is, as a light source,
In general, there is no high-output device capable of simultaneously irradiating the silicon film on the substrate, and the beam is generally scanned by sequentially scanning a small-area beam. Therefore, there is naturally a non-uniformity in crystallinity due to the sequential scanning, which is directly reflected in the element characteristics and causes a characteristic variation between the elements. At this time, in addition to the characteristic variation between the elements due to the crystallinity of the active region, the variation due to the N-type active region is added. As a result, in thin film transistors, in particular, V TH
Is not stable and greatly varies between elements. In an active matrix type liquid crystal display device using the transistor as a pixel switching element, the variation due to energy beam sequential scanning for crystallization,
Since the active region is emphasized by the N-type, uneven display (contrast) appears as a defect.
【００２５】本発明は、上述のような問題点に鑑みてな
されたものであり、絶縁表面を有する基板上に、高性能
で高安定性、且つ高信頼性を有する半導体装置、および
低消費電力駆動可能な薄膜半導体回路を提供することを
目的としたものである。また、複数の結晶性ケイ素ＴＦ
Ｔを有するアクティブマトリクス基板などの半導体装置
においては、上述の順次走査により結晶化される際の素
子特性ばらつきを低減し、低コスト化が図れる簡便なプ
ロセスにて、均一性が良好な半導体装置を実現するもの
である。The present invention has been made in view of the above-described problems, and has a high performance, high stability, and high reliability semiconductor device on a substrate having an insulating surface, and low power consumption. It is an object of the present invention to provide a drivable thin film semiconductor circuit. Also, a plurality of crystalline silicon TFs
In a semiconductor device such as an active matrix substrate having T, the uniformity of the semiconductor device can be reduced by a simple process that can reduce the variation in element characteristics when crystallized by the above-described sequential scanning and reduce cost. It will be realized.
【００２６】[0026]
【課題を解決するための手段】本発明は、より大型でよ
り高解像度のアクティブマトリクス液晶表示装置や、同
一基板上に駆動用のドライバを作り込むドライバモノリ
シック型アクティブマトリクス液晶表示装置、薄膜集積
回路などを実現するために、薄膜トランジスタにおいて
見られる素子特性の低信頼性、不安定性および不均一性
の問題点を解決するものである。また、問題となる閾値
電圧の変動を、低コスト化が図れる簡便なプロセスにて
制御し最適化する手法を提供するものである。具体的に
は以下の特徴を有する。SUMMARY OF THE INVENTION The present invention relates to a larger active matrix liquid crystal display device with a higher resolution, a driver monolithic active matrix liquid crystal display device having a driver for driving on the same substrate, and a thin film integrated circuit. In order to realize the above, the problems of low reliability, instability, and non-uniformity of element characteristics observed in a thin film transistor are solved. It is another object of the present invention to provide a method for controlling and optimizing a problematic change in threshold voltage by a simple process that can reduce the cost. Specifically, it has the following features.
【００２７】本発明の請求項１記載の半導体装置の製造
方法は、基板上に構成され、酸化ケイ素を主成分とする
下地膜と接して成る、結晶性を有するケイ素膜を活性領
域として構成された半導体装置の製造方法において、前
記基板上に前記下地膜を形成する工程と、前記下地膜の
表面を少なくとも酸素を含むプラズマ雰囲気中に曝する
工程と、前記工程の後に前記活性領域の形成を行う工程
と、を含むことを特徴としており、そのことにより上記
目的が達成される。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a crystalline silicon film formed on a substrate and in contact with a base film containing silicon oxide as a main component is used as an active region. Forming a base film on the substrate, exposing a surface of the base film to a plasma atmosphere containing at least oxygen, and forming the active region after the step. And a performing step, whereby the object is achieved.
【００２８】また、前記基板上に前記下地膜を形成する
工程と、前記下地膜の表面を少なくとも酸素を含むプラ
ズマ雰囲気中に曝する工程と、前記工程の後に前記活性
領域の形成を行う工程とは、全て大気中に曝することな
く連続して行うことが好ましい。A step of forming the underlayer on the substrate; a step of exposing the surface of the underlayer to a plasma atmosphere containing at least oxygen; and a step of forming the active region after the step. Is preferably performed continuously without exposing to the atmosphere.
【００２９】また、前記大気中に曝することなく連続し
て行う工程は、全てプラズマＣＶＤ装置を用いて行われ
ることが好ましい。Further, it is preferable that all the steps performed continuously without exposure to the atmosphere are performed using a plasma CVD apparatus.
【００３０】また、前記半導体装置はＭＯＳ型の電界効
果トランジスタであるとともに、前記下地膜の表面を少
なくとも酸素を含むプラズマ雰囲気中に曝する工程にお
いて、その処理条件をコントロールすることにより該Ｍ
ＯＳ型の電界効果トランジスタの閾値電圧を制御するこ
とが好ましい。Further, the semiconductor device is a MOS field effect transistor, and in the step of exposing the surface of the base film to a plasma atmosphere containing at least oxygen, by controlling the processing conditions,
It is preferable to control the threshold voltage of the OS-type field-effect transistor.
【００３１】また、前記コントロールする処理条件とし
ては、プラズマ中の酸素ラジカル及び酸素イオンの密度
と、処理時間とをパラメータとして用いることが好まし
い。As the processing conditions to be controlled, the density of oxygen radicals and oxygen ions in the plasma and the processing time are preferably used as parameters.
【００３２】また、前記活性領域の厚さは該活性領域全
体が空乏化する範囲の厚さであることが好ましく、約６
０ｎｍ以下の厚さであることが好ましい。The thickness of the active region is preferably such that the entire active region is depleted.
The thickness is preferably 0 nm or less.
【００３３】また、前記活性領域として構成された結晶
性を有するケイ素膜は、エネルギービームの照射により
結晶化あるいは再結晶化された結晶性ケイ素膜であるこ
とが好ましく、該エネルギービームとしては、波長４０
０ｎｍ以下のエキシマレーザー光を用い、該ケイ素膜表
面に照射されるエネルギー密度が２５０〜４００ｍＪ／
ｃｍ2となる範囲内において行われることが好ましい。The crystalline silicon film formed as the active region is preferably a crystalline silicon film crystallized or recrystallized by irradiation with an energy beam. 40
Using an excimer laser beam of 0 nm or less, the energy density applied to the silicon film surface is 250 to 400 mJ /
It is preferable that the treatment be performed within the range of cm 2 .
【００３４】また、前記活性領域として構成された結晶
性を有するケイ素膜は、非晶質ケイ素膜に結晶化を助長
する触媒元素を導入した後、加熱処理を施し、固相状態
にて結晶化させることにより形成することが好ましい。The crystalline silicon film formed as the active region is subjected to a heat treatment after introducing a catalytic element for promoting crystallization into the amorphous silicon film, and then crystallized in a solid state. It is preferable to form by forming.
【００３５】本発明では、上述したような課題を解決す
べく、すなわち薄膜トランジスタにおいて、高性能化と
高安定性、高信頼性、高均一性の両立、特に高性能化に
対して、閾値電圧を安定させ、コストアップを招かない
簡便な方法にて、その値を適切な数値に制御する方法を
様々な視点から調べた。その結果、上述したような方法
にて薄膜トランジスタを製造することにより、この目的
が達成できることを見出した。According to the present invention, in order to solve the above-mentioned problems, that is, in a thin film transistor, a threshold voltage is set so as to achieve both high performance and high stability, high reliability and high uniformity, particularly, high performance. From a variety of viewpoints, a method of controlling the value to an appropriate value by a simple method that stabilizes and does not increase the cost was investigated. As a result, they have found that this object can be achieved by manufacturing a thin film transistor by the method described above.
【００３６】本発明の大まかな主旨は、酸化ケイ素を主
成分とする下地膜上に活性領域となる結晶性ケイ素膜が
構成された薄膜半導体装置の製造方法において、該下地
膜を形成した後、該下地膜の表面を少なくとも酸素を含
むプラズマ雰囲気中に曝してから、前記活性領域の形成
を行うことである。ここで、本発明における大きな作用
は２つある。The broad gist of the present invention is to provide a method of manufacturing a thin film semiconductor device in which a crystalline silicon film serving as an active region is formed on a base film containing silicon oxide as a main component. Forming the active region after exposing the surface of the base film to a plasma atmosphere containing at least oxygen. Here, there are two major effects in the present invention.
【００３７】まず一つは、活性領域である結晶性ケイ素
膜をレーザー照射などにより結晶化した場合に生じる下
地膜からの酸素混入によるサーマルドナー発生の抑止で
ある。すなわち、本願発明者らが、レーザー照射により
溶融結晶化された結晶性ケイ素膜の抵抗値、キャリア濃
度を調べたところ、下地膜による依存性が大きく、下地
酸化膜の膜中の水分濃度およびＳｉＯＨ基濃度により、
その上層の結晶性ケイ素膜の抵抗値（キャリア濃度）が
変化するのがわかった。このときのキャリアタイプをホ
ール効果測定にて調べると明らかにＮタイプであり、該
キャリアの発生原因は、ケイ素膜へのレーザー下地膜よ
り溶出しケイ素膜中に拡散した酸素クラスターによるサ
ーマルドナーであることが判明した。すなわち、下地の
酸化ケイ素膜より混入する酸素ドナーは、酸化ケイ素膜
の成分酸素よりもむしろ、上層ケイ素膜のレーザー結晶
化時に膜中から放出されるＨ2Ｏや、不安定な結合状態
のＳｉＯＨ基により主に形成されていることになる。下
地膜から来る酸素ドナーの影響は、特開平４−１１７２
２公報でも述べられているが、ケイ素膜そのものの移動
度低下現象よりもむしろ、薄膜トランジスタにおいて閾
値電圧ＶTHをマイナス方向にシフトさせ、オフ動作領域
でのリーク電流を増大させるといった非常に大きな悪影
響を及ぼしていることが本願発明者らの実験によりわか
った。したがって、本発明における第１の作用として
は、下地膜膜中のＨ2Ｏや不安定なＳｉＯＨ基を、量産
性を損なわない簡便な方法で大幅に低減し、結晶性向上
のためにレーザー結晶化時のエネルギーアップを図って
も、下地膜起因による活性領域中のサーマルドナーの発
生を抑えることである。その結果、高性能で安定した特
性の薄膜半導体装置が実現可能となる。The first is to suppress the generation of thermal donors due to the incorporation of oxygen from the underlying film when the crystalline silicon film as the active region is crystallized by laser irradiation or the like. That is, when the inventors of the present application examined the resistance value and the carrier concentration of a crystalline silicon film melt-crystallized by laser irradiation, the dependence on the underlying film was large, and the water concentration and SiOH in the underlying oxide film were large. Depending on the base concentration,
It was found that the resistance (carrier concentration) of the upper crystalline silicon film changed. When the carrier type at this time is examined by Hall effect measurement, it is clearly N type, and the cause of the generation of the carrier is a thermal donor due to oxygen clusters eluted from the laser underlayer on the silicon film and diffused into the silicon film. It has been found. That is, the oxygen donor mixed from the underlying silicon oxide film is not the component oxygen of the silicon oxide film but H 2 O released from the upper silicon film during laser crystallization or SiOH in the unstable bonding state. It is mainly formed by the base. The effect of the oxygen donor coming from the underlayer is disclosed in
As described in Japanese Patent Laid-Open Publication No. H08-133, rather than the phenomenon of lowering the mobility of the silicon film itself, a very large adverse effect such as shifting the threshold voltage V TH in the negative direction in the thin film transistor and increasing the leakage current in the off operation region is obtained. It has been found from experiments by the inventors of the present application. Therefore, the first effect of the present invention is to significantly reduce H 2 O and unstable SiOH groups in the underlayer film by a simple method that does not impair mass productivity, and to improve the crystallinity by improving the crystallinity. It is to suppress the generation of thermal donors in the active region due to the underlying film even if the energy is increased during the formation. As a result, a thin film semiconductor device having high performance and stable characteristics can be realized.
【００３８】第２の作用としては、酸素プラズマ処理に
より下地膜中で正の固定電荷となる酸素欠損シリコンに
酸素原子を供給し、さらには負の固定電荷となる過剰な
不結合酸素を作り出し、活性領域をイントリンシックに
近い状態に引き戻すことである。すなわち、薄膜トラン
ジスタなどで使用されるゲート絶縁膜は、デポジション
により形成された膜で、正の固定電荷を多数有してお
り、その影響で活性領域がＮ型化されることは上述し
た。その解決策となるのが本作用で、下地膜の正の固定
電荷を低減し、さらには逆の極性の固定電荷を持たせる
ことで、上層のゲート絶縁膜が活性層に及ぼす影響を、
下地膜が活性層に及ぼす影響によりキャンセルさせ、活
性層としてイントリンシックに近い状態を作り出す訳で
ある。As a second effect, oxygen atoms are supplied to oxygen-deficient silicon which becomes positive fixed charges in the underlying film by the oxygen plasma treatment, and excess unbonded oxygen which becomes negative fixed charges is produced. To return the active region to a state close to intrinsic. That is, as described above, a gate insulating film used in a thin film transistor or the like is a film formed by deposition and has a large number of positive fixed charges, and the active region is made N-type under the influence of the fixed charge. The solution is to reduce the positive fixed charge of the underlying film and to provide the fixed charge of the opposite polarity, so that the effect of the upper gate insulating film on the active layer can be reduced.
This is to cancel the effect of the underlayer on the active layer, thereby creating a state close to intrinsic as the active layer.
【００３９】特に、下地膜の堆積工程、該下地膜の表面
を少なくとも酸素を含むプラズマ雰囲気中に曝す工程、
活性領域となるケイ素膜の堆積工程は、全て大気中に曝
すことなく連続して行うことが望ましい。このようにす
ることで、下地膜＼活性領域の界面に存在する自然コン
タミなどによるカーボンなど不純物量が激減し、その結
果、界面特性が安定し、半導体素子の性能がより安定す
る。また、前記の連続工程は、プラズマＣＶＤ装置を用
いて行われることが望ましく、簡便に下地膜の成膜、酸
素を含む雰囲気でのプラズマ処理、活性層ケイ素膜の成
膜が連続して行える。また、膜そのものの不純物量も少
なく、素子均一性を要求される大面積基板に対しても適
用しやすい。In particular, a step of depositing a base film, a step of exposing the surface of the base film to a plasma atmosphere containing at least oxygen,
It is desirable that the deposition process of the silicon film serving as the active region be continuously performed without exposing the silicon film to the atmosphere. By doing so, the amount of impurities such as carbon due to natural contamination existing at the interface between the base film and the active region is drastically reduced. As a result, the interface characteristics are stabilized, and the performance of the semiconductor element is further stabilized. Further, it is desirable that the above-mentioned continuous process is performed using a plasma CVD apparatus, and the formation of a base film, the plasma treatment in an atmosphere containing oxygen, and the formation of an active layer silicon film can be easily and continuously performed. Further, the amount of impurities in the film itself is small, so that the film can be easily applied to a large-area substrate requiring uniformity of the element.
【００４０】本発明による効果を最も享受できる半導体
装置としては、ＭＯＳ型（絶縁ゲート型）の電界効果ト
ランジスタが挙げられる。その際、下地膜を少なくとも
酸素を含むプラズマ雰囲気中に曝す工程において、その
処理条件をコントロールすることで、その閾値電圧を制
御することが可能となる。すなわち、ＭＯＳ型トランジ
スタでは、前述のようにゲート絶縁膜の固定電荷の影響
で、その閾値電圧が変動するが、本発明を用いること
で、薄膜トランジスタの閾値電圧が制御でき安定する。
この場合には、従来行われている不純物イオンをＴＦＴ
チャネル領域に直接ドーピングして閾値電圧を制御する
方法に比べて、直接的に活性層（チャネル領域）にアク
セスするのではないため、悪影響が全く生じない。すな
わち、本発明では、従来のＭＯＳ型ＴＦＴの閾値電圧制
御法に見られるようなＴＦＴ素子特性におけるサブスレ
ッシュ領域でのドレイン電流の立ち上がりの鈍化や、オ
フ動作時のリーク電流の増大などの現象を生じることな
く、閾値制御が行える。A MOS (insulated gate) field effect transistor can be cited as a semiconductor device that can best enjoy the effects of the present invention. At that time, in the step of exposing the base film to a plasma atmosphere containing at least oxygen, the threshold voltage can be controlled by controlling the processing conditions. That is, in the MOS transistor, the threshold voltage fluctuates due to the influence of the fixed charge of the gate insulating film as described above. However, by using the present invention, the threshold voltage of the thin film transistor can be controlled and stabilized.
In this case, the impurity ions conventionally used are
Compared to the method of controlling the threshold voltage by directly doping the channel region, the active layer (channel region) is not directly accessed, so that there is no adverse effect. That is, in the present invention, phenomena such as slowing of a rise of a drain current in a sub-threshold region and an increase in a leak current at an off operation in a TFT element characteristic as seen in a conventional threshold voltage control method of a MOS type TFT are considered. Threshold control can be performed without any occurrence.
【００４１】具体的に、酸素を含むプラズマ処理工程に
おいて、コントロールを行う処理条件のパラメータとし
ては、プラズマ中の酸素ラジカル及び酸素イオンの密度
と、処理時間を用いることが最も望ましい。なぜなら、
この２つのパラメータが、薄膜トランジスタの閾値電圧
に最も影響を与えるため、その制御パラメータとして最
適である。図４に、本願発明者らが実際の実験により得
たこれら２つのパラメータに対する薄膜トランジスタの
閾値電圧の変化を示す。図４（Ａ）が、酸素によるプラ
ズマ処理中の酸素ラジカルおよび酸素イオンのプラズマ
発光強度に対する薄膜トランジスタ閾値電圧を示す。横
軸がプラズマ発光強度で、縦軸がＴＦＴの閾値電圧を表
す。処理時間は一定とした。薄膜トランジスタは、後の
実施の形態１で説明する工程により形成したものであ
り、下地膜への酸素プラズマ処理の際にプラズマ分光計
を用いて、その発光強度を調べた。発光強度は、そのプ
ラズマ密度に比例するため、便宜上、プラズマ発光強度
をプラズマ密度として用いた。実際に本発明を利用する
にあたっては、プラズマ分光計が不可欠であるので、プ
ラズマ中の酸素ラジカル及び酸素イオンのプラズマ発光
強度そのものが、密度パラメータとして代用できる。該
プラズマ発光強度は、実際のプラズマ処理条件として
は、主にＲＦパワーとガス圧に依存し、これらを変える
ことによりコントロールできる。また、図４（Ｂ）は、
同一条件の酸素プラズマ処理（プラズマ発光強度一定）
の処理時間に対する薄膜トランジスタ閾値電圧を示す。
横軸が処理時間で、縦軸がＴＦＴの閾値電圧である。図
４（Ａ）および図４（Ｂ）から、酸素ラジカルおよび酸
素イオンのプラズマ発光強度と、その処理時間が、ＴＦ
Ｔの閾値電圧を変化させるパラメータとして有効である
ことがわかる。Specifically, in the plasma treatment process containing oxygen, it is most desirable to use the density of oxygen radicals and oxygen ions in the plasma and the treatment time as the parameters of the treatment conditions for controlling. Because
Since these two parameters have the most influence on the threshold voltage of the thin film transistor, they are optimal as control parameters thereof. FIG. 4 shows a change in the threshold voltage of the thin film transistor with respect to these two parameters obtained by the present inventors through actual experiments. FIG. 4A shows the threshold voltage of a thin film transistor with respect to the plasma emission intensity of oxygen radicals and oxygen ions during plasma treatment with oxygen. The horizontal axis represents the plasma emission intensity, and the vertical axis represents the threshold voltage of the TFT. The processing time was constant. The thin film transistor was formed by a process described in Embodiment 1, and the emission intensity of the thin film transistor was examined using a plasma spectrometer when performing oxygen plasma treatment on the base film. Since the emission intensity is proportional to the plasma density, the plasma emission intensity was used as the plasma density for convenience. In actual use of the present invention, since a plasma spectrometer is indispensable, the plasma emission intensity itself of oxygen radicals and oxygen ions in plasma can be used as a density parameter. The plasma emission intensity actually depends on the RF power and gas pressure as the actual plasma processing conditions, and can be controlled by changing these. FIG. 4 (B)
Oxygen plasma treatment under the same conditions (constant plasma emission intensity)
3 shows the threshold voltage of the thin film transistor with respect to the processing time.
The horizontal axis is the processing time, and the vertical axis is the threshold voltage of the TFT. From FIGS. 4A and 4B, the plasma emission intensity of oxygen radicals and oxygen ions and the processing time were TF
It can be seen that it is effective as a parameter for changing the threshold voltage of T.
【００４２】さて、本発明における重要なポイントの一
つとして、活性層の厚さが挙げられる。ＭＯＳ型構造の
薄膜トランジスタでは、下地膜とゲート絶縁膜の間に活
性層が配置される。ここでゲート絶縁膜と下地絶縁膜の
固定電荷の極性が異なっていれば、活性層の中で電荷が
移動し、下地絶縁膜＼活性層の界面と活性層＼ゲート絶
縁膜の界面とに逆の電荷が誘起されて安定する。すなわ
ち、薄膜トランジスタにおいては、チャネル上側ではＮ
型化していても、下側では逆にＰ型となる、所謂バック
チャネル状態となる。このような状態になってしまえ
ば、上述したような本発明の効果を得ることは難しい。
しかし、活性層がある程度以下の厚さであれば、下地絶
縁膜とゲート絶縁膜の固定電荷の影響が活性層全体にお
よび、それぞれの界面よりもむしろ活性層全体としてＮ
型化あるいはＰ型化する。これが本発明の効果が最も得
られる状態であり、このときの活性層の厚さとしては、
薄膜トランジスタの動作時に拡がる空乏層の厚さ以下、
すなわち、活性層全体が空乏化する範囲の厚さとして定
義できる。Now, one of the important points in the present invention is the thickness of the active layer. In a thin film transistor having a MOS structure, an active layer is disposed between a base film and a gate insulating film. Here, if the polarity of the fixed charge of the gate insulating film and that of the underlying insulating film are different, the charge moves in the active layer and reverses to the interface between the underlying insulating film and the active layer and between the active layer and the gate insulating film. Is induced to stabilize. That is, in the thin film transistor, N
Even if it is shaped, it becomes a so-called back channel state on the lower side, which becomes a P-type on the contrary. In such a state, it is difficult to obtain the effects of the present invention as described above.
However, if the thickness of the active layer is less than a certain level, the influence of the fixed charges of the base insulating film and the gate insulating film extends over the entire active layer, and the active layer becomes N entire rather than at each interface.
Type or P type. This is a state in which the effect of the present invention is most obtained, and the thickness of the active layer at this time is as follows:
Below the thickness of the depletion layer that expands during the operation of the thin film transistor,
That is, it can be defined as a thickness in a range where the entire active layer is depleted.
【００４３】前記活性層の具体的な厚さとしては、６０
ｎｍ以下であることが望ましい。本発明においては、活
性層の厚さが重要なポイントの一つであり、十分な効果
を得るためには、薄膜トランジスタの動作時に拡がる空
乏層の厚さ以下、すなわち、活性層全体が空乏化する範
囲の厚さとする必要があることは上述した。その具体的
な値として、約６０ｎｍ以下となる厚さに設定すれば、
活性層全体が空乏化し、すなわちバックチャネル効果が
生じず、活性層全体が下地膜の固定電荷の影響を受ける
ようになる。この状態が、本発明に最も適した状態であ
り、活性層の厚さを６０ｎｍ以下となるように形成する
ことで得られる。The specific thickness of the active layer is 60
Desirably, it is not more than nm. In the present invention, the thickness of the active layer is one of the important points, and in order to obtain a sufficient effect, the thickness of the active layer is equal to or less than the thickness of the depletion layer that spreads during the operation of the thin film transistor, that is, the entire active layer is depleted. It was mentioned above that the thickness should be in the range. As a specific value, if the thickness is set to about 60 nm or less,
The entire active layer is depleted, that is, the back channel effect does not occur, and the entire active layer is affected by the fixed charge of the underlying film. This state is the most suitable state for the present invention, and is obtained by forming the thickness of the active layer to be 60 nm or less.
【００４４】活性層となるケイ素膜は、上述のように６
０ｎｍ以下の薄膜化が必要ではあるが、一般的に結晶性
を有する薄膜ケイ素膜においては、膜厚が薄くなればな
るほどその膜質（結晶性）が悪化する。本発明は高性能
な薄膜トランジスタを実現することが目的であるため、
本発明における活性層の形成方法としては、活性層の厚
さが上記範囲内であっても高品質な結晶性を有するケイ
素薄膜が得られる方法が望まれる。ＩＣプロセスなどで
一般的に行われているような結晶性ケイ素膜をＣＶＤ法
などにより直接成膜する方法では、成膜工程と同時に結
晶化が進行するので、大粒径の結晶性ケイ素を得ること
が難しく、それにはケイ素膜の厚膜化が不可欠である。
また、非晶質ケイ素膜をまず成膜し、その後加熱処理に
より固相状態で結晶化するような方法でも、その膜厚に
より結晶化工程が作用され、１００ｎｍ以下の薄膜化状
態では、この方法のセールスポイントである大粒径の結
晶性ケイ素膜が得られない。また、これらの結晶性ケイ
素膜では、成長した結晶粒同士がぶつかり合って粒界が
形成されるため、その粒界はキャリアに対するトラップ
準位として働くと共に、それぞれの結晶粒は双晶構造を
示し、一つの結晶粒内においても所謂双晶欠陥と呼ばれ
る結晶欠陥が多量に存在する。したがって、このような
方法で活性層を形成しても、本発明における活性層薄膜
状態において高性能なＴＦＴを得ることはできず、本発
明による効果を十分に発揮することはできない。As described above, the silicon film serving as an active layer
Although it is necessary to reduce the thickness to 0 nm or less, in general, the thinner the film thickness of a crystalline silicon film, the worse the film quality (crystallinity). Since the present invention aims to realize a high-performance thin film transistor,
As a method for forming the active layer in the present invention, a method is desired in which a silicon thin film having high quality crystallinity can be obtained even when the thickness of the active layer is within the above range. In a method of directly forming a crystalline silicon film by a CVD method or the like, which is generally performed in an IC process or the like, crystallization proceeds simultaneously with the film forming step, so that crystalline silicon having a large grain size is obtained. It is difficult to do so, and it is essential to increase the thickness of the silicon film.
In a method in which an amorphous silicon film is first formed and then crystallized in a solid state by heat treatment, the crystallization step is effected by the film thickness. A crystalline silicon film having a large particle size, which is a selling point of the above, cannot be obtained. In these crystalline silicon films, the grown crystal grains collide with each other to form a grain boundary, so that the grain boundary acts as a trap level for carriers and each crystal grain shows a twin structure. Also, a large amount of crystal defects called twin defects exist in one crystal grain. Therefore, even if an active layer is formed by such a method, a high-performance TFT cannot be obtained in the state of the active layer thin film of the present invention, and the effect of the present invention cannot be sufficiently exerted.
【００４５】このような方向から考えても、上記目的を
満たす薄膜ケイ素の形成方法としては、非晶質ケイ素膜
にエネルギービームを照射し、溶融固化過程において結
晶化させる方法が最も有効である。この方法では、ケイ
素膜に与えられる実効エネルギーにより、その結晶性が
ほぼ決定される。したがって、ケイ素膜が薄いほどその
熱容量は小さくなるため、ケイ素膜の単位体積当たりに
与えられる実効エネルギーが大きくなり、より良質な結
晶性を有するケイ素膜が得られる。すなわち、上記方法
は、ケイ素膜が薄膜化された場合に、その結晶性が悪く
なるよりもむしろ良くなるような方法であり、本発明に
おいて最適の方法であると言える。また、この方法では
溶融固化過程を利用し結晶化するので、個々の結晶粒内
の結晶性は非常に良好となる。Considering from such a direction, the most effective method of forming the thin film silicon satisfying the above object is to irradiate an amorphous silicon film with an energy beam and to crystallize the amorphous silicon film in a melting and solidifying process. In this method, the crystallinity is almost determined by the effective energy given to the silicon film. Therefore, since the heat capacity becomes smaller as the silicon film becomes thinner, the effective energy given per unit volume of the silicon film becomes larger, and a silicon film having better crystallinity can be obtained. In other words, the above method is a method in which the crystallinity is improved rather than deteriorated when the silicon film is made thinner, and can be said to be the optimum method in the present invention. In addition, in this method, the crystallization is performed by utilizing the melting and solidification process, so that the crystallinity in each crystal grain becomes very good.
【００４６】この結晶性ケイ素膜形成方法におけるケイ
素膜を結晶化するためのエネルギービームとしては、波
長４００ｎｍ以下のエキシマレーザー光を用いることが
望ましい。波長が４００ｎｍ以下であれば、ケイ素膜が
その波長域に対して大きな吸収係数を持つため、そのエ
ネルギーを効率的にケイ素膜に与えられ、良好な結晶性
ケイ素膜が得られるとともに、下層のガラス基板などへ
の熱的ダメージも比較的小さくて済む。さらに、エキシ
マレーザー光であれば、発振出力が高く、安定性が高い
ため、そのビームサイズをある程度拡げることができ、
大面積基板のケイ素膜のアニール手段としては最も適し
ている。また、このときのエキシマレーザー光のエネル
ギーとして、ケイ素膜表面に照射されるエネルギー密度
が２５０〜４００ｍＪ／ｃｍ2となる範囲内とすること
がより望ましい。このようなエネルギー範囲を用いるこ
とで非晶質ケイ素膜全体が完全溶融し、非常に高品質な
結晶性を有する薄膜ケイ素が得られる。従来、このよう
な高いエネルギーにてレーザー照射を行うと、上述した
ように下地膜中からケイ素膜に酸素などの不純物が混入
し、ＴＦＴの閾値電圧を変動させる原因となっていた
が、本発明を用いることで、上記現象を最小限に抑える
ことができ、従来不可能であった高性能で安定した特性
を有するＴＦＴを製造することが可能となった。As an energy beam for crystallizing a silicon film in this method for forming a crystalline silicon film, it is desirable to use excimer laser light having a wavelength of 400 nm or less. If the wavelength is 400 nm or less, since the silicon film has a large absorption coefficient in the wavelength region, the energy is efficiently given to the silicon film, and a good crystalline silicon film is obtained, and the lower glass Thermal damage to the substrate and the like can be relatively small. Furthermore, if the excimer laser light has high oscillation output and high stability, the beam size can be expanded to some extent,
It is most suitable as a means for annealing a silicon film on a large-area substrate. It is more preferable that the energy of the excimer laser light at this time be in a range where the energy density applied to the silicon film surface is 250 to 400 mJ / cm 2 . By using such an energy range, the entire amorphous silicon film is completely melted, and a thin silicon film having very high quality crystallinity can be obtained. Conventionally, when laser irradiation is performed at such high energy, impurities such as oxygen are mixed into the silicon film from the underlayer as described above, which causes the threshold voltage of the TFT to fluctuate. With the use of, the above phenomenon can be minimized, and a TFT having high performance and stable characteristics, which has been impossible in the past, can be manufactured.
【００４７】本発明において有効なもう一つの薄膜ケイ
素の形成方法としては、非晶質ケイ素膜にその結晶化を
助長する触媒元素を導入した後、加熱処理を施し、固相
状態にて結晶化させる方法がある。この方法は、触媒元
素を用いない従来の固相結晶成長法とは全く成長過程が
異なり、ケイ素膜の厚さが３０ｎｍ〜５０ｎｍの場合に
最も良好な結晶性を有する結晶性ケイ素膜が得られる。
すなわち、本発明における活性層薄膜化に際して、非常
に有効な方法である。この理由はその結晶構造にある。
つまり、通常の固相成長法で結晶化した結晶性ケイ素膜
の一つの粒内が双晶構造であるのに対して、該方法によ
り作成した結晶性ケイ素膜はその粒内は何本もの柱状結
晶ネットワークで構成されており、それぞれの柱状結晶
内部はほぼ単結晶状態となっている。この柱状結晶はス
トレスフリーの状態で約８０ｎｍ□の断面を有するが、
この値よりケイ素膜の膜厚が薄くなると平面方向に幅が
拡がり、膜厚４０ｎｍ程度では幅が２００ｎｍ程度にも
なる。すなわち、１本の柱状結晶の平面上での幅が太く
なる分、結晶性が向上する訳である。さらに、その他の
メリットとして、加熱温度の低温化および処理時間の短
縮なども図ることができる。Another method of forming a thin film silicon effective in the present invention is to introduce a catalytic element for promoting crystallization into an amorphous silicon film, and then perform a heat treatment to crystallize the amorphous silicon film in a solid state. There is a way to make it happen. In this method, the growth process is completely different from the conventional solid phase crystal growth method using no catalytic element, and a crystalline silicon film having the best crystallinity is obtained when the thickness of the silicon film is 30 nm to 50 nm. .
That is, it is a very effective method for thinning the active layer in the present invention. This is due to its crystal structure.
In other words, while the inside of one grain of the crystalline silicon film crystallized by the ordinary solid phase growth method has a twin structure, the inside of the grain of the crystalline silicon film created by the method has many columns. Each of the columnar crystals is substantially in a single crystal state. This columnar crystal has a cross section of about 80 nm square in a stress-free state,
When the thickness of the silicon film is smaller than this value, the width increases in the planar direction, and when the thickness is about 40 nm, the width becomes about 200 nm. That is, as the width of one columnar crystal on the plane increases, the crystallinity improves. Further, as other merits, it is possible to lower the heating temperature and shorten the processing time.
【００４８】この方法を利用して、非晶質ケイ素膜の一
部に選択的に触媒元素を導入し加熱することで、まず選
択的に触媒元素が導入された領域のみを結晶化させ、そ
の後、その導入領域から横方向（基板と平行な方向）に
結晶成長を行わせることもできる。この横方向結晶成長
領域の内部では、成長方向がほぼ一方向に揃った柱状結
晶がひしめき合っており、触媒元素が直接導入されラン
ダムに結晶核の発生が起こった領域に比べて、結晶性が
良好な領域となっている。よって、この横方向結晶成長
領域の結晶性ケイ素膜を、ＴＦＴのチャネル領域など半
導体素子の能動領域に用いることにより、より半導体装
置の高性能化が行える。さらに、高品質な結晶性ケイ素
膜が要求される場合などは、触媒元素により結晶化され
た結晶性ケイ素膜に、さらにレーザー光を照射して再結
晶化する方法や、さらに高温での熱処理を加える方法な
ども利用できる。Using this method, a catalytic element is selectively introduced into a part of the amorphous silicon film and heated to crystallize only a region where the catalytic element is selectively introduced. Alternatively, crystal growth can be performed in a lateral direction (a direction parallel to the substrate) from the introduction region. Inside this lateral crystal growth region, columnar crystals whose growth directions are almost aligned in one direction are tied together, and the crystallinity is better than the region where the catalyst element is directly introduced and crystal nuclei are generated randomly. Area. Therefore, by using the crystalline silicon film in the lateral crystal growth region as an active region of a semiconductor element such as a channel region of a TFT, the performance of a semiconductor device can be further improved. Furthermore, when a high-quality crystalline silicon film is required, for example, a method of irradiating a laser beam to the crystalline silicon film crystallized by the catalytic element to recrystallize the film or a heat treatment at a higher temperature is required. A method of adding is also available.
【００４９】上記方法において、触媒元素の種類として
は、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉ
ｎ、Ｓｎ、Ａｌ、Ｓｂを利用することができる。そし
て、それらの中でも、特にＮｉを用いた場合に最も顕著
な効果を得ることができる。すなわち、触媒元素は単独
では作用せず、ケイ素膜と結合しシリサイド化すること
で結晶成長に作用する。そのときの結晶構造が、非晶質
ケイ素膜結晶化時に一種の鋳型のように作用し、非晶質
ケイ素膜の結晶化を促すと思われる。Ｎｉは２つのＳｉ
とＮｉＳｉ2のシリサイドを形成する。ＮｉＳｉ2は螢石
型の結晶構造を示し、その結晶構造は、単結晶ケイ素の
ダイヤモンド構造と非常に類似したものである。しか
も、ＮｉＳｉ2はその格子定数が５．４０６Åであり、
結晶シリコンのダイヤモンド構造での格子定数５．４３
０Åに非常に近い値をもつ。よって、ＮｉＳｉ2は、非
晶質ケイ素膜を結晶化させるための鋳型としては最適の
ものであり、上記結晶化方法における触媒元素として
は、特にＮｉを用いるのが最も望ましい。In the above method, the types of the catalytic elements include Ni, Co, Pd, Pt, Cu, Ag, Au, and I.
n, Sn, Al, and Sb can be used. Among them, the most remarkable effect can be obtained particularly when Ni is used. That is, the catalytic element does not act alone, but acts on crystal growth by bonding to the silicon film to form silicide. It is thought that the crystal structure at that time acts as a kind of template when the amorphous silicon film is crystallized, and promotes the crystallization of the amorphous silicon film. Ni is two Si
And a silicide of NiSi 2 are formed. NiSi 2 exhibits a fluorite-type crystal structure, which is very similar to the diamond structure of single crystal silicon. Moreover, NiSi 2 has a lattice constant of 5.406 °,
5.43 lattice constant of crystalline silicon in diamond structure
It has a value very close to 0 °. Therefore, NiSi 2 is optimal as a template for crystallizing an amorphous silicon film, and it is most preferable to use Ni as the catalyst element in the above-mentioned crystallization method.
【００５０】さらに本発明の適用装置としては、複数の
薄膜トランジスタを有する半導体装置において有効であ
り、その中でも特に液晶表示用のアクティブマトリクス
基板に対して有効である。すなわち、本発明の目的の一
つは、基板内の複数のＴＦＴ素子において高い特性均一
性を得ることであり、特にパルスレーザー順次走査照射
によりチャネル領域を結晶化した場合に有効となるもの
である。上述のように、パルスレーザー順次走査に起因
する結晶性ばらつきが存在し、これにプラスして、下地
膜よりケイ素膜中に混入した酸素ドナーによるばらつき
が加算され、素子特性のばらつきが拡大されるが、本発
明により、その酸素ドナーによるばらつきが大きく低減
され、また、閾値電圧を最適値に制御できることから、
高性能で且つ信頼性の高いＴＦＴが得られるだけでな
く、ＴＦＴの素子間での特性ばらつきが低減される。特
に、液晶表示用のアクティブマトリクス基板は、各画素
電極に接続されてなる画素スイッチング用の薄膜トラン
ジスタにて構成されているが、その特性がばらつくと表
示むら（コントラストむら）を引き起こす。人間の目と
いうものは非常にシビアであり、微妙なＴＦＴ特性の違
いがあったとしても、表示むらとして識別される。した
がって、素子間のＴＦＴ特性均一性として、非常に高い
レベルが要求される。すなわち、本発明では、液晶表示
装置で従来見られていたパルスレーザー光の順次走査照
射に起因するコントラストむらを低減することができ、
高表示品位の液晶表示装置が実現できるようになる。Further, the device to which the present invention is applied is effective for a semiconductor device having a plurality of thin film transistors, and is particularly effective for an active matrix substrate for a liquid crystal display. That is, one of the objects of the present invention is to obtain high characteristic uniformity in a plurality of TFT elements in a substrate, and is particularly effective when a channel region is crystallized by pulse laser sequential scanning irradiation. . As described above, there is crystallinity variation due to pulsed laser sequential scanning, and in addition to this, variation due to oxygen donors mixed into the silicon film from the base film is added, and the variation in device characteristics is enlarged. However, according to the present invention, the variation due to the oxygen donor is greatly reduced, and since the threshold voltage can be controlled to an optimum value,
Not only a high-performance and highly reliable TFT can be obtained, but also variation in characteristics between TFT elements is reduced. In particular, an active matrix substrate for a liquid crystal display is composed of pixel switching thin film transistors connected to each pixel electrode, but if the characteristics thereof vary, display unevenness (contrast unevenness) is caused. The human eye is very severe, and even if there is a slight difference in TFT characteristics, it is identified as uneven display. Therefore, a very high level is required for the uniformity of TFT characteristics between elements. That is, in the present invention, it is possible to reduce the contrast unevenness caused by the sequential scanning irradiation of the pulse laser light, which has been conventionally seen in the liquid crystal display device,
A liquid crystal display device with high display quality can be realized.
【００５１】その他の本発明による適用装置として、Ｎ
チャネル型薄膜トランジスタとＰチャネル型薄膜トラン
ジスタとが相補的に構成されたＣＭＯＳ回路が非常に有
効である。ＣＭＯＳインバータ回路を複数段に組み合わ
せたようなリングオシレータなどでは、高周波駆動およ
び低駆動電圧化において、ＴＦＴ特性の高性能化、すな
わち電界効果移動度の向上と、Ｎ型およびＰ型ＴＦＴ双
方における閾値電圧の絶対値の低減が大きな課題であ
る。本発明では、電界効果移動度をより向上させるため
に、従来は問題のあったより高いエネルギーでのレーザ
ー結晶化が行えるようになり、またＴＦＴの閾値電圧を
特性悪化のトレードオフ無しに最適値に制御することが
可能となる。したがって、本発明を上記ＣＭＯＳ回路に
用いることで、高周波特性を有し、低消費電力で駆動す
る高性能なＣＭＯＳ回路が実現できる。このようなＴＦ
ＴによるＣＭＯＳ回路の一つの用途として、画素ＴＦＴ
に加え、該ＴＦＴを駆動するドライバ回路を同一基板上
に有するドライバモノリシック型のアクティブマトリク
ス半導体装置のドライバ回路がある。この場合には、画
素ＴＦＴに加え、そのドライバー回路を構成する複数の
ＴＦＴにおいても、特にシフトレジスタ回路などで非常
に高い特性均一性が要求される。これらのＴＦＴ特性が
ばらつくと、ライン毎の駆動波形が異なってしまい、こ
の場合も画面上に縞状表示むらと現れる。前述のように
人間の目というものは非常にシビアであり、微妙な表示
むらも判別できる能力がある。本発明は、前述のように
素子間均一性向上にも有効であり、該ＴＦＴに適用する
ことで、ドライバー回路を構成する複数のＴＦＴにおい
て、基板全体にわたって優れた特性均一性が得られる。
その結果、画素ＴＦＴを駆動するドライバー回路特性が
安定し、液晶表示装置においてドライバー回路特性のば
らつきに起因する表示むらなどの不良を低減することが
できる。As another application apparatus according to the present invention, N
A CMOS circuit in which a channel type thin film transistor and a P channel type thin film transistor are configured complementarily is very effective. In a ring oscillator or the like in which CMOS inverter circuits are combined in a plurality of stages, in high-frequency driving and low driving voltage, high performance of TFT characteristics, that is, improvement of field effect mobility, and threshold voltage of both N-type and P-type TFTs A major issue is to reduce the absolute value of the voltage. In the present invention, in order to further improve the field effect mobility, laser crystallization with higher energy, which has been a problem in the past, can be performed, and the threshold voltage of the TFT can be adjusted to an optimum value without a trade-off of characteristic deterioration. It becomes possible to control. Therefore, by applying the present invention to the above-described CMOS circuit, a high-performance CMOS circuit having high-frequency characteristics and driven with low power consumption can be realized. Such a TF
One application of CMOS circuits based on T
In addition, there is a driver circuit of a driver monolithic active matrix semiconductor device having a driver circuit for driving the TFT on the same substrate. In this case, in addition to the pixel TFT, extremely high characteristic uniformity is required especially in a shift register circuit and the like in a plurality of TFTs constituting the driver circuit. If these TFT characteristics vary, the drive waveform for each line will be different, and in this case also, stripe-shaped display unevenness appears on the screen. As described above, human eyes are extremely severe, and have the ability to discriminate subtle display unevenness. As described above, the present invention is also effective in improving the uniformity between elements, and by applying the present invention to the TFTs, a plurality of TFTs constituting a driver circuit can obtain excellent characteristic uniformity over the entire substrate.
As a result, the characteristics of the driver circuit for driving the pixel TFT are stabilized, and defects such as display unevenness due to variations in the driver circuit characteristics in the liquid crystal display device can be reduced.
【００５２】[0052]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。Embodiments of the present invention will be described below.
【００５３】（実施の形態１）本発明を用いた第１の実
施の形態について説明する。本実施の形態では、本発明
を利用し、ガラス基板上に液晶表示装置用のアクティブ
マトリクス基板を作製する際の工程において、説明を行
う。該アクティブマトリクス基板においては、各画素を
スイッチングするための素子としてＮ型ＴＦＴが形成さ
れている。(Embodiment 1) A first embodiment using the present invention will be described. In this embodiment mode, description is made on a process of manufacturing an active matrix substrate for a liquid crystal display device over a glass substrate by using the present invention. In the active matrix substrate, an N-type TFT is formed as an element for switching each pixel.
【００５４】図１は本実施の形態のアクティブマトリク
ス基板において、任意のＴＦＴの作製工程を示す断面図
であり、（Ａ）→（Ｅ）の順にしたがって作製工程が順
次進行する。実際には、アクティブマトリクス基板では
基板上に何十万個というＴＦＴが配置され、同時工程に
て形成されるのであるが、本実施の形態では、説明の簡
略上任意の１個のＴＦＴにおいて説明を行う。図１
（Ｅ）に示すのが、本実施の形態にて作製したアクティ
ブマトリクス基板での画素ＴＦＴ１２２の完成図であ
る。実際には、ＴＦＴ１２２と同様の工程にて、複数個
の画素ＴＦＴが基板上に同時形成される。FIG. 1 is a cross-sectional view showing a manufacturing process of an arbitrary TFT on the active matrix substrate of the present embodiment, and the manufacturing process sequentially proceeds in the order of (A) → (E). Actually, in an active matrix substrate, hundreds of thousands of TFTs are arranged on a substrate and are formed at the same time. However, in this embodiment, for the sake of simplicity, the description will be made with an arbitrary one TFT. I do. FIG.
(E) is a completed view of the pixel TFT 122 on the active matrix substrate manufactured in this embodiment. Actually, a plurality of pixel TFTs are simultaneously formed on the substrate in the same process as the TFT 122.
【００５５】まず、図１（Ａ）に示すように、ガラス基
板１０１上にプラズマＣＶＤ法によって厚さ３００ｎｍ
程度の酸化ケイ素からなる下地膜１０２を形成する。こ
のときの酸化ケイ素膜のＣＶＤ条件としては、有機シラ
ン系のＴＥＯＳ（ＴｅｔｒａＥｔｈｏｘｙ Ｏｒｔｈｏ
Ｓｉｌｉｃａｔｅ）ガスを原料とし、酸素とともに基
板温度３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分
解、堆積した。その後、同一のＣＶＤチャンバーに、酸
素ガスのみを導入し、ＲＦプラズマ処理を行った。この
とき、プラズマ中の酸素ラジカルおよび酸素イオン１０
３の密度をプラズマ分光計でモニターし、ガス圧力およ
びＲＦパワーを調整して最も大きなピーク強度が得られ
る状態に調整した。そして、その処理時間を、後に得ら
れるＴＦＴ１２２においてその閾値電圧が希望の値とな
るように、図４に示す実験データより６０分と設定し
た。すなわち、この処理により酸素ラジカルおよび酸素
イオン１０３が下地酸化膜１０２に導入され、ＴＦＴ１
２２の閾値電圧に影響を及ぼすと共に、酸化ケイ素膜１
０２の膜中Ｈ2Ｏ濃度は、初期値の３×１０19個／ｃｍ3
から５×１０18個／ｃｍ3程度に低減され、ＳｉＯＨ基
の濃度もまた、初期値の７×１０20個／ｃｍ3から１×
１０20個／ｃｍ3程度に低減された。First, as shown in FIG. 1A, a 300 nm-thick
A base film 102 made of silicon oxide is formed. At this time, the silicon oxide film is subjected to CVD conditions such as organic silane-based TEOS (TetraEthoxy Ortho).
Silicate gas was used as a raw material, and was decomposed and deposited by RF plasma CVD at a substrate temperature of 300 to 450 ° C. together with oxygen. Thereafter, only oxygen gas was introduced into the same CVD chamber, and RF plasma treatment was performed. At this time, oxygen radicals and oxygen ions 10 in the plasma
The density of Sample No. 3 was monitored with a plasma spectrometer, and the gas pressure and RF power were adjusted so that the maximum peak intensity was obtained. Then, the processing time was set to 60 minutes based on the experimental data shown in FIG. 4 so that the threshold voltage of the TFT 122 obtained later becomes a desired value. That is, by this treatment, oxygen radicals and oxygen ions 103 are introduced into the base oxide film 102 and the TFT 1
22 and the silicon oxide film 1
The H 2 O concentration in the film No. 02 was 3 × 10 19 / cm 3 of the initial value.
From 5 × 10 18 / cm 3 to about 1 × 10 20 / cm 3 from the initial value of 7 × 10 20 / cm 3.
It was reduced to about 10 20 pieces / cm 3 .
【００５６】次に、減圧ＣＶＤ法やプラズマＣＶＤ法な
どによって、厚さ２０〜１００ｎｍ、例えば３０ｎｍの
非晶質ケイ素（ａ−Ｓｉ）膜１０４を成膜する。プラズ
マＣＶＤ法により前記ａ−Ｓｉ膜１０４を成膜した場合
には、その膜中に多量の水素を含有し、後のレーザー照
射時の膜剥がれの原因となるため、ここで４５０℃程度
の温度で数時間熱処理を行い、膜中の水素を放出してお
く必要がある。Next, an amorphous silicon (a-Si) film 104 having a thickness of 20 to 100 nm, for example, 30 nm is formed by a low pressure CVD method or a plasma CVD method. When the a-Si film 104 is formed by the plasma CVD method, a large amount of hydrogen is contained in the film, which causes peeling of the film during the subsequent laser irradiation. It is necessary to perform a heat treatment for several hours to release hydrogen in the film.
【００５７】その後、図１（Ｂ）に示すように、レーザ
ー光１０８を照射し、ａ−Ｓｉ膜１０４を結晶化する。
このときのレーザー光としては、ＸｅＣｌエキシマレー
ザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用い
た。レーザー光１０８の照射条件は、照射時に基板を２
００〜５００℃、例えば４００℃に加熱し、エネルギー
密度２５０〜４００ｍＪ／ｃｍ2、例えば３２０ｍＪ／
ｃｍ2とした。レーザー光１０８は、基板表面における
ビームサイズが１５０ｍｍ×１ｍｍの長尺矩形状となる
ように、ホモジナイザーによって成型されており、その
長辺方向に対して垂直方向に順次走査した。このときの
順次走査に伴うビームのオーバーラップ量は、９０％と
設定したため、ａ−Ｓｉ膜１０４の任意の一点に対し
て、それぞれ、１０回レーザー照射されることになる。
この工程により、ａ−Ｓｉ膜１０４はその融点以上に加
熱され、下層まで溶融し固化することで良好な結晶性を
有する結晶性ケイ素膜となる。このとき、従来法では、
下地膜１０２の上層も共に溶融し、Ｓｉ膜１０４へ酸素
などの不純物ドナーが供給され、ＴＦＴ１２２の閾値電
圧を変動させる要因となっていたが、本発明では、下地
膜１０２からＳｉ膜１０４への不純物拡散が大きく低減
される。その結果として、この段階でのケイ素膜１０４
の比抵抗は、従来法に比べ約一桁高い値である１×１０
6Ω・ｃｍを示した。Thereafter, as shown in FIG. 1B, a laser beam 108 is irradiated to crystallize the a-Si film 104.
At this time, a XeCl excimer laser (wavelength 308 nm, pulse width 40 nsec) was used as the laser light. The irradiation conditions of the laser beam 108 are as follows.
It is heated to 00 to 500 ° C, for example, 400 ° C, and has an energy density of 250 to 400 mJ / cm 2 , for example, 320 mJ /
cm 2 . The laser beam 108 was molded by a homogenizer so that the beam size on the substrate surface became a long rectangular shape of 150 mm × 1 mm, and was sequentially scanned in the direction perpendicular to the long side direction. At this time, the overlap amount of the beam accompanying the sequential scanning is set to 90%, so that any one point of the a-Si film 104 is irradiated with the laser beam ten times.
By this step, the a-Si film 104 is heated to a temperature equal to or higher than its melting point, and is melted and solidified to a lower layer to form a crystalline silicon film having good crystallinity. At this time, in the conventional method,
The upper layer of the base film 102 is also melted together, and an impurity donor such as oxygen is supplied to the Si film 104, which causes the threshold voltage of the TFT 122 to fluctuate. Impurity diffusion is greatly reduced. As a result, the silicon film 104 at this stage
Is 1 × 10 which is about one digit higher than the conventional method.
6 Ω · cm.
【００５８】次に、前記結晶性ケイ素膜の不要な部分を
除去することで、図１（Ｃ）に示すような素子間分離を
行って、後にＴＦＴの活性領域（ソース／ドレイン領
域、チャネル領域）を構成する島状の結晶性ケイ素膜１
０９を形成する。Next, unnecessary portions of the crystalline silicon film are removed to separate the elements as shown in FIG. 1C, and the active region (source / drain region, channel region) of the TFT is later formed. 1) island-shaped crystalline silicon film 1
09 is formed.
【００５９】引き続いて、図１（Ｄ）に示すように、上
記の活性領域となる結晶性ケイ素膜１０９を覆うように
厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ
素膜をゲート絶縁膜１１０として成膜する。酸化ケイ素
膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈ
ｏｘｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料とし、
酸素とともに基板温度１５０〜６００℃、好ましくは３
００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積
した。あるいはＴＥＯＳを原料としてオゾンガスととも
に減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温
度を３５０〜６００℃、好ましくは４００〜５５０℃と
して形成してもよい。Subsequently, as shown in FIG. 1D, a silicon oxide film having a thickness of 20 to 150 nm, here 100 nm, is formed as the gate insulating film 110 so as to cover the crystalline silicon film 109 serving as the active region. Form a film. Here, TEOS (Tetra Eth) is used for forming the silicon oxide film.
oxy Ortho Silicate) as a raw material,
Substrate temperature 150-600 ° C, preferably 3 with oxygen
Decomposition and deposition were performed at 00 to 450 ° C. by RF plasma CVD. Alternatively, the substrate may be formed at a substrate temperature of 350 to 600 ° C., preferably 400 to 550 ° C. by a low pressure CVD method or a normal pressure CVD method using TEOS as a raw material together with an ozone gas.
【００６０】引き続いて、スパッタリング法によって、
厚さ３００〜６００ｎｍ、例えば４００ｎｍのアルミニ
ウムを成膜する。そして、アルミニウム膜をパターニン
グして、ゲート電極１１１を形成する。さらに、このア
ルミニウムの電極の表面を陽極酸化して、表面に酸化物
層１１２を形成する。この状態が図１（Ｄ）に相当す
る。陽極酸化は、酒石酸が１〜５％含まれたエチレング
リコール溶液中で行い、最初一定電流で２２０Ｖまで電
圧を上げ、その状態で１時間保持して終了させる。得ら
れた酸化物層１１２の厚さは２００ｎｍである。なお、
この酸化物層１１２は、後のイオンドーピング工程にお
いて、オフセットゲート領域を形成する厚さとなるの
で、オフセットゲート領域の長さを上記陽極酸化工程で
決めることができる。Subsequently, by a sputtering method,
An aluminum film having a thickness of 300 to 600 nm, for example, 400 nm is formed. Then, the gate electrode 111 is formed by patterning the aluminum film. Further, the surface of the aluminum electrode is anodized to form an oxide layer 112 on the surface. This state corresponds to FIG. The anodization is performed in an ethylene glycol solution containing tartaric acid at 1 to 5%, and the voltage is first increased to 220 V at a constant current, and the state is maintained for 1 hour to complete the process. The thickness of the obtained oxide layer 112 is 200 nm. In addition,
Since the oxide layer 112 has a thickness for forming an offset gate region in a later ion doping process, the length of the offset gate region can be determined in the anodic oxidation process.
【００６１】次に、イオンドーピング法によって、ゲー
ト電極１１１とその周囲の酸化物層１１２をマスクとし
て活性領域に不純物（リン）を注入する。ドーピングガ
スとして、フォスフィン（ＰＨ3）を用い、加速電圧を
６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０
15〜８×１０15ｃｍ-2、例えば２×１０15ｃｍ-2とす
る。この工程により、不純物が注入された領域１１４と
１１５は後にＴＦＴのソース／ドレイン領域となり、ゲ
ート電極１１１およびその周囲の酸化層１１２にマスク
され不純物が注入されない領域１１３は、後にＴＦＴの
チャネル領域となる。Next, an impurity (phosphorus) is implanted into the active region by ion doping using the gate electrode 111 and the oxide layer 112 around the gate electrode 111 as a mask. Phosphine (PH 3 ) is used as the doping gas, the acceleration voltage is 60 to 90 kV, for example, 80 kV, and the dose is 1 × 10 4
15 to 8 × 10 15 cm −2 , for example, 2 × 10 15 cm −2 . By this step, the regions 114 and 115 into which the impurities are implanted become source / drain regions of the TFT later, and the region 113 which is masked by the gate electrode 111 and the oxide layer 112 therearound and into which the impurity is not implanted becomes a channel region of the TFT later. Become.
【００６２】その後、図１（Ｄ）に示すように、レーザ
ー光１１６の照射によってアニールを行い、イオン注入
した不純物の活性化を行うと同時に、上記の不純物導入
工程で結晶性が劣化した部分の結晶性を改善させる。こ
の際、使用するレーザーとしてはＸｅＣｌエキシマレー
ザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用
い、エネルギー密度１５０〜４００ｍＪ／ｃｍ2、好ま
しくは２００〜２５０ｍＪ／ｃｍ2で照射を行った。こ
うして形成されたＮ型不純物（リン）領域１１４、１１
５のシート抵抗は、２００〜８００Ω／□であった。Thereafter, as shown in FIG. 1D, annealing is performed by irradiation with a laser beam 116 to activate the ion-implanted impurities and, at the same time, to remove the portions whose crystallinity has been degraded in the impurity introduction step. Improves crystallinity. In this case, the laser used with an XeCl excimer laser (wavelength 308 nm, pulse width 40 nsec), the energy density of 150~400mJ / cm 2, preferably irradiation was performed at 200~250mJ / cm 2. N-type impurity (phosphorus) regions 114, 11 thus formed
The sheet resistance of No. 5 was 200 to 800 Ω / □.
【００６３】そして、図１（Ｅ）に示すように、厚さ６
００ｎｍ程度の酸化ケイ素膜を層間絶縁膜１１７として
形成する。該酸化ケイ素膜は、ＴＥＯＳを原料として、
これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの
減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれ
ば、段差被覆性に優れた良好な層間絶縁膜が得られる。Then, as shown in FIG.
A silicon oxide film having a thickness of about 00 nm is formed as the interlayer insulating film 117. The silicon oxide film uses TEOS as a raw material,
If this is formed by a plasma CVD method with oxygen and a reduced pressure CVD method or a normal pressure CVD method with ozone, a good interlayer insulating film having excellent step coverage can be obtained.
【００６４】次に、層間絶縁膜１１７にコンタクトホー
ルを形成して、ソース電極１１８と画素電極１２１を形
成する。ソース電極１１８は、金属材料、例えば、窒化
チタンとアルミニウムの二層膜によって形成する。窒化
チタン膜は、アルミニウムが半導体層に拡散するのを防
止する目的のバリア膜として設けられる。画素電極１２
１はＩＴＯなど透明導電膜により形成される。Next, a contact hole is formed in the interlayer insulating film 117, and a source electrode 118 and a pixel electrode 121 are formed. The source electrode 118 is formed of a metal material, for example, a two-layer film of titanium nitride and aluminum. The titanium nitride film is provided as a barrier film for preventing aluminum from diffusing into the semiconductor layer. Pixel electrode 12
1 is formed of a transparent conductive film such as ITO.
【００６５】そして最後に、１気圧の水素雰囲気で３５
０℃、１時間程度のアニールを行い、図１（Ｅ）に示す
Ｎ型ＴＦＴ１２２を完成させる。該アニール処理によ
り、ＴＦＴ１２２の活性領域／ゲート絶縁膜の界面へ水
素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を
低減する効果がある。なお、さらにＴＦＴ１２２を保護
する目的で、必要な箇所のみＳｉＨ4とＮＨ3を原料ガス
としたプラズマＣＶＤ法により形成された窒化ケイ素膜
でカバーしてもよい。Finally, in a hydrogen atmosphere of 1 atm.
Annealing is performed at 0 ° C. for about 1 hour to complete the N-type TFT 122 shown in FIG. The annealing process has the effect of supplying hydrogen atoms to the interface between the active region of the TFT 122 and the gate insulating film, thereby reducing dangling bonds that degrade TFT characteristics. In order to further protect the TFT 122, only a necessary portion may be covered with a silicon nitride film formed by a plasma CVD method using SiH 4 and NH 3 as a source gas.
【００６６】以上の実施の形態にしたがって作製した各
ＴＦＴは、パネル内において、電界効果移動度で５０〜
７０ｃｍ2／Ｖｓ、閾値電圧１．５Ｖ程度という良好な
特性を示した。特に、パネル内でのＴＦＴ閾値電圧のば
らつきは、上記値に対し、最大最小差で±０．２Ｖ程度
と非常に良好な均一性を示した。その結果、本実施の形
態にて作製したアクティブマトリクス基板を用い、液晶
表示パネルを作製し、全面表示を行った結果、ＴＦＴ特
性の不均一性に起因する表示むらは大きく低減され、高
表示品位の液晶表示装置が実現できた。Each TFT manufactured according to the above embodiment has a field-effect mobility of 50 to 50 in the panel.
Good characteristics such as 70 cm 2 / Vs and a threshold voltage of about 1.5 V were exhibited. In particular, the variation in the TFT threshold voltage within the panel showed a very good uniformity of about ± 0.2 V with a maximum and minimum difference from the above value. As a result, a liquid crystal display panel was manufactured using the active matrix substrate manufactured according to the present embodiment, and the entire display was performed. As a result, display unevenness due to non-uniformity of TFT characteristics was greatly reduced, and high display quality was obtained. Liquid crystal display device was realized.
【００６７】（実施の形態２）本発明を用いた第２の実
施の形態について説明する。本実施の形態では、アクテ
ィブマトリクス型の液晶表示装置の周辺駆動回路や、一
般の薄膜集積回路を形成するＮチャネル型ＴＦＴとＰチ
ャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路
をガラス基板上に作製する工程について説明を行う。(Embodiment 2) A second embodiment of the present invention will be described. In this embodiment mode, a CMOS circuit in which an N-channel TFT and a P-channel TFT which form a general thin film integrated circuit and a peripheral drive circuit of an active matrix liquid crystal display device are formed on a glass substrate is provided. A description will be given of the manufacturing process.
【００６８】図２は、本実施の形態で説明するＴＦＴの
作製工程の概要を示す平面図であり、また、図３は、図
２のＡ−Ａ´で切った断面図で、（Ａ）→（Ｆ）の順に
したがって工程が順次進行する。図３（Ｆ）に示すの
が、本実施の形態によるＣＭＯＳ回路の完成図であり、
Ｎ型ＴＦＴ２２３とＰ型ＴＦＴ２２４とにより構成され
る。FIG. 2 is a plan view showing an outline of a manufacturing process of the TFT described in this embodiment. FIG. 3 is a sectional view taken along line AA ′ of FIG. The steps sequentially proceed according to the order of (F). FIG. 3F shows a completed view of the CMOS circuit according to the present embodiment.
It is composed of an N-type TFT 223 and a P-type TFT 224.
【００６９】まず、図３（Ａ）に示すように、ガラス基
板２０１上にプラズマＣＶＤ法によって厚さ３００ｎｍ
程度の酸化ケイ素膜からなる下地膜２０２を形成する。
このときの成膜条件としては、材料ガスとしてＳｉ
Ｈ4、Ｎ2Ｏを用い、０．５〜１．５Ｔｏｒｒ程度の減圧
雰囲気、例えば０．８Ｔｏｒｒに設定し、基板温度３０
０〜３５０℃にてＲＦプラズマにより分解堆積させた。
このようにして得られた膜は、厳密には幾分かのＳｉＯ
Ｎの成分を有している。その後、同一のＣＶＤチャンバ
ーに、酸素ガスのみを導入し、ＲＦプラズマ処理を行っ
た。このとき、プラズマ中の酸素ラジカルおよび酸素イ
オン２０３の密度をプラズマ分光計でモニターし、ガス
圧力およびＲＦパワーを調整して最も大きなピーク強度
が得られる状態に調整した。そして、その処理時間を３
０分と設定した。すなわち、この処理により、実施の形
態１と同様に酸素ラジカルおよび酸素イオン２０３が下
地酸化膜２０２に導入され、ＴＦＴ２２３および２２４
の閾値電圧に影響を及ぼすと共に、酸化ケイ素膜２０２
の膜中Ｈ2Ｏ濃度およびＳｉＯＨ基の濃度が、実施の形
態１と同レベルに低減される。First, as shown in FIG. 3A, a 300 nm-thick
A base film 202 made of a silicon oxide film is formed.
The film formation conditions at this time are as follows.
Using H 4 and N 2 O, a reduced pressure atmosphere of about 0.5 to 1.5 Torr, for example, 0.8 Torr, and a substrate temperature of 30
Decomposed and deposited by RF plasma at 0 to 350 ° C.
The film obtained in this way has strictly some SiO 2
N component. Thereafter, only oxygen gas was introduced into the same CVD chamber, and RF plasma treatment was performed. At this time, the density of oxygen radicals and oxygen ions 203 in the plasma was monitored by a plasma spectrometer, and the gas pressure and the RF power were adjusted so that the maximum peak intensity was obtained. And the processing time is 3
Set to 0 minutes. That is, by this processing, oxygen radicals and oxygen ions 203 are introduced into base oxide film 202 as in Embodiment 1, and TFTs 223 and 224 are introduced.
Of the silicon oxide film 202
The H 2 O concentration and the SiOH group concentration in the film are reduced to the same level as in the first embodiment.
【００７０】そして、基板２０１大気中に出す事なく、
同一ＣＶＤ装置内で酸化ケイ素膜２０２上に、プラズマ
ＣＶＤ法によって、厚さ２０〜１００ｎｍ、例えば５０
ｎｍの真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）２
０４を成膜する。本実施の形態では、マルチチャンバー
型のプラズマＣＶＤ装置を用い、下地酸化膜２０２の成
膜および酸素プラズマ処理は同一チャンバーで行い、ａ
−Ｓｉ膜２０４の成膜は別チャンバーで行った。Then, without releasing the substrate 201 into the atmosphere,
In the same CVD apparatus, a thickness of 20 to 100 nm, for example, 50
nm intrinsic (I-type) amorphous silicon film (a-Si film) 2
04 is formed. In this embodiment mode, the formation of the base oxide film 202 and the oxygen plasma treatment are performed in the same chamber using a multi-chamber plasma CVD apparatus.
-The formation of the Si film 204 was performed in another chamber.
【００７１】次に、ａ−Ｓｉ膜２０４上に感光性樹脂
（フォトレジスト）を塗布し、露光・現像してマスク２
０５とする。フォトレジストマスク２０５のスルーホー
ルにより、領域２００においてスリット状にａ−Ｓｉ膜
２０４が露呈される。即ち、図３（Ｂ）の状態を上面か
ら見ると、図２のように領域２００でａ−Ｓｉ膜２０４
が露呈しており、他の部分はフォトレジストによりマス
クされている状態となっている。Next, a photosensitive resin (photoresist) is applied on the a-Si film 204, and is exposed and developed to form a mask 2
05. The a-Si film 204 is exposed in a slit shape in the region 200 by the through hole of the photoresist mask 205. That is, when the state of FIG. 3B is viewed from above, the a-Si film 204 is formed in the region 200 as shown in FIG.
Are exposed, and other portions are masked by the photoresist.
【００７２】次に、図３（Ｂ）に示すように、基板２０
１表面にニッケル２０６を薄膜蒸着する。本実施の形態
では、蒸着ソースと基板間の距離を通常より大きくし
て、蒸着レートを低下させることで、ニッケルの薄膜２
０６の厚さが１〜２ｎｍ程度となるように制御した。こ
のときの基板２０１上におけるニッケル２０６の面密度
を実際に測定すると、１×１０13ａｔｏｍｓ／ｃｍ2程
度であった。そして、フォトレジストマスク２０５を除
去することで、マスク２０５上のニッケル薄膜２０６が
リフトオフされ、領域２００のａ−Ｓｉ膜２０４におい
て、選択的にニッケル２０６の微量添加が行われたこと
になる。そして、これを不活性雰囲気下、例えば加熱温
度５５０℃で１６時間アニールして結晶化させる。Next, as shown in FIG.
A thin film of nickel 206 is deposited on one surface. In the present embodiment, the distance between the deposition source and the substrate is made larger than usual, and the deposition rate is lowered, so that the nickel thin film 2 is formed.
06 was controlled to be about 1-2 nm. When the area density of the nickel 206 on the substrate 201 at this time was actually measured, it was about 1 × 10 13 atoms / cm 2 . Then, by removing the photoresist mask 205, the nickel thin film 206 on the mask 205 is lifted off, which means that a small amount of nickel 206 is selectively added to the a-Si film 204 in the region 200. Then, this is annealed in an inert atmosphere, for example, at a heating temperature of 550 ° C. for 16 hours to be crystallized.
【００７３】この際、領域２００においては、ａ−Ｓｉ
膜２０４表面に添加されたニッケルを核として基板２０
１に対して垂直方向にケイ素膜２０４の結晶化が起こ
り、結晶性ケイ素膜２０４ａが形成される。そして、領
域２００の周辺領域では、図２及び図３（Ｃ）におい
て、矢印２０７で示すように、領域２００から横方向
（基板と平行な方向）に結晶成長が行われ、横方向結晶
成長した結晶性ケイ素膜２０４ｂが形成される。また、
それ以外の領域は、そのまま非晶質ケイ素膜領域２０４
として残る。この横方向結晶成長した結晶性ケイ素膜２
０４ｂ中のニッケル濃度は５×１０16ａｔｏｍｓ／ｃｍ
3程度であった。なお、上記結晶成長に際し、矢印２０
７で示される基板と平行な方向の結晶成長の距離は、８
０μｍ程度であった。At this time, in the region 200, a-Si
The substrate 20 is formed by using nickel added to the surface of the film 204 as a nucleus.
Crystallization of the silicon film 204 occurs in a direction perpendicular to the direction of the film 1, and a crystalline silicon film 204a is formed. In the peripheral region of the region 200, as shown by an arrow 207 in FIGS. 2 and 3C, crystal growth is performed in a lateral direction (a direction parallel to the substrate) from the region 200, and the lateral crystal growth is performed. A crystalline silicon film 204b is formed. Also,
Other regions are the amorphous silicon film regions 204 as they are.
Remains as. This crystalline silicon film 2 grown laterally
The nickel concentration in 04b is 5 × 10 16 atoms / cm
It was about 3 . In the above crystal growth, arrows 20
The distance of crystal growth in the direction parallel to the substrate indicated by 7 is 8
It was about 0 μm.
【００７４】その後、図３（Ｃ）に示すように、レーザ
ー光２０８を照射し、ケイ素膜２０４の再結晶化を行
う。このときのレーザー光としては、ＸｅＣｌエキシマ
レーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を
用いた。レーザー光２０８の照射条件は、照射時に基板
を２００〜５００℃、例えば４００℃に加熱し、エネル
ギー密度２５０〜４００ｍＪ／ｃｍ2、例えば３５０ｍ
Ｊ／ｃｍ2とした。レーザー光２０８は、基板面に対し
て順次走査され、ケイ素膜２０４の任意の一点に対し
て、それぞれ１０回レーザー照射されるように走査ピッ
チを設定した。この工程により、結晶性ケイ素領域２０
４ａおよび２０４ｂはその融点以上に加熱され、溶融し
固化することで、一部を種結晶として再結合し、さらに
良好な結晶性を有する結晶性ケイ素膜となる。また、ａ
−Ｓｉ領域２０４は、レーザー照射のみにより結晶化さ
れる。Thereafter, as shown in FIG. 3C, laser light 208 is irradiated to recrystallize the silicon film 204. At this time, a XeCl excimer laser (wavelength 308 nm, pulse width 40 nsec) was used as the laser light. The irradiation condition of the laser beam 208 is such that the substrate is heated to 200 to 500 ° C., for example, 400 ° C. at the time of irradiation, and the energy density is 250 to 400 mJ / cm 2 , for example, 350 m
J / cm 2 . The laser beam 208 was sequentially scanned on the substrate surface, and the scanning pitch was set such that an arbitrary point on the silicon film 204 was irradiated with laser 10 times each. By this step, the crystalline silicon region 20
4a and 204b are heated above their melting point, melted and solidified, and are partially recombined as seed crystals to form a crystalline silicon film having better crystallinity. Also, a
-Si region 204 is crystallized only by laser irradiation.
【００７５】その後、図３（Ｄ）に示すように、高品質
な結晶性ケイ素膜領域２０４ｂが、後のＴＦＴの活性領
域（素子領域）２０９ｎ、２０９ｐとなるように、それ
以外の結晶性ケイ素膜をエッチング除去して素子間分離
を行う。Thereafter, as shown in FIG. 3D, the other crystalline silicon film regions 204b are formed so that the high-quality crystalline silicon film regions 204b become active regions (element regions) 209n and 209p of the later TFT. The element is separated by removing the film by etching.
【００７６】次に、島状のケイ素膜２０９ｎ、２０９ｐ
を覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎ
ｍの酸化ケイ素膜をゲート絶縁膜２１０として成膜す
る。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅ
ｔｒａ Ｅｔｈｏｘｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔ
ｅ）を原料とし、酸素とともに基板温度１５０〜６００
℃、好ましくは３００〜４００℃で、ＲＦプラズマＣＶ
Ｄ法で分解・堆積した。成膜後、ゲート絶縁膜２１０自
身のバルク特性および結晶性ケイ素膜２０９ｎ、２０９
ｐ＼ゲート絶縁膜２１０の界面特性を向上するために、
不活性ガス雰囲気下で５００〜６００℃で数時間のアニ
ールを行った。Next, the island-shaped silicon films 209n, 209p
20 to 150 nm, here 100 n to cover
A silicon oxide film having a thickness of m is formed as the gate insulating film 210. For the formation of the silicon oxide film, TEOS (Te
tra Ethoxy Ortho Silicat
e) as a raw material and a substrate temperature of 150 to 600 together with oxygen.
C, preferably 300-400 C, RF plasma CV
Decomposed and deposited by D method. After the film formation, the bulk characteristics of the gate insulating film 210 itself and the crystalline silicon films 209n, 209
In order to improve the interface characteristics of the gate insulating film 210,
Annealing was performed at 500 to 600 ° C. for several hours in an inert gas atmosphere.
【００７７】次に、図３（Ｅ）に示すように、スパッタ
リング法によって厚さ４００〜８００ｎｍ、例えば５０
０ｎｍのアルミニウム（０．１〜２％のシリコンを含
む）を成膜し、アルミニウム膜をパターニングして、ゲ
ート電極２１１ｎ、２１１ｐを形成する。Next, as shown in FIG. 3E, a thickness of 400 to 800 nm, for example, 50
A film of 0 nm aluminum (including 0.1 to 2% silicon) is formed, and the aluminum film is patterned to form gate electrodes 211n and 211p.
【００７８】次に、イオンドーピング法によって、活性
領域２０９ｎ、２０９ｐにゲート電極２１１ｎ、２１１
ｐをマスクとして不純物（リン、およびホウ素）を注入
する。ドーピングガスとして、フォスフィン（ＰＨ3）
およびジボラン（Ｂ2Ｈ6）を用い、前者の場合は、加速
電圧を６０〜９０ｋＶ、例えば８０ｋＶ、後者の場合
は、４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ
量は１×１０15〜８×１０15ｃｍ-2、例えばリンを２×
１０15ｃｍ-2、ホウ素を５×１０15ｃｍ-2とする。この
工程により、ゲート電極２１１ｎ、２１１ｐにマスクさ
れ不純物が注入されない領域は後にＴＦＴのチャネル領
域２１３ｎ、２１３ｐとなる。ドーピングに際しては、
ドーピングが不要な領域をフォトレジストで覆うことに
よって、それぞれの元素を選択的にドーピングを行う。
この結果、Ｎ型の不純物領域２１４ｎと２１５ｎ、Ｐ型
の不純物領域２１４ｐと２１５ｐが形成され、図３
（Ｅ）及び（Ｆ）に示すように、Ｎチャネル型ＴＦＴ２
２３とＰチャネル型ＴＦＴ２２４とを形成することがで
きる。この状態を基板上方より見ると図２のようになっ
ており、ここで活性領域２０９ｎおよび２０９ｐにおい
て、結晶成長方向２０７とキャリアの移動方向（ソース
→ドレイン方向）は平行となるように配置してある。こ
のような配置を採ることで、さらに高移動度を有するＴ
ＦＴが得られる。Next, the gate electrodes 211n and 211n are formed in the active regions 209n and 209p by the ion doping method.
Impurities (phosphorus and boron) are implanted using p as a mask. Phosphine (PH 3 ) as doping gas
And using diborane (B 2 H 6), in the former case, the acceleration voltage 60～90KV, for example 80 kV, in the latter case, 40KV～80kV, for example, a 65 kV, the dose is 1 × 10 15 ~8 × 10 15 cm -2 , for example 2x phosphorus
It is 10 15 cm -2 and boron is 5 × 10 15 cm -2 . By this step, the regions which are masked by the gate electrodes 211n and 211p and into which the impurities are not implanted become channel regions 213n and 213p of the TFT later. For doping,
Each element is selectively doped by covering a region where doping is unnecessary with a photoresist.
As a result, N-type impurity regions 214n and 215n and P-type impurity regions 214p and 215p are formed.
As shown in (E) and (F), the N-channel TFT 2
23 and a P-channel TFT 224 can be formed. When this state is viewed from above the substrate, it is as shown in FIG. 2. Here, in the active regions 209n and 209p, the crystal growth direction 207 and the carrier movement direction (source → drain direction) are arranged in parallel. is there. By adopting such an arrangement, T having even higher mobility can be obtained.
FT is obtained.
【００７９】その後、図３（Ｅ）に示すように、レーザ
ー光２１６の照射によってアニールを行い、イオン注入
した不純物の活性化を行う。レーザー光としては、Ｘｅ
Ｃｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０
ｎｓｅｃ）を用い、レーザー光の照射条件としては、エ
ネルギー密度２５０ｍＪ／ｃｍ2で一か所につき４ショ
ット照射した。Thereafter, as shown in FIG. 3E, annealing is performed by irradiation with a laser beam 216 to activate the ion-implanted impurities. As the laser light, Xe
Cl excimer laser (wavelength 308 nm, pulse width 40
nsec), and the laser beam was irradiated at an energy density of 250 mJ / cm 2 for four shots per location.
【００８０】続いて、図３（Ｆ）に示すように、厚さ６
００ｎｍの酸化ケイ素膜を層間絶縁膜２１７として、Ｔ
ＥＯＳを原料としたプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの二層膜によってＴＦＴ
の電極・配線２１８、２１９、２２０を形成する。そし
て最後に、１気圧の水素雰囲気下で３５０℃、１時間程
度のアニールを行い、Ｎ型ＴＦＴ２２３とＰ型ＴＦＴ２
２４を完成させる。Subsequently, as shown in FIG.
A silicon oxide film having a thickness of
Formed by a plasma CVD method using EOS as a raw material,
A contact hole is formed in this, and a TFT is formed by a metal material, for example, a two-layer film of titanium nitride and aluminum.
Of electrodes / wirings 218, 219 and 220 are formed. Finally, annealing is performed at 350 ° C. for about one hour in a hydrogen atmosphere of 1 atm, and the N-type TFT 223 and the P-type TFT 2
24 is completed.
【００８１】このような実施の形態にしたがって作製し
たＣＭＯＳ構造回路において、それぞれのＴＦＴの電界
効果移動度はＮ型ＴＦＴで１５０〜２００ｃｍ2／Ｖ
ｓ、Ｐ型ＴＦＴで１００〜１３０ｃｍ2／Ｖｓと高く、
閾値電圧はＮ型ＴＦＴで１．０Ｖ程度、Ｐ型ＴＦＴで−
２．５Ｖ程度と非常に良好な特性を示す。また、繰り返
し測定に伴う特性劣化もほとんどなく、信頼性の高いＣ
ＭＯＳ構造回路が得られた。In the CMOS structure circuit manufactured according to such an embodiment, the field effect mobility of each TFT is 150 to 200 cm 2 / V for an N-type TFT.
s, 100-130 cm 2 / Vs as high as P-type TFT,
The threshold voltage is about 1.0 V for an N-type TFT and −
It shows very good characteristics of about 2.5V. In addition, there is almost no characteristic deterioration due to repeated measurement, and a highly reliable C
A MOS structure circuit was obtained.
【００８２】以上、本発明に基づく２つの実施の形態に
ついて具体的に説明したが、本発明は上述の実施の形態
に限定されるものではなく、本発明の技術的思想に基づ
く各種の変形が可能である。Although the two embodiments based on the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical concept of the present invention may be made. It is possible.
【００８３】例えば、上記実施の形態では、下地酸化ケ
イ素膜の形成方法としてプラズマＣＶＤ法を用いた場合
について説明を行ったが、熱ＣＶＤ（常圧、減圧）法
や、スパッタリング法を用いても同様の効果が得られ
る。For example, in the above embodiment, the case where the plasma CVD method is used as the method of forming the base silicon oxide film has been described, but the thermal CVD (normal pressure, reduced pressure) method or the sputtering method may be used. Similar effects can be obtained.
【００８４】また、ａ−Ｓｉ膜の結晶化に際しては、Ｘ
ｅＣｌエキシマレ−ザ−を用いたが、それ以外の様々な
エネルギービーム照射により結晶化された場合にも勿
論、同様の効果があり、波長２４８ｎｍのＫｒＦエキシ
マレーザーや、波長４８８ｎｍの連続発振Ａｒレーザー
など同様である。When the a-Si film is crystallized, X
Although an eCl excimer laser was used, the same effect can of course be obtained when crystallized by irradiation with various other energy beams, such as a KrF excimer laser having a wavelength of 248 nm, a continuous wave Ar laser having a wavelength of 488 nm, or the like. The same is true.
【００８５】また、上記実施の形態２では、固相結晶成
長法としては、触媒元素を選択的に導入し、結晶化する
方法を用いたが、触媒元素をａ−Ｓｉ膜全面に導入する
方法もプロセス簡略化の面で有効である。また、上記第
２実施の形態では、触媒元素であるニッケルを微量導入
する方法として、ａ−Ｓｉ膜表面に蒸着法によりニッケ
ル薄膜を形成する方法を採用したが、その他にも様々な
手法を用いることができる。例えば、ａ−Ｓｉ膜表面に
ニッケル塩を溶かせた水溶液を塗布する方法や、スパッ
タリング法やメッキ法により薄膜形成する方法、イオン
ドーピング法により直接導入する方法なども利用でき
る。さらに、結晶化を助長する不純物金属元素として
は、ニッケル以外にコバルト、パラジウム、白金、銅、
銀、金、インジウム、スズ、アルミニウム、アンチモン
を用いても効果が得られる。In the second embodiment, a method of selectively introducing and crystallization of a catalytic element is used as a solid phase crystal growth method, but a method of introducing a catalytic element to the entire surface of an a-Si film is used. This is also effective in simplifying the process. Further, in the second embodiment, a method of forming a nickel thin film on the surface of an a-Si film by a vapor deposition method is employed as a method for introducing a trace amount of nickel as a catalyst element, but various other methods are used. be able to. For example, a method of applying an aqueous solution in which a nickel salt is dissolved on the surface of an a-Si film, a method of forming a thin film by a sputtering method or a plating method, and a method of directly introducing a thin film by an ion doping method can be used. Further, as impurity metal elements that promote crystallization, in addition to nickel, cobalt, palladium, platinum, copper,
The effect can be obtained by using silver, gold, indium, tin, aluminum or antimony.
【００８６】さらに、本発明の応用としては、液晶表示
用のアクティブマトリクス型基板以外に、例えば、密着
型イメージセンサー、ドライバー内蔵型のサーマルヘッ
ド、有機系ＥＬ等を発光素子としたドライバー内蔵型の
光書き込み素子や表示素子、三次元ＩＣ等が考えられ
る。本発明を用いることで、これらの素子の高速、高解
像度化等の高性能化が実現される。さらに本発明は、上
述の実施の形態で説明したＭＯＳ型トランジスタに限ら
ず、結晶性半導体を素子材としたバイポーラトランジス
タや静電誘導トランジスタをはじめとして幅広く半導体
プロセス全般に応用することができる。Further, as an application of the present invention, in addition to an active matrix type substrate for liquid crystal display, for example, a contact type image sensor, a thermal head with a built-in driver, a driver built-in type using an organic EL as a light emitting element, etc. An optical writing element, a display element, a three-dimensional IC, and the like can be considered. By using the present invention, high performance such as high speed and high resolution of these elements is realized. Further, the present invention is not limited to the MOS transistor described in the above embodiment, and can be widely applied to all semiconductor processes including a bipolar transistor using a crystalline semiconductor as an element material and an electrostatic induction transistor.
【００８７】[0087]
【発明の効果】以上の説明のように、本発明を用いるこ
とにより、高性能で且つ信頼性、安定性の高く、低消費
電力の薄膜半導体装置を実現することができる。特に、
エネルギービーム照射により結晶化された結晶性ケイ素
膜を素子材料とする場合には、さらに従来の問題点を解
決した、複数の素子間の特性均一性が良好な薄膜半導体
装置が得られる。本発明による薄膜トランジスタを用い
ることにより、液晶表示装置においては、大面積化、高
精彩化が図れる上に、同一基板上にアクティブマトリク
ス部と周辺駆動回路部を構成するフルドライバモノリシ
ック型のアクティブマトリクス基板を簡便な製造プロセ
スにて実現でき、モジュールのコンパクト化、高性能
化、低コスト化が図れる。また、薄膜集積回路を構成す
るＴＦＴに本発明を適用することで、要求される高性能
で且つ高信頼性を満足し、特にＮ型ＴＦＴとＰ型ＴＦＴ
を有するＣＭＯＳ回路では、従来必要であったチャネル
ドープなどのＴＦＴ閾値電圧コントロールプロセスを行
うことなく、その制御が可能となる。As described above, by using the present invention, a thin-film semiconductor device having high performance, high reliability, high stability, and low power consumption can be realized. Especially,
When a crystalline silicon film crystallized by energy beam irradiation is used as an element material, a thin-film semiconductor device having good uniformity of characteristics among a plurality of elements can be obtained which further solves the conventional problems. By using the thin film transistor according to the present invention, in a liquid crystal display device, not only a large area and high definition can be achieved, but also a full driver monolithic active matrix substrate in which an active matrix portion and a peripheral driving circuit portion are formed on the same substrate. Can be realized by a simple manufacturing process, and the module can be made compact, high performance, and low cost. In addition, by applying the present invention to a TFT constituting a thin film integrated circuit, the required high performance and high reliability are satisfied. In particular, an N-type TFT and a P-type TFT
Can be controlled without performing a TFT threshold voltage control process such as channel doping, which is conventionally required.
【図１】図１は、本実施の形態１における薄膜トランジ
スタの作製工程を示した断面図である。FIG. 1 is a cross-sectional view illustrating a manufacturing process of a thin film transistor in Embodiment 1;
【図２】図２は、本実施の形態２における薄膜トランジ
スタの作製工程の概要を示した平面図である。FIG. 2 is a plan view illustrating an outline of a manufacturing process of a thin film transistor in Embodiment 2;
【図３】図３は、図２のＡ−Ａ´線における断面図であ
る。FIG. 3 is a sectional view taken along line AA ′ of FIG. 2;
【図４】図４は、本発明における薄膜トランジスタの閾
値電圧の変化を示した図面である。FIG. 4 is a diagram showing a change in a threshold voltage of a thin film transistor according to the present invention.
【図５】図５は、従来の薄膜トランジスタの構造を示し
た断面図である。FIG. 5 is a sectional view showing a structure of a conventional thin film transistor.
１０１ 基板 １０２ 下地膜 １０３ 酸素プラズマ １０４ 非晶質ケイ素膜 １０８ レーザー光 １０９ 活性領域 １１０ ゲート絶縁膜 １１１ ゲート電極 １１２ 陽極酸化層 １１３ チャネル領域 １１４ ソース領域 １１５ ドレイン領域 １１６ レーザー光 １１７ 層間絶縁膜 １１８ 電極・配線 １２１ 画素電極 １２２ 画素ＴＦＴ ２０１ 基板 ２０２ 下地膜 ２０３ 酸素プラズマ ２０４ 非晶質ケイ素膜 ２０５ マスク ２０６ 触媒元素 ２０７ 結晶成長方向 ２０８ レーザー光 ２０９ 活性領域 ２１０ ゲート絶縁膜 ２１１ ゲート電極 ２１３ チャネル領域 ２１４ ソース領域 ２１５ ドレイン領域 ２１６ レーザー光 ２１７ 層間絶縁膜 ２１８ 電極・配線 ２１９ 電極・配線 ２２０ 電極・配線 ２２３ ＣＭＯＳ回路Ｎ型ＴＦＴ ２２４ ＣＭＯＳ回路Ｐ型ＴＦＴ DESCRIPTION OF SYMBOLS 101 Substrate 102 Underlayer 103 Oxygen plasma 104 Amorphous silicon film 108 Laser beam 109 Active region 110 Gate insulating film 111 Gate electrode 112 Anodized layer 113 Channel region 114 Source region 115 Drain region 116 Laser beam 117 Interlayer insulating film 118 Electrode Wiring 121 Pixel electrode 122 Pixel TFT 201 Substrate 202 Base film 203 Oxygen plasma 204 Amorphous silicon film 205 Mask 206 Catalyst element 207 Crystal growth direction 208 Laser light 209 Active region 210 Gate insulating film 211 Gate electrode 213 Channel region 214 Source region 215 Drain region 216 Laser light 217 Interlayer insulating film 218 Electrode / wiring 219 Electrode / wiring 220 Electrode / wiring 223 CMOS circuit N-type TFT 224 CMOS circuit Type TFT
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｂ ６２７Ｚ ６２７Ｇ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 29/78 627B 627Z 627G
Claims (10)
とする下地膜と接して成る、結晶性を有するケイ素膜を
活性領域として構成された半導体装置の製造方法におい
て、 前記基板上に前記下地膜を形成する工程と、 前記下地膜の表面を少なくとも酸素を含むプラズマ雰囲
気中に曝する工程と、 前記工程の後に前記活性領域の形成を行う工程と、を含
むことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device comprising a crystalline silicon film as an active region, wherein the semiconductor device is formed on a substrate and is in contact with a base film containing silicon oxide as a main component. A semiconductor device comprising: a step of forming a base film; a step of exposing a surface of the base film to a plasma atmosphere containing at least oxygen; and a step of forming the active region after the step. Manufacturing method.
と、前記下地膜の表面を少なくとも酸素を含むプラズマ
雰囲気中に曝する工程と、前記工程の後に前記活性領域
の形成を行う工程とは、全て大気中に曝することなく連
続して行うことを特徴とする請求項１に記載の半導体装
置の製造方法。A step of forming the base film on the substrate; a step of exposing a surface of the base film to a plasma atmosphere containing at least oxygen; and a step of forming the active region after the step. 2. The method according to claim 1, wherein the steps are continuously performed without exposing the semiconductor device to the atmosphere.
う工程は、全てプラズマＣＶＤ装置を用いて行われるこ
とを特徴とする請求項２に記載の半導体装置の製造方
法。3. The method of manufacturing a semiconductor device according to claim 2, wherein all the steps performed continuously without exposing to the atmosphere are performed using a plasma CVD apparatus.
ランジスタであるとともに、前記下地膜の表面を少なく
とも酸素を含むプラズマ雰囲気中に曝する工程におい
て、その処理条件をコントロールすることにより該ＭＯ
Ｓ型の電界効果トランジスタの閾値電圧を制御すること
を特徴とする請求項１に記載の半導体装置の製造方法。4. The semiconductor device is a MOS field effect transistor, and in the step of exposing the surface of the base film to a plasma atmosphere containing at least oxygen, the MO condition is controlled by controlling the processing conditions.
2. The method according to claim 1, wherein the threshold voltage of the S-type field effect transistor is controlled.
は、プラズマ中の酸素ラジカル及び酸素イオンの密度
と、処理時間とをパラメータとして用いることを特徴と
する請求項４に記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein, as the processing conditions to be controlled, densities of oxygen radicals and oxygen ions in plasma and a processing time are used as parameters.
空乏化する範囲の厚さであることを特徴とする請求項４
に記載の半導体装置の製造方法。6. The active region according to claim 4, wherein the thickness of the active region is such that the entire active region is depleted.
13. The method for manufacturing a semiconductor device according to item 5.
さが、約６０ｎｍ以下の厚さであることを特徴とする請
求項６に記載の半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 6, wherein a thickness in a range where the entire active region is depleted is a thickness of about 60 nm or less.
有するケイ素膜は、エネルギービームの照射により結晶
化あるいは再結晶化された結晶性ケイ素膜であることを
特徴とする請求項１乃至７に記載の半導体装置の製造方
法。8. The method according to claim 1, wherein the crystalline silicon film formed as the active region is a crystalline silicon film crystallized or recrystallized by irradiation with an energy beam. The manufacturing method of the semiconductor device described in the above.
０ｎｍ以下のエキシマレーザー光を用い、前記ケイ素膜
表面に照射されるエネルギー密度が２５０〜４００ｍＪ
／ｃｍ2となる範囲内において行われることを特徴とす
る請求項８に記載の半導体装置の製造方法。9. The energy beam having a wavelength of 40
Using an excimer laser beam of 0 nm or less, the energy density applied to the silicon film surface is 250 to 400 mJ.
9. The method for manufacturing a semiconductor device according to claim 8, wherein the method is performed within a range of / cm 2 .
を有するケイ素膜は、非晶質ケイ素膜に結晶化を助長す
る触媒元素を導入した後、加熱処理を施し、固相状態に
て結晶化させることにより形成することを特徴とする請
求項１乃至９に記載の半導体装置の製造方法。10. The crystalline silicon film formed as the active region is subjected to a heat treatment after a catalytic element for promoting crystallization is introduced into the amorphous silicon film, and the amorphous silicon film is crystallized in a solid state. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is formed by performing the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28538197A JP3403927B2 (en) | 1997-10-17 | 1997-10-17 | Method for manufacturing semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121756A true JPH11121756A (en) | 1999-04-30 |
| JP3403927B2 JP3403927B2 (en) | 2003-05-06 |
Family
ID=17690816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP28538197A Expired - Lifetime JP3403927B2 (en) | 1997-10-17 | 1997-10-17 | Method for manufacturing semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP3403927B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327649A (en) * | 2003-04-24 | 2004-11-18 | Nec Corp | Semiconductor device, thin film transistor, and method of manufacturing semiconductor device |
| JP2008199042A (en) * | 2008-03-14 | 2008-08-28 | Hitachi Ltd | Method of manufacturing image display device using thin-film semiconductor device |
-
1997
- 1997-10-17 JP JP28538197A patent/JP3403927B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327649A (en) * | 2003-04-24 | 2004-11-18 | Nec Corp | Semiconductor device, thin film transistor, and method of manufacturing semiconductor device |
| JP2008199042A (en) * | 2008-03-14 | 2008-08-28 | Hitachi Ltd | Method of manufacturing image display device using thin-film semiconductor device |
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| JP3403927B2 (en) | 2003-05-06 |
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