JP2009004678A - Method for evaluating silicon wafer - Google Patents
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Abstract
Description
本発明は、半導体シリコンウェーハの評価方法であって、詳しくは、半導体シリコンウェーハ表面に半導体素子を形成する際の絶縁膜を評価する方法に関する。 The present invention relates to a method for evaluating a semiconductor silicon wafer, and more particularly to a method for evaluating an insulating film when a semiconductor element is formed on the surface of a semiconductor silicon wafer.
半導体シリコンウェーハの主表面にはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタやトランジスタ等の半導体素子が形成される。それら半導体素子に形成されるゲート酸化膜等の絶縁膜は、半導体素子の高密度化に伴いその厚みが減る一方、電源電圧を低くすることは困難であるため、絶縁膜は高い電界強度の下で使用されている。そのためより緻密な品質の高い絶縁膜が必要とされている。 Semiconductor elements such as MOS (Metal Oxide Semiconductor) capacitors and transistors are formed on the main surface of the semiconductor silicon wafer. Insulating films such as gate oxide films formed on these semiconductor elements are reduced in thickness as the density of semiconductor elements increases, but it is difficult to lower the power supply voltage. Used in. Therefore, a denser and higher quality insulating film is required.
この絶縁膜の信頼性評価方法としてＧＯＩ（Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）評価がある（例えば非特許文献１参照）。この評価は以下のような手順で行われる。まず、半導体シリコンウェーハ主表面に絶縁膜となるシリコン酸化膜を形成し、その直上にポリシリコン層を成長させた後、ポリシリコン層を島状に残すようにエッチングする。これによりＭＯＳ構造のキャパシタが形成され、島状ポリシリコン層は電極として活用される。 As a method for evaluating the reliability of this insulating film, there is a GOI (Gate Oxide Integrity) evaluation (for example, see Non-Patent Document 1). This evaluation is performed according to the following procedure. First, a silicon oxide film serving as an insulating film is formed on the main surface of the semiconductor silicon wafer, a polysilicon layer is grown directly on the silicon oxide film, and then etched so as to leave the polysilicon layer in an island shape. As a result, a MOS capacitor is formed, and the island-like polysilicon layer is utilized as an electrode.
このＭＯＳキャパシタのポリシリコン電極を通して絶縁膜に電圧を印加することにより（絶縁破壊電圧／絶縁膜の厚み）で表される絶縁破壊電界強度を測定してＧＯＩ評価を行うのであるが、この絶縁破壊電界強度を測定する方法としては、ＴＺＤＢ（Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）法がある。この方法では、０〜１５ＭＶ／ｃｍ程度まで階段状に電界強度を変化させながら、ＭＯＳキャパシタに流れる電流値をモニタし、ＭＯＳキャパシタの絶縁膜が破壊されたとき、すなわちブレイクダウンしたときの電界強度を測定する。この絶縁破壊電界強度が所定の値以上、例えば８ＭＶ／ｃｍ以上である絶縁膜を良とし、そうでないものを不良として、印加したＭＯＳキャパシタ総数に対する良であったキャパシタ数の割合にもとづいて絶縁膜の品質を評価する。 By applying a voltage to the insulating film through the polysilicon electrode of this MOS capacitor, the dielectric breakdown electric field strength expressed by (dielectric breakdown voltage / insulating film thickness) is measured to perform GOI evaluation. As a method for measuring the electric field strength, there is a TZDB (Time Zero Dielectric Breakdown) method. In this method, while changing the electric field strength stepwise from about 0 to 15 MV / cm, the current value flowing through the MOS capacitor is monitored, and the electric field strength when the insulating film of the MOS capacitor is broken, that is, when breakdown occurs. Measure. An insulating film having a dielectric breakdown field strength of a predetermined value or higher, for example, 8 MV / cm or higher is regarded as good, and a non-defective one is regarded as defective. Evaluate the quality.
このようにＧＯＩ評価において、ＴＺＤＢ法は短時間で評価を行うことができる手法であるが、半導体素子の使用状態に応じた評価、即ち経時的な評価を行うことができないという問題があった。そのため、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）法という絶縁破壊耐圧測定法が用いられることがある。ＴＤＤＢ法とは、絶縁膜に一定の電圧または電流を連続的に印加し続け、所定の時間間隔で電流または電圧を検出して経時的な変化を求め、絶縁破壊に至るまでの時間、その経過等を詳細に評価する方法である。 As described above, in the GOI evaluation, the TZDB method is a method capable of performing the evaluation in a short time, but there is a problem that the evaluation according to the use state of the semiconductor element, that is, the evaluation over time cannot be performed. Therefore, a dielectric breakdown voltage measurement method called a TDDB (Time Dependent Dielectric Breakdown) method may be used. The TDDB method is a method in which a constant voltage or current is continuously applied to an insulating film, a current or voltage is detected at a predetermined time interval to obtain a change over time, and a time until dielectric breakdown is reached. It is a method for evaluating the details.
これらの評価方法において、ＭＯＳキャパシタ等の半導体素子が不良となる原因の１つとして、半導体シリコンウェーハの主表面に存在するＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）と呼ばれる結晶欠陥がある。ＣＯＰとは結晶成長時に発生する８面体構造をもつ空洞欠陥である。このＣＯＰが半導体シリコンウェーハの主表面に存在すると、酸素とシリコンの反応でシリコン酸化膜が半導体シリコンウェーハ主表面に生成する際、ＣＯＰの空洞部内壁にもシリコン酸化膜が生成する。このＣＯＰ内壁の酸化膜は８面体の角部分が薄くなっており、この部分に電気ストレスが集中することによりブレイクダウンが発生すると考えられている。 In these evaluation methods, one of the causes of a failure of a semiconductor element such as a MOS capacitor is a crystal defect called COP (Crystal Originated Particle) present on the main surface of the semiconductor silicon wafer. COP is a cavity defect having an octahedral structure that occurs during crystal growth. When this COP is present on the main surface of the semiconductor silicon wafer, a silicon oxide film is also generated on the inner wall of the COP cavity when a silicon oxide film is generated on the main surface of the semiconductor silicon wafer by the reaction of oxygen and silicon. The corners of the octahedron of the oxide film on the inner wall of the COP are thin, and it is considered that breakdown occurs due to concentration of electrical stress in this part.
さらに金属不純物等がＧＯＩ特性へ影響するという報告も数多くなされているが、金属不純物の挙動は金属種や熱処理条件等に依存することが知られている。そして、この金属不純物がＧＯＩ特性に与える影響について評価が行われてきたが、明確に評価することができなかった。
このような、半導体シリコンウェーハ中の金属不純物の測定方法としては、例えば、サンドブラスト処理を行ってウェーハ表面に歪み層を形成し、その後、酸化膜を形成するための熱処理を行って金属不純物を歪み層にゲッタリングさせ、歪み層と酸化膜を酸溶液によって溶かした後に、酸溶液を回収し、溶液中の金属を原子吸光分析法によって評価する方法が公開されている（例えば特許文献１参照）。また、酸化膜を形成した後に、酸化膜を酸溶液で溶かし、酸溶液中の金属を原子吸光分析法で評価する方法もある（例えば特許文献２参照）。
Further, many reports have been made that metal impurities and the like affect the GOI characteristics, but it is known that the behavior of metal impurities depends on the metal species, heat treatment conditions, and the like. And although evaluation has been performed on the influence of this metal impurity on the GOI characteristics, it has not been possible to evaluate clearly.
As a method for measuring metal impurities in such a semiconductor silicon wafer, for example, sand blasting is performed to form a strained layer on the wafer surface, and then heat treatment for forming an oxide film is performed to distort the metal impurities. A method has been disclosed in which a layer is gettered, a strained layer and an oxide film are dissolved with an acid solution, an acid solution is recovered, and a metal in the solution is evaluated by atomic absorption spectrometry (see, for example, Patent Document 1). . There is also a method in which, after forming an oxide film, the oxide film is dissolved with an acid solution, and a metal in the acid solution is evaluated by atomic absorption spectrometry (see, for example, Patent Document 2).
ＴＺＤＢ法やＴＤＤＢ法を用いるＧＯＩ評価法は、半導体シリコンウェーハ主表面に存在するＣＯＰの評価に関しては非常に高感度であるが、金属不純物に対しては、不明瞭な点が多く、ＴＺＤＢ法やＴＤＤＢ法による評価を行っても、不良と判断できる絶縁破壊が起こらないことがあるため、欠陥に対する感度が十分ではなく、ＧＯＩによって評価を行うことが出来なかった。 The GOI evaluation method using the TZDB method or the TDDB method is very sensitive with respect to the evaluation of COP existing on the main surface of the semiconductor silicon wafer, but there are many unclear points with respect to metal impurities, and the TZDB method or Even if the evaluation by the TDDB method is performed, the dielectric breakdown that can be determined to be defective may not occur. Therefore, the sensitivity to defects is not sufficient, and the evaluation cannot be performed by GOI.
上記課題を解決するため、本発明では、少なくとも、半導体シリコンウェーハに酸化膜を形成した後、前記酸化膜の表面に電極を形成してＭＯＳキャパシタを作製した後に、該ＭＯＳキャパシタのＧＯＩ（Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）電気特性評価を行うシリコンウェーハの評価方法において、前記酸化膜の形成を、８００℃以下で行うことを特徴とするシリコンウェーハの評価方法を提供する（請求項１）。 In order to solve the above-described problem, in the present invention, at least after forming an oxide film on a semiconductor silicon wafer, forming an electrode on the surface of the oxide film to fabricate a MOS capacitor, the GOI (Gate Oxide) of the MOS capacitor is formed. (Integrity) In a silicon wafer evaluation method for performing electrical property evaluation, the formation of the oxide film is performed at 800 ° C. or lower (claim 1).
このように、本発明の評価方法では、評価試料を作成する際における酸化膜の形成を、８００℃以下で行う。
一般的に、酸化膜形成の際に９００℃を超えた温度で処理を行うと、シリコン酸化膜の粘性流動が起こり始めるといわれている。そこで、９００℃よりも低温で酸化熱処理を行うことで、シリコン酸化膜中での粘性流動を抑制する。つまり、シリコンウェーハを酸化させると、１つのシリコン原子に対して２つの酸素原子が結合し、体積が約２．３倍に増大する。界面という閉塞された領域で新しい膜が成長するためには、主に既に形成されているシリコン酸化膜の変形によって体積が確保されるのだが、低温であると酸化膜の変形が起こりにくいため、界面に歪みが発生する。この歪みを利用して、酸化膜直下のシリコン層の乱れを大きくする。すなわち、ＭＯＳキャパシタのゲート酸化膜直下のシリコン層の結晶性を乱して、この結晶性の乱れたシリコン層に金属不純物をゲッタリングさせて、金属不純物の濃度を上昇させる。これによって、金属不純物に対するＧＯＩの影響を増加させることによって、その影響を観察することができるようになる。
As described above, in the evaluation method of the present invention, the oxide film is formed at 800 ° C. or lower when the evaluation sample is prepared.
In general, it is said that when a process is performed at a temperature exceeding 900 ° C. during the formation of an oxide film, a viscous flow of the silicon oxide film starts to occur. Therefore, the viscous flow in the silicon oxide film is suppressed by performing an oxidation heat treatment at a temperature lower than 900 ° C. That is, when a silicon wafer is oxidized, two oxygen atoms are bonded to one silicon atom, and the volume is increased about 2.3 times. In order for a new film to grow in a closed area called the interface, the volume is secured mainly by deformation of the already formed silicon oxide film, but deformation of the oxide film hardly occurs at low temperatures, Distortion occurs at the interface. By utilizing this distortion, the disturbance of the silicon layer directly under the oxide film is increased. In other words, the crystallinity of the silicon layer directly under the gate oxide film of the MOS capacitor is disturbed, and the silicon impurity having the disordered crystallinity is gettered to increase the concentration of the metal impurity. Thus, by increasing the influence of GOI on the metal impurities, the influence can be observed.
また、酸化膜を形成する際に、酸化膜の厚さが１５ｎｍ以下になるように酸化膜を形成することが好ましい（請求項２）。
このように、酸化膜の厚さを１５ｎｍ以下になるように酸化膜を形成することで、短時間の酸化処理とすることができるため、シリコン酸化膜中での原子組換えが起こることを抑制し、かつアニール効果を抑制することができるため、シリコン層の結晶性の乱れを大きいままに保つことができ、よって金属不純物のゲッタリング能力を高くでき、濃度を高くできるため、その影響をよりはっきりと評価することができるようになる。
In addition, when forming the oxide film, it is preferable to form the oxide film so that the thickness of the oxide film is 15 nm or less.
In this way, by forming the oxide film so that the thickness of the oxide film is 15 nm or less, it is possible to perform the oxidation treatment in a short time, thereby suppressing the occurrence of atomic recombination in the silicon oxide film. In addition, since the annealing effect can be suppressed, the disorder of the crystallinity of the silicon layer can be kept large, and thus the gettering ability of the metal impurity can be increased and the concentration can be increased. It becomes possible to evaluate clearly.
以上説明したように、本発明のシリコンウェーハの評価方法では、シリコンウェーハに酸化膜を形成する際に、８００℃以下の低温で行う。このため、酸化膜直下のシリコンウェーハ中の結晶性を乱れたものにすることができ、この結晶性が乱れた部分に金属不純物をゲッタリングさせ、酸化膜近傍の金属不純物濃度を高くする。これによって、ＧＯＩ評価を行う際に、金属不純物の影響を大きくすることによって、金属不純物による影響を観察することが可能となる。そのため、ＣＯＰ等に起因する半導体素子不良だけでなく、今まで検出が難しかった金属不純物の欠陥に起因する半導体素子不良も検出できるようになる。 As described above, in the silicon wafer evaluation method of the present invention, the oxide film is formed on the silicon wafer at a low temperature of 800 ° C. or lower. For this reason, the crystallinity in the silicon wafer directly under the oxide film can be made disordered, and metal impurities are gettered to the part where the crystallinity is disturbed to increase the metal impurity concentration in the vicinity of the oxide film. As a result, when the GOI evaluation is performed, the influence of the metal impurity can be observed by increasing the influence of the metal impurity. Therefore, not only a semiconductor element defect caused by COP or the like but also a semiconductor element defect caused by a metal impurity defect that has been difficult to detect can be detected.
以下、本発明についてより具体的に説明する。
前述のように、金属不純物がＧＯＩ特性へ与える影響を測定することができる評価方法の開発が待たれていた。
Hereinafter, the present invention will be described more specifically.
As described above, development of an evaluation method capable of measuring the influence of metal impurities on GOI characteristics has been awaited.
そこで、本発明者は、ＧＯＩ特性を評価する際に、酸化絶縁膜の近傍の金属不純物濃度を高くして、金属不純物の影響を増加させることによって、その影響を測定できないか鋭意検討を重ねた。 Therefore, when evaluating the GOI characteristics, the present inventor has intensively studied whether the influence of the metal impurity can be measured by increasing the metal impurity concentration in the vicinity of the oxide insulating film and increasing the influence of the metal impurity. .
その結果、本発明者は、評価のためのＭＯＳキャパシタを作製する工程において、酸化膜を形成する際にシリコン層の結晶性を乱し、その結晶性の乱れた層に金属不純物を集中させ、金属不純物の影響を大きくすることによってその影響を観察できることを発見し、本発明を完成させた。 As a result, the present inventors disturbed the crystallinity of the silicon layer when forming the oxide film in the process of manufacturing the MOS capacitor for evaluation, and concentrated the metal impurities in the layer with the disordered crystallinity, It was discovered that the influence of metal impurities can be observed by increasing the influence of the metal impurity, and the present invention has been completed.
以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
本発明の評価方法は、半導体シリコンウェーハの表面に酸化膜が形成され、その酸化膜上に電極が形成され、ＭＯＳキャパシタが作製されたものであって、その作製したＭＯＳキャパシタのＧＯＩ電気特性評価を行って、半導体シリコンウェーハの評価を行うものである。
ここで、図４に、本発明の電気特性評価に用いる絶縁電界強度測定装置の構成の模式図を示す。本発明では、シリコンウェーハの評価のためにＭＯＳキャパシタ型半導体素子１１を作製するが、そのＭＯＳキャパシタ型半導体素子１１は、以下の手順で作製される。
Hereinafter, the present invention will be described in detail, but the present invention is not limited thereto.
According to the evaluation method of the present invention, an oxide film is formed on the surface of a semiconductor silicon wafer, an electrode is formed on the oxide film, and a MOS capacitor is manufactured. Evaluation of GOI electrical characteristics of the manufactured MOS capacitor To evaluate the semiconductor silicon wafer.
Here, in FIG. 4, the schematic diagram of a structure of the insulation electric field strength measuring apparatus used for the electrical property evaluation of this invention is shown. In the present invention, the MOS capacitor type semiconductor element 11 is produced for the evaluation of the silicon wafer. The MOS capacitor type semiconductor element 11 is produced by the following procedure.
まず、半導体シリコンウェーハ１３上に酸化膜１２を形成する。酸化膜１２は、複数の半導体シリコンウェーハ１３をボートに載置して横型熱処理炉もしくは縦型熱処理炉に投入し、酸素等の酸化性雰囲気下で熱処理を行うことにより形成する。酸化膜を形成する際、温度は８００℃以下で行うものとする。 First, the oxide film 12 is formed on the semiconductor silicon wafer 13. The oxide film 12 is formed by placing a plurality of semiconductor silicon wafers 13 on a boat, placing them in a horizontal heat treatment furnace or a vertical heat treatment furnace, and performing heat treatment in an oxidizing atmosphere such as oxygen. When the oxide film is formed, the temperature is 800 ° C. or lower.
このように、酸化膜を形成する熱処理の際の処理温度を９００℃よりも低温にすることで、シリコン酸化膜中で粘性流動が起こることを抑制する。それによって、酸化膜直下のシリコン層の乱れを大きくする。すなわち、ＭＯＳキャパシタのゲート酸化膜直下のシリコン層の結晶性を乱して、金属不純物を結晶性の乱れたシリコン層にゲッタリングさせて、金属不純物の濃度を上昇させる。これによって、金属不純物に対するＧＯＩの影響を増加させることで、金属不純物の影響を観察できるようにしたものである。そのため、ＣＯＰ等に起因する半導体素子不良だけでなく、今まで検出が難しかった金属不純物の欠陥に起因する半導体素子不良も検出できるようになる。
また、前述した従来技術の金属不純物の評価方法に比べて、実際のデバイスにかなり近い形態でウェーハの評価をすることができるというメリットも有するものである。
この際、酸化膜形成の熱処理温度が５００℃よりも低くなると、酸化レートが低下し、酸化膜成長ができなくなるため、酸化膜を形成する熱処理温度は５００℃以上とすることが好ましい。
In this way, by causing the processing temperature during the heat treatment for forming the oxide film to be lower than 900 ° C., the occurrence of viscous flow in the silicon oxide film is suppressed. Thereby, the disturbance of the silicon layer directly under the oxide film is increased. That is, the crystallinity of the silicon layer immediately below the gate oxide film of the MOS capacitor is disturbed to getter the metal impurities to the silicon layer with disordered crystallinity, thereby increasing the concentration of the metal impurities. Thus, the influence of the metal impurity can be observed by increasing the influence of the GOI on the metal impurity. Therefore, not only a semiconductor element defect caused by COP or the like but also a semiconductor element defect caused by a metal impurity defect that has been difficult to detect can be detected.
Further, as compared with the conventional metal impurity evaluation method described above, the wafer can be evaluated in a form considerably close to an actual device.
At this time, if the heat treatment temperature for forming the oxide film is lower than 500 ° C., the oxidation rate is lowered and the oxide film cannot be grown. Therefore, the heat treatment temperature for forming the oxide film is preferably 500 ° C. or higher.
また、酸化膜厚が１５ｎｍ以下になるよう酸化膜を形成することができる。
このように、酸化膜の厚さを１５ｎｍ以下になるように酸化膜を形成することで、短時間の酸化処理とすることができるため、シリコン酸化膜中での原子組換えを抑制することができ、かつアニールされることによって結晶性が回復されることを抑制することができる。このため、シリコン層の結晶性の乱れを、ゲッタリング能力が高い状態に保つことができ、よって金属不純物の影響をさらにはっきりと評価することができるようになる。
この際、酸化膜厚が２ｎｍよりも薄くなると、成膜制御が不十分となり面内均一性等に影響するため、酸化膜厚は２ｎｍ以上とすることが好ましい。
Further, the oxide film can be formed so that the oxide film thickness is 15 nm or less.
In this way, by forming the oxide film so that the thickness of the oxide film is 15 nm or less, the oxidation process can be performed in a short time, so that the atomic recombination in the silicon oxide film can be suppressed. And the crystallinity can be prevented from being restored by annealing. For this reason, the disorder of the crystallinity of the silicon layer can be maintained in a state where the gettering ability is high, and therefore the influence of the metal impurity can be more clearly evaluated.
At this time, if the oxide film thickness is thinner than 2 nm, the film formation control is insufficient and the in-plane uniformity is affected. Therefore, the oxide film thickness is preferably 2 nm or more.
ここで、雰囲気としては乾燥酸素雰囲気とすることが望ましい。乾燥酸素雰囲気で酸化処理を行うことで、薄い酸化膜を容易に形成することができる。
また、Ｐｙｒｏ雰囲気で酸化膜の形成を行う場合は、酸化レートが大きいので、温度がより低い方が望ましい。
Here, the atmosphere is preferably a dry oxygen atmosphere. By performing the oxidation treatment in a dry oxygen atmosphere, a thin oxide film can be easily formed.
Further, when an oxide film is formed in a Pyro atmosphere, the temperature is preferably lower because the oxidation rate is high.
次に、酸化膜１２の直上に電極となるポリシリコン膜を形成する。ポリシリコン膜は、熱処理炉から取り出した半導体シリコンウェーハ１３をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置に投入し、減圧下もしくは常圧下でモノシラン等の成長ガスを装置の反応容器内へ導入することにより形成する。そして、フォトリソグラフィ技術とエッチング技術を用いて酸化膜１２上のポリシリコン膜を島状に形成し、ポリシリコン電極１４として所望の位置に配置して、ＭＯＳキャパシタ型半導体素子１１を作製する。 Next, a polysilicon film to be an electrode is formed immediately above the oxide film 12. The polysilicon film is formed by introducing the semiconductor silicon wafer 13 taken out from the heat treatment furnace into a CVD (Chemical Vapor Deposition) apparatus and introducing a growth gas such as monosilane into the reaction vessel of the apparatus under reduced pressure or normal pressure. . Then, the polysilicon film on the oxide film 12 is formed in an island shape by using the photolithography technique and the etching technique, and is arranged at a desired position as the polysilicon electrode 14 to manufacture the MOS capacitor type semiconductor element 11.
このようにして作製された複数のＭＯＳキャパシタ型半導体素子１１をその主表面に配置された半導体シリコンウェーハ１３は、絶縁破壊電界強度測定装置１５のステージ（図示せず）上に載置される。そして、ＭＯＳキャパシタ型半導体素子１１のポリシリコン電極１４に前後左右移動自在に支持されているプローブ１７の下端を接触させる。プローブ１７は印加電圧の大きさを変化させることができる可変電源１６の一端子に接続されており、一方、可変電源１６の他端子は絶縁破壊電界強度測定装置１５のステージに接続されている。前述したように、ステージには半導体シリコンウェーハ１３が載置されているので、半導体シリコンウェーハ１３の背面はポリシリコン電極１４に対応する電極として作用する。また、可変電源１６にはその印加電圧を測定する電圧計１８が並列接続されており、プローブ１７と可変電源１６との間には電流計１９が介装されている。
The semiconductor silicon wafer 13 on which the plurality of MOS capacitor type semiconductor elements 11 thus fabricated are arranged on the main surface is placed on a stage (not shown) of the dielectric breakdown field
測定にあたっては、まず、プローブ１７をポリシリコン電極１４に接触させる。すると、可変電源１６はオンとなり、図５ａに示すような階段状の電界強度Ｅ（ＭＶ／ｃｍ）（そのときの電界強度に対する電流値Ｉの推移の例を図５ｂに示す）、もしくは図５ｃに示すような一定の電界強度（そのときの電界強度に対する電流値の推移の例を図５ｄに示す）を印加する。絶縁破壊電界強度測定装置１５内には酸化層１２の厚み及び閾値電流が予め設定されているので、電界強度印加は図５ａのようなＴＺＤＢ法であっても、図５ｃのようなＴＤＤＢ法であってもよい。このような操作を所定の位置にあるＭＯＳキャパシタ型半導体素子１１全てに対して行ない、印加したＭＯＳキャパシタ総数に対して良好な絶縁性を示したキャパシタ数の割合に基づいて絶縁膜の品質を評価するものである。
In measurement, first, the
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
まず、ボロンをドープした直径２００ｍｍのＰ型半導体シリコン鏡面ウェーハを２枚準備した。そして片方のウェーハは清浄度の低い炉（Ｃｕ汚染されている）で高温アニールを行って、故意に汚染させた。
これら２種類の半導体シリコンウェーハを、ボートに載置して縦型熱処理炉に投入し、８００℃、乾燥酸素雰囲気下で熱処理して厚さ８ｎｍのゲート酸化膜をウェーハ主表面に形成した。
EXAMPLES Hereinafter, although an Example and a comparative example are shown and this invention is demonstrated more concretely, this invention is not limited to these.
(Example)
First, two P-type semiconductor silicon mirror wafers having a diameter of 200 mm doped with boron were prepared. One wafer was intentionally contaminated by high-temperature annealing in a low-cleanness furnace (Cu-contaminated).
These two types of semiconductor silicon wafers were placed on a boat and placed in a vertical heat treatment furnace, and heat-treated at 800 ° C. in a dry oxygen atmosphere to form a gate oxide film having a thickness of 8 nm on the main surface of the wafer.
次に、これらの半導体シリコンウェーハをＣＶＤ炉に投入し、リンをドープしながらゲート酸化膜上にポリシリコン層を成長させた。成長したポリシリコン層の厚さは約３００ｎｍ、抵抗値はシート抵抗にして約２５Ω／ｓｑ．であった。
続いて、これら半導体シリコンウェーハに、フォトリソグラフィ技術を用いたパターンニングとエッチングによるポリシリコン層除去を行い、ポリシリコン層を電極としたＭＯＳキャパシタを半導体シリコンウェーハ面内に１００個作製した。なお、フォトリソグラフィ後のポリシリコンエッチングは、フッ硝酸によるウエットエッチングで行った。
最後に、半導体シリコンウェーハ背面に形成されているシリコン酸化膜を除去するために、半導体シリコンウェーハ主表面にレジストを塗布し、希フッ酸によるウエットエッチングを行ってウェーハ背面のシリコン酸化膜を除去した。
Next, these semiconductor silicon wafers were put into a CVD furnace, and a polysilicon layer was grown on the gate oxide film while doping phosphorus. The grown polysilicon layer has a thickness of about 300 nm and a resistance value of about 25 Ω / sq. Met.
Subsequently, the polysilicon layer was removed by patterning and etching using a photolithography technique on these semiconductor silicon wafers, and 100 MOS capacitors using the polysilicon layer as an electrode were produced on the semiconductor silicon wafer surface. Note that the polysilicon etching after photolithography was performed by wet etching with hydrofluoric acid.
Finally, in order to remove the silicon oxide film formed on the back surface of the semiconductor silicon wafer, a resist was applied to the main surface of the semiconductor silicon wafer, and wet etching with dilute hydrofluoric acid was performed to remove the silicon oxide film on the back surface of the wafer. .
背面のシリコン酸化膜の除去処理を行った半導体シリコンウェーハへ、一定電流をゲート酸化膜が破壊するまで印加する定電流ＴＤＤＢ法を用いて、ゲート酸化膜に電流ストレスを印加した。印加した電流ストレスは０．０１Ａ／ｃｍ２であり、測定温度は１００℃とした。測定には、フルオートプローバに接続したテスタを用いた。この時の電極面積は４ｍｍ２であった。その後、測定結果をワイブルプロットとして示した。その結果を図１に示す。図１は実施例におけるＴＤＤＢ評価結果のワイブルプロットである。 A current stress was applied to the gate oxide film using a constant current TDDB method in which a constant current was applied to the semiconductor silicon wafer subjected to the removal process of the silicon oxide film on the back surface until the gate oxide film was destroyed. The applied current stress was 0.01 A / cm 2 and the measurement temperature was 100 ° C. For the measurement, a tester connected to a full auto prober was used. The electrode area at this time was 4 mm 2 . Thereafter, the measurement results were shown as a Weibull plot. The result is shown in FIG. FIG. 1 is a Weibull plot of a TDDB evaluation result in the example.
また、酸化膜直下のシリコン層の結晶性の乱れをＩｎ−Ｐｌａｎｅ Ｘ線回折により評価した。図３に実施例における酸化膜直下のシリコン層の結晶性の乱れをＩｎ−Ｐｌａｎｅ Ｘ線回折により評価した結果を示す。ロッキングカーブの半値幅で格子の乱れ具合を示している。なお格子乱れは、格子面傾斜と格子歪み（格子間隔の変化）の２つの成分からなっている。図３では、ロッキングカーブの半値幅で格子の乱れ具合を示している。また、比較のために、半導体シリコンウェーハのバルクについても同様の評価を行った。 In addition, disorder of crystallinity of the silicon layer directly under the oxide film was evaluated by In-Plane X-ray diffraction. FIG. 3 shows the result of evaluating the crystallinity disorder of the silicon layer directly under the oxide film in the example by In-Plane X-ray diffraction. The half-value width of the rocking curve indicates the lattice distortion. The lattice disturbance is composed of two components, that is, a lattice plane inclination and lattice distortion (change in lattice spacing). In FIG. 3, the disordered state of the lattice is shown by the half width of the rocking curve. For comparison, the same evaluation was performed on the bulk of a semiconductor silicon wafer.
図１より、Ｃｕで汚染された炉で高温アニールされたサンプルは、汚染処理をしなかったウェーハに比べＴＤＤＢ特性が劣化していることが分かる。これは、電界を印加したことで汚染金属がＭＯＳ界面に引き寄せられ、ＭＯＳ界面のシリコン結晶乱れの効果でＧＯＩ特性が劣化したと考えている。このように結晶乱れを大きくしたＭＯＳキャパシタ形成により重金属に対する感度が向上することが分かった。 As can be seen from FIG. 1, the TDDB characteristics of the sample annealed at a high temperature in the furnace contaminated with Cu are deteriorated as compared with the wafer not subjected to the contamination treatment. This is because the contamination metal is attracted to the MOS interface by applying the electric field, and the GOI characteristic is deteriorated by the effect of the disorder of the silicon crystal at the MOS interface. Thus, it was found that the sensitivity to heavy metals is improved by forming a MOS capacitor with increased crystal disturbance.
（比較例）
実施例において、酸化膜を形成するための熱処理温度を９００℃とした以外は実施例と同様の条件でシリコンウェーハの作製を行った。そして実施例と同様の評価を行った。そのＴＤＤＢ評価結果を図２に示す。図２は比較例におけるＴＤＤＢ評価結果のワイブルプロットである。
(Comparative example)
In the example, a silicon wafer was manufactured under the same conditions as in the example except that the heat treatment temperature for forming the oxide film was set to 900 ° C. And evaluation similar to the Example was performed. The TDDB evaluation results are shown in FIG. FIG. 2 is a Weibull plot of the TDDB evaluation result in the comparative example.
図２より、汚染処理をしなかったウェーハとＣｕに汚染された炉でアニールされたウェーハの間でＧＯＩ特性に違いはほとんど見られなかった。比較例では実施例よりも高温で酸化膜を形成したが、これによって、酸化膜直下のシリコン層の格子乱れが小さくなってしまい、金属不純物を酸化膜直下にゲッタリングさせることができなかったために、金属不純物の影響を測定できなかったものと思われる。このため、汚染の影響を評価することはできなかった。 As shown in FIG. 2, there was almost no difference in GOI characteristics between the wafer not subjected to the contamination treatment and the wafer annealed in the furnace contaminated with Cu. In the comparative example, the oxide film was formed at a higher temperature than in the example, but this caused the lattice disorder of the silicon layer immediately below the oxide film to be reduced, and metal impurities could not be gettered directly below the oxide film. It seems that the influence of metal impurities could not be measured. For this reason, the influence of contamination could not be evaluated.
また、図３の結果から、実施例のＭＯＳキャパシタの酸化膜直下のシリコン層の結晶性の乱れはシリコンウェーハのバルクや比較例のＭＯＳキャパシタに比べ大きいことがわかった。このことから、実施例のＭＯＳキャパシタは比較例のＭＯＳキャパシタに比べ金属不純物をゲッタリングするためのサイトを多く有していることがわかる。よって酸化膜の形成が低温であるほど、格子乱れを大きくできることが分かった。 Further, from the results of FIG. 3, it was found that the crystallinity disorder of the silicon layer immediately below the oxide film of the MOS capacitor of the example was larger than the bulk of the silicon wafer and the MOS capacitor of the comparative example. From this, it can be seen that the MOS capacitor of the example has more sites for gettering metal impurities than the MOS capacitor of the comparative example. Therefore, it was found that the lattice disturbance can be increased as the formation temperature of the oxide film is lower.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.
１１…ＭＯＳキャパシタ型半導体素子、 １２…酸化膜、 １３…半導体シリコンウェーハ、 １４…ポリシリコン電極、 １５…絶縁破壊電界強度測定装置、 １６…可変電源、 １７…プローブ、 １８…電圧計、 １９…電流計。 DESCRIPTION OF SYMBOLS 11 ... MOS capacitor type semiconductor element, 12 ... Oxide film, 13 ... Semiconductor silicon wafer, 14 ... Polysilicon electrode, 15 ... Dielectric breakdown field strength measuring device, 16 ... Variable power supply, 17 ... Probe, 18 ... Voltmeter, 19 ... Ammeter.
Claims (2)
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Cited By (1)
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| US10157259B2 (en) | 2016-01-20 | 2018-12-18 | Samsung Electronics Co., Ltd. | Method and device for predicting reliability failure rate of semiconductor integrated circuit and method of manufacturing the semiconductor integrated circuit |
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| JP2002231779A (en) * | 2001-01-31 | 2002-08-16 | Shin Etsu Handotai Co Ltd | Method for evaluating semiconductor substrate |
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-
2008
- 2008-05-21 WO PCT/JP2008/001262 patent/WO2009001501A1/en active Application Filing
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Also Published As
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| WO2009001501A1 (en) | 2008-12-31 |
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