JP2008521229A - SOI substrate material and method of forming Si-containing SOI and lower substrate having different orientations - Google Patents

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Abstract

【課題】 ＳＯＩ材料のＳＯＩ層が下にあるＳｉ含有層とは異なる結晶配向を有し、接合後に埋込み絶縁領域が形成される、ＳＯＩ基板材料を製造する方法を提供する。
【解決手段】 ＳＯＩ基板材料と、上部Ｓｉ含有層と下部Ｓｉ含有層が異なる結晶配向を有する、上部Ｓｉ含有層（１２）及び下部Ｓｉ含有層（１４）を含むハイブリッドＳＯＩ基板を形成する方法とが提供される。埋込み絶縁領域（２２）は、Ｓｉ含有層の一方の中に配置することができ、又は２つのＳｉ含有層の間に位置する界面（１３）を貫通して配置することもできる。
【選択図】 図３PROBLEM TO BE SOLVED: To provide a method for manufacturing an SOI substrate material in which an SOI layer of SOI material has a different crystal orientation from an underlying Si-containing layer, and a buried insulating region is formed after bonding.
An SOI substrate material and a method of forming a hybrid SOI substrate including an upper Si-containing layer (12) and a lower Si-containing layer (14), wherein the upper Si-containing layer and the lower Si-containing layer have different crystal orientations. Is provided. The buried insulating region (22) can be disposed in one of the Si-containing layers, or can be disposed through the interface (13) located between the two Si-containing layers.
[Selection] Figure 3

Description

本発明は、シリコン・オン・インシュレータ（silicon-on-insulator、ＳＯＩ）基板材料、及び半導体材料を製造する方法に関し、より具体的には、ＳＯＩ材料の上部Ｓｉ含有層が下部半導体基板層とは異なる結晶配向を有する、シリコン・オン・インシュレータ（ＳＯＩ）材料を製造する方法に関する。埋込み絶縁領域（連続的な又は非連続的な）が、Ｓｉ含有層のいずれか一方の中に存在しても、又は２つのＳｉ含有層間に位置する界面を貫通して存在してもよい。   The present invention relates to a silicon-on-insulator (SOI) substrate material and a method for manufacturing a semiconductor material. More specifically, the upper Si-containing layer of the SOI material is a lower semiconductor substrate layer. The present invention relates to a method of manufacturing a silicon-on-insulator (SOI) material having different crystal orientations. A buried insulating region (continuous or non-continuous) may be present in either one of the Si-containing layers or through an interface located between two Si-containing layers.

現在の半導体技術において、ｎＦＥＴ又はｐＦＥＴのようなＣＭＯＳデバイスは、一般に、単結晶配向を有するＳｉのような半導体ウェハ上に製造される。特に、今日の半導体デバイスの大部分は、（１００）結晶配向を有するＳｉの上に構築される。   In current semiconductor technology, CMOS devices such as nFETs or pFETs are generally fabricated on a semiconductor wafer such as Si having a single crystal orientation. In particular, most of today's semiconductor devices are built on Si having a (100) crystal orientation.

（１００）Ｓｉ表面配向においては電子が高い移動度をもつことが知られているが、（１１０）Ｓｉ表面配向においては正孔が高い移動度をもつことが知られている。すなわち、（１００）Ｓｉ上での正孔移動度の値は、この結晶配向のときの対応する電子移動度よりおよそ２倍乃至４倍低い。この差異を埋め合わせるために、ｎＦＥＴが電流を引き下げるのに対抗して電流を釣り合うように引き上げて、一様な電流スイッチングを達成するべく、ｐＦＥＴは、典型的に、より大きい幅をもつように設計される。より大きい幅をもつｐＦＥＴは、多大なチップ面積をとるので望ましくない。   In the (100) Si surface orientation, it is known that electrons have a high mobility, but in the (110) Si surface orientation, it is known that holes have a high mobility. That is, the value of hole mobility on (100) Si is about 2 to 4 times lower than the corresponding electron mobility in this crystal orientation. To make up for this difference, pFETs are typically designed to have a larger width to achieve uniform current switching by raising the current to counteract that the nFET pulls the current down. Is done. A pFET with a larger width is undesirable because it takes up a large chip area.

前述のものとは対照的に、（１１０）Ｓｉ上での正孔移動度は、（１００）Ｓｉ上より２倍高く、したがって、（１１０）Ｓｉ表面上に形成されたｐＦＥＴは、（１００）Ｓｉ表面上に形成されたｐＦＥＴより著しく高い駆動電流を呈することになる。残念なことに、（１１０）Ｓｉ表面上での電子移動度は、（１００）Ｓｉ表面に比べて著しく低下される。   In contrast to the foregoing, the hole mobility on (110) Si is twice as high as on (100) Si, so the pFET formed on the (110) Si surface is (100) It will exhibit significantly higher drive current than a pFET formed on the Si surface. Unfortunately, the electron mobility on the (110) Si surface is significantly reduced compared to the (100) Si surface.

上記の説明から推測できるように、（１１０）Ｓｉ表面は、優れた正孔移動度のためにｐＦＥＴデバイスに最適であるが、こうした結晶配向はｎＦＥＴデバイスには全く適さない。代わりに、（１００）Ｓｉデバイス表面は、その結晶配向が電子移動度に有利に働くことからｎＦＥＴデバイスに最適である。   As can be inferred from the above description, the (110) Si surface is optimal for pFET devices due to its excellent hole mobility, but such crystal orientation is not at all suitable for nFET devices. Instead, the (100) Si device surface is optimal for nFET devices because its crystal orientation favors electron mobility.

ウェハ接合(bonding)により、異なる表面配向を有するプレーナ型ハイブリッド基板を形成する方法が説明されてきた。こうした試みにおいて、高性能デバイスの製造のためにそれぞれの最適化された結晶配向を有するｐＦＥＴ及びｎＦＥＴを達成するべく、プレーナ型ハイブリッド基板が、主として半導体と絶縁体のウェハ接合又は絶縁体と絶縁体のウェハ接合によって得られる。しかしながら、少なくとも一方の型のＭＯＳＦＥＴ（ｐＦＥＴ又はｎＦＥＴのいずれか）はＳＯＩ材料上にあり、他方の型のＭＯＳＦＥＴは、バルク半導体、又はより厚いＳＯＩ膜を有するＳＯＩのいずれかの上にある。   A method for forming planar hybrid substrates with different surface orientations by wafer bonding has been described. In these attempts, planar hybrid substrates are primarily semiconductor-insulator wafer junctions or insulator-insulator to achieve pFETs and nFETs with respective optimized crystal orientations for the manufacture of high performance devices. Obtained by wafer bonding. However, at least one type of MOSFET (either pFET or nFET) is on the SOI material and the other type of MOSFET is on either the bulk semiconductor or the SOI with the thicker SOI film.

近年、少なくとも第１の結晶配向の上部半導体層と、第１の結晶配向とは異なる第２の結晶配向の下部半導体層とを含む接合された基板を準備するステップと、接合された基板の部分を保護して第１の領域を形成し、保護されていない接合された基板の別の部分を残して第２の領域を形成するステップと、接合された基板の保護されていない部分をエッチングし、下部半導体層を露出させるステップと、半導体材料が第２の結晶配向を有するように、下部半導体層上に半導体材料を再成長させるステップと、平坦化するステップとを含む方法を用いて、ハイブリッド結晶配向基板が準備された。こうした技術は、例えば、特許文献１に記載されている。特許文献１の出願は、半導体層の１つを、予め製造されたＳＯＩ基板からのものとすることができることを開示する。こうした場合、予め製造されたＳＯＩウェハは、予め製造されたＳＯＩウェハも含み得る別のウェハに接合される。   In recent years, providing a bonded substrate including at least a first semiconductor layer having a first crystal orientation and a second semiconductor layer having a second crystal orientation different from the first crystal orientation, and a portion of the bonded substrate. Forming a first region and forming a second region leaving another portion of the unprotected bonded substrate; and etching the unprotected portion of the bonded substrate Using a method comprising: exposing the lower semiconductor layer; re-growing the semiconductor material on the lower semiconductor layer such that the semiconductor material has a second crystalline orientation; and planarizing. A crystal orientation substrate was prepared. Such a technique is described in Patent Document 1, for example. The application of Patent Document 1 discloses that one of the semiconductor layers can be from a pre-fabricated SOI substrate. In such a case, the prefabricated SOI wafer is bonded to another wafer that may also include a prefabricated SOI wafer.

上記の技術は実現可能であるが、こうした例において埋込み絶縁層がどこに存在するかに関する自由がない。   While the above techniques are feasible, there is no freedom as to where the buried insulating layer is in such an example.

米国特許出願番号第１０／２５０，２４１号US patent application Ser. No. 10 / 250,241 米国特許出願公開第２００２０１９０３１８号US Patent Application Publication No. 20020190318 米国特許出願公開第第２００２０１７３１１４号US Patent Application Publication No. 20020173114 米国特許第５，９３０，６３４号US Pat. No. 5,930,634 米国特許第６，４８６，０３７号US Pat. No. 6,486,037 米国特許第６，５４１，３５６号US Pat. No. 6,541,356 米国特許第６，６０２，７５７号US Pat. No. 6,602,757

上記を考慮すると、ＳＯＩ材料のＳＯＩ層が下にあるＳｉ含有層とは異なる結晶配向を有し、接合後に埋込み絶縁領域が形成される、ＳＯＩ基板材料を製造する方法を提供するための必要性がある。接合後に埋込み絶縁領域を形成することによって、ハイブリッドＳＯＩ基板の異なる領域内に埋込み絶縁領域が存在することができる、ハイブリッドＳＯＩ基板を準備することが可能になる。「ハイブリッドＳＯＩ基板」という用語は、上部Ｓｉ含有層と、異なる結晶配向を有する下部Ｓｉ含有層とを含む基板材料を意味し、埋込み絶縁領域は、Ｓｉ含有層の少なくとも１つの中に配置されるか、又は間に配置される界面を貫通して配置される。   In view of the above, a need to provide a method for manufacturing an SOI substrate material in which the SOI layer of the SOI material has a different crystal orientation than the underlying Si-containing layer and a buried insulating region is formed after bonding There is. By forming the buried insulating region after bonding, it is possible to prepare a hybrid SOI substrate in which buried insulating regions can exist in different regions of the hybrid SOI substrate. The term “hybrid SOI substrate” refers to a substrate material that includes an upper Si-containing layer and a lower Si-containing layer having a different crystal orientation, wherein the buried insulating region is disposed in at least one of the Si-containing layers. Or through the interface between them.

本発明は、上部Ｓｉ含有層及び下部Ｓｉ含有層が異なる結晶配向を有する、上部Ｓｉ含有層及び下部Ｓｉ含有層を含むハイブリッドＳＯＩ基板を形成する方法を提供するものである。本発明によると、埋込み絶縁領域は、Ｓｉ含有層の１つの中に配置することができ、又は２つのＳｉ含有層間に位置する界面を貫通して配置することもできる。   The present invention provides a method of forming a hybrid SOI substrate including an upper Si-containing layer and a lower Si-containing layer, wherein the upper Si-containing layer and the lower Si-containing layer have different crystal orientations. According to the present invention, the buried insulating region can be disposed in one of the Si-containing layers, or can be disposed through an interface located between the two Si-containing layers.

具体的には、大まかに言うと、本発明の方法は、第１の結晶配向の上部Ｓｉ含有層及び第２の結晶配向の下部Ｓｉ含有層を含む積層体を準備するステップであって、第１の結晶配向が第２の結晶配向とは異なる、ステップと、積層体内にイオンを注入し、内部にイオン・リッチ注入領域を形成するステップと、イオン・リッチ注入領域内のイオンが積層体内への埋込み絶縁領域の形成促進する温度まで、該積層体を加熱するステップとを含む。   Specifically, broadly speaking, the method of the present invention comprises the steps of providing a stack comprising an upper Si-containing layer having a first crystal orientation and a lower Si-containing layer having a second crystal orientation, A step in which the crystal orientation of 1 is different from the second crystal orientation, a step of implanting ions into the stack and forming an ion-rich implant region therein, and ions in the ion-rich implant region into the stack Heating the stack to a temperature that promotes the formation of the buried insulating region.

本発明の１つの実施形態においては、加熱後に、埋込み絶縁領域が主として上部Ｓｉ含有層内に形成されるように、イオンが、主として上部Ｓｉ含有層内に注入される。別の実施形態においては、加熱後に、埋込み絶縁領域が主として下部Ｓｉ含有層内に形成されるように、イオンが、主として下部Ｓｉ含有層内に注入される。更に別の実施形態においては、結果として得られる埋込み絶縁領域が、上部Ｓｉ含有層と下部Ｓｉ含有層との間の界面を貫通して形成されるように、イオンが注入される。   In one embodiment of the invention, after heating, ions are primarily implanted into the upper Si-containing layer such that the buried insulating region is formed primarily in the upper Si-containing layer. In another embodiment, after heating, ions are primarily implanted into the lower Si-containing layer such that a buried insulating region is formed primarily in the lower Si-containing layer. In yet another embodiment, ions are implanted so that the resulting buried insulating region is formed through the interface between the upper Si-containing layer and the lower Si-containing layer.

形成される埋込み絶縁領域が、積層体の全長にわたって連続的に存在するように、注入するステップをブランケット注入としてもよい。本発明の別の実施形態においては、積層体内に別個の及び分離された（すなわち、非連続的な又はパターン形成された）埋込み絶縁領域を形成するように、マスク注入ステップが用いられる。   The step of implanting may be blanket implantation so that the buried insulating region to be formed continuously exists over the entire length of the stack. In another embodiment of the invention, a mask implantation step is used to form separate and isolated (ie, non-continuous or patterned) buried insulating regions within the stack.

注入することができるイオンは、酸素イオン、窒素イオン、ＮＯイオン、不活性ガス、又はこれらの混合物を含む。１つの実施形態においては、酸素イオンを注入し、これにより積層体内に埋込み酸化物（buried oxide、ＢＯＸ）が形成されることが好ましい。   The ions that can be implanted include oxygen ions, nitrogen ions, NO ions, inert gases, or mixtures thereof. In one embodiment, oxygen ions are preferably implanted, thereby forming a buried oxide (BOX) in the stack.

上述された方法に加えて、本発明は、本発明のプロセスによって形成することができるハイブリッドＳＯＩ基板材料にも関連する。具体的には、大まかに言うと、本発明のハイブリッドＳＯＩ基板材料は、互いに異なる結晶配向をもつ上部Ｓｉ含有層と下部Ｓｉ含有層とを含み、埋込み絶縁領域は、Ｓｉ含有層の少なくとも１つの中に配置されるか、又はこれらの間に配置された界面を貫通して配置される。   In addition to the methods described above, the present invention also relates to hybrid SOI substrate materials that can be formed by the process of the present invention. Specifically, broadly speaking, the hybrid SOI substrate material of the present invention includes an upper Si-containing layer and a lower Si-containing layer having different crystal orientations, and the buried insulating region is at least one of the Si-containing layers. Placed in or through an interface placed between them.

ハイブリッドＳＯＩ基板材料を製造する方法及びハイブリッドＳＯＩ基板材料自体を提供する本発明の実施形態が、本出願に添付される図面を参照して、一例として下記により詳細に説明される。添付の図面において、同じ及び対応する要素は、同じ参照番号で示されることが留意される。さらに、図面は、説明目的のために与えられており、よって、縮尺に合わせて描かれていないことが分かる。   Embodiments of the present invention that provide a method of manufacturing a hybrid SOI substrate material and the hybrid SOI substrate material itself are described in more detail below by way of example with reference to the drawings attached to this application. It is noted that in the accompanying drawings the same and corresponding elements are indicated with the same reference numerals. Further, it will be appreciated that the drawings are provided for illustrative purposes and are therefore not drawn to scale.

埋込み絶縁領域が連続的なものであり、かつ、上部Ｓｉ含有層内に存在する、ハイブリッドＳＯＩ基板を製造するための、本発明の一実施形態の種々の処理ステップを示す（断面図による）図形表示である、図１（Ａ）乃至図１（Ｃ）が、ここで詳述される。   Graphic showing various processing steps (according to a cross-sectional view) of one embodiment of the present invention for manufacturing a hybrid SOI substrate where the buried insulating region is continuous and is present in the upper Si-containing layer. The representations, FIGS. 1A-1C, will now be described in detail.

最初に、第１の結晶配向が第２の結晶配向と異なる、第１の結晶配向を有する上部Ｓｉ含有層１２と、第２の結晶配向を有する下部Ｓｉ含有層１４とを含む積層体１０を示す図１（Ａ）を参照する。   First, a laminated body 10 including an upper Si-containing layer 12 having a first crystal orientation and a lower Si-containing layer 14 having a second crystal orientation, the first crystal orientation being different from the second crystal orientation. Reference is made to FIG.

本発明において、「Ｓｉ含有層」という用語は、シリコンを含む半導体材料を示す。そのようなシリコン含有半導体材料の説明に役立つ実例は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、予め形成されたシリコン・オン・インシュレータ（silicon-on-insulator）、予め形成されたシリコン・ゲルマニウム・オン・インシュレータ（silicongermanium-on-insulator）、又はＳｉ／ＳｉＧｅのような層状構造体を含む。Ｓｉ含有層１２及び１４は、同じシリコン含有半導体材料を含んでもよく、又は異なるシリコン含有半導体材料を含んでもよい。一般に、Ｓｉ含有層１２及び１４は、両方ともＳｉから成る。幾つかの実施形態においては、少なくとも上部Ｓｉ含有層１２は、同位体的に純粋である、すなわち、Ｓｉ２８またはＳｉ２８Ｇｅ７４である。 In the present invention, the term “Si-containing layer” indicates a semiconductor material containing silicon. Illustrative examples of such silicon-containing semiconductor materials are Si, SiGe, SiC, SiGeC, pre-formed silicon-on-insulator, pre-formed silicon-germanium-on-insulator. (Silicongermanium-on-insulator) or layered structures such as Si / SiGe. The Si-containing layers 12 and 14 may include the same silicon-containing semiconductor material or may include different silicon-containing semiconductor materials. In general, the Si-containing layers 12 and 14 are both made of Si. In some embodiments, at least the upper Si-containing layer 12 is isotopically pure, ie, Si 28 or Si 28 Ge 74 .

上部Ｓｉ含有層１２の厚さは、ハイブリッドＳＯＩ基板の所望の使用法によって変わり得る。しかしながら、典型的には、上部Ｓｉ含有層１２は、５ｎｍから５００ｎｍまでの厚さを有し、５ｎｍから１００ｎｍまでの厚さがより典型的である。上部Ｓｉ含有層１２についての厚さの範囲は、接合後、及び実行可能な何らかの随意的な薄層化ステップ後に決定されることに留意されたい。   The thickness of the top Si-containing layer 12 can vary depending on the desired use of the hybrid SOI substrate. However, typically, the top Si-containing layer 12 has a thickness from 5 nm to 500 nm, with a thickness from 5 nm to 100 nm being more typical. Note that the thickness range for the top Si-containing layer 12 is determined after bonding and after any optional thinning steps that can be performed.

下部Ｓｉ含有層１４の厚さは重要ではない。しかしながら、一般に、上部Ｓｉ含有層１２に薄層化を施した後、下部Ｓｉ含有層１４の厚さは、通常、上部Ｓｉ含有層１２のものより厚くなる。   The thickness of the lower Si-containing layer 14 is not critical. However, generally, after the upper Si-containing layer 12 is thinned, the thickness of the lower Si-containing layer 14 is usually thicker than that of the upper Si-containing layer 12.

Ｓｉ含有層１２の第１の結晶配向及びＳｉ含有層１４の第２の結晶配向は、任意の長軸又は短軸をもつＳｉ含有層を含むことができる。例えば、Ｓｉ含有層は、（１００）、（１１１）、（１１０）、（４２２）、（３１１）、（５２１）等の結晶配向を有することができる。Ｓｉ含有層１２及び１４は、（１００）、（１１１）、又は（１１０）のような主要ミラー(Miller)指数を含むものから選択されることが好ましい。   The first crystal orientation of the Si-containing layer 12 and the second crystal orientation of the Si-containing layer 14 can include Si-containing layers having any major or minor axis. For example, the Si-containing layer can have a crystal orientation such as (100), (111), (110), (422), (311), (521). The Si-containing layers 12 and 14 are preferably selected from those containing a primary Miller index such as (100), (111), or (110).

図１（Ａ）に表される積層体１０は、上部Ｓｉ含有層１２を含む第１のウェハ及び下部Ｓｉ含有層１４を含む第２のウェハを選択し、次に、２つのウェハを互いに接合することによって形成される。幾つかの実施形態においては、接合する前に、水素又は別の同様のイオンを上部Ｓｉ含有層１２内に導入することができる。上部Ｓｉ含有層１２内の水素又は別の同様のイオンの存在を用いて、上部Ｓｉ含有層１２の一部を分離させ、より薄い上部Ｓｉ含有層を形成することができる。   In the laminate 10 shown in FIG. 1A, a first wafer including an upper Si-containing layer 12 and a second wafer including a lower Si-containing layer 14 are selected, and then the two wafers are bonded to each other. It is formed by doing. In some embodiments, hydrogen or another similar ion can be introduced into the upper Si-containing layer 12 prior to bonding. The presence of hydrogen or other similar ions in the upper Si-containing layer 12 can be used to separate portions of the upper Si-containing layer 12 to form a thinner upper Si-containing layer.

第１のウェハ及び第２のウェハを選択した後、次に、最初にウェハを互いに緊密に接触させ、随意的に外力をかけ、次に、２つの選択されたウェハを接合することができる条件の下で、外力をかけて又はかけずに、２つの接触させられたウェハをアニールすることによって、２つの選択されたウェハを接合する。接合のために用いられるアニール・ステップは、典型的には、１５℃から４０℃までの基準室温で行われる。本発明の更に別の実施形態においては、２つのウェハを接合する際に、４００℃までの温度を使用することができる。   After selecting the first wafer and the second wafer, then the conditions in which the wafers are first brought into intimate contact with each other and optionally subjected to external forces, and then the two selected wafers can be joined. The two selected wafers are bonded together by annealing the two contacted wafers with or without external force. The annealing step used for bonding is typically performed at a reference room temperature from 15 ° C. to 40 ° C. In yet another embodiment of the invention, temperatures up to 400 ° C. can be used when bonding two wafers.

接合後、一般に、接合強度を高め、界面特性を改善するように、ウェハがさらにアニールされる。さらなるアニール・ステップは、典型的には、９００℃から１４００℃までの温度で行われ、１０００℃から１１００℃でまでのアニール温度がより典型的である。接合強化アニールは、１時間から２４時間までの範囲にわたる様々な時間、前述の温度の範囲内で行われる。接合強化アニール雰囲気は、外部接着力の有無にかかわらず、Ｏ２、Ｎ２、Ａｒ、又は低真空とすることができる。本明細書では、不活性ガスの有無にかかわらず、前述のアニール雰囲気の混合も考えられる。 After bonding, the wafer is generally further annealed to increase bond strength and improve interfacial properties. Further annealing steps are typically performed at temperatures from 900 ° C to 1400 ° C, with annealing temperatures from 1000 ° C to 1100 ° C being more typical. The junction strengthening anneal is performed within the aforementioned temperature range for various times ranging from 1 hour to 24 hours. The bond strengthening annealing atmosphere can be O 2 , N 2 , Ar, or low vacuum with or without external adhesion. In the present specification, the above-mentioned annealing atmosphere may be mixed regardless of the presence or absence of an inert gas.

接合強化のために、多くの場合（上述のような）高温アニールが用いられるが、良好な機械的性質及び電気的性質を達成することもできる低温アニール（９００℃より低い）を用いることも可能である。   High temperature anneals (as described above) are often used for junction strengthening, but it is also possible to use low temperature anneals (below 900 ° C.) that can also achieve good mechanical and electrical properties It is.

直接的な半導体と半導体の接合ステップに続いて行われる接合強化アニール・ステップは、特定のランプアップ速度を用いて単一の温度で行うことができること、又は種々のランプアップ速度及びソーク(soak)・サイクルが用いられる、種々の温度を用いて行うことができることに留意すべきである。   The junction strengthening anneal step that follows the direct semiconductor-to-semiconductor bonding step can be performed at a single temperature using a specific ramp-up rate, or can be performed at various ramp-up rates and soaks. It should be noted that the cycle can be performed using different temperatures.

上部Ｓｉ含有層１２の特定の所定の厚さを得るために、本発明において、種々の薄層化技術を使用することができる。本発明に用い得る１つの直接的で簡単な手法は、ウェハの研削、研磨、又はエッチバック・プロセスを用いることである。薄層化は、水素ベークといった気体反応によって達成することもできる。   In order to obtain a specific predetermined thickness of the upper Si-containing layer 12, various thinning techniques can be used in the present invention. One direct and simple approach that can be used with the present invention is to use a wafer grinding, polishing, or etchback process. Thinning can also be achieved by a gas reaction such as hydrogen baking.

上部Ｓｉ含有層１２を薄層化するための別の手段は、上部Ｓｉ含有層を含む最初のウェハがイオン注入領域を含む実施形態にも適用され得る。この場合、接合プロセスの間に、イオン注入領域が多孔性(porous)領域を形成し、このため、イオン注入領域の上方のウェハの一部が取り除かれて、例えば、図１（Ａ）に示されるような接合されたウェハが残る。上述のように、注入領域は、一般に、当業者には公知の注入条件を用いて、上部Ｓｉ含有層１２を含むウェハの表面内に注入される水素イオンから成る。接合後、別の加熱ステップが、一般に、接合エネルギーを増すために、不活性雰囲気中で、２時間から３０時間にわたって、１００℃から４００℃までの温度で行われる。この他の加熱ステップは、２時間から２０時間にわたって、２００℃から３００℃までの温度で行われることがより好ましい。「不活性雰囲気」という用語は、本発明においては、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、又はこれらの混合物といった不活性ガスが用いられる雰囲気を示すのに用いられる。接合プロセスの間に用いられる好ましい雰囲気は、Ｎ２である。注入領域における層分離は、後の３５０℃−５００℃のアニールの間に生じる。本発明の更に別の実施形態においては、接合されたウェハ内に水素のようなイオンを注入し、平坦化プロセスを停止させるためのマークとして使用することができる。 Another means for thinning the upper Si-containing layer 12 can also be applied to embodiments in which the first wafer containing the upper Si-containing layer includes an ion implantation region. In this case, during the bonding process, the ion implantation region forms a porous region, so that a portion of the wafer above the ion implantation region is removed, for example as shown in FIG. Such a bonded wafer remains. As described above, the implantation region generally consists of hydrogen ions implanted into the surface of the wafer including the upper Si-containing layer 12 using implantation conditions known to those skilled in the art. After bonding, another heating step is generally performed at temperatures from 100 ° C. to 400 ° C. for 2 to 30 hours in an inert atmosphere to increase the bonding energy. More preferably, this other heating step is performed at a temperature from 200 ° C. to 300 ° C. for 2 to 20 hours. The term “inert atmosphere” is used in the present invention to indicate an atmosphere in which an inert gas such as He, Ar, N 2 , Xe, Kr, or mixtures thereof is used. Preferred atmosphere used during the bonding process is N 2. Layer separation in the implanted region occurs during a subsequent 350 ° C.-500 ° C. anneal. In yet another embodiment of the present invention, ions such as hydrogen can be implanted into the bonded wafer and used as a mark to stop the planarization process.

次いで、イオンが積層体１０内に注入され、十分なイオン濃度を有する積層体１０内にイオン・リッチ（ion-rich）注入領域をもたらし、次の加熱ステップの間に、イオンが、積層体１０内に埋込み絶縁領域を形成するのを促進する。一般に、積層体１０内のイオン・リッチ注入領域に注入されるイオンは、１×１０２２原子／ｃｍ３又はそれより大きいイオン濃度を有する。 Ions are then implanted into the stack 10 to provide an ion-rich implant region in the stack 10 having a sufficient ion concentration, and during the next heating step, the ions are Facilitates the formation of buried insulating regions therein. In general, ions implanted into the ion rich implant region within the stack 10 have an ion concentration of 1 × 10 22 atoms / cm 3 or greater.

本発明のこのステップにおいて用いられるイオンは、次の加熱ステップが行われたとき、埋込み絶縁領域を形成することができる。そのようなイオンの説明に役立つ実例は、これらに限られるものではないが、酸素イオン、窒素イオン、ＮＯイオン、不活性ガス、又はこれらの混合物を含む。本発明のこの時点において、酸素イオンが、積層体１０内に注入されることが好ましい。   The ions used in this step of the invention can form a buried insulating region when the next heating step is performed. Examples useful for describing such ions include, but are not limited to, oxygen ions, nitrogen ions, NO ions, inert gases, or mixtures thereof. At this point of the invention, oxygen ions are preferably implanted into the stack 10.

当業者には公知の特許文献２、特許文献３、特許文献４、特許文献５、特許文献６及び特許文献７に述べられる種々のＳＩＭＯＸ（separation by implanted oxygen）プロセス及び条件を用いて、イオンが、積層体１０内に注入される。注入は、この実施形態に示されるようなブランケット注入としてもよく、又は本発明の他の実施形態に示されるようなパターン化された注入を用いることもできる。例えば、図３（Ａ）乃至図５（Ｂ）を参照されたい。パターン化された注入は、上部Ｓｉ含有層１２の表面上に直接形成されたマスクを含むことができ、又は上部Ｓｉ含有層の表面から幾らかの距離をおいて配置されたマスクを用いることもできる。   Using various SIMOX (separation by implanted oxygen) processes and conditions described in Patent Document 2, Patent Document 3, Patent Document 4, Patent Document 5, Patent Document 6, and Patent Document 7, known to those skilled in the art, Injected into the laminate 10. The implant may be a blanket implant as shown in this embodiment, or a patterned implant as shown in other embodiments of the invention may be used. For example, see FIGS. 3A to 5B. The patterned implant can include a mask formed directly on the surface of the upper Si-containing layer 12, or a mask placed at some distance from the surface of the upper Si-containing layer can be used. it can.

本発明においては、様々な注入条件を用いることができるが、下記は、主として上部Ｓｉ含有層１２内に、注入されたイオン・リッチ領域を形成するための一般的な注入条件を提供する。   Although various implantation conditions can be used in the present invention, the following provides general implantation conditions for forming an implanted ion-rich region mainly in the upper Si-containing layer 12.

Ｉ．高ドーズ量イオン注入：
ここに用いられる「高ドーズ量」という用語は、４×１０１７ｃｍ−２又はそれより大きいイオンドーズ量を意味し、４×１０１７ｃｍ−２から２×１０１８ｃｍ−２までのイオンドーズ量がより好ましい。高イオンドーズ量を用いることに加えて、この注入は、一般に、０．０５ｍＡ／ｃｍ２から５００ｍＡ／ｃｍ２までのビーム電流密度及び４０ｋｅＶから２４０ｋｅＶまでのエネルギーで作動するイオン注入装置において行われる。 I. High dose ion implantation:
As used herein, the term “high dose” means an ion dose of 4 × 10 17 cm −2 or greater, and an ion dose from 4 × 10 17 cm −2 to 2 × 10 18 cm −2. The amount is more preferred. In addition to the use of high ion dose, the injection is generally carried out in an ion implantation apparatus that operates at an energy of the beam current density and 40keV from 0.05 mA / cm 2 until 500mA / cm 2 to 240 keV.

ベースイオン注入と呼ぶことができるこの注入は、０．０５ｍＡ／ｃｍ２から５００ｍＡ／ｃｍ２までのビーム電流密度において、２００℃から８００℃までの温度で行われる。より好ましくは、ベースイオン注入は、５ｍＡ／ｃｍ２から１０ｍＡ／ｃｍ２までのビーム電流密度で、２００℃から６００℃までの温度で行うことができる。 This implant, which may be referred to as a base ion implant, the beam current density from 0.05 mA / cm 2 until 500mA / cm 2, at a temperature of from 200 ° C. to 800 ° C.. More preferably, the base ion implantation can be performed at a beam current density of 5 mA / cm 2 to 10 mA / cm 2 and a temperature of 200 ° C. to 600 ° C.

所望であれば、ベースイオン注入ステップに続いて、１×１０１４ｃｍ−２から１×１０１６ｃｍ−２までのイオンドーズ量を用いて、第２の酸素注入を行うことができ、１×１０１５ｃｍ−２から４×１０１５ｃｍ−２までのイオンドーズ量が最も好ましい。第２のイオン注入は、６０ｋｅＶ又はそれより大きいエネルギーで行われる。 If desired, following the base ion implantation step, a second oxygen implantation can be performed using an ion dose from 1 × 10 14 cm −2 to 1 × 10 16 cm −2. An ion dose of 10 15 cm −2 to 4 × 10 15 cm −2 is most preferred. The second ion implantation is performed with an energy of 60 keV or higher.

この第２の注入は、０．０５ｍＡ／ｃｍ２から１０ｍＡ／ｃｍ２までのビーム電流密度を用いて、４Ｋからから２００℃までの温度で行われる。第２のイオン注入は、０．５ｍＡ／ｃｍ２から５．０ｍＡ／ｃｍ２までのビーム電流密度を用いて、２５℃からから１００℃までの温度で行うことがより好ましい。 This second implantation is performed at a temperature from 4 K to 200 ° C. using a beam current density from 0.05 mA / cm 2 to 10 mA / cm 2 . The second ion implantation, using a beam current density from 0.5 mA / cm 2 until 5.0 mA / cm 2, and more preferably at temperatures up to 25 ° C. Karakara 100 ° C..

第２のイオン注入が、ベースイオン注入ステップによって生じた損傷領域より浅いアモルファス領域を形成することに留意されたい（例えば、図１（Ｂ）を参照されたい）。本発明の次の加熱ステップの間、アモルファス領域及び損傷領域は、埋込み絶縁領域の一部になる（例えば、図１（Ｃ）を参照されたい）。   Note that the second ion implantation forms an amorphous region that is shallower than the damaged region caused by the base ion implantation step (see, eg, FIG. 1B). During the next heating step of the present invention, the amorphous and damaged regions become part of the buried insulating region (see, eg, FIG. 1C).

ＩＩ．低ドーズ量イオン注入：
本発明のこの実施形態においてここに用いられる「低ドーズ量」という用語は、４×１０１７ｃｍ−２又はそれより小さいイオンドーズ量を意味し、１×１０１６ｃｍ−２から３．９×１０１７ｃｍ−２までのイオンドーズ量がより好ましい。この低ドーズ量注入は、４０ｋｅＶから２４０ｋｅＶまでのエネルギーで行われる。 II. Low dose ion implantation:
The term “low dose” as used herein in this embodiment of the invention means an ion dose of 4 × 10 17 cm −2 or less, and 1 × 10 16 cm −2 to 3.9 ×. An ion dose amount of up to 10 17 cm −2 is more preferable. This low dose implantation is performed with an energy of 40 keV to 240 keV.

ベースイオン注入と呼ぶことができるこの注入は、１００℃から８００℃までの温度で行われる。より好ましくは、ベースイオン注入は、０．０５ｍＡ／ｃｍ２から５００ｍＡ／ｃｍ２までのビーム電流密度を用いて、２００℃から６５０℃までの温度で行うことができる。 This implantation, which can be referred to as base ion implantation, is performed at a temperature from 100 ° C. to 800 ° C. More preferably, the base ion implantation can be performed at a temperature of 200 ° C. to 650 ° C. using a beam current density of 0.05 mA / cm 2 to 500 mA / cm 2 .

この低ドーズ量ベース注入ステップの後に、上述の条件を用いて第２イオン注入を行うことが好ましい。   It is preferable to perform the second ion implantation using the above-described conditions after the low dose base implantation step.

上記のタイプの注入条件は例示的なものであり、決して本発明の範囲を制限するものではないことが、再び強調される。代わりに、本発明は、一般に、従来のＳＩＭＯＸプロセスにおいて用いられる従来のイオン注入の全てを企図し得る。   It is again emphasized that the above types of injection conditions are exemplary and in no way limit the scope of the invention. Instead, the present invention generally contemplates all of the conventional ion implantations used in conventional SIMOX processes.

上述のように、積層体１０の上部Ｓｉ含有層１２内にイオン・リッチ注入領域が形成される、本発明の好ましい実施形態において、低ドーズ量酸素イオン注入ステップが、ベースイオン注入ステップ及び第２のイオン注入ステップを用いて行われる。   As described above, in a preferred embodiment of the present invention in which an ion rich implantation region is formed in the upper Si-containing layer 12 of the stacked body 10, the low dose oxygen ion implantation step includes the base ion implantation step and the second ion implantation step. The ion implantation step is performed.

ベースイオン注入に続いて第２のイオン注入ステップを用いることにより、最適なベース酸素注入ステップによって生成される損傷領域２０より浅いアモルファス領域１８を有するイオン・リッチ注入領域１６を含む、図１（Ｂ）に示されるような構造体が形成される。   Using a second ion implantation step subsequent to the base ion implantation includes an ion rich implantation region 16 having an amorphous region 18 that is shallower than the damaged region 20 produced by the optimal base oxygen implantation step. ) Is formed.

低ドーズ量の方法は、例えば、熱酸化物などの高品質の熱絶縁領域をもたらすので、低ドーズ量の方法が、高ドーズ量注入の方法に比べて好ましいことを留意されたい。最適な条件が用いられる場合、拡散バリアは、６ＭＶ／ｃｍ又はそれより大きい、最小絶縁破壊（ブレイクダウン）電界をもつ埋込み酸化物である。   It should be noted that the low dose method provides a high quality thermal isolation region such as, for example, a thermal oxide, so the low dose method is preferred over the high dose implant method. When optimal conditions are used, the diffusion barrier is a buried oxide with a minimum breakdown field that is 6 MV / cm or greater.

イオンを積層体１０に注入した後、次いで、イオン・リッチ注入領域を含む積層体１０に、注入イオンの析出と、後に埋込み絶縁領域の形成とをもたらす加熱ステップが行われる。図１（Ｃ）は、加熱ステップを行った後に形成される、ハイブリッドＳＯＩ基板材料を示す。この図において、参照番号２２は、埋込み絶縁領域を示す。加熱ステップの間、一般に、上部Ｓｉ含有層１２の上に表面酸化物層（図示せず）が形成されることに留意されたい。この表面酸化物層は、一般に、必ずしもとは限らないが、Ｓｉ含有材料と比べて酸化物の除去のために高い選択性を有する、ＨＦのような化学エッチャント（エッチング液）が用いられる従来の湿式エッチング・プロセスを用いて、加熱ステップの後に構造体から除去される。本発明の加熱ステップ後に形成される表面酸化物層は、１０ｎｍから１４００ｎｍまでの範囲に及ぶことができる可変の厚さを有し、１００ｎｍからから９００ｎｍまでの厚さがより好ましい。   After implanting ions into the stack 10, then a heating step is performed in the stack 10 that includes the ion-rich implant region that results in the deposition of implanted ions and later the formation of a buried insulating region. FIG. 1C shows a hybrid SOI substrate material that is formed after the heating step. In this figure, reference numeral 22 indicates a buried insulating region. Note that during the heating step, a surface oxide layer (not shown) is generally formed on top Si-containing layer 12. This surface oxide layer is generally, but not always, a conventional chemical etchant (etching solution) such as HF, which has a high selectivity for removing oxides compared to Si-containing materials. It is removed from the structure after the heating step using a wet etch process. The surface oxide layer formed after the heating step of the present invention has a variable thickness that can range from 10 nm to 1400 nm, with a thickness from 100 nm to 900 nm being more preferred.

形成された埋込み絶縁領域２２は、イオン・リッチ注入領域内のイオン濃度、及び加熱ステップの間に用いられる条件によって決まる可変の厚さも有する。典型的には、埋込み絶縁領域２２は、４００ｎｍ又はそれより薄い範囲に及ぶ厚さを有し、５０ｎｍから２００ｎｍまでの厚さがより典型的である。   The formed buried insulating region 22 also has a variable thickness that depends on the ion concentration in the ion-rich implant region and the conditions used during the heating step. Typically, the buried insulating region 22 has a thickness ranging from 400 nm or less, with a thickness from 50 nm to 200 nm being more typical.

具体的には、本発明の加熱ステップは、一般に、９００℃から１３５０℃までの高温で行われるアニール・ステップであり、１２００℃から１３３５℃までの温度がより典型的である。さらに、本発明の加熱ステップは、Ｏ２、ＮＯ、Ｎ２Ｏ、オゾン、空気、又は他の同様の酸素含有ガスのような、少なくとも１つの酸素含有ガスを含む、酸化雰囲気中で行われる。酸素含有ガスは、（Ｏ２とＮＯの混合物のように）互いに混合することができ、又は、ガスを、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、又はＮｅのような不活性ガスを用いて希釈することができる。幾つかの実施形態においては、酸素含有雰囲気及び随意的な不活性ガスと併せて、トリクロロエタン（ＴＣＡ）のような塩素含有雰囲気を用いることができる。ＴＣＡが使用されるとき、一般に、ＴＣＡは、０．０００１％から０．０５％までの量で存在する。加熱された積層体１０の最終冷却において、不活性ガスを単独で用いることもできる。 Specifically, the heating step of the present invention is generally an annealing step performed at a high temperature from 900 ° C. to 1350 ° C., and a temperature from 1200 ° C. to 1335 ° C. is more typical. Further, the heating step of the present invention is performed in an oxidizing atmosphere that includes at least one oxygen-containing gas, such as O 2 , NO, N 2 O, ozone, air, or other similar oxygen-containing gas. The oxygen-containing gas can be mixed with each other (like a mixture of O 2 and NO) or the gas can be used with an inert gas such as He, Ar, N 2 , Xe, Kr, or Ne. Can be diluted. In some embodiments, a chlorine-containing atmosphere such as trichloroethane (TCA) can be used in conjunction with an oxygen-containing atmosphere and an optional inert gas. When TCA is used, it is generally present in an amount from 0.0001% to 0.05%. In the final cooling of the heated laminate 10, an inert gas can be used alone.

加熱ステップは、典型的には、１０分から６０００分までの範囲に及ぶ可変の時間にわたって行うことができ、６０分から３０００分までの時間がより典型的である。加熱ステップは、単一の目標温度で行うことができ、又は、様々なランプアップ速度及び様々なソーク回数を用いるソーク・サイクルを用いることができる。   The heating step can typically be performed over a variable time ranging from 10 minutes to 6000 minutes, with a time from 60 minutes to 3000 minutes being more typical. The heating step can be performed at a single target temperature or a soak cycle using different ramp-up rates and different soak times can be used.

図６は、本発明において用いることができる１つの可能な熱アニール・サイクルを示す概略図である。示される熱アニール・サイクルは、Ａ）５％酸素（Ａｒ希釈）中での５℃／分での６００℃から１０００℃までの最初の第１のランプアップに続く、５％酸素（Ａｒと１．４５×１０−４％のＴＣＡ希釈）中での５℃／分での１０００℃から１１５０℃までの最初の第２のランプアップ、Ｂ）５％酸素（Ａｒと１．４５×１０−４％ＴＣＡ希釈）中での０．１℃／分での１１５０℃から１３００℃までのランプアップ、Ｃ）５０％酸素（Ａｒ希釈）中での５〜１０時間にわたっての１３２０℃でのソーク(soak)、Ｄ）４％酸素（Ａｒと１．４５×１０−４％ＴＣＡ希釈）中での０〜５時間にわたっての１３２０℃でのソーク、Ｅ）ステップ（Ｄ）と同じ雰囲気中での１３２０℃から１１５０℃への冷却、及びＦ）Ｎ２中での１１５０℃から６００℃への冷却、を含む。 FIG. 6 is a schematic diagram illustrating one possible thermal annealing cycle that can be used in the present invention. The thermal annealing cycle shown is: A) 5% oxygen (Ar and 1) following the first first ramp-up from 600 ° C. to 1000 ° C. at 5 ° C./min in 5% oxygen (Ar dilution). First second ramp-up from 1000 ° C. to 1150 ° C. at 5 ° C./min in .45 × 10 −4 % TCA dilution), B) 5% oxygen (Ar and 1.45 × 10 −4 Ramp up from 1150 ° C. to 1300 ° C. at 0.1 ° C./min in C), T) soak at 1320 ° C. for 5-10 hours in 50% oxygen (Ar dilution) ), D) Soak at 1320 ° C. for 0-5 hours in 4% oxygen (Ar and 1.45 × 10 −4 % TCA dilution), E) 1320 ° C. in the same atmosphere as step (D) To 1150 ° C. and F) 1150 ° C. to 6 in N 2 Cooling to 00 ° C.

上記の説明は、埋込み絶縁領域２２が連続的なものであり、かつ、積層体１０の上部Ｓｉ含有層１２内に形成される、本発明の一実施形態を示す。図１（Ｃ）に示されるように、下部Ｓｉ含有層１４の一部は、埋込み絶縁領域２２の表面の下方に配置される。   The above description shows an embodiment of the invention in which the buried insulating region 22 is continuous and is formed in the upper Si-containing layer 12 of the stack 10. As shown in FIG. 1C, a part of the lower Si-containing layer 14 is disposed below the surface of the buried insulating region 22.

図２（Ａ）及び図２（Ｂ）は、積層体１０の下部Ｓｉ含有層１４内に連続的な埋込み絶縁領域２２が形成された、第２の実施形態を示す。本発明のこの実施形態は、最初に、図１（Ａ）に示される積層体１０を準備することで開始する。上述の実施形態とは異なり、イオン・リッチ注入領域１６（随意的なアモルファス領域１８及び損傷領域２０を含む）の大部分が、下部Ｓｉ含有層１４内に形成されるように、注入条件が変えられる。例えば、図２（Ａ）を参照されたい。   FIGS. 2A and 2B show a second embodiment in which a continuous buried insulating region 22 is formed in the lower Si-containing layer 14 of the stacked body 10. This embodiment of the present invention begins by first preparing the laminate 10 shown in FIG. Unlike the above-described embodiment, the implantation conditions are changed so that most of the ion-rich implantation region 16 (including the optional amorphous region 18 and the damaged region 20) is formed in the lower Si-containing layer 14. It is done. For example, see FIG.

当業者には公知のＳＩＭＯＸプロセス及び条件、並びに参考文献に述べられた種々のＳＩＭＯＸプロセス及び条件を用いて、イオンが積層体１０内に注入される。本発明においては、種々の注入条件を用いることができるが、下記は、主として下部Ｓｉ含有層１４内に注入されたイオン・リッチ領域を形成するための一般的な注入条件を提供する。   Ions are implanted into the stack 10 using SIMOX processes and conditions known to those skilled in the art and various SIMOX processes and conditions described in the references. Although various implantation conditions can be used in the present invention, the following provides general implantation conditions mainly for forming an ion-rich region implanted in the lower Si-containing layer 14.

Ｉ．高ドーズ量イオン注入：
ここに用いられる「高ドーズ量」という用語は、４×１０１７ｃｍ−２又はそれより大きいイオンドーズ量を意味し、４×１０１７ｃｍ−２から２×１０１８ｃｍ−２までのイオンドーズ量がより好ましい。高イオンドーズ量を用いることに加えて、この注入は、一般に、０．０５ｍＡ／ｃｍ２から５００ｍＡ／ｃｍ２までのビーム電流密度及び４０ｋｅＶから２４０ｋｅＶまでのエネルギーで作動するイオン注入装置において行われる。 I. High dose ion implantation:
As used herein, the term “high dose” means an ion dose of 4 × 10 17 cm −2 or greater, and an ion dose from 4 × 10 17 cm −2 to 2 × 10 18 cm −2. The amount is more preferred. In addition to the use of high ion dose, the injection is generally carried out in an ion implantation apparatus that operates at an energy of the beam current density and 40keV from 0.05 mA / cm 2 until 500mA / cm 2 to 240 keV.

ベースイオン注入と呼ぶことができるこの注入は、０．０５ｍＡ／ｃｍ２から５００ｍＡ／ｃｍ２までのビーム電流密度で、２００℃から８００℃までの温度で行われる。より好ましくは、ベースイオン注入は、５ｍＡ／ｃｍ２から１０ｍＡ／ｃｍ２までのビーム電流密度で、２００℃から６００℃までの温度で行うことができる。 This implant, which may be referred to as a base ion implant, at a beam current density from 0.05 mA / cm 2 until 500mA / cm 2, at a temperature of from 200 ° C. to 800 ° C.. More preferably, the base ion implantation can be performed at a beam current density of 5 mA / cm 2 to 10 mA / cm 2 and a temperature of 200 ° C. to 600 ° C.

所望であれば、ベースイオン注入ステップに続いて、１×１０１４ｃｍ−２から１×１０１６ｃｍ−２までのイオンドーズ量を用いて、第２の酸素注入を行うことができ、１×１０１５ｃｍ−２から４×１０１５ｃｍ−２までのイオンドーズ量が最も好ましい。第２のイオン注入は、６０ｋｅＶ又はそれより大きいエネルギーで行われる。 If desired, following the base ion implantation step, a second oxygen implantation can be performed using an ion dose from 1 × 10 14 cm −2 to 1 × 10 16 cm −2. An ion dose of 10 15 cm −2 to 4 × 10 15 cm −2 is most preferred. The second ion implantation is performed with an energy of 60 keV or higher.

この第２の注入は、０．０５ｍＡ／ｃｍ２から１０ｍＡ／ｃｍ２までのビーム電流密度を用いて、４Ｋからから２００℃までの温度で行われる。第２のイオン注入は、０．５ｍＡ／ｃｍ２から５．０ｍＡ／ｃｍ２までのビーム電流密度を用いて、２５℃からから１００℃までの温度で行うことがより好ましい。 This second implantation is performed at a temperature from 4 K to 200 ° C. using a beam current density from 0.05 mA / cm 2 to 10 mA / cm 2 . The second ion implantation, using a beam current density from 0.5 mA / cm 2 until 5.0 mA / cm 2, and more preferably at temperatures up to 25 ° C. Karakara 100 ° C..

第２のイオン注入が、ベースイオン注入ステップによって生じた損傷領域より浅いアモルファス領域を形成することに留意されたい。本発明の次の加熱ステップの間、アモルファス領域及び損傷領域は、埋込み絶縁領域の一部になる。   Note that the second ion implantation forms an amorphous region that is shallower than the damaged region caused by the base ion implantation step. During the next heating step of the present invention, the amorphous and damaged regions become part of the buried insulating region.

ＩＩ．低ドーズ量イオン注入：
本発明のこの実施形態においてここに用いられる「低ドーズ量」という用語は、４×１０１７ｃｍ−２又はそれより小さいイオンドーズ量を意味し、１×１０１６ｃｍ−２から３．９×１０１７ｃｍ−２までのイオンドーズ量がより好ましい。この低ドーズ量注入は、４０ｋｅＶから２４０ｋｅＶまでのエネルギーで行われる。 II. Low dose ion implantation:
The term “low dose” as used herein in this embodiment of the invention means an ion dose of 4 × 10 17 cm −2 or less, and 1 × 10 16 cm −2 to 3.9 ×. An ion dose amount of up to 10 17 cm −2 is more preferable. This low dose implantation is performed with an energy of 40 keV to 240 keV.

ベースイオン注入と呼ぶことができるこの注入は、１００℃から８００℃までの温度で行われる。より好ましくは、ベースイオン注入は、０．０５ｍＡ／ｃｍ２から５００ｍＡ／ｃｍ２までのビーム電流密度を用いて、２００℃から６５０℃までの温度で行うことができる。 This implantation, which can be referred to as base ion implantation, is performed at a temperature from 100 ° C. to 800 ° C. More preferably, the base ion implantation can be performed at a temperature of 200 ° C. to 650 ° C. using a beam current density of 0.05 mA / cm 2 to 500 mA / cm 2 .

この低ドーズ量ベース注入ステップの後に、上述の条件を用いて第２イオン注入を行うことが好ましい。   It is preferable to perform the second ion implantation using the above-described conditions after the low dose base implantation step.

上記のタイプの注入条件は例示的なものであり、決して本発明の範囲を制限するものではないことが、再び強調される。代わりに、本発明は、一般に、従来のＳＩＭＯＸプロセスにおいて用いられる従来のイオン注入の全てを企図し得る。本発明の好ましい実施形態においては、ベースイオン注入ステップ及び第２のイオン注入ステップを含む、低ドーズ量酸素イオン注入ステップが用いられる。図２（Ｂ）は、上部Ｓｉ含有層１２、埋込み絶縁層２２及び第２のＳｉ含有層１４を含む、ハイブリッドＳＯＩ基板材料を示す。示されるように、下部Ｓｉ含有層１４の一部は、埋込み絶縁領域２２の表面の上方に配置される。   It is again emphasized that the above types of injection conditions are exemplary and in no way limit the scope of the invention. Instead, the present invention generally contemplates all of the conventional ion implantations used in conventional SIMOX processes. In a preferred embodiment of the present invention, a low dose oxygen ion implantation step is used, including a base ion implantation step and a second ion implantation step. FIG. 2B shows a hybrid SOI substrate material that includes an upper Si-containing layer 12, a buried insulating layer 22 and a second Si-containing layer 14. As shown, a portion of the lower Si-containing layer 14 is disposed above the surface of the buried insulating region 22.

図３（Ａ）及び図３（Ｂ）は、非連続的な（すなわち、パターン形成された）埋込み絶縁領域２２が形成された、別の実施形態を示す。図３（Ａ）に示されるようなマスク５０を用いて、図に示される構造体が形成される。マスク５０は、上部Ｓｉ含有層１２の表面上に存在するが、最終的なハイブリッドＳＯＩ基板に影響を及ぼすことなく、このマスクを表面から幾らかの距離だけ移動させることができる。この場合、埋込み絶縁領域２２は、非連続的なものであり、上部Ｓｉ含有層１２と下部Ｓｉ含有層１４との間に位置する界面１３を貫通して存在する。非連続的な埋込み絶縁領域２２が示されているが、ブランケット・イオン注入ステップを用いることによって、界面において、連続的な埋込み絶縁領域２２を形成することもできる。   3A and 3B show another embodiment in which a non-continuous (ie, patterned) buried insulating region 22 has been formed. The structure shown in the figure is formed using a mask 50 as shown in FIG. The mask 50 is present on the surface of the upper Si-containing layer 12 but can be moved some distance from the surface without affecting the final hybrid SOI substrate. In this case, the buried insulating region 22 is discontinuous, and exists through the interface 13 located between the upper Si-containing layer 12 and the lower Si-containing layer 14. Although a non-continuous buried insulating region 22 is shown, a continuous buried insulating region 22 can also be formed at the interface by using a blanket ion implantation step.

図４（Ａ）及び図４（Ｂ）は、非連続的な埋込み絶縁領域２２が下部Ｓｉ含有層１４内に形成された実施形態を示し、図５（Ａ）及び図５（Ｂ）は、非連続的な埋込み絶縁領域２２が、上部Ｓｉ含有層１２内に形成された実施形態を示す。   FIGS. 4A and 4B show an embodiment in which a non-continuous buried insulating region 22 is formed in the lower Si-containing layer 14, and FIGS. An embodiment is shown in which a non-continuous buried insulating region 22 is formed in the upper Si-containing layer 12.

図示されていないが、上記の技術を用いて、積層体内に多数の埋込み絶縁領域（連続的なもの、非連続的なもの、又はこれらの混合）を形成することができる。例えば、下部Ｓｉ含有層１４内に連続的な埋込み絶縁領域を形成し、次に、上部Ｓｉ含有層１２内に非連続的な埋込み絶縁領域を形成することができる。同様に、上記の技術を用いて、積層体１０とは異なる場所に、異なる深さ及び異なる幅で、非連続的な埋込み絶縁領域を形成することができる。   Although not shown, a number of buried insulating regions (continuous, discontinuous, or a mixture thereof) can be formed in the stack using the above technique. For example, a continuous buried insulating region can be formed in the lower Si-containing layer 14 and then a non-continuous buried insulating region can be formed in the upper Si-containing layer 12. Similarly, a discontinuous buried insulating region having a different depth and a different width can be formed at a different location from the stacked body 10 by using the above technique.

上述した実施形態のいずれにおいても、上部Ｓｉ含有層の上に、Ｓｉ又はＳｉＧｅのような歪み半導体層を形成することが可能である。歪み半導体層は、化学気相成長又はエピキタシのような従来の堆積プロセスを用いて形成される。歪み半導体層は、例えば、Ｓｉ２８のような純粋な同位体から成ることができる。 In any of the above-described embodiments, a strained semiconductor layer such as Si or SiGe can be formed on the upper Si-containing layer. The strained semiconductor layer is formed using a conventional deposition process such as chemical vapor deposition or epitaxy. Strained semiconductor layer, for example, may consist of pure isotopes such as Si 28.

本発明は、本発明の好ましい実施形態に関して具体的に示され、説明されたが、当業者には、本発明の精神及び範囲から逸脱することなく、形態又は詳細に関して前述の及び他の変更を行うことができることが理解されるであろう。したがって、本発明は、説明され、図示された厳密な形態及び詳細に限定されるのではなく、特許請求の範囲内にあることが意図されている。   While the invention has been particularly shown and described with respect to preferred embodiments of the invention, those skilled in the art may make the foregoing and other changes in form or detail without departing from the spirit and scope of the invention. It will be understood that this can be done. Accordingly, the invention is not intended to be limited to the precise forms and details described and illustrated, but is intended to be within the scope of the following claims.

埋込み絶縁領域が連続的なものであり、かつ、上部Ｓｉ含有層内に存在する、ハイブリッドＳＯＩ基板を製造するための、本発明の一実施形態の種々の処理ステップを示す（断面図による）図である。FIG. 4 (according to a cross-sectional view) shows various processing steps of an embodiment of the present invention for producing a hybrid SOI substrate in which the buried insulating region is continuous and is present in the upper Si-containing layer. It is. 埋込み絶縁領域が連続的なものであり、かつ、下部Ｓｉ含有層内に存在する、ハイブリッドＳＯＩ基板を製造するための、本発明の一実施形態の種々の処理ステップを示す（断面図をよる）図である。FIG. 4 illustrates various processing steps of one embodiment of the present invention for fabricating a hybrid SOI substrate where the buried insulating region is continuous and present in the lower Si-containing layer (according to a cross-sectional view). FIG. 埋込み絶縁領域が非連続的なものであり、かつ、上部Ｓｉ含有層と下部Ｓｉ含有層との間の界面を貫通して存在する、ハイブリッドＳＯＩ基板を製造するための、本発明の一実施形態の種々の処理ステップを示す（断面図をよる）図である。One embodiment of the present invention for manufacturing a hybrid SOI substrate, wherein the buried insulating region is discontinuous and exists through the interface between the upper Si-containing layer and the lower Si-containing layer It is a figure which shows the various process steps of (by sectional drawing). 埋込み絶縁領域が非連続的なものであり、かつ、下部Ｓｉ含有層内に存在する、ハイブリッドＳＯＩ基板を製造するための、本発明の一実施形態の種々の処理ステップを示す（断面図をよる）図である。FIG. 6 illustrates various processing steps of an embodiment of the present invention for manufacturing a hybrid SOI substrate where the buried insulating region is discontinuous and is present in the lower Si-containing layer (according to a cross-sectional view). ). 埋込み絶縁領域が非連続的なものであり、かつ、上部Ｓｉ含有層内に存在する、ハイブリッドＳＯＩ基板を製造するための、本発明の一実施形態の種々の処理ステップを示す（断面図をよる）図である。FIG. 6 illustrates various processing steps of an embodiment of the present invention for producing a hybrid SOI substrate where the buried insulating region is discontinuous and is present in the upper Si-containing layer (according to a cross-sectional view). ). 本発明に用いることができる１つの可能な熱アニール・サイクルを示す概略図である。FIG. 3 is a schematic diagram illustrating one possible thermal annealing cycle that can be used in the present invention.

Claims (42)

ハイブリッドＳＯＩ基板材料を形成する方法であって、
第１の結晶配向の上部Ｓｉ含有層及び第２の結晶配向の下部Ｓｉ含有層を含む積層体を準備するステップであって、前記第１の結晶配向は前記第２の結晶配向とは異なる、ステップと、
前記積層体内にイオンを注入し、内部にイオン・リッチ注入領域を形成するステップと、
前記イオン・リッチ注入領域内のイオンが前記積層体内への埋込み絶縁領域の形成を促進する温度まで、該積層体を加熱するステップと
を含む方法。 A method of forming a hybrid SOI substrate material comprising:
Providing a laminate including an upper Si-containing layer having a first crystal orientation and a lower Si-containing layer having a second crystal orientation, wherein the first crystal orientation is different from the second crystal orientation; Steps,
Implanting ions into the stack and forming an ion-rich implant region therein;
Heating the stack to a temperature at which ions in the ion rich implant region promote formation of a buried insulating region in the stack. 前記積層体を準備する前記ステップは、少なくとも前記上部Ｓｉ含有層を含む第１のウェハと、少なくとも前記下部Ｓｉ含有層を含む第２のウェハとを選択し、接合するステップを含む、請求項１に記載の方法。   2. The step of preparing the stack includes selecting and bonding a first wafer including at least the upper Si-containing layer and a second wafer including at least the lower Si-containing layer. The method described in 1. 前記接合するステップは、前記第１及び第２のウェハを互いに緊密に接触させ、随意的に外力を加え、１５℃から４０℃、最大で４００℃までの温度でアニールするステップを含む、請求項２に記載の方法。   The bonding step includes the steps of bringing the first and second wafers into intimate contact with each other, optionally applying an external force, and annealing at a temperature of 15 ° C. to 40 ° C., up to 400 ° C. 2. The method according to 2. 前記アニールするステップの後、接合強化アニール・プロセスをさらに含む、請求項３に記載の方法。   The method of claim 3, further comprising a bond strengthen anneal process after the annealing step. 前記接合するステップの後、前記上部Ｓｉ含有層を薄層化するステップをさらに含む、請求項２に記載の方法。   The method of claim 2, further comprising thinning the upper Si-containing layer after the joining step. 前記薄層化するステップは、接合するステップの前に前記上部Ｓｉ含有層内にイオンを注入し、接合するステップの後に分離アニール・ステップを行うこと、研削、研磨、エッチング、気体反応又は注入、及び平坦化のうちの少なくとも１つを含む、請求項５に記載の方法。   The thinning step includes implanting ions into the upper Si-containing layer before the bonding step, and performing a separation annealing step after the bonding step, grinding, polishing, etching, gas reaction or implantation, 6. The method of claim 5, comprising at least one of: and planarization. 前記第１及び第２の結晶配向は、（１１０）、（１１１）、（１００）、（４２２）、（３１１）、（５２１）及びＳｉ含有材料の任意の他の長軸又は短軸から選択される、請求項１に記載の方法。   The first and second crystal orientations are selected from (110), (111), (100), (422), (311), (521) and any other major or minor axis of the Si-containing material The method of claim 1, wherein: 前記注入するステップは、ブランケット・イオン注入プロセスを含む、請求項１に記載の方法。   The method of claim 1, wherein the implanting step comprises a blanket ion implantation process. 前記注入するステップは、マスクされたイオン注入プロセスを含む、請求項１に記載の方法。   The method of claim 1, wherein the implanting step comprises a masked ion implantation process. 前記注入するステップは、酸素イオン、窒素イオン、ＮＯイオン、不活性ガス、又はこれらの混合物の１つを含む、請求項１に記載の方法。   The method of claim 1, wherein the implanting step comprises one of oxygen ions, nitrogen ions, NO ions, an inert gas, or a mixture thereof. 前記注入するステップは、酸素イオンを含む、請求項１０に記載の方法。   The method of claim 10, wherein the implanting comprises oxygen ions. 前記イオン・リッチ注入領域は、１×１０２２原子／ｃｍ−３又はそれより高い濃度を有する、請求項１に記載の方法。 The method of claim 1, wherein the ion-rich implant region has a concentration of 1 × 10 22 atoms / cm −3 or higher. 前記イオン・リッチ注入領域は、損傷領域と、随意的なより浅いアモルファス領域とを含む、請求項１に記載の方法。   The method of claim 1, wherein the ion-rich implant region comprises a damaged region and an optionally shallower amorphous region. 前記注入するステップは、前記イオン・リッチ注入領域が主として前記上部Ｓｉ含有層内に配置されるように行われる、請求項１に記載の方法。   The method of claim 1, wherein the implanting is performed such that the ion-rich implant region is primarily disposed within the upper Si-containing layer. 前記注入するステップは、ベースイオン注入ステップ及び第２のイオン注入ステップを含み、前記第２のイオン注入は、前記ベースイオン注入ステップより低い温度で行われる、請求項１４に記載の方法。   The method of claim 14, wherein the implanting step includes a base ion implantation step and a second ion implantation step, wherein the second ion implantation is performed at a lower temperature than the base ion implantation step. 前記注入するステップは、前記イオン・リッチ注入領域が主として前記下部Ｓｉ含有層内に配置されるように行われる、請求項１に記載の方法。   The method of claim 1, wherein the implanting is performed such that the ion-rich implant region is primarily disposed within the lower Si-containing layer. 前記注入するステップは、ベースイオン注入ステップ及び第２のイオン注入ステップを含み、前記第２のイオン注入は、前記ベースイオン注入ステップより低い温度で行われる、請求項１６に記載の方法。   The method of claim 16, wherein the implanting includes a base ion implantation step and a second ion implantation step, wherein the second ion implantation is performed at a lower temperature than the base ion implantation step. 前記注入するステップは、前記イオン・リッチ注入領域が、前記上部Ｓｉ含有層と前記下部Ｓｉ含有層との間の界面を貫通して配置されるように行われる、請求項１に記載の方法。   The method of claim 1, wherein the implanting step is performed such that the ion-rich implant region is disposed through an interface between the upper Si-containing layer and the lower Si-containing layer. 前記注入するステップは、ベースイオン注入ステップ及び第２のイオン注入ステップを含み、前記第２のイオン注入は、前記ベースイオン注入ステップより低い温度で行われる、請求項１８に記載の方法。   The method of claim 18, wherein the implanting step includes a base ion implantation step and a second ion implantation step, wherein the second ion implantation is performed at a lower temperature than the base ion implantation step. 前記注入するステップは、ベースイオン注入ステップ及び低ドーズ量注入ステップを含み、前記低ドーズ量注入ステップは、４×１０１７原子／ｃｍ２又はそれより少ないイオンドーズ量を用いて行われる、請求項１に記載の方法。 The implanting step includes a base ion implantation step and a low dose implantation step, wherein the low dose implantation step is performed using an ion dose of 4 × 10 17 atoms / cm 2 or less. The method according to 1. 前記加熱するステップは、酸素含有雰囲気中で、９００℃から１３５０℃までの温度で行われるアニール・プロセスである、請求項１に記載の方法。   The method of claim 1, wherein the heating step is an annealing process performed at a temperature from 900 ° C. to 1350 ° C. in an oxygen-containing atmosphere. 前記酸素含有雰囲気は、不活性ガス、塩素含有雰囲気、又はこれらの混合物をさらに含む、請求項２１に記載の方法。   The method of claim 21, wherein the oxygen-containing atmosphere further comprises an inert gas, a chlorine-containing atmosphere, or a mixture thereof. 前記加熱するステップは、単一の目標温度で、又は種々のランプ・サイクル、ソーク・サイクル及び冷却サイクルを用いて行われる、請求項１に記載の方法。   The method of claim 1, wherein the heating is performed at a single target temperature or using various ramp, soak, and cooling cycles. 前記加熱するステップは、５％酸素とＡｒ中で５℃／分で６００℃から１０００℃まで第１のランプアップを行うステップと、５％酸素とＡｒと１．４５×１０−４％トリクロロエタン（ＴＣＡ）中で５℃／分で１０００℃から１１５０℃まで第２のランプアップを行うステップと、５％酸素とＡｒと１．４５×１０−４％ＴＣＡ中で０．１℃／分で１１５０℃から１３００℃まで第３のランプアップを行うステップと、５０％酸素とＡｒ中で５〜１０時間にわたって１３２０℃で第１のソークを行うステップと、４％酸素とＡｒと１．４５×１０−４％ＴＣＡ中で０〜５時間にわたって１３２０℃で第２のソークを行うステップと、前記第２のソーク・ステップにおけるものと同じ雰囲気中で１３２０℃から１１５０℃まで第１の冷却を行うステップと、Ｎ２中で１１５０℃から６００℃まで第２の冷却を行うステップとを含む、請求項１に記載の方法。 The heating step includes a step of performing a first ramp-up from 600 ° C. to 1000 ° C. at 5 ° C./min in 5% oxygen and Ar, 5% oxygen, Ar, 1.45 × 10 −4 % trichloroethane ( A second ramp up from 1000 ° C. to 1150 ° C. at 5 ° C./min in TCA), 1150 at 0.1 ° C./min in 5% oxygen and Ar and 1.45 × 10 −4 % TCA. Performing a third ramp-up from 1 ° C. to 1300 ° C., performing a first soak at 1320 ° C. for 5-10 hours in 50% oxygen and Ar, 4% oxygen and Ar and 1.45 × 10 performing a second soak at 1320 ° C. for 0-5 hours in -4% TCA, the first cooling from 1320 ° C. in the same atmosphere as in the second soak step to 1150 ° C. Cormorants steps and, and performing a second cooling from 1150 ° C. in N 2 to 600 ° C., The method of claim 1. 前記埋込み絶縁領域は、連続的なものであるか又は非連続的なものである、請求項１に記載の方法。   The method of claim 1, wherein the buried insulating region is continuous or discontinuous. 前記埋込み絶縁領域は、前記上部Ｓｉ含有層又は前記下部Ｓｉ含有層の少なくとも一方の中に、或いは該上部Ｓｉ含有層と該下部Ｓｉ含有層との間に位置する界面を貫通して配置される、請求項１に記載の方法。   The buried insulating region is disposed in at least one of the upper Si-containing layer and the lower Si-containing layer, or through an interface located between the upper Si-containing layer and the lower Si-containing layer. The method of claim 1. 少なくとも前記上部Ｓｉ含有層は、同位体的に純粋である、請求項１に記載の方法。   The method of claim 1, wherein at least the upper Si-containing layer is isotopically pure. 前記上部Ｓｉ含有層の上に歪み半導体を形成するステップをさらに含む、請求項１に記載の方法。   The method of claim 1, further comprising forming a strained semiconductor on the upper Si-containing layer. 第１の結晶配向の上部Ｓｉ含有層及び第２の結晶配向の下部Ｓｉ含有層を含む積層体であって、前記第１の結晶配向は前記第２の結晶配向とは異なる、積層体と、
前記上部Ｓｉ含有層又は前記下部Ｓｉ含有層の少なくとも一方の中に、或いは該上部Ｓｉ含有層と該下部Ｓｉ含有層との間に位置する界面を貫通して配置された埋込み絶縁領域と
を備えるハイブリッドＳＯＩ基板材料。 A laminate including an upper Si-containing layer having a first crystal orientation and a lower Si-containing layer having a second crystal orientation, wherein the first crystal orientation is different from the second crystal orientation;
A buried insulating region disposed in at least one of the upper Si-containing layer or the lower Si-containing layer or through an interface located between the upper Si-containing layer and the lower Si-containing layer Hybrid SOI substrate material. 前記下部Ｓｉ含有層及び前記上部Ｓｉ含有層は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、予め形成されたＳＯＩ、予め形成されたＳｉＧｅオン・インシュレータ及び層状構造体から成る群から選択される、同じ又は異なるシリコン含有半導体材料を含む、請求項２９に記載のハイブリッドＳＯＩ基板材料。   The lower Si-containing layer and the upper Si-containing layer are selected from the group consisting of Si, SiGe, SiC, SiGeC, preformed SOI, preformed SiGe-on-insulator, and layered structure, the same or different 30. The hybrid SOI substrate material of claim 29, comprising a silicon-containing semiconductor material. 前記上部Ｓｉ含有層及び前記下部Ｓｉ含有層の両方ともＳｉから成る、請求項２９に記載のハイブリッドＳＯＩ基板材料。   30. The hybrid SOI substrate material according to claim 29, wherein both the upper Si-containing layer and the lower Si-containing layer are made of Si. 前記第１及び第２の結晶配向は、（１００）、（１１１）、（１００）、（４２２）、（３１１）（５２１）、又はＳｉ含有材料の任意の他の長軸又は短軸を含む、請求項２９に記載のハイブリッドＳＯＩ基板材料。   The first and second crystal orientations include (100), (111), (100), (422), (311) (521), or any other major or minor axis of the Si-containing material. 30. The hybrid SOI substrate material according to claim 29. 前記埋込み絶縁領域は、連続的なものであるか又は非連続的なものである、請求項２９に記載のハイブリッドＳＯＩ基板材料。   30. The hybrid SOI substrate material of claim 29, wherein the buried insulating region is continuous or non-continuous. 前記埋込み絶縁領域は、埋込み酸化物を含む、請求項２９に記載のハイブリッドＳＯＩ基板材料。   30. The hybrid SOI substrate material of claim 29, wherein the buried insulating region comprises a buried oxide. 前記埋込み酸化物は、熱酸化物である、請求項３４に記載のハイブリッドＳＯＩ基板材料。   35. The hybrid SOI substrate material of claim 34, wherein the buried oxide is a thermal oxide. 前記埋込み絶縁領域は、前記上部Ｓｉ含有層内に存在する、請求項２９に記載のハイブリッドＳＯＩ基板材料。   30. The hybrid SOI substrate material of claim 29, wherein the buried insulating region is present in the upper Si-containing layer. 前記埋込み絶縁領域は、前記下部Ｓｉ含有層内に存在する、請求項２９に記載のハイブリッドＳＯＩ基板材料。   30. The hybrid SOI substrate material according to claim 29, wherein the buried insulating region is present in the lower Si-containing layer. 前記埋込み絶縁領域は、前記界面を貫通して存在する、請求項２９に記載のハイブリッドＳＯＩ基板材料。   30. The hybrid SOI substrate material of claim 29, wherein the buried insulating region exists through the interface. 前記上部Ｓｉ含有層の一部は、前記埋込み絶縁領域の下方に配置される、請求項３６に記載のハイブリッドＳＯＩ基板材料。   37. The hybrid SOI substrate material according to claim 36, wherein a portion of the upper Si-containing layer is disposed below the buried insulating region. 前記下部Ｓｉ含有層の一部は、前記埋込み絶縁領域の上方に配置される、請求項３７に記載のハイブリッドＳＯＩ基板材料。   38. The hybrid SOI substrate material according to claim 37, wherein a portion of the lower Si-containing layer is disposed above the buried insulating region. 少なくとも前記上部Ｓｉ含有層は、同位体的に純粋である、請求項２９に記載のハイブリッドＳＯＩ基板材料。   30. The hybrid SOI substrate material of claim 29, wherein at least the upper Si-containing layer is isotopically pure. 前記上部Ｓｉ含有層の表面上に配置された歪み半導体層をさらに備える、請求項２９に記載のハイブリッドＳＯＩ基板材料。   30. The hybrid SOI substrate material of claim 29, further comprising a strained semiconductor layer disposed on a surface of the upper Si-containing layer.
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