JP2008502241A - ランタイム再構成用のシステムおよび方法 - Google Patents

Abstract

再構成可能なデジタルシグナルプロセッシングシステムは、遅延ブロックおよび間引きブロックを含み、第１サンプリングレートを備えた第１直列信号を、第１サンプリングレート以下の第２サンプリングレートを備えた並列サブバンド信号に変換する、直列／並列変換部を有する。処理ブロックは、サブバンド信号を処理し、処理された信号を生成する。構成制御部は、各間引きブロックの間引き率を修正し、構成情報を処理ブロックのメモリに取り込む。並列／直列変換部は、拡大ブロックを含み、第２直列信号を処理された信号から回復する。各間引きブロックの間引き率は、通常のランタイム動作において、サブバンド信号の数と等しく、構成制御部は、ランタイム再構成が必要な場合、第２サンプリングレートが増加するように間引き率を減少させ、構成情報を処理ブロックのメモリに取り込み、再びサブバンド信号の数と等しくなるように間引き率を増加させる。

Description

本発明は、デジタルシグナルプロセッシング（ＤＳＰ）システムにおけるランタイム再構成用のシステムおよび方法に関する。

再構成可能処理の基本概念は、かなり以前から存在していた。例えば、一般目的のプロセッサでさえ、別々の計算に演算要素を再利用したり、マルチプレクサを用いてこれらの要素間のルーティングを制御したりする等、同様な基本概念のいくつかを使用している。しかしながら、「再構成可能処理」という用語は、現在の研究で使用されているところでは、ある種のプログラム可能なハードウェアを組み込み、多くの物理的制御ポイントを利用して、ハードウェアの使用法をカスタマイズするシステムに関している。これらの制御ポイントは、さらに、同じハードウェアを用いて別々のアプリケーションを実行するため、周期的に変更することができる。

再構成可能なアーキテクチャを使用することは、システム・オン・チップを設計するプラットフォームにおいて、重要な役割を獲得しつつある。データフロー集中型計算だけでなく、制御指向型計算またはデータストリーム基本型計算（例えばデータルーティング、シャフリング、およびインタリービング）を実装するために、再構成可能なアーキテクチャを適用することは、有望なアプローチである。しかしながら、今日まで、研究の多くはソフトウェア無線基地局に向けられていたが、ソフトウェア無線基地局は、携帯端末における消費電力および大きさの制約を有してない。ソフトウェア定義無線（ＳＤＲ：Ｓｏｆｔｗａｒｅ Ｄｅｆｉｎｅｄ Ｒａｄｉｏ）技術が携帯端末上で立証されることが必要であり、この立証が可能なシステムの開発が、依然として必要とされている。

ランタイム再構成は、リアルタイムシグナルプロセッシングシステムをオンラインで再構成するとともに、再構成処理の間、システムを停止する必要性が無いこと、と定義される。これを達成するため、システムのある部分が、他の部分の動作を継続する間に、再構成されることを可能とするように、ある程度の柔軟性がアーキテクチャに必要である。

ランタイム再構成を使用する従来例のシステムは、基本的には、シグナルプロセッシング動作を実行する２つの処理ブロック１１、１２で構成される（図３を参照）。これらの処理ブロック１１、１２は、微粒（ビットレベル）ブロック、粗粒ブロック、または通信システム物理層にあるように、連続するアルゴリズムを実行する一連のブロック、であることが可能である。このようなシステムは、さらに、構成情報メモリ１５に記憶された必要な構成情報を選択し、さらにマルチプレクサまたはスイッチ９、１０を制御する。マルチプレクサまたはスイッチ９、１０は、処理ブロックが信号を処理するかどうか、および新しい構成情報を処理ブロックメモリ１３に取り込むことにより処理ブロックが構成されるかどうか、を決定する。

このような従来例のシステムにおいて、処理ブロックのうちの１つだけが、通常の動作の間、アクティブ状態にあり、他方、その他の処理ブロックは、例えば、別の通信システム規格に適するように、ソフトウェアアップデート／アップグレードまたは異なる動作モード、を表す新しい構成情報で構成される。

通常の動作において、処理ブロックにおけるこのような冗長性は、リソースを十分効果的に使用していないからである。例えば、処理するレートが必要以上に高くなると、消費電力は必要以上に高くなる。従って、ランタイム再構成システムにおいて、システム内の冗長性を最小限にし、消費電力を低減させる必要がある。

本発明による再構成可能なデジタルシグナルプロセッシングシステムは、少なくとも１つの遅延ブロックおよび少なくとも１つの間引きブロックを含み、使用時に、第１サンプリングレートを備えた第１直列信号を、第１サンプリングレートに等しいまたはそれより小さい第２サンプリングレートを備えた多数の並列サブバンド信号に変換する、直列／並列変換部と、使用時に、サブバンド信号を処理し、処理された信号を生成する処理ブロックと、使用時に、各間引きブロックの間引き率を修正し、使用時に、構成情報を処理ブロックのメモリに取り込む構成制御部と、少なくとも１つの拡大ブロックを含み、使用時に、第１サンプリングレートと実質的に等しいサンプリングレートを備えた第２直列信号を、処理された信号から回復する、並列／直列変換部と、を有し、各間引きブロックの間引き率は、使用時に、通常のランタイム動作において、サブバンド信号の数と等しく、前記構成制御部は、使用時に、ランタイム再構成が必要な場合、第２サンプリングレートが増加するように間引き率を減少させ、構成情報を処理ブロックのメモリに取り込み、再びサブバンド信号の数と等しくなるように間引き率を増加させる、ことを特徴としている。

本発明による方法は、再構成可能なデジタルプロセッシングシステムにおいて、デジタル信号を処理する方法であって、少なくとも１つの遅延ブロックおよび少なくとも１つの間引きブロックを含む直列／並列変換部により、第１サンプリングレートを備えた第１直列信号を、第１サンプリングレートに等しいまたはそれより小さい第２サンプリングレートを備えた多数の並列サブバンド信号に、直列／並列変換し、処理ブロックにより、サブバンド信号を処理し、処理された信号を生成し、処理された信号を並列／直列変換し、第１サンプリングレートと実質的に等しいサンプリングレートを備えた第２直列信号を、処理された信号から回復する、ステップを有し、各間引きブロックの間引き率は、通常のランタイム動作において、サブバンド信号の数と等しく、ランタイム再構成が必要な場合、前記方法は、さらに、構成制御部により、第２サンプリングレートが増加するように間引きブロックの間引き率を減少させ、前記構成制御部により、構成情報を処理ブロックのメモリに取り込み、前記構成制御部により、再びサブバンド信号の数と等しくなるように間引き率を増加させる、ステップを有することを特徴としている。

本発明による直交周波数分割多重（ＯＦＤＭ）送信部は、少なくとも１つの遅延ブロックおよび少なくとも１つの間引きブロックを含み、使用時に、第１直列キャリア信号を多数の並列サブキャリア信号に変換する、直列／並列変換部と、使用時に、サブキャリア信号を時間領域に変換し、変換された信号を形成する変換手段と、使用時に、各間引きブロックの間引き率を修正する制御部と、少なくとも１つの第１拡大ブロックを含む並列／直列変換部と、を有し、前記第１拡大ブロックは、使用時に、変換された信号から出力直列信号を回復し、前記第１拡大ブロックの拡大率は、サブバンド信号の数と等しく、かつ各間引きブロックの間引き率よりも大きいことを特徴としている。

ＯＬＤＭ送信部は、さらに、使用時に、連続する第１直列キャリア信号の間に、ゼロキャリア信号を挿入する第２拡大ブロックを有することを特徴としている。

ＯＬＤＭ送信部は、さらに、少なくとも１つの遅延ブロックと少なくとも１つの間引きブロックとの間に構成され、パイロット信号を挿入可能とするため、ゼロサブキャリア信号を使用時に挿入する、少なくとも１つの第３拡大ブロックを有することを特徴としている。

本発明による方法は、直交周波数分割多重（ＯＦＤＭ）送信部において、信号を送信する方法であって、少なくとも１つの遅延ブロックおよび少なくとも１つの間引きブロックを含む直列／並列変換部により、第１直列キャリア信号を多数の並列サブキャリア信号に、直列／並列変換し、拡大されたサブキャリア信号を時間領域に変換し、変換された信号を形成し、制御部により、各間引きブロックの間引き率を修正し、並列／直列変換部により、変換された信号を並列／直列変換し、出力直列信号を変換された信号から回復する、ステップを有し、前記並列／直列変換部は、少なくとも１つの第１拡大ブロックを含み、前記第１拡大ブロックの拡大率は、サブバンド信号の数と等しく、かつ各間引きブロックの間引き率よりも大きいことを特徴としている。

本発明の例は、添付の図面に関してこれから説明される。

図１は、本発明の例であり、マルチレート処理システムを、構成制御部１、スイッチ７、および構成情報メモリ８と結合した、サブバンド−再構成可能システムを示す。マルチレート処理システムは、直列／並列変換部、処理ブロックＰＢ、および 並列／直列変換部６を有する。マルチレートシステムは、間引き部２（サブサンプラ）および拡大部３（アップサンプラ）として知られるデジタルサンプルレート変換部を用いることにより、サンプリングレートがシステムの種々の部分で異なるようなシステムである。Ｍ倍間引き部２は、Ｍ番目のサンプルだけを保持し、Ｍ倍拡大部３は、隣接するサンプル間にＭ−１個のゼロを挿入する。図２は、Ｍ＝３に対する例を示す。

図１に示されるように、サンプリングレートがＳサンプル／秒のデジタル信号ｘ（ｎ）は、まず、Ｍ倍間引きブロック２に結合された遅延ブロック列を有する直列／並列変換部４を用いて、直列／並列変換され、Ｌ並列信号ｘ_ｋ（ｎ）を生成する。ここで、Ｍ≦Ｌ、かつＭおよびＬは正の整数である。またサブバンド信号ｘ_ｋ（ｎ）は、ｘ（ｎ）の多相表現として知られている。この処理は、信号ｘ（ｎ）を並列サブバンド内にデインタリーブすることである。これは、サンプリングレートをＳ／Ｍサンプル／秒だけ低減させる効果を有する。

図１におけるＲ（ｚ）は、実数または複素前方変換であり、サブバンドｘ_ｋ（ｎ）信号が直交し、原信号が間引きによる折り返し無しで復元可能であることを保証する。次に、サブバンド信号ｘ_ｋ（ｎ）は、処理ブロック（ＰＢ_ｋ）により処理される。ＰＢ_ｋは、同一のまたは別々のアルゴリズムであり、アプリケーションに依存する。並列に多数の処理ブロックを使用する有利な点は、すべての処理が、Ｓ／Ｍのサンプリングレートで並列に実行されることである。

逆変換Ｅ（ｚ）はサブバンドを復元し、その後、並列／直列変換部は原サンプリングレートＳで信号ｙ（ｎ）を回復する。Ｒ（ｚ）およびＥ（ｚ）は、Ｒ（ｚ）Ｅ（ｚ）＝Ｉとなるように制約される。ここでＩは、単位行列である。ひとつの特別な場合は、Ｒ（ｚ）が逆高速フーリエ変換（ＩＦＦＴ）であり、Ｅ（ｚ）が高速フーリエ変換（ＦＦＴ）である場合である。

通常のランタイム動作において、処理ブロックがＳ／Ｌサンプル／秒のサンプリングレートで動作する場合、間引きレートＭは、サブバンドの数Ｌに等しい。処理ブロックは、いかなるＤＳＰアルゴリズム、例えばチャンネル符号化器または圧縮構成でも可能である。Ｌは、実装された変換Ｒ（ｚ）およびＥ（ｚ）を高速化するため、通常、２のべき乗に選ばれる。デジタルシグナルプロセッシングは、Ｓサンプル／秒の原信号サンプリングレートに対して、何分の１かの割合であるＳ／Ｌサンプル／秒のレートで実行されるので、システムの複雑性および電力は、Ｓサンプル／秒のレートで処理するシステムに比べて、大いに低減される。

Ｍ＝Ｌの場合、これは最大に間引きされたフィルタバンクと呼ばれる。この場合、サンプルレート変換においていかなる冗長性も課されず、もっとも低い処理レートが達成される。しかしながらＭ＜Ｌの場合、冗長性の程度は、最後のＬ−ＭサブバンドＸ_ｋ（ｎ）および最初のＬ−Ｍサブバンドが、遅延を除けば同一であるように、課される。例えばＬ＝４およびＭ＝３の場合、サブバンド信号Ｘ_０（ｎ）およびＸ_３（ｎ）は同一である。これにより、必要な冗長性が与えられ、追加のリソースを必要とせずにランタイムで処理ブロックが再構成される。サブバンドにおけるこの冗長性は、処理レートを犠牲にしているが、従来例での２：１冗長度ほどではなく、さらに消費電力は低減される。

再構成期間において、構成制御部１は、間引きおよび拡大率Ｍを修正することにより、サブバンド内にいくらかの冗長性を課し、構成制御部１がランタイムの間に冗長な処理ブロックのメモリに、新しい構成情報を取り込むことを可能にする。

処理ブロックは、ＣＰＵまたはＤＳＰシステム上に実装され、その場合、新しい構成情報を処理ブロックのメモリに取り込むことは、新しいプログラムをプログラムメモリに取り込むことになる。次にプログラムは、データを与えられ、実行される。

処理ブロックは、フィールドプログラマブルゲートアレイのようなプログラム可能な論理ブロックであり、その場合、構成情報を処理ブロックのメモリに取り込むことは、新しい構成情報ビットストリームを、例えば、ルーティングテーブルを含む構成情報メモリに取り込むことになる。次に構成情報は、実行される。

変換ブロックＲ（ｚ）および逆変換ブロックＥ（ｚ）は、必要な場合、同様に再構成される。

使用されるチャンネル数Ｌ、および制御部により選ばれるＭの値に依存して、別々の再構成ストラテジーが可能になる。

もっとも簡単な場合、Ｌは２と等しく、Ｍは値１および２だけを有することができる。この場合システムは、通常は、２つの処理ブロックＰＢ_０およびＰＢ_１において、Ｍ＝Ｌ＝２で動作する。再構成期間において、Ｍは、制御部により１に変更される。これは、間引きは起こらず、サブバンド信号は同等であり、ｘ（ｎ）のサンプリングレートで処理されることを意味する。この場合、Ｒ（ｚ）およびＥ（ｚ）は、Ｍ＝１で、信号が同一になる時点から、バイパスすることができる。次に、構成制御部１は、ＰＢ_１を停止し、ＰＢ_１に対して新しい構成情報を取り込む一方、ＰＢ_０は、現時点では古い構成情報で通常の動作を継続する。ＰＢ_１がその新しい構成情報で構成される場合、ＰＢ_１は起動され、他方、制御部は、ＰＢ_１が新しい構成情報で動作中の間、同じ動作を実行するようにＰＢ_０に切り替える。ＰＢ_０はその構成情報で終了すると、制御部はＭを２に戻し、その結果、ＰＢ_０およびＰＢ_１に対する新しい構成情報および低速サンプリングレートで、通常の動作モードに戻る。

トレードオフは、再構成期間において、処理ブロックがｘ（ｎ）の高速サンプリングレートで動作することである。消費電力は、サブバンドの数に逆比例する。これは、再構成の間であっても、より大きなＬがより低消費電力にすることを意味する。偶数のチャンネルＬに対して、Ｍは、再構成期間において段階的に低減し、またはＬ／２の値まで一度に低減することが可能である。これは、ＭがＬ／２に等しい場合、２チャンネルの冗長性が同時に達成されることを意味する。

例えば、Ｌが４の場合、制御部が最初にＭを３に変更するようにＭを修正することが可能であり、これにより、最初および最後のサブバンド（またはチャンネル）が同一となり、ＰＢ_０およびＰＢ_３が最初に再構成され、次にＭが２に変更されて、第２および第３チャンネルと第１および最後のチャンネルとが同一となる。その結果、ＰＢ_１およびＰＢ_２の再構成が可能になる。別の可能性として、再構成期間にＭが直ちに２に変更される場合がある。この場合、第１チャンネルおよび第３チャンネルは同一となり、第２および第４チャンネルは同一となる。これにより、ＰＢ_２およびＰＢ_３が同一の信号を処理する時点から、ＰＢ_０およびＰＢ_１はともに再構成される。次に、ＰＢ_２およびＰＢ_３はともに再構成され、Ｍを４に戻して、通常の動作を継続する。この場合、１つよりも多いブロックが、同時に再構成される違いがある。

奇数のチャンネル数Ｌに対して、Ｍは、処理ブロックを順次的に再構成するため、または一度に並列的に再構成するため、（Ｌ＋１）／２の値に減少される必要がある。実用的な理由で、Ｌは偶数値に制限される必要がある。

このシステムの別の利点は、システムが全部再構成される前に、新しいブロックのエラーを検査する機会が与えられることである。新しいブロックの構成または起動の間、エラーが検出される場合、エラーからの回復またはロールバックが、システムの残りに影響しないで実行されるようにすることができる。

図４は、本発明の例に従う直交周波数分割多重（ＯＦＤＭ）システムを示す。ＯＦＤＭシステムは、前述の例のマルチレート技術を使用する具体的なアプリケーションである。図４に示されるように、ＯＦＤＭシステムは、構成制御部１６、間引き部２、および拡大部３を有する。

ＯＦＤＭシステムのようなマルチ−キャリア通信システムは、周波数選択性フェージングを含むチャンネルにおいて、単一キャリアシステムを超える固有の利点を有する。ＯＦＤＭシステムは、ｘＤＳＬおよび８０２．１１ａ無線ＬＡＮ規格を含む最近の種々の規格に採用されてきた。

図５は、チャンネル２１、送信部１７、および受信部１８を備える従来例の基本的なＯＦＤＭシステムを示し、送信部１７および受信部１８のそれぞれは、直列／並列変換部１９および並列／直列変換部２０を有する。データは、周波数領域における狭帯域サブキャリアで運ばれる。データは、送信部においてＩＦＦＴを用いて時間領域に変換され、受信部においてＦＦＴを用いて周波数領域に逆変換される。サブキャリアの全数は、ＩＦＦＴ／ＦＦＴ点の数になる。

送信されるデータは、代表的には、直列データストリームの形式になっている。ＯＦＤＭにおいて、各シンボルは、代表的には４０ないし４０００ビットを送信し、直列／並列変換の段階は、入力直列ビットストリームを、各ＯＦＤＭシンボルで送信されるデータに変換する必要がある。各シンボルに割り当てられるデータは、使用される変調構成およびサブキャリアの数に依存する。例えば、１６−ＱＡＭのサブキャリア変調に対しては、各サブキャリアは４ビットのデータを運び、１００サブキャリアを用いる伝送に対しては、シンボル毎のビット数は４００となる。ほとんどのサブキャリアは、データで変調される。外側のサブキャリアは変調されず、ゼロ振幅に設定される。これらのゼロサブキャリアは、ナイキスト周波数の手前に周波数ガードバンドを与え、信号を補間する役割を効果的に果たし、アナログ折り返し除去復元フィルタにおいて現実的なロールオフを可能にする。

周期的前置語は、ＯＦＤＭの不可欠な機能であり、信号が伝播するマルチパスチャンネルによりもたらされる、シンボル間干渉（ＩＳＩ：Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）およびチャンネル間干渉（ＩＣＩ：Ｉｎｔｅｒ Ｃｈａｎｎｅｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）に対処するために使用される。基本的な考え方は、ＯＦＤＭ時間領域波形の部分を、後部から前部に複製し、ガード期間を作り出すことである。ガード期間Ｔｇの継続期間は、目標とするマルチパス環境における最悪の遅延スプレッドよりも長くする必要がある。

図６は、マルチパス成分２２を含む考え方を説明している。受信部において、周期的前置語内の所定の位置が、サンプリング開始点として選ばれる。サンプリング開始点は、基準Ｔｍａｘ＜Ｔｘ＜Ｔｇを満たす。ここで、Ｔｍａｘは、最悪の場合のマルチパススプレッドである。上述した条件がいったん満足されると、先行するシンボルが、［０、Ｔｍａｘ］内のサンプルに影響を及ぼすだけであるから、いかなるＩＳＩも発生しない。さらに図から明確になることは、Ｔｘから始まるサンプリング期間は、すべてのマルチパス成分からの寄与を含むので、すべてのサンプルは、同一のチャンネルを経験し、いかなるＩＣＩも発生しないことである。

上述したマルチレート則は、チャンネル状態に応じて、または将来ありえる４Ｇ規格を含むＯＦＤＭを使用する他の規格への再構成に応じて、ガード期間および周期的前置語が容易に変更できるように、ＯＦＤＭシステムに柔軟性および再構成可能性を加える。

図４に示されるように、本発明に従うＯＦＤＭシステムの一例において、拡大部３、すなわちＰおよびＱ、がシステムに導入され、間引き部２は、可変値Ｍ＜Ｌを有する。間引き部２は、最後のＬ−Ｍサブバンドを第１Ｌ−Ｍサブバンドに複製することにより、Ｌ−Ｍの長さの周期的前置語を加える効果を有する。これは、Ｌ−Ｍの長さの周期的拡張部を追加する効果を有する。

拡大部３は、可変値Ｑを備え、Ｑ−１のゼロを挿入し、すべてのサブキャリアを強制的にゼロする。その結果、規格の要件に従って、必要なキャリアにパイロット信号を挿入することが可能になる。パイロット信号は、受信部には既知の信号であり、受信信号の品質を決定するとともに、チャンネルのモデル化のために使用される。

拡大部３は、可変値Ｐを備え、各データサンプルｘ（ｎ）間にＰ−１のゼロを挿入する。これは、データキャリア間に強制的にゼロキャリアを置く効果を有し、これにより、Ｐ−１の長さのガードバンドが導入され、ＩＣＩの効果を低減させることが可能になる。

本発明は、ランタイム再構成用のシステムおよび方法に利用できる。

本発明の例に従う再構成可能なシステムを示す。 Ｍ＝３に対するＭ倍間引き部例およびＭ倍拡大部例の図で、その原理は本発明に使用される。 一般的な従来例の再構成可能なシステムを示す。 本発明の例に従う再構成可能なＯＦＤＭ送信部を示す。 基本的な従来例のＯＦＤＭ送受信部を示す。 ＯＦＤＭ送受信部における周期的前置語の概念を説明する図である。

Claims (16)

1. 少なくとも１つの遅延ブロックおよび少なくとも１つの間引きブロックを含み、使用時に、第１サンプリングレートを備えた第１直列信号を、第１サンプリングレートに等しいまたはそれより小さい第２サンプリングレートを備えた多数の並列サブバンド信号に変換する、直列／並列変換部と、
   使用時に、サブバンド信号を処理し、処理された信号を生成する処理ブロックと、
   使用時に、各間引きブロックの間引き率を修正し、使用時に、構成情報を処理ブロックのメモリに取り込む構成制御部と、
   少なくとも１つの拡大ブロックを含み、使用時に、第１サンプリングレートと実質的に等しいサンプリングレートを備えた第２直列信号を、処理された信号から回復する、並列／直列変換部と、を有し、
   各間引きブロックの間引き率は、使用時に、通常のランタイム動作において、サブバンド信号の数と等しく、前記構成制御部は、使用時に、ランタイム再構成が必要な場合、
   第２サンプリングレートが増加するように間引き率を減少させ、
   構成情報を処理ブロックのメモリに取り込み、
   再びサブバンド信号の数と等しくなるように間引き率を増加させる、ことを特徴とする、再構成可能なデジタルシグナルプロセッシングシステム。
2. 前記構成制御部は、使用時に、間引き率を連続して減少させ、構成情報を増分的に取り込むことを特徴とする、請求項１に記載の再構成可能なデジタルシグナルプロセッシングシステム。
3. さらに、
   サブバンド信号が処理ブロックにより処理される前に、使用時に、サブバンド信号を変換する変換手段と、
   処理された信号が並列／直列変換部により並列／直列変換される前に、使用時に、処理された信号を逆変換する逆変換手段と、を有することを特徴とする、請求項１または請求項２に記載の再構成可能なデジタルシグナルプロセッシングシステム。
4. 前記変換手段は、高速フーリエ変換手段であり、
   前記逆変換手段は、逆高速フーリエ変換手段であることを特徴とする、請求項３に記載の再構成可能なデジタルシグナルプロセッシングシステム。
5. 再構成可能なデジタルプロセッシングシステムにおいて、デジタル信号を処理する方法であって、
   少なくとも１つの遅延ブロックおよび少なくとも１つの間引きブロックを含む直列／並列変換部により、第１サンプリングレートを備えた第１直列信号を、第１サンプリングレートに等しいまたはそれより小さい第２サンプリングレートを備えた多数の並列サブバンド信号に、直列／並列変換し、
   処理ブロックにより、サブバンド信号を処理し、処理された信号を生成し、
   処理された信号を並列／直列変換し、第１サンプリングレートと実質的に等しいサンプリングレートを備えた第２直列信号を、処理された信号から回復する、ステップを有し、
   各間引きブロックの間引き率は、通常のランタイム動作において、サブバンド信号の数と等しく、ランタイム再構成が必要な場合、前記方法は、さらに、
   構成制御部により、第２サンプリングレートが増加するように間引きブロックの間引き率を減少させ、
   前記構成制御部により、構成情報を処理ブロックのメモリに取り込み、
   前記構成制御部により、再びサブバンド信号の数と等しくなるように間引き率を増加させる、ステップを有することを特徴とする、再構成可能なデジタルプロセッシングシステムにおけるデジタル信号処理方法。
6. 前記構成制御部は、間引き率を連続して減少させるステップを実行し、構成情報を増分的に取り込むことを特徴とする、請求項５に記載の再構成可能なデジタルプロセッシングシステムにおけるデジタル信号処理方法。
7. さらに、
   処理するステップの前に、サブバンド信号を変換し、
   並列／直列変換するステップの前に、処理された信号を逆変換する、ステップを有することを特徴とする、請求項５または請求項６に記載の再構成可能なデジタルプロセッシングシステムにおけるデジタル信号処理方法。
8. 前記変換するステップは、高速フーリエ変換するステップであり、
   前記逆変換するステップは、逆高速フーリエ変換するステップであることを特徴とする、請求項７に記載の再構成可能なデジタルプロセッシングシステムにおけるデジタル信号処理方法。
9. 少なくとも１つの遅延ブロックおよび少なくとも１つの間引きブロックを含み、使用時に、第１直列キャリア信号を多数の並列サブキャリア信号に変換する、直列／並列変換部と、
   使用時に、サブキャリア信号を時間領域に変換し、変換された信号を形成する変換手段と、
   使用時に、各間引きブロックの間引き率を修正する制御部と、
   少なくとも１つの第１拡大ブロックを含む並列／直列変換部と、を有し、
   前記第１拡大ブロックは、使用時に、変換された信号から出力直列信号を回復し、
   前記第１拡大ブロックの拡大率は、サブバンド信号の数と等しく、かつ各間引きブロックの間引き率よりも大きいことを特徴とする、直交周波数分割多重（ＯＦＤＭ）送信部。
10. さらに、使用時に、連続する第１直列キャリア信号の間に、ゼロキャリア信号を挿入する第２拡大ブロックを有することを特徴とする、請求項９に記載のＯＦＤＭ送信部。
11. さらに、少なくとも１つの遅延ブロックと少なくとも１つの間引きブロックとの間に構成され、パイロット信号を挿入可能とするため、ゼロサブキャリア信号を使用時に挿入する、少なくとも１つの第３拡大ブロックを有することを特徴とする、請求項９または請求項１０に記載のＯＦＤＭ送信部。
12. 前記変換手段は、逆フーリエ変換手段であることを特徴とする、請求項９から１１のいずれかに記載のＯＦＤＭ送信部。
13. 直交周波数分割多重（ＯＦＤＭ）送信部において、信号を送信する方法であって、
    少なくとも１つの遅延ブロックおよび少なくとも１つの間引きブロックを含む直列／並列変換部により、第１直列キャリア信号を多数の並列サブキャリア信号に、直列／並列変換し、
    拡大されたサブキャリア信号を時間領域に変換し、変換された信号を形成し、
    制御部により、各間引きブロックの間引き率を修正し、
    並列／直列変換部により、変換された信号を並列／直列変換し、出力直列信号を変換された信号から回復する、ステップを有し、
    前記並列／直列変換部は、少なくとも１つの第１拡大ブロックを含み、
    前記第１拡大ブロックの拡大率は、サブバンド信号の数と等しく、かつ各間引きブロックの間引き率よりも大きいことを特徴とする、ＯＦＤＭ送信部における信号送信方法。
14. さらに、第２拡大ブロックにより、連続する第１直列キャリア信号の間に、ゼロキャリア信号を挿入する、ステップを有することを特徴とする、請求項１３に記載のＯＦＤＭ送信部における信号送信方法。
15. 少なくとも１つの遅延ブロックと少なくとも１つの間引きブロックとの間に設けた少なくとも１つの第３拡大ブロックにより、パイロット信号を挿入可能とするため、ゼロサブキャリア信号を挿入する、ステップを有することを特徴とする、請求項１３または請求項１４に記載のＯＦＤＭ送信部における信号送信方法。
16. 前記変換するステップは、逆フーリエ変換ステップであることを特徴とする、請求項１３から１５のいずれかに記載のＯＦＤＭ送信部における信号送信方法。

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