JP2008309540A - Method for inspecting semiconductor chip and inspection-use jig therefor - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To reduce an elapsed time until starting an inspection and surely carry out a detailed analysis about an electric characteristic inspection of a semiconductor chip. <P>SOLUTION: When carrying out the electric characteristic inspection of the semiconductor chip T, an inspection-use jig 10 composed of a plate-like member 11 which has a suction hole 12 and a suction groove 13 communicated with an aperture 18 on the back side of the suction hole 12, is disposed at a base part 2 of a prober, and the semiconductor chip T is disposed on an aperture 17 on the surface side of the suction hole 12, and then a suction operation is carried out, thereby fixing the inspection-use jig 10 to the base part 2 and fixing the semiconductor chip T to the inspection-use jig 10. Therefore, the electric characteristic inspection of the semiconductor chip T can be carried out in a unit test in such the state that the semiconductor chip T keeps its flatness and causes no deviation to occur with respect to the base part 2 of the prober. Accordingly, the elapsed time until starting the inspection of the semiconductor chip T can be reduced, and the detailed analysis can be carried out surely. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体チップの検査技術に関し、特に、不良返品された半導体チップについてプローバを用いて電気的特性検査を行う際の半導体チップの検査技術に適用して有効な技術に関するものである。   The present invention relates to a semiconductor chip inspection technique, and more particularly to a technique that is effective when applied to a semiconductor chip inspection technique when an electrical characteristic inspection is performed on a defective semiconductor chip using a prober.

キャリアカセットと、ウェハ上の不良マーク付きのチップを撮影するカメラと、撮影した画像認識データを処理し、不良マーク付きのチップを検出する画像処理装置と、プローブカードを接続したテストヘッド等を備え、テスタに接続され、画像処理装置により不良マーク付きのチップの位置をメモリに記憶し、不良マーク付きのチップにはプローブ針を当てないで電気的特性のテストを行う技術がある（例えば、特許文献１参照）。これにより、不良チップの良品判定を防止することができる。
特開平７−９４５５９号公報（図１） A carrier cassette, a camera for photographing chips with defective marks on a wafer, an image processing apparatus for processing photographed image recognition data and detecting chips with defective marks, a test head connected with a probe card, etc. There is a technology that is connected to a tester, stores the position of a chip with a defect mark in a memory by an image processing apparatus, and tests the electrical characteristics without applying a probe needle to the chip with a defect mark (for example, a patent) Reference 1). Thereby, the non-defective product determination of a defective chip can be prevented.
JP-A-7-94559 (FIG. 1)

以下に説明する技術は、本発明を研究、完成するのに際して、本発明者によって検討されたものであり、その概要は次のとおりである。   The technology described below has been studied by the present inventors in researching and completing the present invention, and the outline thereof is as follows.

例えば、ＬＣＤドライバ等の一部の半導体装置については、パッケージングを行わずにチップ状態のままで顧客に出荷する場合がある。顧客に出荷された半導体チップは、その顧客の工場でパッケージングが行われ、それぞれの用途に合わせた半導体装置となる。   For example, some semiconductor devices such as LCD drivers may be shipped to customers in a chip state without being packaged. The semiconductor chip shipped to the customer is packaged at the customer's factory and becomes a semiconductor device suitable for each application.

このような半導体チップについて客先で不良品が見つかった場合、顧客から返品されてきた半導体チップの不良解析を行い、顧客に不良解析の報告書を送付する。返品されてきた半導体チップは、パッケージングされた半導体装置の状態か少なくともパッケージングの途中の半導体装置の状態となっている。そのため、返品された半導体チップの不良解析を行うためには、当該半導体装置を半導体チップ単体に分解する必要がある。そして、一旦半導体チップ単体に分解した後、解析用にＴＣＰやＣＯＦに再組立てを行った上で、電気的特性検査を行う方法が一般的であった。   When a defective product is found at the customer for such a semiconductor chip, the semiconductor chip returned from the customer is analyzed for failure and a failure analysis report is sent to the customer. The returned semiconductor chip is in the state of the packaged semiconductor device or at least the state of the semiconductor device in the middle of packaging. Therefore, in order to perform a failure analysis of the returned semiconductor chip, it is necessary to disassemble the semiconductor device into a single semiconductor chip. In general, the semiconductor chip is once disassembled and then reassembled into TCP or COF for analysis, and then an electrical characteristic inspection is performed.

しかし、このような方法を採ると、電気的特性検査を開始するまでの時間が非常に掛かるという問題がある。すなわち、半導体装置を半導体チップ単体に分解し、解析用にＴＣＰやＣＯＦに再組立てを行って、電気的特性検査を開始するまでに、数日を要することが多い。   However, when such a method is adopted, there is a problem that it takes a very long time to start the electrical characteristic inspection. That is, it often takes several days for the semiconductor device to be disassembled into a single semiconductor chip, reassembled into TCP or COF for analysis, and to start the electrical characteristic inspection.

また、近年、半導体チップの入出力端子数が増加しており、それに伴い入出力端子の大きさが小さくなったり、入出力端子間のピッチが狭くなったり、また、半導体チップの外周付近に１列に並んで配置されていた入出力端子が２列以上に千鳥配置されるようになったりしている。解析用のＴＣＰやＣＯＦへの再組立てに際して、このような入出力端子から配線を引き出そうとした場合、２列以上に千鳥配置された入出力端子のうち外周側の入出力端子については配線を引き出すことができたとしても、内側の入出力端子については、入出力端子間のピッチが狭過ぎて配線と他の入出力端子とがショートしてしまうために配線を引き出すことができず、その結果、内側の入出力端子の電気的特性検査を行うことができない場合があった。   Further, in recent years, the number of input / output terminals of a semiconductor chip has increased, and accordingly, the size of the input / output terminals has decreased, the pitch between input / output terminals has decreased, and 1 near the outer periphery of the semiconductor chip. Input / output terminals arranged side by side are arranged in a staggered manner in two or more rows. When trying to pull out wiring from such input / output terminals when reassembling to TCP or COF for analysis, pull out the wiring for the input / output terminals on the outer peripheral side among the input / output terminals arranged in a staggered manner in two or more rows. Even if it can, the inner input / output terminals cannot be pulled out because the pitch between the input / output terminals is too narrow and the wiring and other input / output terminals are short-circuited. In some cases, the electrical characteristics of the inner input / output terminals cannot be inspected.

さらに、顧客からは、報告書の提出までの時間の短縮と、さらに詳細な解析の報告書の提出などの要望があり、より早くより詳しく不良解析を行う必要がある。そこで、不良品の半導体チップを含む半導体装置を半導体チップ単体に分解した後に再組立てを行わず、チップ状態のままで電気的特性検査を行うことで、不良解析の報告書の提出までの時間の短縮及びさらに詳細な解析を実施する検討が行われた。   In addition, there are requests from customers for shortening the time to submit a report and submitting a report for further detailed analysis, and it is necessary to conduct defect analysis more quickly and in detail. Therefore, by disassembling a semiconductor device including a defective semiconductor chip into a single semiconductor chip and not reassembling it, the electrical characteristics inspection is performed in the chip state, thereby reducing the time required to submit a defect analysis report. Considerations were given to shortening and conducting more detailed analyses.

ここで、返品された半導体装置を半導体チップ単体に分解した後、再組立てを行わずにチップ状態のままで電気的特性検査を行う方法として、分解した半導体チップの入出力端子に直接プローバのプローブ針を当ててＬＳＩテスタ解析を行うチッププローブがある。このチッププローブについて、種々の研究、試行がなされてきたが、元来、プローバは台座等の構造がウェハ（ウェハ状態の半導体チップ）に適用することを想定したものであり、小さな形状の半導体チップ単体にチッププローブを行うことを想定したものではないため、半導体チップ単体について検査をしようとしても、半導体チップがずれてしまって全ての入出力端子の測定ができない等、うまく電気的特性検査が行えない場合があった。   Here, after disassembling the returned semiconductor device into a single semiconductor chip, the prober probe is directly connected to the input / output terminals of the disassembled semiconductor chip as a method of inspecting the electrical characteristics without reassembling the chip. There is a chip probe that performs LSI tester analysis by applying a needle. Various researches and trials have been made on this chip probe. Originally, the prober is supposed to be applied to a wafer (semiconductor chip in a wafer state) such as a base, and a small-sized semiconductor chip. Since it is not assumed that a single chip probe is used, even if an attempt is made to inspect a semiconductor chip alone, the electrical characteristics can be inspected well, such as the semiconductor chip being displaced and not being able to measure all input / output terminals. There was no case.

また、プローバでの半導体チップ単体の検査に際して、半導体チップをプローバの台座に配置するときに当該台座に適合するダミーウェハを用意し、半導体チップ裏面に接着剤を付けてダミーウェハに半導体チップを貼り付けて固定し、このダミーウェハをプローバの台座に配置することで、半導体チップがずれないようにすることも考えられた。しかし、このようにすると、接着剤のために半導体チップの平坦性が悪くなり、また接着時に微妙なズレも生じるため、プローブ針が半導体チップの全ての入出力端子に均一に接触せず、測定不能の入出力端子が生じることになった。特に、入出力端子数の多い半導体チップの場合、入出力端子自体の大きさが小さくなり、また入出力端子間のピッチも狭くなるため、接着剤による平坦性の悪化や接着時の微妙なズレが生じた際に、プローブ針を全ての入出力端子に均一に接触させることがより困難になる。このため、確実な電気的特性検査を行うことができず、実用的ではなかった。   When a semiconductor chip is inspected by a prober, a dummy wafer is prepared that fits the pedestal when the semiconductor chip is placed on the pedestal of the prober, and an adhesive is applied to the backside of the semiconductor chip and the semiconductor chip is attached to the dummy wafer. It has also been considered that the semiconductor chip is not displaced by fixing the dummy wafer on the prober base. However, if this is done, the flatness of the semiconductor chip will deteriorate due to the adhesive, and there will also be a slight misalignment during bonding, so the probe needle will not be in uniform contact with all the input / output terminals of the semiconductor chip. An impossible input / output terminal was produced. In particular, in the case of a semiconductor chip having a large number of input / output terminals, the size of the input / output terminals themselves is reduced, and the pitch between the input / output terminals is also reduced. When this occurs, it becomes more difficult to make the probe needles uniformly contact all the input / output terminals. For this reason, a reliable electrical characteristic test cannot be performed, which is not practical.

以上のような問題を踏まえて、半導体チップにおける不良解析の時間短縮及び詳細な不良解析の実施について種々の検討を行った結果、本発明に至った。   In view of the above problems, the present invention has been accomplished as a result of various investigations on shortening the time for failure analysis in semiconductor chips and conducting detailed failure analysis.

なお、前記特許文献１（特開平７−９４５５９号公報）の図１に記載されているプローバは、ウェハ上のチップ（ウェハ状態の半導体チップ）の検査についてのみ記載されているものであり、チッププローブについての記載は一切ない。よって、前記した問題は特許文献１によって解消されるものではない。   Note that the prober described in FIG. 1 of Patent Document 1 (Japanese Patent Laid-Open No. 7-94559) is only described for inspecting a chip on a wafer (a semiconductor chip in a wafer state). There is no mention of probes. Therefore, the above-described problem is not solved by Patent Document 1.

本発明の目的は、半導体チップ単体がプローバの台座に対して平坦性を保ち、ずれないようにした状態で、プローバを用いた半導体チップ単体の電気的特性検査を行うことで、半導体チップの電気的特性検査について、検査開始までの時間を短縮することができ、かつ詳細な解析を確実に行うことができる技術を提供することにある。   An object of the present invention is to perform electrical characteristic inspection of a semiconductor chip using a prober in a state in which the semiconductor chip alone is kept flat with respect to the prober base and is not displaced. An object of the present invention is to provide a technique capable of shortening the time until the start of inspection and performing a detailed analysis with respect to a physical characteristic inspection.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

すなわち、本発明は、ウェハの電気的特性検査を行うプローバを用いた半導体チップの検査方法である。そして、プローバの台座に、板状部材からなり、当該板状部材の表面側から裏面側まで貫通する吸着穴と、当該吸着穴の裏面側の開口部に連通し、かつ板状部材の裏面側に形成された吸着用溝とを有する検査用治具を配置し、当該検査用治具の板状部材の吸着穴の表面側の開口部上に半導体チップを配置するものである。また、台座の吸引口を介して真空排気を行って、検査用治具を台座に吸着すると共に、吸着用溝及び吸着穴を通して、当該吸着穴の表面側の開口部上に配置された半導体チップを検査用治具の板状部材に吸着し、プローバに配置されたプローブカードにおける複数のプローブ針を、半導体チップの各入出力端子に接触させて、当該半導体チップの電気的特性検査を行うものである。   That is, the present invention is a semiconductor chip inspection method using a prober for inspecting electrical characteristics of a wafer. Further, the prober base is made of a plate-like member, communicates with a suction hole penetrating from the front surface side to the back surface side of the plate-like member, and an opening on the back side of the suction hole, and on the back surface side of the plate-like member An inspection jig having a suction groove formed on the surface is disposed, and a semiconductor chip is disposed on the opening on the surface side of the suction hole of the plate-like member of the inspection jig. In addition, vacuum exhaust is performed through the suction port of the pedestal, and the inspection jig is attracted to the pedestal, and the semiconductor chip disposed on the surface side opening of the suction hole through the suction groove and the suction hole Is used to inspect the electrical characteristics of the semiconductor chip by contacting the probe needles of the probe card arranged on the prober with the input / output terminals of the semiconductor chip. It is.

また、本発明は、ウェハの電気的特性検査を行うプローバの台座に配置する板状部材からなる検査用治具であって、当該板状部材における台座との接触面と逆の表面に配置される半導体チップを台座からの吸引で板状部材に吸着させるための吸着穴と、当該吸着穴の台座側を含む板状部材の台座との接触面側に形成され、プローバの台座からの吸引力を吸着穴に伝える吸着用溝とを有するものである。   Further, the present invention is an inspection jig comprising a plate-like member arranged on a pedestal of a prober for inspecting electrical characteristics of a wafer, and is arranged on a surface opposite to the contact surface of the plate-like member with the pedestal. The suction force from the prober base is formed on the contact surface side of the suction hole for sucking the semiconductor chip to be sucked by the plate member by suction from the base and the base of the plate member including the base side of the suction hole. And a suction groove that conveys to the suction hole.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

プローバの台座に、吸着穴と、当該吸着穴の裏面側の開口部に連通する吸着用溝とを有する板状部材からなる検査用治具を配置し、吸着穴の表面側の開口部上に半導体チップを配置して、検査用治具を台座に吸着すると共に半導体チップを検査用治具に吸着することで、半導体チップがプローバの台座に対して平坦性を保ちかつずれない状態で、半導体チップ単体の電気的特性検査を行うことができる。その結果、半導体チップの電気的特性検査を開始するまでの時間を短縮することができ、かつ詳細な解析を確実に行うことができる。   An inspection jig made of a plate-like member having a suction hole and a suction groove communicating with the opening on the back surface side of the suction hole is arranged on the prober base, and is placed on the opening on the front side of the suction hole. By placing the semiconductor chip and adsorbing the inspection jig to the pedestal and adsorbing the semiconductor chip to the inspection jig, the semiconductor chip is kept flat with respect to the prober pedestal and is not displaced. It is possible to inspect electrical characteristics of a single chip. As a result, it is possible to shorten the time required to start the electrical characteristic inspection of the semiconductor chip, and to perform detailed analysis with certainty.

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。   Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。   Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。さらに、実施の形態で用いる図面においては、実施の形態の特徴部分を強調するため、実際の構造を簡略化して表す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Furthermore, in the drawings used in the embodiments, the actual structure may be simplified in order to emphasize the characteristic portions of the embodiments.

（実施の形態）
図１は本発明の実施の形態のプローバの構造の一例を示す斜視図、図２は図１に示すプローバの台座に本発明の実施の形態の検査用治具を配置したときの構造の一例を示す拡大平面図である。また、図３は図１に示すプローバの台座にウェハを配置し、ウェハにプローブ針を接触させるときの構造の一例を示す拡大断面図、図４は図１に示すプローバの台座に検査用治具及び半導体チップを配置し、半導体チップの入出力端子にプローブ針を接触させるときの構造の一例を示す拡大断面図である。また、図５は本発明の実施の形態の検査用治具における変形例の表面の構造の一例を示す拡大平面図、図６は図５に示す検査用治具の裏面の構造の一例を示す拡大平面図、図７は本発明の実施の形態の検査用治具における他の変形例の表面の構造の一例を示す拡大平面図、図８は図７に示す検査用治具の裏面の構造の一例を示す拡大平面図である。また、図９は本発明の実施の形態の半導体チップの検査手順の一例を示す検査プロセスフロー図である。 (Embodiment)
FIG. 1 is a perspective view showing an example of the structure of a prober according to the embodiment of the present invention. FIG. 2 is an example of the structure when the inspection jig according to the embodiment of the present invention is arranged on the base of the prober shown in FIG. FIG. 3 is an enlarged sectional view showing an example of a structure in which a wafer is placed on the prober base shown in FIG. 1 and a probe needle is brought into contact with the wafer, and FIG. 4 is an inspection treatment on the prober base shown in FIG. It is an expanded sectional view which shows an example of a structure when arrange | positioning a tool and a semiconductor chip and making a probe needle contact the input / output terminal of a semiconductor chip. FIG. 5 is an enlarged plan view showing an example of the surface structure of a modified example of the inspection jig according to the embodiment of the present invention, and FIG. 6 shows an example of the back surface structure of the inspection jig shown in FIG. FIG. 7 is an enlarged plan view, FIG. 7 is an enlarged plan view showing an example of the surface structure of another modification of the inspection jig according to the embodiment of the present invention, and FIG. 8 is the back surface structure of the inspection jig shown in FIG. It is an enlarged plan view which shows an example. FIG. 9 is an inspection process flow chart showing an example of a semiconductor chip inspection procedure according to the embodiment of the present invention.

プローバは、元来、半導体装置の製造過程において、ダイシング工程を行う前のウェハ（ウェハ状態の半導体チップ）に対して電気的特性検査を行う装置である。そのため、プローバの台座等の大きさや構造がウェハに適応するように形成されており、半導体チップ単体（チップ状態の半導体チップ）に適応するように形成されているものではない。本実施の形態では、チップ状態で出荷された半導体装置（半導体チップ単体）が不良品として返品されてきた場合に、このプローバを用いて当該不良品（以下、不良品の半導体チップを検査用半導体チップという。）の不良解析を行う際の技術について説明する。   A prober is an apparatus that inspects electrical characteristics of a wafer (semiconductor chip in a wafer state) before performing a dicing process in the process of manufacturing a semiconductor device. Therefore, the size and structure of the prober pedestal and the like are formed so as to be adapted to the wafer, and are not adapted to be adapted to a single semiconductor chip (a semiconductor chip in a chip state). In this embodiment, when a semiconductor device shipped in a chip state (semiconductor chip alone) is returned as a defective product, the prober is used to detect the defective product (hereinafter referred to as a defective semiconductor chip). A technique for performing a failure analysis of a chip) will be described.

まず、図１〜図３を用いて、本実施の形態のプローバの構成を説明する。図１に示すように、本実施の形態のプローバ１は、ウェハＷ（図３に図示）を配置するための台座２、当該台座２に配置されたウェハＷの上側の面（表面）に対向させるプローブカード３、作業者がプローバ１の操作を行う操作パネル４等を有している。   First, the configuration of the prober according to the present embodiment will be described with reference to FIGS. As shown in FIG. 1, the prober 1 of the present embodiment is opposed to a pedestal 2 for placing a wafer W (shown in FIG. 3) and an upper surface (front surface) of the wafer W placed on the pedestal 2. A probe card 3 to be operated, an operation panel 4 on which an operator operates the prober 1, and the like.

図２に示すように、本実施の形態の台座２は、ウェハＷの形状に合わせて平面視略円形状の水平面で構成されており、前後左右に移動可能となっており、真空吸引（真空排気）を行う吸引機能を備えている。具体的には、台座２の中心位置に、真空吸引装置（図示省略）に繋がる吸引口５が形成されており、当該吸引口５を中心とした同心円状に複数の溝６が形成されている。そして、図３に示すように、台座２にウェハＷを配置し、真空吸引装置を作動させることで、矢印Ａに示すように吸引口５から複数の溝６の空気を吸引（排気）して真空状態を作り出し、これによりウェハＷを台座２に吸着して固定するようになっている。このように、ウェハＷを台座２に吸着固定してから後述するプローブカード３のプローブ針７をウェハＷに接触させることで、ウェハＷを安定した状態に固定してから電気的特性検査を行うことができ、ウェハＷがずれる等の不具合を起こさず確実に電気的特性検査を行うことができるようになっている。   As shown in FIG. 2, the pedestal 2 of the present embodiment is configured with a substantially circular horizontal plane in plan view in accordance with the shape of the wafer W, and is movable back and forth and left and right. It has a suction function to perform (exhaust). Specifically, a suction port 5 connected to a vacuum suction device (not shown) is formed at the center position of the base 2, and a plurality of grooves 6 are formed concentrically around the suction port 5. . Then, as shown in FIG. 3, the wafer W is placed on the pedestal 2 and the vacuum suction device is operated to suck (exhaust) the air in the plurality of grooves 6 from the suction port 5 as shown by the arrow A. A vacuum state is created, whereby the wafer W is attracted and fixed to the base 2. Thus, after the wafer W is attracted and fixed to the pedestal 2, the probe needle 7 of the probe card 3 to be described later is brought into contact with the wafer W, whereby the electrical characteristics inspection is performed after fixing the wafer W in a stable state. Therefore, the electrical characteristic inspection can be surely performed without causing problems such as the wafer W being displaced.

図１に示すように、本実施の形態のプローブカード３は、ウェハＷの形状に合わせた台座２に合わせて平面視略円形状に形成されており、台座２より小さめの大きさに形成されている。また、本実施の形態のプローブカード３は、ヒンジ８により矢印Ｂに示すように回転移動するようになっており、この回転移動により台座２に対して上側から重なって、台座２に配置されたウェハＷの表面に対向するようになっている。さらに、プローブカード３は、図３に示すように、台座２に配置されたウェハＷの表面と対向する面に、ウェハＷ上の半導体チップ１個分における複数の入出力端子全てに接触させる複数のプローブ針７を備えている。そして、ウェハＷ（ウェハ状態の半導体チップ）の電気的特性検査を行う際には、この複数のプローブ針７を半導体チップの複数の入出力端子全てに接触させてプローブ針７から入力端子に電気信号を印加することで、半導体チップの電気的特性の情報を出力端子を介してプローバ１からＬＳＩテスタ（図示省略）に送り、この情報を基にＬＳＩテスタで半導体チップの解析を行うようになっている。このようにして、半導体チップ１個分の電気的特性検査を行ったら、台座２を移動させて次の半導体チップの入出力端子全てにプローブ針７を接触させて電気的特性検査を行い、これを繰り返してウェハＷ上の半導体チップ全ての電気的特性検査を行うようになっている。   As shown in FIG. 1, the probe card 3 of the present embodiment is formed in a substantially circular shape in plan view in accordance with a pedestal 2 that matches the shape of the wafer W, and is formed in a size smaller than the pedestal 2. ing. Further, the probe card 3 of the present embodiment is rotated and moved by the hinge 8 as shown by an arrow B, and is arranged on the pedestal 2 so as to overlap the pedestal 2 from the upper side by this rotational movement. It faces the surface of the wafer W. Further, as shown in FIG. 3, the probe card 3 has a plurality of contacts with all the plurality of input / output terminals of one semiconductor chip on the wafer W on the surface facing the surface of the wafer W arranged on the base 2. The probe needle 7 is provided. When the electrical characteristics inspection of the wafer W (semiconductor chip in the wafer state) is performed, the probe needles 7 are brought into contact with all of the plurality of input / output terminals of the semiconductor chip to electrically connect the probe needles 7 to the input terminals. By applying a signal, information on the electrical characteristics of the semiconductor chip is sent from the prober 1 to the LSI tester (not shown) via the output terminal, and the semiconductor chip is analyzed by the LSI tester based on this information. ing. Thus, when the electrical characteristic inspection for one semiconductor chip is performed, the pedestal 2 is moved, the probe needle 7 is brought into contact with all the input / output terminals of the next semiconductor chip, and the electrical characteristic inspection is performed. Is repeated to inspect the electrical characteristics of all the semiconductor chips on the wafer W.

次に、図２及び図４〜図８を用いて、本実施の形態の検査用治具の構成を説明する。検査用治具は、ウェハ状態から個片化されたチップ状態の検査用半導体チップ（半導体チップ単体）Ｔの電気的特性検査をプローバ１で行う際に、１つ又は複数の検査用半導体チップＴをプローバ１の台座２に平坦性を保ちつつ固定して、均一かつ安定した状態で検査を行うことができるように、台座２と検査用半導体チップＴとの間に配置する治具である。   Next, the configuration of the inspection jig according to the present embodiment will be described with reference to FIGS. 2 and 4 to 8. The inspection jig uses one or more inspection semiconductor chips T when the prober 1 performs an electrical property inspection of the inspection semiconductor chip (semiconductor chip alone) T in a chip state separated from the wafer state. Is a jig placed between the base 2 and the semiconductor chip for inspection T so that the inspection can be performed in a uniform and stable state while being fixed to the base 2 of the prober 1 while maintaining flatness.

図２及び図４に示すように、本実施の形態の検査用治具１０は、ウェハＷと外形及び大きさが略同一となる平面視略円形状の板状部材１１からなっている。また、本実施の形態の板状部材１１はセラミックを材質に用いたセラミックボードからなっている。これにより、温度の影響を受け難く、高温又は低温での検査にも変形せずに対応可能であると共に、機械的な負荷に対しても変化の少ない検査用治具１０となっている。   As shown in FIGS. 2 and 4, the inspection jig 10 according to the present embodiment is composed of a plate-like member 11 having a substantially circular shape in plan view and having substantially the same outer shape and size as the wafer W. The plate-like member 11 of the present embodiment is made of a ceramic board using ceramic as a material. As a result, the inspection jig 10 is hardly affected by temperature, can be used for inspection at high or low temperatures without deformation, and has little change even with respect to a mechanical load.

また、本実施の形態の検査用治具１０の板状部材１１には、吸着穴１２と吸着用溝１３とが形成されている。   Further, suction holes 12 and suction grooves 13 are formed in the plate-like member 11 of the inspection jig 10 of the present embodiment.

吸着穴１２は、当該板状部材１１の表面１４側から裏面１５側まで貫通する貫通穴であり、板状部材１１に対して１つ又は複数形成されている。また、板状部材１１における１つ又は複数の吸着穴１２の表面側の開口部１７上に検査用半導体チップＴを配置するようになっている。すなわち、板状部材１１における台座２との接触面である裏面１５と逆側の表面１４側の１つ又は複数の吸着穴１２の上に重なるように検査用半導体チップＴを配置するようになっている。なお、図２及び図４に示す検査用治具１０では、板状部材１１の中心位置（プローバ１の台座２の中心位置に形成された吸引口５と重なる位置）から放射状に複数の吸着穴１２が形成されており、検査用半導体チップＴの数、種類及び大きさ等に応じて、検査用半導体チップＴをこれらの吸着穴１２の表面側の開口部１７上のいずれか１つ又は複数に重なるように配置するようになっている。   The suction hole 12 is a through hole penetrating from the front surface 14 side to the rear surface 15 side of the plate-like member 11, and one or a plurality of suction holes 12 are formed with respect to the plate-like member 11. Further, the inspection semiconductor chip T is arranged on the opening 17 on the surface side of the one or more suction holes 12 in the plate-like member 11. That is, the inspection semiconductor chip T is arranged so as to overlap with one or a plurality of suction holes 12 on the surface 14 side opposite to the back surface 15 which is a contact surface with the base 2 in the plate-like member 11. ing. 2 and 4, a plurality of suction holes are radially formed from the center position of the plate-like member 11 (position overlapping the suction port 5 formed at the center position of the base 2 of the prober 1). 12 is formed, and according to the number, type, size, and the like of the inspection semiconductor chip T, any one or a plurality of inspection semiconductor chips T on the surface side opening 17 of the suction holes 12 are arranged. It is arranged so as to overlap.

吸着用溝１３は、吸着穴１２の裏面側の開口部１８に連通し、かつ板状部材１１の裏面１５側に形成された１つ又は複数の溝である。すなわち、吸着用溝１３は、吸着穴１２の裏面側を含む板状部材１１の裏面１５側に形成された１つ又は複数の溝である。この吸着用溝１３は、プローバ１の台座２に備えられた吸引機能を作動させることで台座２の吸引口５から生じる吸引力を吸着穴１２に伝えるために形成されている。なお、図２及び図４に示す検査用治具１０では、板状部材１１の中心位置から放射状に形成された複数の吸着穴１２に沿って、放射状に複数の吸着用溝１３が形成されている。   The suction groove 13 is one or a plurality of grooves that communicate with the opening 18 on the back surface side of the suction hole 12 and that are formed on the back surface 15 side of the plate-like member 11. That is, the suction groove 13 is one or a plurality of grooves formed on the back surface 15 side of the plate-like member 11 including the back surface side of the suction hole 12. The suction groove 13 is formed to transmit the suction force generated from the suction port 5 of the base 2 to the suction hole 12 by operating the suction function provided in the base 2 of the prober 1. 2 and 4, a plurality of suction grooves 13 are formed radially along a plurality of suction holes 12 formed radially from the center position of the plate-like member 11. Yes.

そして、図４に示すように、プローバ１の台座２に検査用治具１０を配置し、検査用治具１０の板状部材１１の吸着穴１２の表面側の開口部１７の１つ又は複数の上に重なるように１つ又は複数の検査用半導体チップＴを配置して、真空吸引装置を作動させる。なお、ここでは、複数の吸着穴１２の表面側の開口部１７上に重なるように１つの検査用半導体チップＴを配置している。このようにして台座２の吸引機能を作動させて真空吸引（真空排気）を行い、矢印Ａに示すように吸引口５から複数の溝６の空気を吸引（排気）して真空状態を作り出し、これにより検査用治具１０を台座２に吸着して固定する。また、吸着用溝１３及び吸着穴１２を通して、当該吸着穴１２の表面側の開口部１７上に重なるように配置された検査用半導体チップＴを検査用治具１０の板状部材１１に吸着させる。その結果、真空吸引により、接着剤等を用いずに検査用半導体チップＴをプローバ１の台座２に固定することができ、検査用半導体チップＴが平坦性を保ちかつずれない構成とすることができる。   Then, as shown in FIG. 4, the inspection jig 10 is arranged on the base 2 of the prober 1, and one or a plurality of openings 17 on the surface side of the suction holes 12 of the plate-like member 11 of the inspection jig 10. One or a plurality of inspection semiconductor chips T are arranged so as to overlap with each other, and the vacuum suction device is operated. Here, one inspection semiconductor chip T is arranged so as to overlap with the openings 17 on the surface side of the plurality of suction holes 12. In this way, the suction function of the pedestal 2 is operated to perform vacuum suction (evacuation), and as shown by the arrow A, the air in the plurality of grooves 6 is sucked (exhaust) from the suction port 5 to create a vacuum state, As a result, the inspection jig 10 is sucked and fixed to the base 2. Further, the inspection semiconductor chip T disposed so as to overlap the opening 17 on the surface side of the suction hole 12 is attracted to the plate-like member 11 of the inspection jig 10 through the suction groove 13 and the suction hole 12. . As a result, the semiconductor chip for inspection T can be fixed to the pedestal 2 of the prober 1 by vacuum suction without using an adhesive or the like, and the semiconductor chip for inspection T can be kept flat and not misaligned. it can.

なお、ここでは１つの検査用半導体チップＴの電気的特性検査を行う構成となっていたが、複数の検査用半導体チップＴの電気的特性検査を同時に行う構成とした場合には、１つずつ電気的特性検査を行う構成と比較して、検査用半導体チップＴの交換の時間等を短縮することができ、作業効率を向上させることができる。   Here, the configuration is such that the electrical characteristic inspection of one semiconductor chip T for inspection is performed, but when the electrical characteristic inspection of a plurality of semiconductor chips T for inspection is performed simultaneously, one by one. Compared with the configuration for performing the electrical characteristic inspection, the time for replacing the semiconductor chip for inspection T can be shortened, and the working efficiency can be improved.

次に、本実施の形態の検査用治具の変形例について、図５及び図６を用いて説明する。この変形例の検査用治具１０Ａは、検査用半導体チップＴを１つだけ配置する構成の検査用治具である。   Next, a modification of the inspection jig according to the present embodiment will be described with reference to FIGS. The inspection jig 10A according to this modification is an inspection jig having a configuration in which only one inspection semiconductor chip T is arranged.

図５及び図６に示すように、本例の検査用治具１０Ａは、前記検査用治具１０と同様に、ウェハＷと外形及び大きさが略同一となる平面視略円形状の板状部材（セラミックボード）１１Ａからなっている。また、本例の板状部材１１Ａには、前記検査用治具１０と構成の異なる吸着穴１２Ａと吸着用溝１３Ａとが形成されている。   As shown in FIG. 5 and FIG. 6, the inspection jig 10 </ b> A of this example has a substantially circular plate shape in plan view that has substantially the same external shape and size as the wafer W, similar to the inspection jig 10. It consists of a member (ceramic board) 11A. Further, the plate-like member 11A of this example is formed with suction holes 12A and suction grooves 13A having different configurations from the inspection jig 10.

本例の吸着穴１２Ａは、前記検査用治具１０と同様の当該板状部材１１Ａの表面１４Ａ側から裏面１５Ａ側まで貫通する貫通穴であるが、前記検査用治具１０と異なり、板状部材１１Ａの所定位置（ここでは中心位置より少し外れた位置）に吸着穴１２Ａが３つだけ１列に並んだ状態で形成されている。また、本例の吸着用溝１３Ａは、３つの吸着穴１２Ａの裏面側の開口部１８Ａに連通し、かつ当該３つの吸着穴１２Ａの裏面側の開口部１８Ａを中心とした板状部材１１Ａの裏面１５Ａ側に、放射状に複数形成されている。すなわち、本例の吸着用溝１３Ａは、３つの吸着穴１２Ａの裏面側を中心とした板状部材１１Ａの裏面１５Ａ側に、放射状に複数形成されている。この吸着用溝１３Ａは、前記検査用治具１０と同様に、プローバ１の台座２に備えられた吸引機能を作動させることで台座２の吸引口５から生じる吸引力を吸着穴１２Ａに伝えるために形成されている。   The suction hole 12A of this example is a through-hole penetrating from the front surface 14A side to the back surface 15A side of the plate-like member 11A similar to the inspection jig 10, but unlike the inspection jig 10, it is a plate-like shape. Only three suction holes 12A are arranged in a line at a predetermined position (here, a position slightly deviated from the center position) of the member 11A. Further, the suction groove 13A of this example communicates with the opening 18A on the back surface side of the three suction holes 12A, and the plate-like member 11A centering on the opening portion 18A on the back surface side of the three suction holes 12A. A plurality of radial shapes are formed on the back surface 15A side. That is, a plurality of suction grooves 13A in this example are radially formed on the back surface 15A side of the plate-like member 11A centering on the back surfaces of the three suction holes 12A. The suction groove 13A, like the inspection jig 10, operates the suction function provided on the pedestal 2 of the prober 1 to transmit the suction force generated from the suction port 5 of the pedestal 2 to the suction hole 12A. Is formed.

そして、プローバ１の台座２に検査用治具１０Ａを配置し、検査用治具１０Ａの板状部材１１Ａの３つの吸着穴１２Ａの表面側の開口部１７Ａ上に重なるように検査用半導体チップＴを１つ配置して真空吸引装置を作動させる。このようにして台座２の吸引機能を作動させて真空吸引（真空排気）を行い、吸引口５から複数の溝６の空気を吸引（排気）して真空状態を作り出し、これにより検査用治具１０Ａを台座２に吸着して固定する。また、吸着用溝１３Ａ及び吸着穴１２Ａを通して、当該吸着穴１２Ａの表面側の開口部１７Ａ上に重なるように配置された検査用半導体チップＴを検査用治具１０Ａの板状部材１１Ａに吸着させる。その結果、真空吸引により、接着剤等を用いずに検査用半導体チップＴをプローバ１の台座２に固定することができ、検査用半導体チップＴが平坦性を保ちかつずれない構成とすることができる。   Then, the inspection jig 10A is arranged on the base 2 of the prober 1, and the inspection semiconductor chip T is overlaid on the opening 17A on the surface side of the three suction holes 12A of the plate-like member 11A of the inspection jig 10A. A vacuum suction device is operated by placing one of the above. In this way, the suction function of the pedestal 2 is operated to perform vacuum suction (evacuation), and the air in the plurality of grooves 6 is sucked (exhaust) from the suction port 5 to create a vacuum state. 10A is adsorbed to the base 2 and fixed. Further, through the suction groove 13A and the suction hole 12A, the inspection semiconductor chip T arranged to overlap the opening 17A on the surface side of the suction hole 12A is sucked to the plate-like member 11A of the inspection jig 10A. . As a result, the semiconductor chip for inspection T can be fixed to the pedestal 2 of the prober 1 by vacuum suction without using an adhesive or the like, and the semiconductor chip for inspection T can be kept flat and not misaligned. it can.

なお、本例の検査用治具１０Ａでは、板状部材１１Ａに対して形成されている吸着穴１２Ａが３つだけであり、台座２の吸引機能を作動させた際に吸引口５から生じる吸引力が吸着用溝１３Ａを通してこの３つの吸着穴１２Ａだけに伝わるため、検査用半導体チップＴをより強固に吸着させて固定することが可能となっている。   In the inspection jig 10A of this example, there are only three suction holes 12A formed for the plate-like member 11A, and suction generated from the suction port 5 when the suction function of the base 2 is operated. Since the force is transmitted only to the three suction holes 12A through the suction grooves 13A, the inspection semiconductor chip T can be more firmly sucked and fixed.

また、本例の検査用治具１０Ａには、図５に示すように、板状部材１１Ａの表面１４Ａに、吸着穴１２Ａの表面側の開口部１７Ａ上に重なるように配置される検査用半導体チップＴの配置位置を特定するための目印１６Ａが付いている。ここでは、検査用半導体チップＴの配置位置を特定するための目印１６Ａとして、３つの吸着穴１２Ａのうちの真ん中の吸着穴１２Ａを中心として十字方向の外周から吸着穴１２Ａに向けた矢印が形成されている。このように、板状部材１１Ａの表面１４Ａに目印１６Ａを付けることにより、吸着穴１２Ａの表面側の開口部１７Ａ上に重なるように配置される検査用半導体チップＴの配置位置をわかりやすくすることができ、カメラで検査用半導体チップＴにおけるプローブ針７の接触位置を測定する際等に、検査用半導体チップＴの配置位置を見つけやすくすることができる。   Further, in the inspection jig 10A of this example, as shown in FIG. 5, the inspection semiconductor arranged so as to overlap the surface 14A of the plate-like member 11A and the opening 17A on the surface side of the suction hole 12A. A mark 16A for specifying the arrangement position of the chip T is attached. Here, as a mark 16A for specifying the arrangement position of the inspection semiconductor chip T, an arrow from the outer periphery in the cross direction toward the suction hole 12A is formed around the middle suction hole 12A among the three suction holes 12A. Has been. In this way, by providing the mark 16A on the surface 14A of the plate-like member 11A, it is easy to understand the arrangement position of the inspection semiconductor chip T arranged so as to overlap the opening 17A on the surface side of the suction hole 12A. When the contact position of the probe needle 7 on the inspection semiconductor chip T is measured with a camera, the arrangement position of the inspection semiconductor chip T can be easily found.

次に、本実施の形態の検査用治具の他の変形例について、図７及び図８を用いて説明する。他の変形例の検査用治具１０Ｂは、検査用半導体チップＴを２つ配置する構成の検査用治具である。   Next, another modification of the inspection jig according to the present embodiment will be described with reference to FIGS. An inspection jig 10B according to another modification is an inspection jig having a configuration in which two inspection semiconductor chips T are arranged.

図７及び図８に示すように、本例の検査用治具１０Ｂは、前記検査用治具１０及び前記検査用治具１０Ａと同様に、ウェハＷと外形及び大きさが略同一となる平面視略円形状の板状部材（セラミックボード）１１Ｂからなっている。また、本例の板状部材１１Ｂには、前記検査用治具１０及び前記検査用治具１０Ａと構成の異なる吸着穴１２Ｂと吸着用溝１３Ｂとが形成されている。   As shown in FIGS. 7 and 8, the inspection jig 10B of the present example is a plane whose outer shape and size are substantially the same as the wafer W, like the inspection jig 10 and the inspection jig 10A. It consists of a substantially circular plate-like member (ceramic board) 11B. Further, the plate-like member 11B of this example is formed with suction holes 12B and suction grooves 13B having different configurations from the inspection jig 10 and the inspection jig 10A.

本例の吸着穴１２Ｂは、前記検査用治具１０及び前記検査用治具１０Ａと同様の当該板状部材１１Ｂの表面１４Ｂ側から裏面１５Ｂ側まで貫通する貫通穴であるが、前記検査用治具１０及び前記検査用治具１０Ａと異なり、板状部材１１Ｂの所定の２箇所（ここでは中心位置より少し外れ、かつ中心位置からみた２つの対称位置）にそれぞれ３つの吸着穴１２Ｂが１列に並んだ状態で形成されている。また、本例の吸着用溝１３Ｂは、２箇所に形成された３つの吸着穴１２Ｂそれぞれの裏面側の開口部１８Ｂに連通し、かつ２箇所に形成された３つの吸着穴１２Ｂそれぞれの裏面側の開口部１８Ｂを中心とした板状部材１１Ｂの裏面１５Ｂ側に、それぞれ放射状に複数形成されている。すなわち、本例の吸着用溝１３Ｂは、２箇所に形成された３つの吸着穴１２Ｂそれぞれの裏面側を中心とした板状部材１１Ｂの裏面１５Ｂ側に、それぞれ放射状に複数形成されている。この吸着用溝１３Ｂは、前記検査用治具１０及び前記検査用治具１０Ａと同様に、プローバ１の台座２に備えられた吸引機能を作動させることで台座２の吸引口５から生じる吸引力を吸着穴１２Ｂに伝えるために形成されている。   The suction hole 12B of this example is a through-hole penetrating from the front surface 14B side to the back surface 15B side of the plate-like member 11B similar to the inspection jig 10 and the inspection jig 10A. Unlike the tool 10 and the inspection jig 10A, three suction holes 12B are arranged in a row at two predetermined positions (here, two symmetrical positions slightly deviated from the central position and viewed from the central position) of the plate-like member 11B. It is formed in a state of being lined up. Further, the suction groove 13B of the present example communicates with the opening 18B on the back side of each of the three suction holes 12B formed at two locations, and the back side of each of the three suction holes 12B formed at two locations. A plurality of radial members are formed on the back surface 15B side of the plate-like member 11B around the opening 18B. That is, a plurality of suction grooves 13B of this example are radially formed on the back surface 15B side of the plate-like member 11B centering on the back surfaces of the three suction holes 12B formed at two locations. Similar to the inspection jig 10 and the inspection jig 10A, the suction groove 13B is formed by a suction force generated from the suction port 5 of the base 2 by operating a suction function provided in the base 2 of the prober 1. Is formed so as to be transmitted to the suction hole 12B.

そして、プローバ１の台座２に検査用治具１０Ｂを配置し、検査用治具１０Ｂの板状部材１１Ｂの２箇所の３つの吸着穴１２Ｂの表面側の開口部１７Ｂ上に重なるように検査用半導体チップＴをそれぞれ配置して真空吸引装置を作動させる。このようにして台座２の吸引機能を作動させて真空吸引（真空排気）を行い、吸引口５から複数の溝６の空気を吸引（排気）して真空状態を作り出し、これにより検査用治具１０Ｂを台座２に吸着して固定する。また、吸着用溝１３Ｂ及び吸着穴１２Ｂを通して、当該吸着穴１２Ｂの表面側の開口部１７Ｂ上に重なるようにそれぞれ配置された検査用半導体チップＴを検査用治具１０Ｂの板状部材１１Ｂに吸着させる。その結果、真空吸引により、接着剤等を用いずに検査用半導体チップＴをプローバ１の台座２に固定することができ、検査用半導体チップＴが平坦性を保ちかつずれない構成とすることができる。   Then, the inspection jig 10B is arranged on the base 2 of the prober 1, and the inspection jig 10B is overlapped on the openings 17B on the surface side of the three suction holes 12B of the two plate-like members 11B of the inspection jig 10B. The semiconductor chip T is arranged to operate the vacuum suction device. In this way, the suction function of the pedestal 2 is operated to perform vacuum suction (evacuation), and the air in the plurality of grooves 6 is sucked (exhaust) from the suction port 5 to create a vacuum state. 10B is adsorbed and fixed to the base 2. Further, through the suction groove 13B and the suction hole 12B, the test semiconductor chips T respectively disposed so as to overlap the opening 17B on the surface side of the suction hole 12B are sucked to the plate-like member 11B of the test jig 10B. Let As a result, the semiconductor chip for inspection T can be fixed to the pedestal 2 of the prober 1 by vacuum suction without using an adhesive or the like, and the semiconductor chip for inspection T can be kept flat and not misaligned. it can.

なお、本例の検査用治具１０Ｂでは、板状部材１１Ｂに対して形成されている吸着穴１２Ｂが３つずつの２箇所、合計６つだけであり、台座２の吸引機能を作動させた際に吸引口５から生じる吸引力が吸着用溝１３Ｂを通してこの６つの吸着穴１２Ｂだけに伝わるため、多くの吸着穴を有する構成の前記検査用治具１０と比較して検査用半導体チップＴを強固に吸着させて固定することが可能となっている。また、２つの検査用半導体チップＴの電気的特性検査を同時に行うことができるため、１つずつ電気的特性検査を行う構成の前記検査用治具１０Ａと比較して、検査用半導体チップＴの交換の時間等を短縮することができ、作業効率を向上させることができる。さらに、同時に電気的特性検査を行う検査用半導体チップＴのうちの１つを不良品、もう１つを良品とすることで両者の比較データを簡単に取ることができ、非常に効率良く作業を行うことができる。   In the inspection jig 10B of this example, there are only two suction holes 12B formed on the plate-like member 11B in two places, three in total, and the suction function of the base 2 was activated. At this time, the suction force generated from the suction port 5 is transmitted only to the six suction holes 12B through the suction grooves 13B. Therefore, the inspection semiconductor chip T is formed in comparison with the inspection jig 10 having many suction holes. It can be firmly adsorbed and fixed. Further, since the electrical characteristic inspection of two inspection semiconductor chips T can be performed simultaneously, the inspection semiconductor chip T of the inspection semiconductor chip T is compared with the inspection jig 10A configured to perform the electrical characteristic inspection one by one. Exchange time and the like can be shortened, and work efficiency can be improved. Furthermore, by making one of the inspection semiconductor chips T for performing electrical characteristic inspection simultaneously defective and the other one non-defective, it is possible to easily obtain comparison data between the two, and work very efficiently. It can be carried out.

また、本例の検査用治具１０Ｂには、図７に示すように、板状部材１１Ｂの表面１４Ｂに、吸着穴１２Ｂの表面側の開口部１７Ｂ上にそれぞれ重なるように配置される検査用半導体チップＴの配置位置を特定するための目印１６Ｂが付いている。ここでは、検査用半導体チップＴの配置位置を特定するための目印１６Ｂとして、２箇所に形成されたそれぞれ３つの吸着穴１２Ｂのうちの真ん中の吸着穴１２Ｂを中心としてそれぞれ十字方向の外周から吸着穴１２Ｂに向けた矢印が形成されている。このように、板状部材１１Ｂの表面１４Ｂに目印１６Ｂを付けることにより、吸着穴１２Ｂの表面側の開口部１７Ｂ上にそれぞれ重なるように配置される検査用半導体チップＴの配置位置をわかりやすくすることができ、カメラで検査用半導体チップＴにおけるプローブ針７の接触位置を測定する際等に、検査用半導体チップＴの配置位置を見つけやすくすることができる。   Moreover, in the inspection jig 10B of this example, as shown in FIG. 7, the inspection jig is disposed so as to overlap the surface 14B of the plate member 11B and the opening 17B on the surface side of the suction hole 12B. A mark 16B for specifying the arrangement position of the semiconductor chip T is attached. Here, as a mark 16B for specifying the arrangement position of the semiconductor chip T for inspection, suction is performed from the outer periphery in the cross direction around the suction hole 12B in the middle of the three suction holes 12B formed at two locations. An arrow directed to the hole 12B is formed. In this way, by providing the mark 16B on the surface 14B of the plate-like member 11B, it is easy to understand the arrangement positions of the inspection semiconductor chips T arranged so as to overlap each other on the opening 17B on the surface side of the suction hole 12B. When the contact position of the probe needle 7 on the inspection semiconductor chip T is measured with a camera, the arrangement position of the inspection semiconductor chip T can be easily found.

次に、本実施の形態の半導体チップの検査手順の一例を、図９に示す検査プロセスフロー図を用いて説明する。本実施の形態では、チップ状態で出荷された半導体装置（半導体チップ単体）が不良品として返品されてきた場合に、プローバを用いて当該不良品（検査用半導体チップ）の不良解析を行う際の手順について説明する。   Next, an example of the inspection procedure of the semiconductor chip of the present embodiment will be described with reference to the inspection process flowchart shown in FIG. In this embodiment, when a semiconductor device shipped in a chip state (semiconductor chip alone) is returned as a defective product, a defect analysis of the defective product (inspection semiconductor chip) is performed using a prober. The procedure will be described.

図９のステップＳ１に示すように、不良品として、パッケージングされた若しくはパッケージングの途中の半導体装置の状態の検査用半導体チップＴの返品があり、それと共に顧客からの不良解析の依頼がある。すると、図９のステップＳ２に示すように、まず、パッケージングされた若しくはパッケージングの途中の半導体装置の状態の検査用半導体チップＴに対して、外観調査等の１次解析を行う。次に、図９のステップＳ３に示すように、検査用半導体チップＴに対する２次解析を行う。２次解析では、図９のステップＳ３１に示すように、まず、検査用半導体チップＴを返品されたときの半導体装置の状態から半導体チップ単体の状態に分解する。次に、図９のステップＳ３２に示すように、プローバ１を用いて電気的特性検査を行う。なお、プローバ１を用いた電気的特性検査の詳細な手順については、後述する。電気的特性検査の終了後、図９のステップＳ４に示すように、不良解析の解析結果をまとめ、顧客に報告を行い、一連の不良解析が終了する。   As shown in step S1 of FIG. 9, there is a return of the semiconductor chip T for inspection of the state of the semiconductor device packaged or in the middle of packaging as a defective product, and at the same time, there is a request for defect analysis from the customer. . Then, as shown in step S2 of FIG. 9, first, a primary analysis such as an appearance inspection is performed on the inspection semiconductor chip T in the state of the packaged semiconductor device or in the middle of the packaging. Next, as shown in step S3 of FIG. 9, a secondary analysis is performed on the inspection semiconductor chip T. In the secondary analysis, as shown in step S31 of FIG. 9, first, the semiconductor chip for inspection T is disassembled from the state of the semiconductor device when it is returned to the state of a single semiconductor chip. Next, as shown in step S <b> 32 of FIG. 9, an electrical characteristic inspection is performed using the prober 1. The detailed procedure of the electrical characteristic inspection using the prober 1 will be described later. After completion of the electrical characteristic inspection, as shown in step S4 of FIG. 9, the analysis results of the failure analysis are compiled and reported to the customer, and a series of failure analysis is completed.

以下、図９のステップＳ３２に示す、プローバ１を用いた電気的特性検査の詳細な手順について説明する。なお、ここでは、１つの検査用半導体チップＴについて電気的特性検査を行う場合について説明する。   Hereinafter, a detailed procedure of the electrical characteristic inspection using the prober 1 shown in step S32 of FIG. 9 will be described. Here, a case where an electrical characteristic test is performed on one test semiconductor chip T will be described.

まず、図４に示すように、プローバ１の台座２の所定位置に、検査用治具１０を裏面１５が台座２との接触面となるように配置する。次に、分解して半導体チップ単体になった検査用半導体チップＴを検査用治具１０の吸着穴１２の上に重なるように配置する。それから、真空吸引装置を作動させて真空吸引（真空排気）を行い、矢印Ａに示すように台座２の吸引口５から複数の溝６の空気を吸引（排気）して真空状態を作り出し、これにより検査用治具１０を台座２に吸着して固定する。また、吸着用溝１３及び吸着穴１２を通して、当該吸着穴１２の表面側の開口部１７上に重なるように配置された検査用半導体チップＴを検査用治具１０の板状部材１１に吸着させる。これらの結果、接着剤等を用いず真空吸引により、検査用半導体チップＴが平坦性を保ちかつずれないように、検査用半導体チップＴをプローバ１の台座２に固定する。   First, as shown in FIG. 4, the inspection jig 10 is arranged at a predetermined position of the base 2 of the prober 1 so that the back surface 15 is a contact surface with the base 2. Next, the inspection semiconductor chip T which is disassembled and becomes a single semiconductor chip is arranged so as to overlap the suction hole 12 of the inspection jig 10. Then, the vacuum suction device is operated to perform vacuum suction (evacuation), and as shown by arrow A, the air in the plurality of grooves 6 is sucked (exhaust) from the suction port 5 of the base 2 to create a vacuum state. Thus, the inspection jig 10 is attracted and fixed to the base 2. Further, the inspection semiconductor chip T disposed so as to overlap the opening 17 on the surface side of the suction hole 12 is attracted to the plate-like member 11 of the inspection jig 10 through the suction groove 13 and the suction hole 12. . As a result, the semiconductor chip for inspection T is fixed to the pedestal 2 of the prober 1 by vacuum suction without using an adhesive or the like so that the semiconductor chip for inspection T maintains flatness and does not shift.

その後、プローブカード３を移動させ、さらに台座２をプローブカード３に合わせて移動させて、プローブカード３のプローブ針７を検査用半導体チップＴの全ての入出力端子Ｓに均一に接触させ、検査開始の信号を始めとして種々の電気信号を送って電気的特性検査を行う。所定の電気的特性検査が終了したら、検査用半導体チップＴからプローブ針７を離間させて台座２から検査用半導体チップＴを取り出し、電気的特性検査を終了する。   Thereafter, the probe card 3 is moved, and the pedestal 2 is moved along with the probe card 3 so that the probe needles 7 of the probe card 3 are uniformly brought into contact with all the input / output terminals S of the semiconductor chip T for inspection. Various electrical signals including a start signal are sent to conduct an electrical characteristic test. When the predetermined electrical characteristic inspection is completed, the probe needle 7 is separated from the inspection semiconductor chip T, the inspection semiconductor chip T is taken out from the base 2, and the electrical characteristic inspection is ended.

本実施の形態の半導体チップＴの検査方法及び半導体チップＴの検査用治具１０によれば、まず、吸引機能を備えたプローバ１の台座２に、吸着穴１２と、台座２からの吸引力を吸着穴１２に伝えるために当該吸着穴１２の裏面側の開口部１８に連通する吸着用溝１３とを有する板状部材１１からなる検査用治具１０を配置する。また、吸着穴１２の表面側の開口部１７上に重なるように検査用半導体チップＴを配置して、検査用治具１０を台座２に吸着させると共にチップＴを検査用治具１０に吸着させる。これにより、検査用半導体チップＴがプローバ１の台座２に対してずれないように固定された状態で、半導体チップＴ単体の電気的特性検査を行うことができ、検査用半導体チップＴの全ての入出力端子Ｓの電気的特性検査を行うことができる。また、検査用半導体チップＴをプローバ１の台座２に固定する際に、接着剤等を使用しないため、高度な平坦性を実現することができ、検査用半導体チップＴの全ての入出力端子Ｓにプローブ針７を均一に接触させることができる。   According to the semiconductor chip T inspection method and the semiconductor chip T inspection jig 10 of the present embodiment, first, the suction hole 12 and the suction force from the base 2 are formed on the base 2 of the prober 1 having a suction function. In order to convey the suction hole 12 to the suction hole 12, the inspection jig 10 including the plate-like member 11 having the suction groove 13 communicating with the opening 18 on the back side of the suction hole 12 is disposed. Further, the inspection semiconductor chip T is arranged so as to overlap the opening 17 on the surface side of the suction hole 12, the inspection jig 10 is adsorbed to the base 2, and the chip T is adsorbed to the inspection jig 10. . As a result, the electrical characteristics of the semiconductor chip T can be inspected while the inspection semiconductor chip T is fixed so as not to be displaced with respect to the pedestal 2 of the prober 1. An electrical characteristic inspection of the input / output terminal S can be performed. Further, when the inspection semiconductor chip T is fixed to the pedestal 2 of the prober 1, since no adhesive or the like is used, a high level of flatness can be realized, and all the input / output terminals S of the inspection semiconductor chip T can be realized. The probe needle 7 can be made to contact uniformly.

その結果、プローバ１を用いた半導体チップＴ単体に対する電気的特性検査が可能となり、半導体装置をチップ状態に分解した後、ＴＣＰやＣＯＦに再組立てを行う場合と比べて、半導体チップＴの電気的特性検査を開始するまでの時間を短縮することができ、かつ詳細な解析を確実に行うことができる。また、検査用半導体チップＴの固定は真空吸引により行うため、特殊な器具で固定する場合と異なり、異なる半導体チップでも対応可能で汎用性が高いという利点もある。   As a result, it is possible to inspect the electrical characteristics of the semiconductor chip T alone using the prober 1, and compared with the case where the semiconductor device is disassembled into TCP and COF after disassembling the semiconductor device into a chip state. The time required to start the characteristic inspection can be shortened, and detailed analysis can be reliably performed. In addition, since the inspection semiconductor chip T is fixed by vacuum suction, there is an advantage that different semiconductor chips can be used and versatility is different from the case of fixing with a special instrument.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

例えば、前記実施の形態では、プローバのプローブカードが回転移動して台座に重なるようになっているが、これに限るものではなく、回転移動以外の移動構造（例えば上下方向に平行移動）によってプローブカードが移動して台座に重なるようになっていても良い。   For example, in the above-described embodiment, the probe card of the prober is rotated and overlapped with the pedestal. However, the probe card is not limited to this, and the probe is moved by a moving structure other than the rotating movement (for example, parallel movement in the vertical direction). The card may move and overlap the pedestal.

また、前記実施の形態では、半導体チップの不良解析に際して、プローバによる半導体チップ単体の電気的特性検査を行う場合に、検査用治具を用いて真空吸引（真空排気）により半導体チップを固定する技術について説明したが、これに限るものではなく、真空吸引で固定するタイプのテスタで測定できるものであれば、不良解析、プローバ、半導体チップ単体以外のものに適用しても良い。   Further, in the above-described embodiment, when conducting an electrical characteristic inspection of a single semiconductor chip by a prober when analyzing a defect of the semiconductor chip, a technique for fixing the semiconductor chip by vacuum suction (evacuation) using an inspection jig. However, the present invention is not limited to this, and may be applied to devices other than failure analysis, probers, and semiconductor chips as long as they can be measured by a tester of a type fixed by vacuum suction.

本発明は、半導体チップについてプローバを用いて電気的特性検査を行う際の半導体チップの検査技術に好適である。   INDUSTRIAL APPLICABILITY The present invention is suitable for a semiconductor chip inspection technique when performing electrical characteristic inspection on a semiconductor chip using a prober.

本発明の実施の形態のプローバの構造の一例を示す斜視図である。It is a perspective view which shows an example of the structure of the prober of embodiment of this invention. 図１に示すプローバの台座に本発明の実施の形態の検査用治具を配置したときの構造の一例を示す拡大平面図である。It is an enlarged plan view which shows an example of a structure when the jig | tool for an inspection of embodiment of this invention is arrange | positioned on the base of the prober shown in FIG. 図１に示すプローバの台座にウェハを配置し、ウェハにプローブ針を接触させるときの構造の一例を示す拡大断面図である。It is an expanded sectional view which shows an example of a structure when arrange | positioning a wafer on the base of the prober shown in FIG. 1, and making a probe needle contact a wafer. 図１に示すプローバの台座に検査用治具及び半導体チップを配置し、半導体チップの入出力端子にプローブ針を接触させるときの構造の一例を示す拡大断面図である。It is an expanded sectional view which shows an example of a structure when arrange | positioning a test jig and a semiconductor chip on the base of the prober shown in FIG. 1, and making a probe needle contact the input / output terminal of a semiconductor chip. 本発明の実施の形態の検査用治具における変形例の表面の構造の一例を示す拡大平面図である。It is an enlarged plan view which shows an example of the structure of the surface of the modification in the test jig | tool of embodiment of this invention. 図５に示す検査用治具の裏面の構造の一例を示す拡大平面図である。It is an enlarged plan view which shows an example of the structure of the back surface of the jig | tool for an inspection shown in FIG. 本発明の実施の形態の検査用治具における他の変形例の表面の構造の一例を示す拡大平面図である。It is an enlarged plan view which shows an example of the structure of the surface of the other modification in the test jig | tool of embodiment of this invention. 図７に示す検査用治具の裏面の構造の一例を示す拡大平面図である。It is an enlarged plan view which shows an example of the structure of the back surface of the jig | tool for an inspection shown in FIG. 本発明の実施の形態の半導体チップの検査手順の一例を示す検査プロセスフロー図である。It is an inspection process flowchart which shows an example of the test | inspection procedure of the semiconductor chip of embodiment of this invention.

符号の説明Explanation of symbols

１ プローバ
２ 台座
３ プローブカード
４ 操作パネル
５ 吸引口
６ 溝
７ プローブ針
８ ヒンジ
１０ 検査用治具
１０Ａ 検査用治具
１０Ｂ 検査用治具
１１ 板状部材
１１Ａ 板状部材
１１Ｂ 板状部材
１２ 吸着穴
１２Ａ 吸着穴
１２Ｂ 吸着穴
１３ 吸着用溝
１３Ａ 吸着用溝
１３Ｂ 吸着用溝
１４ 表面
１４Ａ 表面
１４Ｂ 表面
１５ 裏面（接触面）
１５Ａ 裏面
１５Ｂ 裏面
１６Ａ 目印
１６Ｂ 目印
１７ 表面側の開口部
１７Ａ 表面側の開口部
１７Ｂ 表面側の開口部
１８ 裏面側の開口部
１８Ａ 裏面側の開口部
１８Ｂ 裏面側の開口部
Ｗ ウェハ
Ｔ 検査用半導体チップ（半導体チップ）
Ｓ 入出力端子 DESCRIPTION OF SYMBOLS 1 Prober 2 Base 3 Probe card 4 Operation panel 5 Suction port 6 Groove 7 Probe needle 8 Hinge 10 Inspection jig 10A Inspection jig 10B Inspection jig 11 Plate member 11A Plate member 11B Plate member 12 Adsorption hole 12A Suction hole 12B Suction hole 13 Suction groove 13A Suction groove 13B Suction groove 14 Surface 14A Surface 14B Surface 15 Back surface (contact surface)
15A Back surface 15B Back surface 16A Mark 16B Mark 17 Front side opening 17A Front side opening 17B Front side opening 18 Back side opening 18A Back side opening 18B Back side opening W Wafer T Semiconductor for inspection Chip (semiconductor chip)
S I / O terminal

Claims (5)

ウェハの電気的特性検査を行うプローバを用いた半導体チップの検査方法であって、
前記プローバの台座に、板状部材からなり、当該板状部材の表面側から裏面側まで貫通する吸着穴と、当該吸着穴の裏面側の開口部に連通し、かつ前記板状部材の裏面側に形成された吸着用溝とを有する検査用治具を配置し、
当該検査用治具の前記板状部材の前記吸着穴の表面側の開口部上に半導体チップを配置し、
前記台座の吸引口を介して真空排気を行って、前記検査用治具を前記台座に吸着すると共に、前記吸着用溝及び前記吸着穴を通して、当該吸着穴の表面側の開口部上に配置された前記半導体チップを前記検査用治具の前記板状部材に吸着し、
前記プローバに配置されたプローブカードにおける複数のプローブ針を、前記半導体チップの各入出力端子に接触させて、当該半導体チップの電気的特性検査を行うことを特徴とする半導体チップの検査方法。 A method for inspecting a semiconductor chip using a prober for inspecting electrical characteristics of a wafer,
The prober pedestal is made of a plate-like member, communicates with a suction hole penetrating from the surface side to the back side of the plate-like member, and an opening on the back side of the suction hole, and on the back side of the plate-like member An inspection jig having a suction groove formed on the
A semiconductor chip is arranged on the opening on the surface side of the suction hole of the plate-like member of the inspection jig,
The vacuum is evacuated through the suction port of the pedestal, the inspection jig is sucked onto the pedestal, and is disposed on the surface side opening of the suction hole through the suction groove and the suction hole. Adsorbing the semiconductor chip to the plate-like member of the inspection jig;
A method for inspecting a semiconductor chip, wherein a plurality of probe needles in a probe card arranged in the prober are brought into contact with each input / output terminal of the semiconductor chip to inspect an electrical characteristic of the semiconductor chip. 請求項１記載の半導体チップの検査方法において、前記検査用治具の前記板状部材がセラミックボードからなることを特徴とする半導体チップの検査方法。   2. The semiconductor chip inspection method according to claim 1, wherein the plate member of the inspection jig is made of a ceramic board. 請求項１記載の半導体チップの検査方法において、前記検査用治具の前記板状部材の表面に、前記半導体チップの配置位置を特定するための目印が付いていることを特徴とする半導体チップの検査方法。   2. The semiconductor chip inspection method according to claim 1, wherein a mark for specifying an arrangement position of the semiconductor chip is attached to a surface of the plate member of the inspection jig. Inspection method. 請求項１記載の半導体チップの検査方法において、前記検査用治具は、複数の半導体チップを配置可能であることを特徴とする半導体チップの検査方法。   2. The semiconductor chip inspection method according to claim 1, wherein the inspection jig is capable of arranging a plurality of semiconductor chips. ウェハの電気的特性検査を行うプローバの台座に配置する板状部材からなる検査用治具であって、
当該板状部材における前記台座との接触面と逆の表面に配置される半導体チップを前記台座からの吸引で前記板状部材に吸着させるための吸着穴と、
当該吸着穴の前記台座側を含む前記板状部材の前記台座との接触面側に形成され、前記プローバの前記台座からの吸引力を前記吸着穴に伝える吸着用溝とを有することを特徴とする検査用治具。 An inspection jig composed of a plate-like member arranged on a pedestal of a prober for inspecting electrical characteristics of a wafer,
An adsorption hole for adsorbing the semiconductor chip disposed on the surface of the plate-like member opposite to the contact surface with the pedestal to the plate-like member by suction from the pedestal;
A suction groove formed on a contact surface side of the plate-like member including the pedestal side of the suction hole and transmitting the suction force from the pedestal of the prober to the suction hole; Inspection jig to be used.

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