JP2008306564A - Power amplifier circuit - Google Patents
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Abstract
Description
本発明は、バイアス電圧によってＡ級動作するトランジスタを直列に接続し、このトランジスタ間に負荷が接続され、入力信号を増幅して負荷に出力するパワーアンプ回路に関し、詳しくは、パワーアンプ回路全体での電力損失を抑えつつ、温度によらず安定した電力を供給するパワーアンプ回路に関するものである。 The present invention relates to a power amplifier circuit in which a class A transistor is connected in series with a bias voltage, a load is connected between the transistors, and an input signal is amplified and output to the load. The present invention relates to a power amplifier circuit that supplies stable power regardless of temperature while suppressing power loss.
図６は、従来のパワーアンプ回路の構成例を示した図である。
図６において、電源１１、１２は、パワーアンプ回路用の電源であり、電源１１、１２の電源電圧をＶＰ１、ＶＰ２とする（ＶＰ１＞＞ＶＰ２）。
FIG. 6 is a diagram showing a configuration example of a conventional power amplifier circuit.
In FIG. 6,
ｎｐｎトランジスタＱ１、バイアス抵抗Ｒｂ１、Ｒｂ２、ｐｎｐトランジスタＱ２は、電源１１、１２間に直列に接続される。トランジスタＱ１のベース−エミッタ間電圧をＶＢＥ１とし、トランジスタＱ２のベース−エミッタ間電圧をＶＢＥ２とする。また、トランジスタＱ１のコレクタ−エミッタ間電圧をＶＣＥ１、トランジスタＱ２のコレクタ−エミッタ間電圧をＶＣＥ２とする。
The npn transistor Q1, the bias resistors Rb1, Rb2, and the pnp transistor Q2 are connected in series between the
バイアス電源１３、１４は、トランジスタＱ１，Ｑ２のベース端子間に直列に接続される。ここで、バイアス電源１３、１４のバイアス電圧をＶｂ１，Ｖｂ２とする。また、トランジスタＱ１，Ｑ２のベース端子間の電圧差をバイアス電圧Ｖｂとする。なお、配線抵抗を無視すれば、バイアス電源１３、１４のバイアス電圧Ｖｂ１，Ｖｂ２を合わせたものがバイアス電圧Ｖｂになる。
The
入力端子Ｐｉは、バイアス電源Ｖｂ１，Ｖｂ２間に接続され、出力端子Ｐｏは、バイアス抵抗Ｒｂ１，Ｒｂ２間に接続される。 The input terminal Pi is connected between the bias power sources Vb1 and Vb2, and the output terminal Po is connected between the bias resistors Rb1 and Rb2.
バイアス電源１３、１４のバイアス電圧Ｖｂ１，Ｖｂ２およびバイアス抵抗Ｒｂ１，Ｒｂ２の抵抗値は、トランジスタＱ１，Ｑ２をＡ級動作（トランジスタＱ１，Ｑ２を介して、電源１１から電源１２に常に電流が流れる）させる電圧値、抵抗値にする。また、バイアス電源１３、１４、バイアス抵抗Ｒｂ１，Ｒｂ２で、パワーアンプ回路のバイアス回路を構成している。
The resistance values of the bias voltages Vb1 and Vb2 and the bias resistors Rb1 and Rb2 of the
入力信号源１５は、入力端子Ｐｉに接続され、負荷Ｚは、出力端子Ｐｏに接続される。ここで、入力信号源１５の小振幅信号の入力電圧をＶｃとし、負荷Ｚに印加される出力電圧をＶｏ，負荷Ｚへの出力電流をＩｏとする。入力信号源１５は、例えば、基準抵抗と可変電流源とで構成され、可変電流源から基準抵抗に電流を流すことによって小振幅信号の入力電圧Ｖｃを出力する。
The
このような回路の動作を説明する。
入力電圧Ｖｃを正方向へ変化させると、バイアス電圧Ｖｂが相対的に正側に振れ、トランジスタＱ１のコレクタ−エミッタ間電圧ＶＣＥ１が小さくなり、逆にトランジスタＱ２のコレクタ−エミッタ間電圧ＶＣＥ２が大きくなる。
The operation of such a circuit will be described.
When the input voltage Vc is changed in the positive direction, the bias voltage Vb swings relatively to the positive side, the collector-
例えば、負荷Ｚへの出力電流Ｉｏ＝０でバイアス抵抗Ｒｂ１，Ｒｂ２の各々にかかる電圧が入力電圧Ｖｃの変化前と同じであるならば、出力電圧Ｖｏが上昇する。出力電圧Ｖｏが一定（不変）とした場合、トランジスタＱ１のコレクタ−エミッタ間電圧ＶＣＥ１が小さくなり、バイアス抵抗Ｒｂ１にかかる電圧が大きくなる。逆にトランジスタＱ２のコレクタ−エミッタ間電圧ＶＣＥ２が大きくなり、バイアス抵抗Ｒｂ２にかかる電圧が小さくなる。バイアス電圧Ｖｂ、バイアス抵抗Ｒｂ１、Ｒｂ２は固定値であるため、バイアス抵抗Ｒｂ１とバイアス抵抗Ｒｂ２とで生じる電圧に電圧差があると、電流差が生じる。その電流の差分が出力電流Ｉｏとして負荷Ｚへ流れ出る。 For example, if the output current Io = 0 to the load Z and the voltage applied to each of the bias resistors Rb1 and Rb2 is the same as before the change of the input voltage Vc, the output voltage Vo rises. If the output voltage Vo is constant (unchanged), the collector of the transistor Q1 - emitter voltage V CE 1 decreases, the voltage across the bias resistor Rb1 increases. The collector of the opposite transistor Q2 - emitter voltage V CE 2 is increased, the voltage across the bias resistor Rb2 is reduced. Since the bias voltage Vb and the bias resistors Rb1 and Rb2 are fixed values, a current difference occurs when there is a voltage difference between the voltages generated between the bias resistor Rb1 and the bias resistor Rb2. The difference between the currents flows out to the load Z as the output current Io.
入力電圧Ｖｃを負方向へ変化させると、バイアス電圧Ｖｂが相対的に負側に振れ、トランジスタＱ１のコレクタ−エミッタ間電圧ＶＣＥ１が大きくなり、逆にトランジスタＱ２のコレクタ−エミッタ間電圧ＶＣＥ２が小さくなる。
Changing the input voltage Vc to a negative direction, the bias voltage Vb swings relatively negative side, the collector of the transistor Q1 - emitter voltage V CE 1 is increased, the collector of the opposite transistor Q2 -
例えば、負荷Ｚへの出力電流Ｉｏ＝０でバイアス抵抗Ｒｂ１，Ｒｂ２の各々にかかる電圧が入力電圧Ｖｃの変化前と同じであるならば、出力電圧Ｖｏが下降する。出力電圧Ｖｏが一定（不変）とした場合、トランジスタＱ１のコレクタ−エミッタ間電圧ＶＣＥ１が大きくなり、バイアス抵抗Ｒｂ１にかかる電圧が小さくなる。逆にトランジスタＱ２のコレクタ−エミッタ間電圧ＶＣＥ２が小さくなり、バイアス抵抗Ｒｂ２にかかる電圧が大きくなる。バイアス電圧Ｖｂ、バイアス抵抗Ｒｂ１、Ｒｂ２は固定値であるため、バイアス抵抗Ｒｂ１とバイアス抵抗Ｒｂ２とで生じる電圧に電圧差があると、電流差が生じる。その電流の差分が出力電流Ｉｏとして負荷Ｚから流れ込む。
For example, if the output current Io = 0 to the load Z and the voltage applied to each of the bias resistors Rb1 and Rb2 is the same as before the change of the input voltage Vc, the output voltage Vo falls. When the output voltage Vo is constant (unchanged), the collector-
このように出力電圧Ｖｏまたは出力電流Ｉｏのどちらかを制御することによって、小振幅信号の入力電圧Ｖｃに追従して負荷Ｚに電力を供給する。 Thus, by controlling either the output voltage Vo or the output current Io, power is supplied to the load Z following the input voltage Vc of the small amplitude signal.
次に、図６に示す回路で負荷Ｚに供給できる電力について説明する。
負荷Ｚに供給できる電力は出力電流Ｉｏに依存し、出力電流Ｉｏはバイアス電流Ｉｂに依存する。そして、パワーアンプ回路は、バイアス電流Ｉｂの範囲内で出力電流Ｉｏを負荷Ｚに供給することができる。ここで、バイアス電流Ｉｂとは、負荷Ｚおよび入力信号源１５が接続されない状態で、抵抗Ｒｂ１，Ｒｂ２に流れる電流のことである。
Next, power that can be supplied to the load Z by the circuit shown in FIG. 6 will be described.
The power that can be supplied to the load Z depends on the output current Io, and the output current Io depends on the bias current Ib. The power amplifier circuit can supply the output current Io to the load Z within the range of the bias current Ib. Here, the bias current Ib is a current flowing through the resistors Rb1 and Rb2 in a state where the load Z and the
バイアス電流Ｉｂは、バイアス電圧ＶｂからトランジスタＱ１，Ｑ２のベース−エミッタ間電圧ＶＢＥ１，ＶＢＥ２を引いた電圧と、バイアス抵抗Ｒｂ１，Ｒｂ２の抵抗値との関係で求められ、下記の式（１）で示される。なお、式（１）中、バイアス抵抗Ｒｂ１，Ｒｂ２の抵抗値もＲｂ１、Ｒｂ２で示している。
The bias current Ib is obtained from the relationship between the voltage obtained by subtracting the base-
Ｉｂ＝（（Ｖｂ１＋Ｖｂ２）−（ＶＢＥ１＋ＶＢＥ２））／（Ｒｂ１＋Ｒｂ２） …（１） Ib = ((Vb1 + Vb2)-( VBE1 + VBE2 )) / (Rb1 + Rb2) (1)
上記の式（１）では、バイアス電圧Ｖｂ１，Ｖｂ２を一定にしてバイアス電圧Ｖｂを固定にすれば、バイアス電流Ｉｂも一定となる。 In the above equation (1), if the bias voltages Vb1 and Vb2 are constant and the bias voltage Vb is fixed, the bias current Ib is also constant.
しかしながら、トランジスタＱ１，Ｑ２は温度特性を持っており、所望のコレクタ電流を得るために必要なベース−エミッタ間電圧ＶＢＥ１，ＶＢＥ２は、周囲温度に影響をうけ変化する。そのため、周囲温度によってバイアス電流Ｉｂも変動してしまう。すなわち、周囲温度の変動によってバイアス電流Ｉｂが変動し、負荷Ｚに供給できる電力量も変動するという問題があった。
However, the transistors Q1 and Q2 have a temperature characteristic, and the base-
図７は、このような問題を回避するためのパワーアンプ回路のその他の構成例を示した図である。図７において、バイアス電源Ｖｂ１，Ｖｂ２に直列にダイオードＤ１，Ｄ２が接続され、トランジスタＱ１のベース−コレクタ端子間に抵抗Ｒ１，トランジスタＱ２のベースコレクタ端子間に抵抗Ｒ２が接続される。 FIG. 7 is a diagram showing another configuration example of the power amplifier circuit for avoiding such a problem. In FIG. 7, diodes D1 and D2 are connected in series to the bias power sources Vb1 and Vb2, and a resistor R1 is connected between the base and collector terminals of the transistor Q1, and a resistor R2 is connected between the base collector terminals of the transistor Q2.
図７では、ダイオードＤ１，Ｄ２を直列に接続することによって、ダイオードＤ１，Ｄ２の順方向電圧によって、トランジスタＱ１，Ｑ２の温度特性による変動分を減少させる。 In FIG. 7, the diodes D1 and D2 are connected in series to reduce the fluctuation due to the temperature characteristics of the transistors Q1 and Q2 due to the forward voltages of the diodes D1 and D2.
しかしながら、図７に示すようにダイオードＤ１，Ｄ２の順方向電圧の温度特性を利用したとしても、やはり、ダイオードＤ１，Ｄ２ごとで温度特性にばらつきが存在し、同じ基板上にパワーアンプ回路を構成したとしても基板の位置によって温度差が生じ、バイアス電流Ｉｂが変動するという問題があった。 However, even if the temperature characteristics of the forward voltage of the diodes D1 and D2 are used as shown in FIG. 7, the temperature characteristics vary between the diodes D1 and D2, and the power amplifier circuit is configured on the same substrate. Even so, there is a problem that a temperature difference occurs depending on the position of the substrate and the bias current Ib fluctuates.
そこで、図６、図７に示す回路において、バイアス電圧Ｖｂ１、Ｖｂ２を非常に大きくしたり、抵抗Ｒｂ１，Ｒｂ２の抵抗値を非常に大きくすることにより、相対的に式（１）におけるバイアス電圧ＶＢＥ１，ＶＢＥ２の影響を見かけ上小さくし、温度変動によるバイアス電流Ｉｂの変動を低減していた。
Therefore, in the circuits shown in FIGS. 6 and 7, the bias voltages Vb1 and Vb2 are made very large, or the resistance values of the resistors Rb1 and Rb2 are made very large, so that the bias voltage V in the equation (1) is relatively set. The influence of BE 1 and
または、バイアス電流Ｉｂの電流量をあらかじめ非常に大きく設定しておき、温度変動によってバイアス電流Ｉｂが変動しても、負荷Ｚへの電力供給に影響がでないようしていた。 Alternatively, the current amount of the bias current Ib is set to be very large in advance so that even if the bias current Ib fluctuates due to temperature fluctuation, the power supply to the load Z is not affected.
しかしながら、バイアス電流Ｉｂを増加させておくと、トランジスタＱ１，Ｑ２での損失が増大し、トランジスタＱ１，Ｑ２の放熱対策を行なう必要があると共に、パワーアンプ回路用の電源１１、１２に大電流を出力できるものを用いる必要がある。その結果、電源１１、１２の電源電力を大きくする必要があり、パワーアンプ回路全体での電力損失が大きくなるという問題があった。
However, if the bias current Ib is increased, the loss in the transistors Q1 and Q2 increases, and it is necessary to take measures for heat dissipation of the transistors Q1 and Q2, and a large current is applied to the
また、バイアス電流Ｉｂの変動分を小さくするために、バイアス電圧Ｖｂ１、Ｖｂ２を大きくしたり、抵抗Ｒｂ１，Ｒｂ２の抵抗値を大きくして出力抵抗を増加させた場合、パワーアンプ回路用の電源１１、１２の電圧をより大きく（電圧ＶＰ１と電圧ＶＰ２との電圧差を大きく）する必要がある。その結果、電源１１、１２の電源電力を大きくする必要があり、パワーアンプ回路全体での電力損失が大きくなるという問題があった。
Further, when the bias voltages Vb1 and Vb2 are increased or the resistance values of the resistors Rb1 and Rb2 are increased to increase the output resistance in order to reduce the fluctuation amount of the bias current Ib, the
特に、パワーアンプ回路を大電力アンプにするほど、電力損失がより大きくなるという問題があった。 In particular, there is a problem that the power loss becomes larger as the power amplifier circuit becomes a higher power amplifier.
そこで本発明の目的は、パワーアンプ回路全体での電力損失を抑えつつ、温度によらず安定した電力を供給するパワーアンプ回路を実現することにある。 Accordingly, an object of the present invention is to realize a power amplifier circuit that supplies stable power regardless of temperature while suppressing power loss in the entire power amplifier circuit.
請求項１記載の発明は、
バイアス電圧によってＡ級動作するトランジスタを直列に接続し、このトランジスタ間に負荷が接続されるパワーアンプ回路において、
前記トランジスタ間の電圧差を検出する差動アンプ回路と、
参照電圧と前記差動アンプ回路からの出力電圧とを比較する制御アンプ回路と、
この制御アンプ回路の比較結果の出力電圧を電流に変換する変換回路と、
この変換回路の電流に基づいて前記バイアス電圧を生成するバイアス電圧生成回路と
を有することを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記直列に接続されたトランジスタを複数チャネル並列に設け、各チャネルに前記負荷が接続されることを特徴とするものである。
請求項３記載の発明は、請求項２記載の発明において、
差動アンプ回路は、前記各チャネルのトランジスタ間の電圧差を平均して出力することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
バイアス電圧生成回路は、
前記変換回路の電流が流れるパスと、
このパスと同じ電流量の電流が流れ抵抗を用いて前記バイアス電圧を生成する電圧生成用パスと
を有することを特徴とするものである。
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、
差動アンプ回路は、前記直列に接続されたトランジスタ間に設けられるバイアス抵抗の両端間の電圧差を検出することを特徴とするものである。
The invention described in
In a power amplifier circuit in which a class A transistor is connected in series with a bias voltage and a load is connected between the transistors,
A differential amplifier circuit for detecting a voltage difference between the transistors;
A control amplifier circuit for comparing a reference voltage with an output voltage from the differential amplifier circuit;
A conversion circuit for converting the output voltage of the comparison result of the control amplifier circuit into a current;
And a bias voltage generation circuit for generating the bias voltage based on the current of the conversion circuit.
The invention according to
The transistors connected in series are provided in parallel with a plurality of channels, and the load is connected to each channel.
The invention according to
The differential amplifier circuit is characterized in that an average voltage difference between the transistors of each channel is output.
The invention according to claim 4 is the invention according to any one of
The bias voltage generation circuit
A path through which the current of the conversion circuit flows;
This path has a voltage generation path for generating the bias voltage using a resistance through which a current having the same amount of current flows.
The invention according to claim 5 is the invention according to any one of
The differential amplifier circuit is characterized by detecting a voltage difference between both ends of a bias resistor provided between the transistors connected in series.
本発明によれば以下の効果がある。
制御アンプ回路が、差動アンプ回路で検出した電圧差を参照電圧と同じ電圧となるように負帰還動作させ、バイアス電圧生成回路に流れる電流を制御する。そして、バイアス電圧生成回路が、この電流の増減によってバイアス電圧を増減させるので、バイアス電流を一定に保つことができる。これにより、温度が変動してもバイアス電流を一定に保つことができ、パワーアンプ回路用の電源の電源電力を大きくする必要がない。従って、パワーアンプ回路全体での電力損失を抑えつつ、温度によらず安定した電力を負荷に供給することができる。
The present invention has the following effects.
The control amplifier circuit performs a negative feedback operation so that the voltage difference detected by the differential amplifier circuit becomes the same voltage as the reference voltage, and controls the current flowing through the bias voltage generation circuit. Since the bias voltage generation circuit increases or decreases the bias voltage by increasing or decreasing the current, the bias current can be kept constant. As a result, the bias current can be kept constant even when the temperature fluctuates, and there is no need to increase the power supply power of the power supply for the power amplifier circuit. Therefore, stable power can be supplied to the load regardless of temperature while suppressing power loss in the entire power amplifier circuit.
以下図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示した構成図である。図２は、図１をブロックごとに概略を示した構成図である。ここで、図６と同一のものには同一符号を付し、説明を省略する。
Embodiments of the present invention will be described below with reference to the drawings.
[First embodiment]
FIG. 1 is a block diagram showing a first embodiment of the present invention. FIG. 2 is a block diagram schematically showing FIG. 1 for each block. Here, the same components as those in FIG.
図１、図２において、トランジスタＱ１の代わりにＮチャネル型のＦＥＴＱ３が設けられ、トランジスタＱ２の代わりにＰチャネル型のＦＥＴＱ４が設けられる。つまり、Ｎチャネル型のＦＥＴＱ３、バイアス抵抗Ｒｂ１、Ｒｂ２、Ｐチャネル型のＦＥＴＱ４は、電源１１、１２間に直列に接続される。図２では、バイアス抵抗Ｒｂ１、Ｒｂ２をバイアス抵抗Ｒｂで図示している。 1 and 2, an N-channel FET Q3 is provided instead of the transistor Q1, and a P-channel FET Q4 is provided instead of the transistor Q2. That is, the N-channel FET Q3, the bias resistors Rb1 and Rb2, and the P-channel FET Q4 are connected in series between the power supplies 11 and 12. In FIG. 2, the bias resistors Rb1 and Rb2 are illustrated by the bias resistor Rb.
ここで、ＦＥＴＱ３のゲート−ソース間電圧をＶＧＳ１とし、ＦＥＴＱ４のゲート−ソース間電圧をＶＧＳ２とする。また、ＦＥＴＱ３のドレイン−ソース間電圧をＶＤＳ１とし、ＦＥＴＱ４のドレイン−ソース間電圧をＶＤＳ２とする。
Here, it is assumed that the gate-source voltage of the FET Q3 is
そして、直列に接続された抵抗Ｒｂ１，Ｒｂ２を合わせた両端間（ＦＥＴＱ３のソース端子とＦＥＴＱ４のソース端子間）の電圧差をＶｄとする。 A voltage difference between both ends of the resistors Rb1 and Rb2 connected in series (between the source terminal of the FET Q3 and the source terminal of the FET Q4) is Vd.
さらに、負荷Ｚが接続されない状態での、抵抗Ｒｂ１，Ｒｂ２に流れるバイアス電流を図６と同様にＩｂとする。また、ＦＥＴＱ３，Ｑ４のゲート端子間の電圧差をバイアス電圧Ｖｂとする。 Furthermore, the bias current flowing through the resistors Rb1 and Rb2 when the load Z is not connected is assumed to be Ib as in FIG. A voltage difference between the gate terminals of the FETs Q3 and Q4 is defined as a bias voltage Vb.
このバイアス電圧Ｖｂは、ＦＥＴＱ３，Ｑ４をＡ級動作（ＦＥＴＱ３，Ｑ４を介して、電源１１から電源１２に常に電流が流れる）させるような電圧に設定される。
The bias voltage Vb is set to a voltage that causes the FETs Q3 and Q4 to operate in class A (current always flows from the
差動アンプ回路２０は、アンプＡ１、抵抗Ｒｉ１，Ｒｉ２，Ｒ３、Ｒ４を有し、電圧差Ｖｄを検出し、この電圧差Ｖｄを所望の倍率で増幅した出力電圧Ｖ１を出力する。抵抗Ｒｉ１は、アンプＡ１の非反転入力端子とＦＥＴＱ３のソース端子間に設けられ、抵抗Ｒｉ２は、アンプＡ１の反転入力端子とＦＥＴＱ４のソース端子間に設けられる。抵抗Ｒ３は、アンプＡ１の非反転入力端子とグランド間に設けられ、抵抗Ｒ４は、アンプＡ１の出力端子と反転入力端子間に設けられる。
The
制御アンプ回路３０は、アンプＡ２，抵抗Ｒ５、コンデンサＣ１、参照電源３１を有し、差動アンプ回路２０の出力電圧Ｖ１と参照電源３１の参照電圧Ｖｒｅｆとを比較し、出力電圧Ｖ１と参照電圧Ｖｒｅｆとの電圧差を増幅した出力電圧Ｖ２を出力するが、アンプＡ２は、参照電圧Ｖｒｅｆと出力電圧Ｖ１との電圧差を０にするように動作する。抵抗Ｒ５は、アンプＡ１の出力端子とアンプＡ２の反転入力端子間に設けられ、コンデンサＣ１は、アンプＡ２の出力端子と反転入力端子間に設けられ、参照電源３０は、所定の参照電圧ＶｒｅｆをアンプＡ２の非反転入力端子に出力する。
The
電圧電流変換回路４０は、ｎｐｎトランジスタＱ５、抵抗Ｒ６を有し、制御回路３０の出力電圧Ｖ２が入力され、この出力電圧Ｖ２の電圧レベルに応じた電流量の電流Ｉｑ１に変換する。ｎｐｎトランジスタＱ５は、ベース端子に出力電圧Ｖ２が印加される。抵抗Ｒ６は、トランジスタＱ５のエミッタ端子とグランド間に設けられる。
The voltage-
バイアス電圧生成回路５０は、電流用のパスが並列に３本設けられ、各パスに変換回路４０が変換した電流Ｉｑ１と同じ電流量の電流Ｉｑ１〜Ｉｑ３が流れ、第３のパスに流れる電流Ｉｑ３からバイアス電圧Ｖｂを生成する。ここで、第３のパスは、特許請求の範囲の電圧生成用パスである。
In the bias
第１のパスは、抵抗Ｒ７、ｐｎｐトランジスタＱ６が、電源１１と変換回路４０との間に直列に設けられ、変換回路４０で変換された電流Ｉｑ１が流れる。トランジスタＱ６は、ベース端子とコレクタ端子が接続される。
In the first path, the resistor R7 and the pnp transistor Q6 are provided in series between the
第２のパスは、抵抗Ｒ８、ｐｎｐトランジスタＱ７，ｎｐｎトランジスタＱ８、抵抗Ｒ９が、電源１１と電源１２との間に直列に接続される。トランジスタＱ７のベース端子は、トランジスタＱ６のベース端子に接続され、トランジスタＱ６に流れる電流Ｉｑ１と同じ電流量の電流Ｉｑ２が流れる。トランジスタＱ８は、ベース端子とコレクタ端子が接続される。
In the second path, the resistor R8, the pnp transistor Q7, the npn transistor Q8, and the resistor R9 are connected in series between the
第３のパスは、抵抗Ｒ１０、ｐｎｐトランジスタＱ９、抵抗Ｒ１１，バイアス電源１３、１４、抵抗Ｒ１２，ｎｐｎトランジスタＱ１０、抵抗Ｒ１３が、電源１１と電源１２との間に直列に接続される。Ｒ１１，Ｒ１２は、バイアス電圧Ｖｂ生成用の抵抗である。トランジスタＱ９のベース端子は、トランジスタＱ６のベース端子に接続され、トランジスタＱ６に流れる電流Ｉｑ１と同じ電流量の電流Ｉｑ３が流れる。トランジスタＱ１０のベース端子は、第２のパスのトランジスタＱ８のベース端子に接続され、トランジスタＱ８に流れる電流Ｉｑ２（＝Ｉｑ１）と同じ電流量の電流Ｉｑ３が流れる。また、トランジスタＱ９のコレクタ端子（抵抗Ｒ１１の上流側（ＶＰ１側）の端子）は、ＦＥＴＱ３のゲート端子に接続され、トランジスタＱ１０のコレクタ端子（抵抗Ｒ１２の下流側（ＶＰ２側）の端子）は、ＦＥＴＱ４のゲート端子に接続される。
In the third path, the resistor R10, the pnp transistor Q9, the resistor R11, the
なお、図６と異なり、（バイアス電圧Ｖｂ）＝（バイアス電圧Ｖｂ１＋バイアス電圧Ｖｂ２＋抵抗Ｒ１１、１２で生ずる電圧）になる。図２では、抵抗Ｒ１１，Ｒ１２を抵抗Ｒｂ’で図示してある。 Unlike FIG. 6, (bias voltage Vb) = (bias voltage Vb1 + bias voltage Vb2 ++ voltage generated by resistors R11 and R12). In FIG. 2, the resistors R11 and R12 are indicated by a resistor Rb '.
入力端子Ｐｉは、図６と同様にバイアス電源１３、１４間に設けられ、出力端子Ｐｏも、図６と同様にバイアス抵抗Ｒｂ１，Ｒｂ２間に設けられる。
The input terminal Pi is provided between the
図１から明らかなように、トランジスタＱ７、Ｑ９は、トランジスタＱ６のカレントミラー回路であり、トランジスタＱ１０は、トランジスタＱ８のカレントミラー回路である。トランジスタＱ７、Ｑ９は、一つのパッケージに入れたペアトランジスタとし、トランジスタＱ８，Ｑ１０はペアトランジスタである。第２のパスと第３のパスを流れる電流量Ｉｑ２，Ｉｑ３を等しくするためである。 As is apparent from FIG. 1, the transistors Q7 and Q9 are current mirror circuits of the transistor Q6, and the transistor Q10 is a current mirror circuit of the transistor Q8. Transistors Q7 and Q9 are paired transistors in one package, and transistors Q8 and Q10 are paired transistors. This is to make the current amounts Iq2 and Iq3 flowing through the second path and the third path equal.
なお、図１に示すパワーアンプ回路において、差動アンプ回路２０、制御アンプ回路３０、変換回路４０、バイアス電圧生成回路５０、バイアス抵抗Ｒｂ１，Ｒｂ２は、ＦＥＴＱ３，Ｑ４をＡ級動作させるための、バイアス回路を構成している。
In the power amplifier circuit shown in FIG. 1, the
このような回路の動作を説明する。
入力電圧Ｖｃを正方向へ変化させる（Ｖｃ（ｔ）＜Ｖｃ（ｔ+Δｔ）：ｔは時間）と、バイアス電圧Ｖｂが相対的に正側に振れ、ＦＥＴＱ３のドレイン−ソース間電圧ＶＤＳ１が小さくなり、逆にＦＥＴＱ４のドレイン−ソース間電圧ＶＤＳ２が大きくなる。
The operation of such a circuit will be described.
When the input voltage Vc is changed in the positive direction (Vc (t) <Vc (t + Δt): t is time), the bias voltage Vb swings relatively positive, and the drain-
例えば、負荷Ｚへの出力電流Ｉｏ＝０でバイアス抵抗Ｒｂ１，Ｒｂ２の各々にかかる電圧が入力電圧Ｖｃの変化前と同じであるならば、出力電圧Ｖｏが上昇する。出力電圧Ｖｏが一定（不変）とした場合、ＦＥＴＱ３のドレイン−ソース間電圧ＶＤＳ１が小さくなり、バイアス抵抗Ｒｂ１にかかる電圧が大きくなる。逆にＦＥＴＱ４のドレイン−ソース間電圧ＶＤＳ２が大きくなり、バイアス抵抗Ｒｂ２にかかる電圧が小さくなる。バイアス電圧Ｖｂ、バイアス抵抗Ｒｂ１、Ｒｂ２は固定値であるため、バイアス抵抗Ｒｂ１とバイアス抵抗Ｒｂ２とで生じる電圧に電圧差があると、電流差が生じる。その電流の差分が出力電流Ｉｏとして負荷Ｚへ流れ出る。
For example, if the output current Io = 0 to the load Z and the voltage applied to each of the bias resistors Rb1 and Rb2 is the same as before the change of the input voltage Vc, the output voltage Vo rises. If the output voltage Vo is constant (unchanged), the drain of the FET Q3 - the smaller the
入力電圧Ｖｃを負方向へ変化させる（Ｖｃ（ｔ）＞Ｖｃ（ｔ+Δｔ）：ｔは時間）と、バイアス電圧Ｖｂが相対的に負側に振れ、ＦＥＴＱ３のドレイン−ソース間電圧ＶＤＳ１が大きくなり、逆にＦＥＴＱ４のドレイン−ソース間電圧ＶＤＳ２が小さくなる。
When the input voltage Vc is changed in the negative direction (Vc (t)> Vc (t + Δt): t is time), the bias voltage Vb swings relatively negative, and the drain-
例えば、負荷Ｚへの出力電流Ｉｏ＝０でバイアス抵抗Ｒｂ１，Ｒｂ２の各々にかかる電圧が入力電圧Ｖｃの変化前と同じであるならば、出力電圧Ｖｏが下降する。出力電圧Ｖｏが一定（不変）とした場合、ＦＥＴＱ３のドレイン−ソース間電圧ＶＤＳ１が大きくなり、バイアス抵抗Ｒｂ１にかかる電圧が小さくなる。逆にＦＥＴＱ４のドレイン−ソース間電圧ＶＤＳ２が小さくなり、バイアス抵抗Ｒｂ２にかかる電圧が大きくなる。バイアス電圧Ｖｂ、バイアス抵抗Ｒｂ１、Ｒｂ２は固定値であるため、バイアス抵抗Ｒｂ１とバイアス抵抗Ｒｂ２とで生じる電圧に電圧差があると、電流差が生じる。その電流の差分が出力電流Ｉｏとして負荷Ｚから流れ込む。
For example, if the output current Io = 0 to the load Z and the voltage applied to each of the bias resistors Rb1 and Rb2 is the same as before the change of the input voltage Vc, the output voltage Vo falls. If the output voltage Vo is constant (unchanged), the drain of the FET Q3 - becomes
このように出力電圧Ｖｏまたは出力電流Ｉｏのどちらかを制御することによって、小振幅信号の入力電圧Ｖｃに追従して負荷Ｚに電力を供給する。 Thus, by controlling either the output voltage Vo or the output current Io, power is supplied to the load Z following the input voltage Vc of the small amplitude signal.
なお、パワーアンプ回路の調整時などに、基準温度において所望のバイアス電流Ｉｂが流れるように参照電源３１の参照電圧Ｖｒｅｆを設定して所定の電流量の電流Ｉｑ１を流すように調整し、バイアス電圧ＶｂをＦＥＴＱ３，Ｑ４に印加してＡ級動作させる。また、トランジスタＱ５に電流Ｉｑ１が常に流れるように出力電圧Ｖ２を設定しておく。
When adjusting the power amplifier circuit or the like, the reference voltage Vref of the
次に、図１に示す回路で負荷Ｚに供給できる電力について説明する。
バイアス電流Ｉｂは、図６と同様の考えで下記の式（２）で示される。
Ｉｂ＝（Ｖｂ−（ＶＧＳ１＋ＶＧＳ２））／（Ｒｂ１＋Ｒｂ２） …（２）
Next, power that can be supplied to the load Z by the circuit shown in FIG. 1 will be described.
The bias current Ib is expressed by the following equation (2) based on the same idea as in FIG.
Ib = (Vb− (
図６と同様に、ＦＥＴＱ３，Ｑ４には温度特性がある。そのため、周囲温度の変動によってバイアス電流Ｉｂを維持するのに必要なドレイン電流を得るためのＦＥＴＱ３，Ｑ４のＶＧＳ１、ＶＧＳ２のしきい値が変わってしまう。
Similar to FIG. 6, the FETs Q3 and Q4 have temperature characteristics. Therefore, the thresholds of
次に、温度によらずバイアス電流Ｉｂを一定にする動作を説明する。
周囲温度の変化によりバイアス電流Ｉｂが減少した場合から説明する。
バイアス電流Ｉｂの減少によってバイアス抵抗Ｒｂ両端間の電圧差Ｖｄが小さくなり、差動アンプ回路２０の出力電圧Ｖ１も小さくなる。その結果、制御アンプ回路３０が、出力電圧Ｖ２を大きくする。
Next, an operation for keeping the bias current Ib constant regardless of the temperature will be described.
The case where the bias current Ib is decreased due to the change in the ambient temperature will be described.
As the bias current Ib decreases, the voltage difference Vd across the bias resistor Rb decreases, and the output voltage V1 of the
そして、変換回路４０のトランジスタＱ５のベース端子に印加される出力電圧Ｖ２の増加によって、トランジスタＱ５のベース−エミッタ間電圧も大きくなり、トランジスタＱ５に流れる電流Ｉｑ１の電流量も増大する。
As the output voltage V2 applied to the base terminal of the transistor Q5 of the
また、トランジスタＱ５、Ｑ６は直列に接続されており、トランジスタＱ６にも同じ電流Ｉｑ１が流れる。そして、トランジスタＱ６に対するカレントミラーのトランジスタＱ７、Ｑ９にも、電流Ｉｑ１と同じ電流量の電流Ｉｑ２，Ｉｑ３が流れる。 Transistors Q5 and Q6 are connected in series, and the same current Iq1 flows through transistor Q6. The currents Iq2 and Iq3 having the same amount of current as the current Iq1 also flow through the transistors Q7 and Q9 of the current mirror with respect to the transistor Q6.
また、トランジスタＱ７、Ｑ８は直列に接続されており、トランジスタＱ７、Ｑ８には同じ電流Ｉｑ２が流れ、トランジスタＱ８のカレントミラーのトランジスタＱ１０にも、電流Ｉｑ２と同じ電流量の電流Ｉｑ３が流れる。 The transistors Q7 and Q8 are connected in series. The same current Iq2 flows through the transistors Q7 and Q8, and the current Iq3 having the same current amount as the current Iq2 flows through the transistor Q10 of the current mirror of the transistor Q8.
つまり、バイアス電流Ｉｂの減少によって、第１のパスに流れる電流Ｉｑ１の電流量が増加し、第３のパスの電流Ｉｑ３の電流量も増加する。そして、電流Ｉｑ３の電流量の増加によって、抵抗Ｒ１１，Ｒ１２で生ずる電圧も増加する。その結果、バイアス電圧Ｖｂも増加し（バイアス電源１３、１４のバイアス電圧Ｖｂ１，Ｖｂ２は一定）、式（２）からも明らかなようにバイアス電流Ｉｂも増加する。
That is, as the bias current Ib decreases, the amount of current Iq1 flowing in the first path increases, and the amount of current Iq3 in the third path also increases. As the current amount of current Iq3 increases, the voltage generated at resistors R11 and R12 also increases. As a result, the bias voltage Vb also increases (the bias voltages Vb1 and Vb2 of the
一方、周囲温度の変化によりバイアス電流Ｉｂが増加した場合を説明する。
バイアス電流Ｉｂの増加によってバイアス抵抗Ｒｂ両端間の電圧差Ｖｄが大きくなり、差動アンプ回路２０の出力電圧Ｖ１も大きくなる。その結果、制御アンプ回路３０が、出力電圧Ｖ２を小さくする。
On the other hand, a case where the bias current Ib increases due to a change in ambient temperature will be described.
As the bias current Ib increases, the voltage difference Vd across the bias resistor Rb increases, and the output voltage V1 of the
そして、変換回路４０のトランジスタＱ５のベース端子に印加される出力電圧Ｖ２の減少によって、トランジスタＱ５のベース−エミッタ間電圧も小さくなり、トランジスタＱ５に流れる電流Ｉｑ１の電流量も減少する。
As the output voltage V2 applied to the base terminal of the transistor Q5 of the
また、トランジスタＱ５、Ｑ６は直列に接続されており、トランジスタＱ６にも同じ電流Ｉｑ１が流れる。そして、トランジスタＱ６に対するカレントミラーのトランジスタＱ７、Ｑ９にも、電流Ｉｑ１と同じ電流量の電流Ｉｑ２，Ｉｑ３が流れる。 Transistors Q5 and Q6 are connected in series, and the same current Iq1 flows through transistor Q6. The currents Iq2 and Iq3 having the same amount of current as the current Iq1 also flow through the transistors Q7 and Q9 of the current mirror with respect to the transistor Q6.
また、トランジスタＱ７、Ｑ８は直列に接続されており、トランジスタＱ７、Ｑ８には同じ電流Ｉｑ２が流れ、トランジスタＱ８のカレントミラーのトランジスタＱ１０にも、電流Ｉｑ２と同じ電流量の電流Ｉｑ３が流れる。 The transistors Q7 and Q8 are connected in series. The same current Iq2 flows through the transistors Q7 and Q8, and the current Iq3 having the same current amount as the current Iq2 flows through the transistor Q10 of the current mirror of the transistor Q8.
つまり、バイアス電流Ｉｂの増加によって、第１のパスに流れる電流Ｉｑ１の電流量が減少し、第３のパスの電流Ｉｑ３も減少する。そして、電流Ｉｑ３の電流量の減少によって、抵抗Ｒ１１，Ｒ１２で生ずる電圧も減少する。その結果、バイアス電圧Ｖｂも減少し（バイアス電源１３、１４のバイアス電圧Ｖｂ１，Ｖｂ２は一定）、式（２）からも明らかなようにバイアス電流Ｉｂも減少する。
That is, as the bias current Ib increases, the amount of current Iq1 flowing in the first path decreases, and the current Iq3 in the third path also decreases. Then, the voltage generated in the resistors R11 and R12 also decreases due to the decrease in the amount of current Iq3. As a result, the bias voltage Vb also decreases (the bias voltages Vb1 and Vb2 of the
このように、制御アンプ回路３０が、差動アンプ回路２０で検出した電圧差Ｖｄを参照電圧Ｖｒｅｆと同じ電圧となるように負帰還動作させ、バイアス電圧生成回路５０に流れる電流Ｉｑ１〜Ｉｑ３を制御する。そして、バイアス電圧生成回路５０が、この電流Ｉｑ１〜Ｉｑ３の増減によってバイアス電圧Ｖｂを増減させるので、バイアス電流Ｉｂを一定に保つことができる。これにより、温度が変動してもバイアス電流Ｉｂを一定に保つことができ、図６、図７に示す回路のようにパワーアンプ回路用の電源１１、１２の電源電力を大きくする必要がない。従って、パワーアンプ回路全体での電力損失を抑えつつ、温度によらず安定した電力を負荷Ｚに供給することができる。
In this way, the
また、第３のパスにカレントミラー回路（トランジスタＱ９、Ｑ１０）を、バイアス電圧Ｖｂを生成する抵抗Ｒ１１，Ｒ１２の両側、つまり、抵抗Ｒ１１よりも上流側のみならず、抵抗Ｒ１２の下流側にも設けるので、第３のパス上の電流Ｉｑ３の電流量が抵抗Ｒ１１，Ｒ１２において変化しない。これにより、第３のパス上を流れる電流Ｉｑ３が、入力信号源１５に影響を及ぼすのを避けることができ、精度のよい出力電圧Ｖｏを出力できる。すなわち、下流側でカレントミラー回路を構成しない場合（トランジスタＱ１０，抵抗Ｒ１３を設けない場合）、トランジスタＱ９を流れた電流Ｉｑ３は、抵抗Ｒ１２側と入力信号源１５側とに分流し、入力信号源１５に影響を及ぼして正確な出力電圧Ｖｏをえることができなくなる。
In addition, a current mirror circuit (transistors Q9 and Q10) is provided in the third path on both sides of the resistors R11 and R12 that generate the bias voltage Vb, that is, not only on the upstream side of the resistor R11 but also on the downstream side of the resistor R12. Therefore, the amount of current Iq3 on the third path does not change in the resistors R11 and R12. As a result, the current Iq3 flowing on the third path can be prevented from affecting the
［第２の実施例］
図３は、本発明の第２の実施例を示した構成図である。ここで、図１、図２と同一のものには同一符号を付し、説明を省略する。図３は、図１に示した回路よりも大電力を出力するのに適したパワーアンプ回路である。
[Second Embodiment]
FIG. 3 is a block diagram showing a second embodiment of the present invention. Here, the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted. FIG. 3 shows a power amplifier circuit suitable for outputting larger power than the circuit shown in FIG.
図３において、電源１１、１２間に設けられる”Ｎ型ＦＥＴＱ３、バイアス抵抗Ｒｂ１、Ｒｂ２，Ｐ型ＦＥＴＱ４”の出力側の回路を複数チャネル（チャネルは、”段”と呼ぶ場合もある）にした例である。 In FIG. 3, the circuit on the output side of the “N-type FET Q3, bias resistors Rb1, Rb2, P-type FET Q4” provided between the power supplies 11 and 12 has a plurality of channels (the channel may be called “stage”). It is an example.
電源１１、１２間に、”Ｎ型ＦＥＴＱ１１、バイアス抵抗Ｒｂ３、Ｒｂ４，Ｐ型ＦＥＴＱ１２”、”Ｎ型ＦＥＴＱ１３、バイアス抵抗Ｒｂ５、Ｒｂ６，Ｐ型ＦＥＴＱ１４”の新たな２チャネル分の回路それぞれが並列に設けられる。 Between the power supplies 11 and 12, circuits for two new channels of “N-type FET Q11, bias resistors Rb3, Rb4, P-type FET Q12”, “N-type FET Q13, bias resistors Rb5, Rb6, and P-type FET Q14” are connected in parallel. Provided.
ここで、図３においてバイアス抵抗Ｒｂ１，Ｒｂ２を含むチャネルを１チャネル目とし、バイアス抵抗Ｒｂ３，Ｒｂ４を含むチャネルを２チャネル目とし、バイアス抵抗Ｒｂ５，Ｒｂ６を含むチャネルを３チャネル目とする。ここで、１〜３チャネル目に流れるバイアス電流をＩｂ（１）〜Ｉｂ（３）とする。 In FIG. 3, the channel including the bias resistors Rb1 and Rb2 is the first channel, the channel including the bias resistors Rb3 and Rb4 is the second channel, and the channel including the bias resistors Rb5 and Rb6 is the third channel. Here, it is assumed that the bias currents flowing in the first to third channels are Ib (1) to Ib (3).
出力端子Ｐｏは、各チャネルのバイアス抵抗Ｒｂ１〜Ｒｂ６間に接続される。また、ＦＥＴＱ３，Ｑ１１，Ｑ１３のゲート端子が接続され、ＦＥＴＱ４，Ｑ１２，Ｑ１４のゲート端子が接続され、各チャネルには同じバイアス電圧Ｖｂが印加され、ＦＥＴＱ１１〜Ｑ１４もＡ級動作する。 The output terminal Po is connected between the bias resistors Rb1 to Rb6 of each channel. Further, the gate terminals of the FETs Q3, Q11, and Q13 are connected, the gate terminals of the FETs Q4, Q12, and Q14 are connected, the same bias voltage Vb is applied to each channel, and the FETs Q11 to Q14 also operate in class A.
このような回路の動作を説明する。
バイアス電圧Ｖｂが、各チャネルのＦＥＴＱ３，Ｑ４、Ｑ１１〜Ｑ１４に印加され、入力電圧Ｖｃに追従して各チャネルのＦＥＴのドレイン−ソース間電圧ＶＤＳ１〜ＶＤＳ６が変動して、入力電圧Ｖｃを増幅した出力電圧Ｖｏが出力される。各チャネルに流れるバイアス電流は、Ｉｂ（１）＝Ｉｂ（２）＝Ｉｂ（３）であり、負荷Ｚに最大限供給できる出力電流Ｉｏは、図１、図２に示す回路に対して約３倍（出力電流Ｉｏ＝３×Ｉｂ）になる。その他の動作は図１に示す装置と同様なので説明を省略する。なお、バイアス抵抗Ｒｂ１〜Ｒｂ６の抵抗値は、全て同じにするとよい。
The operation of such a circuit will be described.
Bias voltage Vb, of each channel FET Q3, Q4, are applied to Q11 to Q14, the drain of following the input voltage Vc of each channel FET - source voltage V DS 1 to V DS 6 is varied, the input voltage An output voltage Vo obtained by amplifying Vc is output. The bias current flowing through each channel is Ib (1) = Ib (2) = Ib (3), and the output current Io that can be supplied to the load Z to the maximum is about 3 for the circuits shown in FIGS. (Output current Io = 3 × Ib). Since other operations are the same as those of the apparatus shown in FIG. The resistance values of the bias resistors Rb1 to Rb6 are all preferably the same.
このように、直列接続されたＡ級動作するＦＥＴＱ３，Ｑ４を複数チャネル設けることにより、バイアス回路用の電源電圧ＶＰ１，ＶＰ２を大きく（電圧差を大きく）することなく、負荷Ｚに供給できる電力を増加することができる。 In this way, by providing a plurality of channels of FETs Q3 and Q4 connected in series in class A, the power that can be supplied to the load Z without increasing the power supply voltages VP1 and VP2 for the bias circuit (increasing the voltage difference) is obtained. Can be increased.
［第３の実施例］
図４は、本発明の第３の実施例を示した構成図である。ここで、図３と同一のものには同一の符号を付し説明を省略する。図４において、差動アンプ回路２０が、１チャネル目のみならず１〜３チャネル目全ての電圧差を検出する。すなわち、直列接続されたバイアス抵抗Ｒｂ１，Ｒｂ２の電圧差Ｖｄ（１）、直列接続されたバイアス抵抗Ｒｂ１，Ｒｂ２の電圧差Ｖｄ（２）、直列接続されたバイアス抵抗Ｒｂ１，Ｒｂ２の電圧差Ｖｄ（３）を検出し、それらの平均値に基づく出力電圧Ｖ１を出力する。
[Third embodiment]
FIG. 4 is a block diagram showing a third embodiment of the present invention. Here, the same components as those in FIG. In FIG. 4, the
具体的には、２チャネル目の抵抗Ｒｉ３は、アンプＡ１の非反転入力端子とＦＥＴＱ１１のソース端子間に設けられ、抵抗Ｒｉ４は、アンプＡ１の反転入力端子とＦＥＴＱ１２のソース端子間に設けられる。 Specifically, the resistor Ri3 for the second channel is provided between the non-inverting input terminal of the amplifier A1 and the source terminal of the FET Q11, and the resistor Ri4 is provided between the inverting input terminal of the amplifier A1 and the source terminal of the FET Q12.
３チャネル目の抵抗Ｒｉ５は、アンプＡ１の非反転入力端子とＦＥＴＱ１３のソース端子間に設けられ、抵抗Ｒｉ６は、アンプＡ１の反転入力端子とＦＥＴＱ１４のソース端子間に設けられる。 The resistor Ri5 for the third channel is provided between the non-inverting input terminal of the amplifier A1 and the source terminal of the FET Q13, and the resistor Ri6 is provided between the inverting input terminal of the amplifier A1 and the source terminal of the FET Q14.
このような回路の動作を説明する。
差動アンプ回路２０のアンプＡ１が、バイアス電流Ｉｂ（１）〜Ｉｂ（３）の電流量によって増減するバイアス抵抗Ｒｂ１〜Ｒｂ６両端間の電圧差Ｖｄ（１）〜Ｖｄ（３）を検出し、これらの平均値を所望の倍率で増幅して出力電圧Ｖ１を制御アンプ回路３０に出力する。そして、制御アンプ回路３０が、各チャネルを平均化した出力電圧Ｖ１と参照電圧Ｖｒｅｆとを比較する。
The operation of such a circuit will be described.
The amplifier A1 of the
その他の動作は図３に示す装置と同様なので説明を省略する。なお、バイアス抵抗Ｒｂ１〜Ｒｂ６の抵抗値は、全て同じにするとよい。また、アンプＡ１の入力端子への抵抗Ｒｉ１〜Ｒｉ６の抵抗値は、全て同じにするとよい。 Other operations are the same as those of the apparatus shown in FIG. The resistance values of the bias resistors Rb1 to Rb6 are all preferably the same. The resistance values of the resistors Ri1 to Ri6 to the input terminal of the amplifier A1 are all preferably the same.
このように差動アンプ回路２０が、各チャネルでの電圧差Ｖｄ（１）〜Ｖｄ（３）を検出して電圧差Ｖｄ（１）〜Ｖｄ（３）の平均値に基づく出力電圧Ｖ１を制御アンプ回路３０に出力する。これにより、ＦＥＴＱ３，Ｑ４、Ｑ１１〜Ｑ１４ごとに温度特性が異なり、また基板上の位置によって温度差が生じたとして、バイアス電流Ｉｂ（１）〜Ｉｂ（３）の少ないチャネルは、他のチャネルから補完されることにより、パワーアンプ回路全体でみれば、出力電流Ｉｏを安定して供給することができる。
In this way, the
例えば、図３に示す回路では、２チャネル目、３チャネル目のＦＥＴＱ１１〜Ｑ１４のゲート−ソース間電圧ＶＧＳ３〜ＶＧＳ６が、ＦＥＴＱ３、Ｑ４のゲート−ソース間電圧ＶＧＳ１、ＶＧＳ２よりも増加方向に大きくばらついたの場合、設定した電圧差Ｖｄでは、バイアス電流Ｉｂ（２），Ｉｂ（３）が不足し、所望の電力を供給できな場合が生じ、バイアス電圧Ｖｂを大きくする等の設定がである。その結果、電源１１、１２の電源電力を大きくする必要があり、パワーアンプ回路全体での電力損失が大きくなるという問題が生ずる可能性がある。特に、チャネル数が増えるほど電力損失が大きくなる。
For example, in the circuit shown in FIG. 3, the gate-
一方、図４に示す回路では各チャネルごとの電圧差Ｖｄ（１）〜Ｖｄ（３）を検出するので、パワーアンプ回路全体での電力損失を抑えつつ、温度変動のみならずＦＥＴ個々のゲート−ソース間電圧ＶＧＳ１〜ＶＧＳ６によらず安定した電力を供給することができる。 On the other hand, since the voltage difference Vd (1) to Vd (3) for each channel is detected in the circuit shown in FIG. 4, while suppressing power loss in the entire power amplifier circuit, not only temperature variation but also the gate of each FET− stable power regardless of the source voltage V GS 1 to V GS 6 can be supplied.
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１〜図４に示す回路において、ＦＥＴを用いる構成を示したが、図６、図７に示すようなバイポーラ・ジャンクション・トランジスタを用いてもよい。
The present invention is not limited to this, and may be as shown below.
(1) In the circuits shown in FIGS. 1 to 4, the configuration using the FET is shown, but a bipolar junction transistor as shown in FIGS. 6 and 7 may be used.
（２）図１〜図４に示す回路において、バイアス電圧生成回路５０に３本のパスを設ける構成を示したが、図５に示すようにパスを２本にしてもよい。図５において、第２のパスを取り外し、第２のパスのトランジスタＱ８を第１のパスのトランジスタＱ５と抵抗Ｒ８との間に設ける。また、抵抗Ｒ６をグランドでなく、電源１２に接続するとよい。そして、トランジスタＱ６、Ｑ９をペアトランジスタとし、トランジスタＱ８，Ｑ１０をペアトランジスタにするとよい。
(2) In the circuits shown in FIGS. 1 to 4, the configuration in which the bias
（３）図３、図４に示す回路において、出力側の回路を３チャネル分設ける構成を示したが、何チャネル設けてもよい。 (3) In the circuits shown in FIGS. 3 and 4, the configuration in which the output side circuit is provided for three channels is shown, but any number of channels may be provided.
２０ 差動アンプ回路
３０ 制御アンプ回路
３１ 参照電源
４０ Ｖ／Ｉ変換回路
５０ バイアス電圧生成回路
Ａ１、Ａ２ アンプ
Ｑ３、Ｑ４、Ｑ１１〜Ｑ１４ ＦＥＴ
Ｑ５〜Ｑ１０ バイポーラ・ジャンクション・トランジスタ
Ｒ１１、Ｒ１２ バイアス電圧生成用の抵抗
Ｒｂ１〜Ｒｂ６、Ｒｂ バイアス抵抗
20
Q5 to Q10 Bipolar junction transistors R11, R12 Bias voltage generating resistors Rb1 to Rb6, Rb Bias resistors
Claims (5)
前記トランジスタ間の電圧差を検出する差動アンプ回路と、
参照電圧と前記差動アンプ回路からの出力電圧とを比較する制御アンプ回路と、
この制御アンプ回路の比較結果の出力電圧を電流に変換する変換回路と、
この変換回路の電流に基づいて前記バイアス電圧を生成するバイアス電圧生成回路と
を有することを特徴とするパワーアンプ回路。 In a power amplifier circuit in which a class A transistor is connected in series with a bias voltage and a load is connected between the transistors,
A differential amplifier circuit for detecting a voltage difference between the transistors;
A control amplifier circuit for comparing a reference voltage with an output voltage from the differential amplifier circuit;
A conversion circuit for converting the output voltage of the comparison result of the control amplifier circuit into a current;
A power amplifier circuit comprising: a bias voltage generation circuit that generates the bias voltage based on a current of the conversion circuit.
前記変換回路の電流が流れるパスと、
このパスと同じ電流量の電流が流れ抵抗を用いて前記バイアス電圧を生成する電圧生成用パスと
を有することを特徴とする請求項１〜３のいずれかに記載のパワーアンプ回路。 The bias voltage generation circuit
A path through which the current of the conversion circuit flows;
4. The power amplifier circuit according to claim 1, further comprising: a voltage generation path for generating the bias voltage using a resistance through which a current having the same amount of current flows.
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