JP2008306192A - 半導体基板およびその製造方法、半導体素子の製造方法およびイメージセンサの製造方法 - Google Patents

半導体基板およびその製造方法、半導体素子の製造方法およびイメージセンサの製造方法 Download PDF

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Abstract

【課題】生産性が向上した半導体基板およびその製造方法、半導体素子の製造方法およびイメージセンサの製造方法を提供する。
【解決手段】イメージセンサの製造方法は、下部領域および下部領域上に形成され、複数のトレンチ１２２が形成されたトレンチ領域を含むサブ基板１２０およびサブ基板１２０上に形成された半導体層１４０を含む半導体基板を提供し、半導体層１４０内に光電変換部２１０を形成し、半導体層１４０上に配線層を形成し、配線層上部に支持基板４１０をボンディングし、下部領域を除去し、トレンチ１２２の一側を露出させ、サブ基板１２０のトレンチ領域を除去し、半導体層１４０を露出させ、露出した半導体層１４０上にカラーフィルタおよびマイクロレンズを形成することを含む。
【選択図】図１１

Description

本発明は、半導体基板およびその製造方法、半導体素子の製造方法およびイメージセンサの製造方法に関するものである。
イメージセンサ（ｉｍａｇｅ ｓｅｎｓｏｒ）は、光学映像を電気信号に変換させる素子である。最近になって、コンピュータ産業と通信産業の発達にともないデジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボットなど多様な分野において性能が向上されたイメージセンサの需要が増大している。
イメージセンサでは多層の配線層の上に形成されたレンズから配線層間を通して、光電変換部に光が入射する。このような構造では多層の配線層のレイアウトによって障害を受けて実際、光電変換部に到達する光の量は充分ではない。すなわち、多層配線層によって、光電変換部に対する開口率が小さくなり、光電変換部に入射する光の量が顕著に減って感度が低下し得る。
これを解決するために後面照射型のイメージセンサを具現する。後面照射型のイメージセンサは半導体基板の他面側、すなわち配線部と反対側、から光を照射して光電変換部で受光をする構造であって、多層配線層のレイアウトによって障害を受けず実効開口率を高めて感度を向上させることができる。
後面照射型イメージセンサを形成するためには、半導体基板上に光電変換部および配線層を形成した後に、半導体基板の下部を除去しなければならない。この時、光電変換部の損傷なしで光電変換部と近接したところまで半導体基板を除去するものの、均一に除去してこそ光電変換部で受光される光が均一となる。したがって、半導体基板の全面を均一に除去しつつも光電変換部損傷がないようにする技術が要求される。
大韓民国公開特許２００７−００３００６号公報
本発明が解決しようとする課題は、生産性が向上した半導体基板を提供することにある。
本発明が解決しようとする他の技術的課題は、生産性が向上した半導体基板の製造方法を提供することにある。
本発明が解決しようとするその他の技術的課題は、生産性が向上した半導体素子の製造方法を提供することにある。
本発明が解決しようとする別の技術的課題は、生産性が向上したイメージセンサの製造方法を提供することにある。
前記技術的課題を達成するためになされた本発明の一態様による半導体基板は、下部領域および前記下部領域上に形成され、複数のトレンチが形成されたトレンチ領域を含むサブ基板および前記サブ基板上に形成された半導体層を含む。
本発明の一態様による半導体基板の製造方法は、サブ基板を提供し、前記サブ基板上部に複数のトレンチを形成し、前記サブ基板全面に半導体層を形成することを含む。
本発明の一態様による半導体素子の製造方法は、下部領域および前記下部領域上に形成され、複数のトレンチが形成されたトレンチ領域を含むサブ基板および前記サブ基板上に形成された半導体層を含む半導体基板を提供し、前記半導体層上に配線層を形成し、前記配線層上部に支持基板をボンディングし、前記サブ基板を除去し、前記半導体層を露出させることを含む。
本発明の一態様によるイメージセンサの製造方法は、下部領域および前記下部領域上に形成され、複数のトレンチが形成されたトレンチ領域を含むサブ基板および前記サブ基板上に形成された半導体層を含む半導体基板を提供し、前記半導体層内に光電変換部を形成し、前記半導体層上に配線層を形成し、前記配線層上部に支持基板をボンディングし、前記下部領域を除去し、前記トレンチの一側を露出させ、前記サブ基板のトレンチ領域を除去し、半導体層を露出させ、前記露出した半導体層上にカラーフィルタおよびマイクロレンズを形成することを含む。
前記したようなイメージセンサの製造方法によれば次のような効果が一つあるいはそれ以上ある。
最初に、サブ基板の選択的除去がより簡単で、除去されていない半導体層の厚さがより均一となる。これによってメージセンサに入射する光の量が均一となり、イメージセンサの特性が向上できる。
次に、サブ基板をより効率的で効果的に除去することによって生産性を向上させることができる。
本発明の実施形態を図面に基づいて説明する。しかし、本発明の目的は、以下に開示される実施形態に限定されず、相異なる多様な形態によっても達成可能である。したがって、以下の実施形態は単に、本発明の開示を十全たるものとし、当業者に本発明の範囲を認識させるために提供するものである。すなわち、本発明の範囲はあくまで、請求項に記載された発明によってのみ規定される。なお、いくつかの実施形態において、公知の工程、段階、構造及び技術は、本発明が不明瞭に解釈されるのを避けるために、説明を省略する。また、ｎ形またはｐ形は例示的なものであり、ここに説明されて例示される各実施形態はそれの詳報的な実施形態も含む。明細書全体において同一参照符号は同一構成要素を指称する。
「および／または」は、言及されたアイテムの各々および一つ以上のすべての組み合せを含む。本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。
以下、図１を参照して、本発明の一実施形態による半導体基板を詳細に説明する。
本発明の一実施形態による半導体基板１００は、サブ基板１２０および半導体層１４０を含む。
サブ基板１２０は、シリコン基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板または石英基板などである。サブ基板１２０の上部には複数のトレンチ１２２が形成される。すなわち、サブ基板１２０はトレンチ１２２が形成されたトレンチ領域およびトレンチが形成されない下部領域で区分することができる。
複数のトレンチ１２２は、サブ基板１２０の全面（ｗｈｏｌｅ ｓｕｒｆａｃｅ）に形成され得、好ましくは均一な直径を有するように形成される。複数のトレンチ１２２の深さは実質的に同じであり、例えば、約０．１−１００μｍ程度である。一方、複数のトレンチ１２２はホール（ｈｏｌｅ）形態またはライン（ｌｉｎｅ）形態である。この時、ホールの幅またはラインの幅は例えば、約０．１−１００μｍ程度である。
また、複数のトレンチ１２２は、埋め立て膜（ｂｕｒｉｅｄ ｆｉｌｍ）１２４で埋め立てられていることもあり得る。このとき、埋め立て膜１２４は、例えば、酸化膜、窒化膜または窒酸化膜であり得るが、これに限定されず、サブ基板１２０と異種物質であればすべて使用できる。埋め立て膜１２４の上面にはシード層１２６が形成されるが、埋め立て膜１２４の上面のシード層１２６は、サブ基板１２０のような物質で形成される。
サブ基板１２０の上には半導体層１４０が形成される。半導体層１４０は、エピタキシャル層であり得るが、例えば、シリコン層またはシリコンゲルマニウム層などであり得る。半導体層１４０は上面が平たく形成される。
本発明の一実施形態による半導体基板１００は、サブ基板１２０と半導体層１４０とが連結される領域に複数のトレンチ１２２が形成されたトレンチ領域を具備する。トレンチ領域は、複数のトレンチ１２２を埋め立てる埋め立て膜１２４がサブ基板１２０全面に形成されている領域であり、サブ基板１２０の下部領域と半導体層１４０を効果的に区分する。したがって、サブ基板１２０と半導体層１４０とが簡単に区分されることで、半導体製造工程において半導体基板１００の下部領域を除去する必要があるときに容易に除去することができる。また、ＳＯＩ基板などの基板より製造単価が安いため、費用が減少して生産性が向上できる。
以下、図１から図５を参照して本発明の一実施形態による半導体基板の製造方法を説明する。
以下で製造方法を説明する際には、本発明の技術分野で通常の知識を有する者に公知の工程、段階、構造及び技術は、本発明が不明瞭に解釈されるのを避けるために、説明を省略する。
先ず、図２を参照すれば、サブ基板１２０を提供する。
サブ基板１２０は、シリコン基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板または石英基板などであり得る。
続いて、図３を参照すれば、サブ基板１２０上部に複数のトレンチ１２２を形成する。
具体的には、サブ基板１２０上部にフォトレジストなどのマスク層を形成し、写真エッチング工程を行い、マスクパターンを形成する。次に、マスクパターンをエッチングマスクでサブ基板１２０をエッチングし、サブ基板１２０の上部に複数のトレンチ１２２を形成する。この時、トレンチ１２２は、乾式エッチングまたは湿式エッチングで形成することができる。
複数のトレンチ１２２は、サブ基板１２０の全面（ｗｈｏｌｅ ｓｕｒｆａｃｅ）に形成され、好ましくは均一な直径を有するように形成される。複数のトレンチ１２２の深さは実質的に同じであり、例えば、約０．１−１００μｍ程度である。一方、複数のトレンチ１２２はホール（ｈｏｌｅ）形態またはライン（ｌｉｎｅ）形態である。この時、ホールの幅またはラインの幅は例えば、約０．１−１００μｍ程度であり、後続工程で熱処理によってトレンチ１２２上部が詰まりうる程度の幅を有する。
続いて、図４を参照すれば、複数のトレンチ１２２を埋め立て膜１２４で埋め立てる。
具体的には、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）などを実行し、埋めたて物質をサブ基板１２０の上に蒸着する。次に、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程などによってサブ基板１２０の上面を平坦化する。埋め立て膜１２４は、例えば、酸化膜、窒化膜または酸窒化膜などが使用され得る。
図５を参照すれば、サブ基板１２０に水素を供給して熱処理する。
サブ基板１２０に水素を供給して熱処理すれば、トレンチ１２２周辺部のシリコンが埋め立て膜１２４の上部に一部移動して埋め立て膜１２４の上部をシリコンで覆う。すなわち、トレンチ１２２の幅が約Ｘμｍと小さいため、熱処理によってシリコンが一部移動すれば、埋め立て膜１２４の上面がシリコンで覆われるようになる。したがって、埋め立て膜１２４の上面にシード層１２６が形成される。
続いて、また図１を参照すれば、サブ基板１２０全面に半導体層１４０を形成する。
半導体層１４０は、例えば、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｉｎｇ；ＳＥＧ）工程で形成することができる。この時、サブ基板１２０の露出した上面および埋め立て膜１２４上部のシード層１２６でシリコンを成長させることができる。すなわち、サブ基板１２０の上面にシリコンが均一に形成されているので、半導体層１４０は均一に形成することができる。
選択的エピタキシャル成長は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎと、ＣＶＤ）工程、減圧化学気相蒸着（Ｒｅｄｕｃｅｄ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎと、ＲＰＣＶＤ）工程、高真空化学気相蒸着（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎと、ＵＨＶＣＶＤ）工程などによって行われる。選択的エピタキシャル成長は、ソースガスを供給し行われるが、ソースガスとしては、例えば、ＳｉＨ４、ジクロルシラン（ＳｉＨ２Ｃｌ２；、ＤＣＳ）、トリクロロシラン（ＳｉＨＣｌ３；ＴＣＳ）などが使用される。また、選択的エピタキシャル成長時にはその場（ｉｎ−ｓｉｔｕ）で不純物を共にドーピングすることもでき、選択的エピタキシャル成長後に不純物を別にドーピングすることもできる。
以下、図６を参照して本発明の他の実施形態による半導体基板について説明する。図６は本発明の他の実施形態による半導体基板の断面図である。図１と実質的に同一な構成要素に対しては同一な図面符号を使用し、該当構成要素に対する詳細な説明は省略する。
本発明の他の実施形態による半導体基板が本発明の一実施形態による半導体基板と異なる点はトレンチ１２２内部が空いているという点である。
本発明の他の実施形態による半導体基板１０２は、サブ基板１２０の上面にトレンチ１２２が形成されており、トレンチ１２２の上部のシード層１２６がトレンチ１２２を埋めておりトレンチ１２２内部が空いている。また、サブ基板１２０上部には半導体層１４０が形成される。
以下、図２から図６を参照して本発明の他の実施形態による半導体基板の製造方法について説明する。本発明の他の実施形態による半導体基板の製造方法と本発明の一実施形態による半導体基板の製造方法が異なる点はトレンチ１２２を形成した後に直ちに熱処理工程を行うという点である。
トレンチ１２２を他の物質で埋め立てない状態で熱処理をすれば、トレンチ１２２周辺のシリコンがトレンチ１２２の上面に移動してシード層１２６を形成し、トレンチ１２２が上部を埋めることによってトレンチ１２２内部に空の空間を形成する。一方、トレンチ１２２の上部がシード層１２６で詰まっているため、トレンチ１２２の上部に半導体層１４０を形成する時に均一に形成することができる。
以下添付した図を参照して本発明の実施形態によるイメージセンサを詳細に説明する。
本発明の実施形態によるイメージセンサはＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）とＣＭＯＳイメージセンサを含む。ここで、ＣＣＤはＣＭＯＳイメージセンサに比べて雑音（ｎｏｉｓｅ）が少なく画質が優秀であるが、高電圧が要求され、また工程単価が高い。ＣＭＯＳイメージセンサは駆動方式が簡便で多様なスキャニング（ｓｃａｎｎｉｎｇ）方式で具現することが可能である。また、信号処理回路を単一チップに集積することができ、製品の小型化が可能であり、ＣＭＯＳ工程技術を互換して使えるため、製造単価を引き下げることができる。電力消耗もまた非常に低く、バッテリーの容量が制約的な製品への適用が容易である。したがって、以下では本発明のイメージセンサでＣＭＯＳイメージセンサを例示して説明する。しかし、本発明の技術的思想はそのままＣＣＤにも適用され得るのはもちろんである。
図７は本発明の一実施形態によるイメージセンサのブロック図である。
図７を参照すれば、本発明の一実施形態によるイメージセンサは、アクティブピクセルセンサアレイ（ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ ａｒｒａｙ、ＡＰＳ ａｒｒｒａｙ）１０、タイミングジェネレータ（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）２０、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）３０、ロウドライバ（ｒｏｗ ｄｒｉｖｅｒ）４０、相関二重サンプラー（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ、ＣＤＳ）５０、アナログデジタルコンバータ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）６０、ラッチ部（ｌａｔｃｈ）７０およびコラムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）８０などを含む。
アクティブピクセルセンサアレイ１０は、２次元的に配列された多数の単位画素を含む。多数の単位画素は、光学映像を電気信号に変換する役割をする。アクティブピクセルセンサアレイ１０は、ロウドライバ４０から画素選択信号（ＲＯＷ）、リセット信号（ＲＳＴ）、電荷伝送信号（ＴＧ）など多数の駆動信号を受信して駆動される。また、変換された電気的信号は垂直信号ラインを通じて相関二重サンプラー５０に提供される。
タイミングジェネレータ２０は、ロウデコーダ３０およびコラムデコーダ８０にタイミング（ｔｉｍｉｎｇ）信号および制御信号を提供する。
ロウドライバ４０は、ロウデコーダ３０でデコーディングされた結果によって多数の単位画素を駆動するための多数の駆動信号をアクティブピクセルセンサアレイ１０に提供する。一般的にマトリックス形態で単位画素が配列された場合には各行別に駆動信号を提供する。
相関二重サンプラー５０は、アクティブピクセルセンサアレイ１０に形成された電気信号を、垂直信号ラインを通じて受信して維持（ｈｏｌｄ）およびサンプリングする。すなわち、特定の基準電圧レベル（以下、「雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）」という）と形成された電気的信号による電圧レベル（以下、「信号レベル」という）を二重でサンプリングし、雑音レベルと信号レベルの差に該当する差異レベルを出力する。
アナログデジタルコンバータ６０は、差異レベルに該当するアナログ信号をデジタル信号に変換して出力する。
ラッチ部７０は、デジタル信号をラッチ（ｌａｔｃｈ）し、レチデンされた信号はコラムデコーダ８０でデコーディング結果に応じ順次に図示しない映像信号処理部で出力される。
図８は本発明の一実施形態によるイメージセンサの単位画素の回路図である。
図８を参照すれば、本発明の一実施形態によるイメージセンサの単位画素２００は、光電変換部２１０、電荷検出部２２０、電荷伝送部２３０、リセット部２４０、増幅部２５０および選択部２６０を含む。本発明による一実施形態では単位画素２００が図２のように４個のトランジスタ構造で形成される場合を図示しているが、５個のトランジスタ構造で形成されることもある。
光電変換部２１０は、入射光を吸収し、光量に対応する電荷を蓄積する役割をする。光電変換部２１０はフォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ ｇａｔｅ）、ピンドフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）およびこれらの組み合わせが可能である。
電荷検出部２２０は、フローティング拡散領域（ＦＤと、Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ）が主に使われ、光電変換部２１０で蓄積された電荷の伝送を受ける。電荷検出部２２０は、寄生キャパシタンスを有しているため、電荷が累積的に保存される。電荷検出部２２０は、増幅部２５０のゲートに電気的に接続されており、増幅部２５０を制御する。
電荷伝送部２３０は、光電変換部２１０から電荷検出部２２０に電荷を伝送する。電荷伝送部２３０は、一般的に１個のトランジスタで形成され、電荷伝送信号（ＴＧ）によって制御される。
リセット部２４０は、電荷検出部２２０を周期的にリセットさせる。リセット部２４０のソースは電荷検出部２２０に接続され、ドレーンはＶｄｄに接続される。また、リセット信号（ＲＳＴ）に応答して駆動される。
増幅部２５０は、単位画素２００外部に位置する図示しない定電流源と組み合わせてソースフォロアバッファー増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割をし、電荷検出部２２０の電圧に応答して変わる電圧が垂直信号ライン１６２で出力される。ソースは選択部２６０のドレーンに接続され、ドレーンはＶｄｄに接続される。
選択部２６０は、行単位で読み込む単位画素２００を選択する役割をする。選択信号（ＲＯＷ）に応答して駆動され、ソースは垂直信号ライン１６２に接続する。
また、電荷伝送部２３０、リセット部２４０、選択部２６０の駆動信号ライン１３１、１４１、１６１は、同一な行に含まれた単位画素が同時に駆動されるように行方向（水平方向）に延長される。
以下、図９から図１５を参照して本発明の一実施形態によるイメージセンサの製造方法について説明する。図９から図１５は、本発明の一実施形態によるイメージセンサの製造方法を説明するための図である。ここで、図１０Ａは本発明の一実施形態によるイメージセンサのアクティブピクセルセンサアレイの概略的な平面図であり、図１０Ｂは図１０ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
先ず、図９を参照すれば、サブ基板１２０および半導体層１４０を含む半導体基板１００を提供する。
サブ基板１２０の上部には複数のトレンチ１２２が形成されており、複数のトレンチ１２２は埋め立て膜１２４で埋め立てられている。また、複数のトレンチ１２２が形成されたサブ基板１２０の上面には半導体層１４０が均一に形成されている。
続いて、図１０Ａおよび図１０Ｂを参照すれば、半導体層１４０に光電変換部２１０とメタル配線３２０およびメタル間の絶縁膜３３０を含む配線層を形成する。
先ず、半導体層１４０に素子分離領域２０２を形成し、図示しない活性領域を定義する。素子分離領域２０２は、一般的にＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方法を利用したＦＯＸ（Ｆｉｅｌｄ ＯＸｉｄｅ）またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。
続いて、図示しない活性領域上に不純物をイオン注入して、フォトダイオード２１２とピニング層２１４を含む光電変換部２１０を形成して、電荷検出部２２０および電荷伝送部２３０、リセット部２４０、増幅部２５０および選択部２６０に該当するトランジスタを形成する。
次に、半導体基板１００の全面を覆い、トランジスタが形成されていない空の空間を埋めるように層間絶縁膜３１０を形成する。一方、層間絶縁膜３１０を形成する前に光電変換部２１０の上に絶縁膜３１２、３１４を形成する。絶縁膜３１２、３１４は、酸化膜または窒化膜であり得る。ここで、酸化膜または窒化膜はすべて形成され、窒化膜または酸化膜だけが形成される。酸化膜または窒化膜は、シリサイドブロッキング膜であり得、エッチング停止膜でもあり得る。
さらに、層間絶縁膜３１０上にメタル間絶縁膜３３０およびメタル配線３２０を含む配線層を形成する。この時、複数のメタル間絶縁膜３３０の間にはエッチング停止膜３４０を形成することができる。メタル配線３２０が２階または３階である場合、上部メタル配線と下部メタル配線の間は層間絶縁物質であるメタル間絶縁膜３３０で埋めることができ、上部メタル配線と下部メタル配線は、図示しないビアホールを形成して接続する。図１０Ｂには３階のメタル配線２２２、２２４、２２６が図示されている。
メタル配線３２０では、例えば、タングステン（Ｗ）および銅（Ｃｕ）などが使用される。
メタル間絶縁膜３３０としては、例えば、ＦＯＸ（Ｆｌｏｗａｂｌｅ ＯＸｉｄｅ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）などが使用される。ここで、複数のメタル間絶縁膜３３０の間にはエッチング停止膜３４０が形成され、エッチング停止膜３４０は、例えば、ＳｉＮで形成される。
図１１を参照すれば、配線層上部に支持基板４１０をボンディング（ｂｏｎｄｉｎｇ）する。
支持基板４１０は後続工程で配線層および半導体層１４０を支持し、例えば、サブ基板１２０のような半導体基板で形成することができる。
続いて、図１２を参照すれば、サブ基板１２０の下部領域を除去して、トレンチ１２２の一側を露出させる。
サブ基板１２０の下部領域を除去するのは、例えば、化学的機械的研磨工程で行うことができる。この時、トレンチ１２２の一側が露出する時まで研磨工程を行う。ここで、トレンチ１２２内部を埋める埋め立て膜１２４がエッチング停止膜で使用される。
図１３を参照すれば、トレンチ１２２を埋め立てる埋め立て膜１２４を除去する。
埋め立て膜１２４は、例えば、湿式エッチングで除去することができる。この時、サブ基板１２０と埋め立て膜１２４とのエッチング選択比が大きいエッチング液を使って埋め立て膜１２４のみを選択的に除去することができる。
図１４を参照すれば、サブ基板１２０の上部領域のトレンチ１２２が形成されたトレンチ領域を除去して、半導体層１４０を露出させる。
サブ基板１２０は、前工程において下部領域が除去されたので、トレンチ１２２が形成された領域のみが残っている。トレンチ１２２が形成されたトレンチ領域はトレンチ１２２内部が空いているため、断面積が非常に広い。したがって、適切なエッチング液を使ってエッチングを行えば断面積が広いトレンチ領域は半導体層１４０よりエッチング速度が格段に速くなるため、トレンチ領域、すなわち残存したサブ基板１２０のみを選択的に除去することができる。
続いて、化学的機械的研磨工程などを使って半導体層１４０下面を平坦に形成することができる。
図１５を参照すれば、半導体層１４０下面にカラーフィルタ５８０およびマイクロレンズ５９０を形成する。
カラーフィルタ５８０は、赤（ｒｅｄ）、緑（ｇｒｅｅｎ）、青（ｂｌｕｅ）がバイエル（Ｂａｙｅｒ）型に配置されたカラーフィルタ５８０が使用され得る。バイエル型は人の目が最も敏感に反応して正確度が要求される緑（ｇｒｅｅｎ）カラーフィルタ５８０が全体カラーフィルタ５８０の半分となるように配列する方式である。カラーフィルタ５８０の配列は、多様に変形することができる。
カラーフィルタ５８０下部の光電変換部２１０に対応する位置にはマイクロレンズ５９０を形成する。マイクロレンズ５９０は、例えば、ＴＭＲ系列の樹脂およびＭＦＲ系列の樹脂で形成することができる。マイクロレンズ５９０は、光電変換部２１０以外の領域で入射する光の経路を変更して光電変換部２１０領域で光を集める。
また、カラーフィルタ５８０とマイクロレンズ５９０との間には平坦化層５８２を形成でき、平坦化層５８２は、例えば、熱硬化性樹脂で形成することができる。
本発明の一実施形態によるイメージセンサの製造方法によれば、サブ基板１２０を除去するときにトレンチ１２２が形成された領域のみを除去すれば良いため、選択的除去がより簡単である。また、除去されない半導体層１４０の厚さがより均一となるため、イメージセンサに入射する光の量が均一となりイメージセンサの特性が向上できる。
すなわち、サブ基板１２０をより効率的で効果的に除去することによって、生産性を向上させることができる。
図１６は本発明の実施形態によるイメージセンサを含むプロセッサ基盤システムを示す概略図である。
図１６を参照すれば、プロセッサ基盤システム６００は、ＣＭＯＳイメージセンサ６１０の出力イメージを処理するシステムである。プロセッサ基盤システム６００は、コンピュータシステム、カメラシステム、スキャナー、機械化された時計システム、ナビゲーションシステム、ビデオフォン、監督システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システムなどを例示することができるが、これに制限されるものではない。
コンピュータシステムなどのようなプロセッサ基盤システム６００は、バス６０５を通じて入出力（Ｉ／Ｏ）素子６３０とコミュニケーションできるマイクロプロセッサなどのような中央情報処理装置（ＣＰＵ）６２０を含む。ＣＭＯＳイメージセンサ６１０は、バス６０５または他の通信リンクを通してシステムとコミュニケーションすることができる。また、プロセッサ基盤システム６００は、バス６０５を通じてＣＰＵ６２０とコミュニケーションできるＲＡＭ６４０、フロッピーディスク（登録商標）ドライブ６５０および／またはＣＤ−ＲＯＭドライブ６５５、およびポート６６０をさらに含む。ポート６６０は、ビデオカード、サウンドカード、メモリカード、ＵＳＢ素子などをカップリングしたり、また他のシステムとデータを通信したりすることができるポートである。ＣＭＯＳイメージセンサ６１０は、ＣＰＵ、デジタル信号処理装置（ＤＳＰ）またはマイクロプロセッサなどと共に集積される。また、メモリが共に集積されることもできる。もちろん場合によってはプロセッサと別個のチップに集積されることもできる。
また、本明細書では本発明の一実施形態による半導体基板を使ったイメージセンサの製造方法のみを説明したが、半導体基板の下部領域を除去するすべての工程に本発明が適用されるのは、本発明が属する技術分野における通常の知識を有する者に自明であると判断されるため、その説明を省略する。
以上添付された図面を参照し、本発明の実施形態を説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更しない範囲で、他の具体的な形態において実施され得ることを理解することができる。したがって、前記実施形態はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。
本発明に適用される装置および方法は高集積回路半導体素子、プロセッサ、ＭＥＭ’ｓ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ディスプレイ素子（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）などの製造工程および分析方法などで使用され得る。
本発明の一実施形態による半導体基板の断面図である。 本発明の一実施形態による半導体基板の製造方法を説明するための断面図である。 本発明の一実施形態による半導体基板の製造方法を説明するための断面図である。 本発明の一実施形態による半導体基板の製造方法を説明するための断面図である。 本発明の一実施形態による半導体基板の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体基板の断面図である。 本発明の一実施形態によるイメージセンサを示すブロック図である。 本発明の一実施形態によるイメージセンサの単位画素の回路図である。 本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサのアクティブピクセルセンサアレイの概略的な平面図である。 図１０ＡのＩＶ−ＩＶ’に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。 本発明の一実施形態によるイメージセンサを含むプロセッサ基盤システムを示すブロック図である。
符号の説明
１０：アクティブピクセルセンサアレイ、２０：タイミングジェネレータ、３０：ロウデコーダ、４０：ロウドライバ、５０：相関二重サンプラー、６０：アナログデジタルコンバータ、７０：ラッチ部、８０：コラムデコーダ、１００：半導体基板、１２０：サブ基板、１２２：トレンチ、１２４：埋め立て膜、１２６：シード層、１４０：半導体層、２００：単位画素、２０２：素子分離領域、２１０：光電変換部、２２０：電荷検出部、２３０：電荷伝送部、２４０：リセット部、２５０：増幅部、２６０：選択部、３１０：層間絶縁膜、３１２、３１４：絶縁膜、３２０：メタル配線、３３０：メタル間絶縁膜、３４０：エッチング停止膜、４１０：支持基板、５８０：カラーフィルタ、５８２：平坦化層、５９０：マイクロレンズ、６００：プロセッサ基盤システム、６０５：バス、６１０：ＣＭＯＳイメージセンサ、６２０：中央情報処理装置、６３０：Ｉ／Ｏ素子、６４０：ＲＡＭ、６５０：フロッピーディスクドライブ、６５５：ＣＤ ＲＯＭドライブ、６６０：ポート。

Claims (27)

  1. 下部領域と、
    前記下部領域上に形成され、複数のトレンチが形成されたトレンチ領域と、
    前記トレンチ領域上に形成された半導体層と、
    を有することを特徴とする半導体基板。
  2. 前記複数のトレンチの深さは実質的に同じであることを特徴とする請求項１に記載の半導体基板。
  3. 前記複数のトレンチは、埋め立て膜で埋められることを特徴とする請求項１に記載の半導体基板。
  4. 前記埋め立て膜は、酸化膜、窒化膜または窒酸化膜であることを特徴とする請求項３に記載の半導体基板。
  5. 前記半導体層は、エピタキシャル層を含むことを特徴とする請求項１に記載の半導体基板。
  6. 前記半導体層は、シリコン層またはシリコンゲルマニウム層であることを特徴とする請求項１に記載の半導体基板。
  7. 前記複数のトレンチは、前記下部領域の一面上に形成されることを特徴とする請求項１に記載の半導体基板。
  8. サブ基板を提供し、
    前記サブ基板上部に複数のトレンチを形成し、
    前記サブ基板全面に半導体層を形成することを特徴とする半導体基板の製造方法。
  9. 前記半導体層は、選択的エピタキシャル成長工程で形成することを特徴とする請求項８に記載の半導体基板の製造方法。
  10. 前記選択的エピタキシャル工程を行う前に、
    前記サブ基板に水素を供給して熱処理することをさらに含むことを特徴とする請求項９に記載の半導体基板の製造方法。
  11. 前記選択的エピタキシャル工程を行う前に、
    前記トレンチ上部にシード層を形成することをさらに含むことを特徴とする請求項９に記載の半導体基板の製造方法。
  12. 前記複数のトレンチを形成した後に、
    前記複数のトレンチを埋め立て膜で埋めたてることをさらに含むことを特徴とする請求項８に記載の半導体基板の製造方法。
  13. 前記埋め立て膜は、酸化膜、窒化膜または窒酸化膜であることを特徴とする請求項１２に記載の半導体基板の製造方法。
  14. 下部領域および前記下部領域上に形成されて複数のトレンチが形成されたトレンチ領域を含むサブ基板および前記サブ基板上に形成された半導体層を含む半導体基板を提供し、
    前記半導体層上に配線層を形成し、
    前記配線層上部に支持基板をボンディングし、
    前記サブ基板を除去し、前記半導体層を露出させることを含むことを特徴とする半導体素子の製造方法。
  15. 前記サブ基板を除去することは、
    前記下部領域を除去し、前記トレンチの一側を露出させ、
    前記トレンチ領域を除去し、半導体層を露出させることを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記トレンチ領域を除去し、半導体層を露出させることは、湿式エッチングで行うことを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記トレンチ領域を除去し、半導体層を露出させることは、湿式エッチングを行った後に、化学的機械的研磨工程を行うことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記複数のトレンチは、埋め立て膜で埋めたてられていることを特徴とする請求項１４に記載の半導体素子の製造方法。
  19. 前記サブ基板を除去することは、
    前記下部領域を除去し、前記トレンチの一側を露出させ、
    前記トレンチを埋めたてる埋め立て膜を除去し、
    前記トレンチ領域を除去し、半導体層を露出させることを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 前記半導体基板の複数のトレンチは、前記サブ基板の全面に形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。
  21. 下部領域および前記下部領域上に形成され、複数のトレンチが形成されたトレンチ領域を含むサブ基板および前記サブ基板上に形成された半導体層を含む半導体基板を提供し、
    前記半導体層内に光電変換部を形成し、
    前記半導体層上に配線層を形成し、
    前記配線層上部に支持基板をボンディングし、
    前記下部領域を除去し、前記トレンチの一側を露出させ、
    前記サブ基板のトレンチ領域を除去し、半導体層を露出させ、
    前記露出した半導体層上にカラーフィルタおよびマイクロレンズを形成することを特徴とするイメージセンサの製造方法。
  22. 前記トレンチ領域を除去し、半導体層を露出させることは、湿式エッチングで行うことを特徴とする請求項２１に記載のイメージセンサの製造方法。
  23. 前記トレンチ領域を除去し、半導体層を露出させることは、湿式エッチングを行った後に化学的機械的研磨工程を行うことを特徴とする請求項２２に記載のイメージセンサの製造方法。
  24. 前記複数のトレンチは埋め立て膜で埋め立てられていることを特徴とする請求項２１に記載のイメージセンサの製造方法。
  25. 前記トレンチ領域を除去し、半導体層を露出させる前に、
    前記トレンチを埋め立てる埋め立て膜を除去することをさらに含むことを特徴とする請求項２４に記載のイメージセンサの製造方法。
  26. 前記埋め立て膜は、酸化膜、窒化膜または窒酸化膜であることを特徴とする請求項２４に記載のイメージセンサの製造方法。
  27. 前記複数のトレンチは、前記サブ基板の全面に形成されることを特徴とする請求項２１に記載のイメージセンサの製造方法。
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