JP2008306078A

JP2008306078A - Semiconductor apparatus and method of manufacturing the same

Info

Publication number: JP2008306078A
Application number: JP2007153456A
Authority: JP
Inventors: Tatsuya Naito; 達也内藤
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-06-11
Filing date: 2007-06-11
Publication date: 2008-12-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a MOS type semiconductor apparatus having a top gate structure capable of preventing excessive polishing and over polishing at the time of formation of a semiconductor crystal layer of a thin film in the top gate structure, of making thickness variation small to enhance gate characteristics, and of improving a gate withstand voltage. <P>SOLUTION: In a MOS type semiconductor apparatus having a top gate structure, a p-type well region 120 is in a selective flat pattern in alignment with unit cells, and a polysilicon gate electrode 108 is in a flat pattern provided on the p-type well region 120 and on a substrate oxide film 104 positioned outside a first opening 103, and not provided on a region on which a semiconductor crystal layer 106 is laminated. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーＭＯＳ型半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device, and more particularly to a power MOS type semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor) and a manufacturing method thereof.

本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。 With respect to an IGBT which is a kind of MOS type semiconductor device according to the present invention, the performance has been improved by many improvements so far. Here, the performance of the IGBT means that the voltage is maintained and the current is completely cut off at the time of off, and the current can flow with the smallest possible voltage drop, that is, a small on resistance at the time of on, and the power loss is small. It is the performance as a switching device. In view of the essence of the operation of the IGBT, in this specification, the collector may be referred to as “anode” and the emitter may be referred to as “cathode”.

以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほどオン電圧は低いが、スイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を同時に改善することは一般的には困難とされている。最善の策はトレードオフ関係の最適化ができるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。 The characteristics of the IGBT according to the present invention will be briefly described below. There is a so-called trade-off relationship between the maximum voltage that can be held by the IGBT, that is, the magnitude of the withstand voltage and the voltage drop at the time of turning on, and the higher withstand voltage IGBT requires a thicker high-resistance layer. Becomes higher. It is well known that there is a trade-off relationship between the on-voltage and the turn-off loss, in which the on-voltage is lower in the structure with more residual carriers immediately after the off, but the switching loss (especially the turn-off loss) increases. Yes. It is generally difficult to improve both characteristics having such a trade-off relationship at the same time. The best solution is to design the device structure so that the trade-off relationship can be optimized. In order to optimize the trade-off relationship between the on-state voltage and the turn-off loss, it is effective to optimize the excess carrier distribution in the on-state of the IGBT so that the turn-off loss is minimized.

そのような最適化のための具体策として、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。 As a specific measure for such optimization, by reducing the carrier concentration on the anode side in the drift layer and increasing the carrier concentration on the cathode side, the ratio of the carrier concentration on the anode side to the cathode side is about 1: 5. It has been known that Furthermore, the average carrier concentration in the drift layer may be increased by keeping the carrier lifetime in the drift layer as large as possible.

アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げる方法がある。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。 As a method for reducing the carrier concentration on the anode side, there is a method for reducing the total impurity amount of the anode layer. On the other hand, the effect of increasing the carrier concentration on the cathode side is called the IE effect. Details of the IE effect have already been announced (see, for example, Non-Patent Document 1). As a cathode structure having a large IE effect, a HiGT structure in which a high-concentration n layer is inserted so as to surround a p base of a planar structure has been proposed (see, for example, Patent Document 1 and Patent Document 2).

また、一定のトレードオフ改善効果を示すことが知られているトレンチゲート構造のＭＯＳ型半導体装置は、その製造プロセスがプレーナ構造の製造プロセスに比べてトレンチ形成工程があるため長く複雑であり、セルパターンも微細化されている。そのため、さらに特性改善を進めるには、セルパターンをさらに微細化せざるを得ず、製造コストもさらに高くなるばかりであり、限界がある。従って、製造プロセスの複雑化、セルパターンの微細化を究極にまで進めなくとも、あるいはトレンチゲート構造を採らなくても、前記トレードオフの改善が図れることがＭＯＳ型半導体装置にとって、良品率の観点、製品コストの観点から望まれる。 In addition, the trench gate structure MOS type semiconductor device, which is known to exhibit a certain tradeoff improvement effect, is longer and more complicated because the manufacturing process has a trench formation process than the planar structure manufacturing process. The pattern is also miniaturized. For this reason, in order to further improve the characteristics, the cell pattern has to be further miniaturized, and the manufacturing cost is further increased, which is limited. Therefore, it is possible for the MOS type semiconductor device to improve the trade-off even if the manufacturing process is not complicated and the cell pattern is not miniaturized or the trench gate structure is not adopted. From the viewpoint of product cost.

そのようなトレンチゲート構造を採らなくても、前記トレードオフの改善が図れるＭＯＳ型半導体装置として、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴについても既に特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので詳細に説明する。以下、参照する図面の縮尺は、理解しやすくするために、各部分の寸法比率等を任意に変えてあり、正確ではない。 As a MOS semiconductor device that can improve the trade-off without adopting such a trench gate structure, the above-described on-voltage-turn-off loss trade-off is greatly improved by adopting a high carrier injection structure on the surface cathode side. Patent Documents have already been published for IGBTs having a top gate structure that can be improved (Patent Document 3, Patent Document 4, Patent Document 5). Hereinafter, a method for manufacturing an IGBT having a conventional top gate structure will be described in detail because it relates to the present invention. Hereinafter, the scales of the drawings to be referred to are not accurate because the dimensional ratios and the like of each part are arbitrarily changed for easy understanding.

図９（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．７μｍの初期酸化膜１０２を形成する。次に初期酸化膜１０２に耐圧維持用のｐ型ウエル領域（後述の図８の１２０）をユニットセルの周端部に相当する位置に形成するために、窓明けとこの窓から基板表面へボロンのイオン注入と熱処理によるドライブ拡散を行っておく（図示せず）。次に初期酸化膜１０２をストライプ状の平面パターンとなるように選択的にエッチングして２０μｍ幅の第一開口部１０３を形成する（図９（ｂ））。ストライプ状平面パターンからなる初期酸化膜１０２の基板面方向の幅は３μｍ程度が望ましい。続いて、図９（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を０．１μｍの厚さに全面形成した後、図９（ｄ）に示すように、フォトリソグラフィによって基板酸化膜１０４の中央に幅１μｍの第二開口部１０５を形成する。初期酸化膜１０２の突出高さ（膜厚）は前述のように０．７μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、初期酸化膜１０２の突出高さ（膜厚）は合わせて０．８μｍとなる。 As shown in FIG. 9A, an initial oxide film 102 having a thickness of 0.7 μm is formed on the entire surface of the semiconductor substrate 101 by thermal oxidation or CVD growth. Next, in order to form a p-type well region (120 in FIG. 8 to be described later) in the initial oxide film 102 at a position corresponding to the peripheral edge of the unit cell, boron is opened from the window to the substrate surface. Drive diffusion by ion implantation and heat treatment (not shown). Next, the initial oxide film 102 is selectively etched to form a stripe-like planar pattern to form a first opening 103 having a width of 20 μm (FIG. 9B). The width in the substrate surface direction of the initial oxide film 102 having a stripe-like planar pattern is desirably about 3 μm. Subsequently, as shown in FIG. 9C, a substrate oxide film 104 is formed on the entire surface to a thickness of 0.1 μm by thermal oxidation or CVD, and then the substrate is oxidized by photolithography as shown in FIG. 9D. A second opening 105 having a width of 1 μm is formed in the center of the film 104. As described above, the protrusion height (film thickness) of the initial oxide film 102 is 0.7 μm. However, since the thickness of the substrate oxide film 104 is further 0.1 μm, the protrusion height (film thickness) of the initial oxide film 102 is increased. ) Is 0.8 μm in total.

その後、図１０（ｅ）に示すように、第二開口部１０５によって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５で始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる。図１０（ｅ）に示すように、第一開口部の幅が２０μｍの場合、ｎ型エピタキシャルシリコン層１０６の成長は面方向と厚さ方向の成長速度がほぼ等しいので、その厚さは約１０μｍとなる。 Thereafter, as shown in FIG. 10E, an n-type epitaxial silicon layer 106 is grown using the surface of the silicon substrate 101 exposed through the second opening 105 as a seed layer. If the growth surface exceeds the thickness of the substrate oxide film 104 after the growth of the n-type epitaxial silicon layer 106 starts at the second opening 105, the growth proceeds in the lateral direction on the substrate oxide film 104. Thereafter, the growth is stopped when the protrusion height (film thickness) of the initial oxide film 102 at the end is overcome and the entire surface of the first opening 103 is covered with the thickness of the initial oxide film 102 or more. As shown in FIG. 10E, when the width of the first opening is 20 μm, the growth rate of the n-type epitaxial silicon layer 106 is approximately equal to the growth rate in the plane direction and the thickness direction, so the thickness is about 10 μm. It becomes.

次に、初期酸化膜１０２をストッパー酸化膜として図１０（ｆ）に示すようにｎ型エピタキシャルシリコン層１０６の表面が初期酸化膜１０２の表面と同程度の高さの平坦な断面形状になるまで研磨を行う。この研磨により、酸化膜１０２も少し研磨される。この結果、研磨後の薄膜ｎ型エピタキシャルシリコン層１０６の厚さは約０．６μｍ〜０．７μｍとなる。 Next, the initial oxide film 102 is used as a stopper oxide film until the surface of the n-type epitaxial silicon layer 106 has a flat cross-sectional shape with the same height as the surface of the initial oxide film 102 as shown in FIG. Polish. By this polishing, the oxide film 102 is also slightly polished. As a result, the thickness of the thin film n-type epitaxial silicon layer 106 after polishing is about 0.6 μm to 0.7 μm.

次に、図１０（ｇ）のように薄膜のｎ型エピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層１０８を部分的に除去する。続いて、残ったポリシリコン層１０８をマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域１０９を形成する。さらに、砒素とボロンのイオン注入とドライブ拡散を行ってｐ型ボディ領域１１０とｎ⁺⁺型エミッタ領域１１１をそれぞれ形成する。図８（ａ）は前述の製造方法により形成されたＩＧＢＴの活性部のトップゲート構造部分の斜視断面図であり、（ｂ）は中心部ユニットセルの端部の拡大斜視断面透視図である。 Next, as shown in FIG. 10G, a gate oxide film 107 is formed on the entire surface of the thin n-type epitaxial silicon layer 106 by thermal oxidation or CVD. Next, a polysilicon layer 108 to be a gate electrode is formed on the entire surface by CVD with a thickness of about 0.5 μm, and then the polysilicon layer 108 is partially removed by photolithography. Subsequently, boron ion implantation and drive diffusion are performed using the remaining polysilicon layer 108 as a mask to form a p-type base region 109. Further, arsenic and boron ions are implanted and drive diffusion is performed to form a p-type body region 110 and an n ^++- type emitter region 111, respectively. FIG. 8A is a perspective cross-sectional view of the top gate structure portion of the active part of the IGBT formed by the manufacturing method described above, and FIG. 8B is an enlarged perspective cross-sectional perspective view of the end of the central unit cell.

このようにして元の薄膜ｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型バッファ領域１０６とｐ型ベース領域１０９とｐ型ボディ領域１１０とｎ⁺⁺型エミッタ領域１１１が形成された厚さ約０．６μｍ〜０．７μｍの薄膜エピタキシャルシリコン層を、この説明では、以降カソード膜と称することもある。 Thus, the n-type buffer region 106, the p-type base region 109, the p-type body region 110, and the n ^++- type emitter region 111, which are the layers remaining as the original thin-film n-type epitaxial silicon layer 106, are formed. A thin film epitaxial silicon layer having a thickness of about 0.6 μm to 0.7 μm may be hereinafter referred to as a cathode film in this description.

その後、厚さ約１μｍのＰＳＧ（フォスホシリケートガラス）膜を全面に被覆して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にｎ⁺⁺型エミッタ領域１１１とｐ型ボディ領域１１０とカソード金属電極１１３とのコンタクトのためのコンタクト開口部１１４を窓明けし（図１０（ｇ））、アルミニウム電極（カソード電極）１１３を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するＩＧＢＴが完成する。
特開２００３−３４７５４９号公報特表２００２−５３２８８５号公報米国特許出願公開第２００６／００７６５８３号明細書特開２００７−４３０２８号公報特開２００６−２３７５５３号公報フロリン・ウドレア、他１名、「アユニファイドアナリティカルモデルフォアザキャリアダイナミクスイントレンチインシュレイテッドゲートバイポーラトランジスタズ（ＴＩＧＢＴ）（ＡｕｎｉｆｉｅｄａｎａｌｙｔｉｃａｌｍｏｄｅｌｆｏｒｔｈｅｃａｒｒｉｅｒｄｙｎａｍｉｃｓｉｎＴｒｅｎｃｈＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５ Thereafter, a PSG (phosphosilicate glass) film having a thickness of about 1 μm is coated on the entire surface to form an interlayer insulating film 112. Subsequently, a contact opening 114 for contact with the n ⁺⁺ type emitter region 111, the p type body region 110, and the cathode metal electrode 113 is opened in the interlayer insulating film 112 (FIG. 10G), and aluminum An electrode (cathode electrode) 113 is formed, and an anode electrode is formed on the anode side of the back surface of the substrate (not shown), thereby completing an IGBT having a top gate structure.
JP 2003-347549 A Japanese translation of PCT publication No. 2002-532885 US Patent Application Publication No. 2006/0076583 JP 2007-43028 A JP 2006-237553 A Florin Udrea, 1 other, "A unified analytic model for the carrier dynamics in trench insulated gate bipolar transistors (TIGBT) ISPSD '95, p. 190-195

しかしながら、前述のトップゲート構造を有するＩＧＢＴは、オン電圧とターンオフ損失のトレードオフを改善することはできるものの、一方で、エピタキシャルシリコン層の形成とその層を研磨して薄膜のシリコン半導体結晶層（カソード膜）１０６を形成するという、通常のＩＧＢＴの製造プロセスにはない特殊プロセスを有している。そのため、ユニットセルの端部において、従来プレーナＩＧＢＴと同じように耐圧維持に係わるｐ型ウエル構造を半導体基板内に設けると、ゲート耐圧が低下するという問題が発生する。さらに、エピタキシャルシリコン層の形成とその層を研磨して薄膜のシリコン半導体結晶層（カソード膜）１０６を形成する際に、現状では研磨後のカソード膜１０６の厚さにバラツキが大きく、特性への影響も大きいという問題もある。 However, although the IGBT having the above-described top gate structure can improve the trade-off between the on-voltage and the turn-off loss, on the other hand, the formation of the epitaxial silicon layer and the polishing of the layer are performed to form a thin silicon semiconductor crystal layer ( The cathode film) 106 is formed and has a special process that is not included in the normal IGBT manufacturing process. For this reason, if a p-type well structure for maintaining the breakdown voltage is provided in the semiconductor substrate at the end of the unit cell as in the conventional planar IGBT, a problem arises that the gate breakdown voltage decreases. Furthermore, when forming an epitaxial silicon layer and polishing the layer to form a thin silicon semiconductor crystal layer (cathode film) 106, the thickness of the cathode film 106 after polishing is greatly varied, There is also a problem that the influence is great.

前述の、ゲート耐圧が低下するという問題について以下、詳細に説明する。図５、図６に従来のトップゲート構造を有するＩＧＢＴチップおよびその中心部セルの端部、外周部セルの端部の構造をそれぞれ示す。図５（ａ）、図６（ａ）はＩＧＢＴのチップ全体の平面図であり、図５（ｂ）、図６（ｂ）は同図（ａ）で、それぞれ、太線の縦長の矩形枠で示すセル端部の縦長部分から一部を切り取った部分拡大平面図である。チップ中心部のセル端部および外周部のセル端部においては、電界を緩和して耐圧を維持するために、従来プレーナＩＧＢＴと同様に半導体基板に、同図（ｂ）内で横長の太線の矩形枠で示すｐ型ウエル領域１２０を形成する必要がある。点状のハッチング部分はポリシリコンゲート電極が形成されている領域を示す。図５（ｂ）の中央の点状のハッチング内に点線で示す縦長の矩形枠はアルミニウムゲート電極の接触領域を示す。同図（ｂ）の斜線領域は厚さ０．４μの酸化膜の領域を示す。図６（ｃ）は同図（ｂ）のＢ−Ｂ’線から矢印方向を見た斜視断面透視図である。 The above-described problem that the gate breakdown voltage decreases will be described in detail below. 5 and 6 show a conventional IGBT chip having a top gate structure and the structure of the end of the central cell and the end of the peripheral cell, respectively. 5 (a) and 6 (a) are plan views of the entire IGBT chip, and FIGS. 5 (b) and 6 (b) are FIG. 5 (a), each of which is a thick, vertically long rectangular frame. It is the elements on larger scale which cut off some from the vertically long part of the cell edge part to show. At the cell end portion at the center of the chip and the cell end portion at the outer peripheral portion, in order to relax the electric field and maintain the withstand voltage, the semiconductor substrate is provided with a horizontally long thick line in FIG. It is necessary to form a p-type well region 120 indicated by a rectangular frame. The dotted hatched portion indicates a region where the polysilicon gate electrode is formed. A vertically long rectangular frame indicated by a dotted line in the central dotted hatching in FIG. 5B indicates a contact region of the aluminum gate electrode. The hatched area in FIG. 5B shows an oxide film area having a thickness of 0.4 μm. FIG. 6C is a perspective cross-sectional perspective view as seen in the direction of the arrow from the B-B ′ line in FIG.

また、本発明にかかるＩＧＢＴの製造方法には、前記背景技術の項で図９、図１０を参照して説明したように、半導体基板１０１上に絶縁膜（基板酸化膜）１０４を挟んで、エピタキシャルシリコン層１０６を形成し、その層１０６を研磨して薄膜のシリコン半導体結晶層（カソード膜）を形成するという特殊プロセスがある。さらにまた、図５（ｂ）に示すユニットセル端部においては、エピタキシャルシリコン層１０６の成長に先立って半導体基板内に形成されるｐ型ウエル領域１２０とカソード膜に形成されるチャネルｐ層（ｐ型ベース領域）１０９（図１０（ｇ）参照）とを、それらの間の絶縁膜１０４を取り除き接触させて同電位にする必要がある。具体的には、前記ｐ型ウエル領域１２０と、この図５（ｂ）ではコの字状の領域１２２（すなわち、第一開口部）内にエピタキシャル形成される薄膜のシリコン半導体結晶層（カソード膜）１０６（図１０（ｇ）参照）内であってさらにこのカソード膜１０６表面にイオン注入により形成されるチャネルｐ層（ｐ型ベース領域）１０９（図１０（ｇ）参照）とを、基板酸化膜１０４を除去して直接接触させるために、図５（ｂ）の１０５ａで示すように、エピタキシャル成長に必要な幅１μｍの狭い第二開口部１０５をユニットセル端部では部分的に幅広いスコップ状に形成しておくことにより、基板酸化膜１０４が除去された広い第二開口部１０５aでｐ型ウエル領域１２０の半導体基板１０１の表面とｐ型ベース領域１０９のエピタキシャル層底面とを上下で重ねるように接触させている。このようなｐ型ウエル領域１２０とｐ型ベース領域１０９との接触は図６（ｃ）または図８（ｂ）の斜視断面透視図により示す。 In the IGBT manufacturing method according to the present invention, as described with reference to FIGS. 9 and 10 in the background section, the insulating film (substrate oxide film) 104 is sandwiched on the semiconductor substrate 101. There is a special process of forming an epitaxial silicon layer 106 and polishing the layer 106 to form a thin silicon semiconductor crystal layer (cathode film). Furthermore, at the end of the unit cell shown in FIG. 5B, a p-type well region 120 formed in the semiconductor substrate prior to the growth of the epitaxial silicon layer 106 and a channel p layer (p The mold base region) 109 (see FIG. 10G) needs to be brought into contact with the same potential by removing the insulating film 104 between them. Specifically, a thin silicon semiconductor crystal layer (cathode film) epitaxially formed in the p-type well region 120 and the U-shaped region 122 (that is, the first opening) in FIG. 5B. ) 106 (see FIG. 10 (g)) and a channel p layer (p-type base region) 109 (see FIG. 10 (g)) formed by ion implantation on the surface of the cathode film 106, and substrate oxidation. In order to remove the film 104 and make direct contact, as shown by 105a in FIG. 5B, a narrow second opening 105 having a width of 1 μm necessary for epitaxial growth is partially formed in a wide scoop shape at the end of the unit cell. By forming, the surface of the semiconductor substrate 101 in the p-type well region 120 and the epitaxial layer in the p-type base region 109 are formed in the wide second opening 105a from which the substrate oxide film 104 has been removed. And the contacted to overlap the layers bottom up and down. Such contact between the p-type well region 120 and the p-type base region 109 is shown by a perspective sectional perspective view of FIG. 6C or FIG.

前述のように初期酸化膜１０２の形成後、エピタキシャルシリコン層１０６の成長に先立ってｐ型ウエル領域１２０を形成しておく必要があるため、初期酸化膜１０２の厚さ（研磨後約０．６μｍ〜０．７μｍ）とｐ型ウエル領域１２０上に熱拡散時に形成される酸化膜（初期酸化膜と区別するためにウエル酸化膜と称する）１２１の厚さ（０．４μｍ）に差が生じる。 As described above, since the p-type well region 120 needs to be formed prior to the growth of the epitaxial silicon layer 106 after the formation of the initial oxide film 102, the thickness of the initial oxide film 102 (about 0.6 μm after polishing). Is different from the thickness (0.4 μm) of an oxide film (referred to as a well oxide film to be distinguished from the initial oxide film) 121 formed during thermal diffusion on the p-type well region 120.

このようにシリコン酸化膜の厚さが場所により初期酸化膜１０２とウエル酸化膜１２１とで差を有するままの状態で、図５（ｂ）および図６（ｂ）に示し、また、前記背景技術の項でも説明したように、初期酸化膜１０２に幅２０μｍの第一開口部１０３を形成し、厚さ０．１μｍの基板酸化膜１０４を形成し、前記第一開口部１０３内の基板酸化膜１０４に第二開口部１０５を形成し、第二開口部１０５内に露出するシリコン半導体基板１０１をシード層としてシリコンエピタキシャル成長により幅２０μｍの第一開口部１０３内を埋める厚さ１０μｍのシリコン単結晶層（カソード膜）１０６を形成し、初期酸化膜１０２をストッパー膜として研磨して薄膜のカソード膜を形成する工程が行われる。 As shown in FIGS. 5B and 6B, the thickness of the silicon oxide film remains different between the initial oxide film 102 and the well oxide film 121 depending on the location. As described above, the first opening 103 having a width of 20 μm is formed in the initial oxide film 102, the substrate oxide film 104 having a thickness of 0.1 μm is formed, and the substrate oxide film in the first opening 103 is formed. A 10 μm thick silicon single crystal layer is formed by forming a second opening 105 in 104 and filling the inside of the first opening 103 having a width of 20 μm by silicon epitaxial growth using the silicon semiconductor substrate 101 exposed in the second opening 105 as a seed layer. A step of forming a (cathode film) 106 and polishing the initial oxide film 102 as a stopper film to form a thin cathode film is performed.

ところが、厚いエピタキシャルシリコン層１０６を研磨して薄膜のカソード膜を形成する際に、研磨は０．８μｍの初期酸化膜１０２が露出して厚さ０．６μｍになったところでストップさせても、図５の斜線ハッチングで示す厚さ０．４μｍのウエル酸化膜１２１上の成長するエピタキシャルシリコン層については、広口の第二開口部１０５ａからウエル酸化膜の面方向に１０μｍの範囲では、０．６μｍとの差、０．２μｍの厚さ分のシリコン層が残ってしまう。図５（ｂ）で、符号１２３はウエル酸化膜上に形成されるエピタキシャルシリコン層の境界を示す。 However, when the thick epitaxial silicon layer 106 is polished to form a thin cathode film, the polishing can be stopped even when the initial oxide film 102 of 0.8 μm is exposed and the thickness becomes 0.6 μm. The epitaxial silicon layer grown on the well oxide film 121 having a thickness of 0.4 μm indicated by hatching 5 is 0.6 μm in the range of 10 μm from the wide opening second opening 105 a to the surface of the well oxide film. Thus, a silicon layer having a thickness of 0.2 μm remains. In FIG. 5B, reference numeral 123 indicates the boundary of the epitaxial silicon layer formed on the well oxide film.

図７に製造工程順に従来のトップゲート構造を有するＩＧＢＴの厚さ０．４μｍのウエル酸化膜１２１部分のＤ−Ｄ’線（図７（ａ）〜（ｄ））と０．８μｍの初期酸化膜１０２部分のＦ−Ｆ’線（図７（ｅ）〜（ｈ））の断面図を示す。図７（ｉ）は従来のトップゲート構造を有するＩＧＢＴチップ中心部セル端部の部分拡大平面図であって（図５（ｂ）と同じ）、ｐ型ウエル領域１２０上の斜線ハッチング部分が厚さ０．４μｍのウエル酸化膜１２１の部分である。図７（ａ）はp型ウエル領域１２０の表面の厚さ０．４μｍのウエル酸化膜１２１とその内側の第一開口部１０３、基板酸化膜１０４、第二開口部１０５および第一開口部１０３内にエピタキシャル成長させる厚さ１０μｍのシリコン層１０６を示す。（ｂ）はエピタキシャルシリコン層１０６の研磨が初期酸化膜１０２の厚さを基準に行われるので、０．６μｍまで研磨しても厚さ０．４μｍのウエル酸化膜上にはエピタキシャルシリコン層１０６が０μｍ〜２μｍの厚さで残っていることを示す。０．４μｍ厚のウエル酸化膜１２１による凹部内でも第二開口部１０５ａから１０μｍの面方向距離までしかエピタキシャルシリコン層１０６は成長しないから、０．２μｍの均一の厚さではなく、さらに薄い端部が形成される。（ｃ）はゲート酸化膜１０７を形成するとエピタキシャルシリコン層１０６に薄い部分があるので、ゲート酸化膜１０７にも薄い部分が形成されることを示している。（ｄ）は薄いゲート酸化膜上にポリシリコンゲート電極が形成されることを示している。 FIG. 7 shows a DD ′ line (FIGS. 7A to 7D) of a well oxide film 121 having a thickness of 0.4 μm and a conventional oxide having a top gate structure in the order of the manufacturing process and an initial oxidation of 0.8 μm. Sectional drawing of the FF 'line | wire (FIG.7 (e)-(h)) of the film | membrane 102 part is shown. FIG. 7 (i) is a partially enlarged plan view of the end portion of the cell at the center of the IGBT chip having the conventional top gate structure (the same as FIG. 5 (b)), and the hatched portion on the p-type well region 120 is thick. This is a portion of the well oxide film 121 having a thickness of 0.4 μm. FIG. 7A shows a well oxide film 121 having a thickness of 0.4 μm on the surface of the p-type well region 120 and a first opening 103, a substrate oxide film 104, a second opening 105, and a first opening 103 inside the well oxide film 121. A silicon layer 106 having a thickness of 10 μm is shown. (B) shows that the epitaxial silicon layer 106 is polished based on the thickness of the initial oxide film 102. Therefore, even if the epitaxial silicon layer 106 is polished to 0.6 μm, the epitaxial silicon layer 106 is not formed on the well oxide film having a thickness of 0.4 μm. It shows that it remains with the thickness of 0 micrometer-2 micrometers. Since the epitaxial silicon layer 106 grows only from the second opening 105a to the surface direction distance of 10 μm even in the recess formed by the well oxide film 121 having a thickness of 0.4 μm, the end portion is not a uniform thickness of 0.2 μm, but a thinner end portion. Is formed. (C) shows that when the gate oxide film 107 is formed, the epitaxial silicon layer 106 has a thin portion, so that a thin portion is also formed in the gate oxide film 107. (D) shows that a polysilicon gate electrode is formed on a thin gate oxide film.

同様にして、（ｅ）に示すように、厚さ０．８μｍの初期酸化膜１０２の内側の第一開口部１０３内に厚さ１０μｍで形成されるエピタキシャルシリコン層１０６は、（ｆ）に示すように、初期酸化膜を基準に０．６μｍの厚さに研磨されて面一にされると、初期酸化膜１０２の上にはシリコン層は残らないので、（ｇ）に示すように、ゲート酸化膜１０７の形成後、端部においても前述の（ｄ）のような薄いゲート酸化膜１０７が形成されることがない（ｈ）。 Similarly, as shown in (e), the epitaxial silicon layer 106 formed with a thickness of 10 μm in the first opening 103 inside the initial oxide film 102 with a thickness of 0.8 μm is shown in (f). As shown in (g), the silicon layer does not remain on the initial oxide film 102 when polished to a thickness of 0.6 μm with the initial oxide film as a reference. After the formation of the oxide film 107, the thin gate oxide film 107 as described above (d) is not formed even at the end (h).

すなわち、厚さ０．４μｍのウエル酸化膜１２１上には、研磨後にも０．２μｍ程度にエピタキシャルシリコン層が残る部分がある。この上にゲート酸化膜１０７が形成されると、厚さ０．２μｍエピタキシャルシリコン層の薄い研磨残り層のある端部上では、熱酸化により形成するゲート酸化膜１０７もまた薄い酸化膜が形成される。その結果、ゲート耐圧が低下するという問題が発生する。一方、厚さ０．８μｍの初期酸化膜上では、エピタキシャルシリコン層の研磨残りが無いために、薄いゲート酸化膜は形成されないから、ゲート耐圧に関する問題は生じない。 That is, on the well oxide film 121 having a thickness of 0.4 μm, there is a portion where the epitaxial silicon layer remains about 0.2 μm after polishing. When the gate oxide film 107 is formed thereon, a thin oxide film is also formed on the gate oxide film 107 formed by thermal oxidation on the end portion of the 0.2 μm-thick epitaxial silicon layer where the thin polishing remaining layer is present. The As a result, there arises a problem that the gate breakdown voltage is lowered. On the other hand, since there is no polishing residue of the epitaxial silicon layer on the initial oxide film having a thickness of 0.8 μm, no thin gate oxide film is formed.

本発明は以上述べた従来のトップゲート構造を有するＭＯＳ型半導体装置におけるゲート耐圧に関する問題点に鑑みてなされたものであり、トップゲート構造内の薄膜の半導体結晶層の形成時に余剰研磨、過剰研磨を防ぎ、厚さのバラツキを小さくしてゲート特性を良好にすると共にゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置を提供することである。 The present invention has been made in view of the problems regarding the gate breakdown voltage in the above-described conventional MOS type semiconductor device having a top gate structure, and excessive polishing and excessive polishing at the time of forming a thin semiconductor crystal layer in the top gate structure. It is an object of the present invention to provide a MOS semiconductor device having a top gate structure capable of preventing the above and reducing the thickness variation to improve the gate characteristics and improve the gate breakdown voltage.

前記目的を達成するために、
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、該一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、該バッファ領域に隣接する他導電型ベース領域と、該ベース領域を挟んで前記バッファ領域に対向する位置の一導電型エミッタ領域とを有し、該エミッタ領域表面と前記バッファ領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してポリシリコンゲート電極を備えるトップゲート構造を備え、該トップゲート構造を構成するユニットセルの端部の下方に位置する前記半導体基板内に形成され、前記他導電型ベース領域の底面に接触する他導電型ウエル領域を備える半導体装置において、前記他導電型ウエル領域をユニットセルに沿った選択的平面パターンにすると共に前記ポリシリコンゲート電極が、前記他導電型ウエル領域上であって、前記第一開口部の外側に位置する前記基板絶縁膜上に前記半導体結晶層が堆積される範囲の上には形成されない平面パターンにされているＭＯＳ型半導体装置とする。 To achieve the above purpose,
According to the first aspect of the present invention, the initial insulating film having the first opening on the surface of the one-conductivity-type semiconductor substrate and the first insulating film provided in the first opening are thinner than the initial insulating film. A substrate insulating film; a second opening provided in the substrate insulating film; and a one-conductivity-type semiconductor crystal layer that fills the first opening with a height similar to the film thickness of the initial insulating film. The conductive semiconductor crystal layer has one conductive buffer region that contacts the surface of the semiconductor substrate through the second opening, another conductive base region adjacent to the buffer region, and the buffer region across the base region. A top gate structure having a one-conductivity type emitter region facing each other, and a polysilicon gate electrode interposed between the emitter region surface and the other conductivity type base region surface sandwiched between the buffer region surfaces via a gate insulating film The In the semiconductor device comprising the other conductivity type well region formed in the semiconductor substrate located below the end portion of the unit cell constituting the top gate structure and contacting the bottom surface of the other conductivity type base region, The substrate insulating film in which the other conductivity type well region is formed into a selective plane pattern along the unit cell and the polysilicon gate electrode is located on the other conductivity type well region and outside the first opening. A MOS type semiconductor device having a planar pattern which is not formed on the area where the semiconductor crystal layer is deposited is formed.

特許請求の範囲の請求項２記載の発明によれば、初期絶縁膜の幅が１μｍ乃至５μｍである特許請求の範囲の請求項１記載のＭＯＳ型半導体装置とすることが好ましい。 According to the invention described in claim 2, it is preferable that the width of the initial insulating film is 1 μm to 5 μm, and the MOS type semiconductor device according to claim 1 is used.

特許請求の範囲の請求項３記載の発明によれば、前記一導電型半導体結晶層によって前記第一開口部内を前記初期絶縁膜と同程度の高さで埋める手段が該一導電型半導体結晶層のエピタキシャル成長後の研磨工程であって、初期絶縁膜露出前の半導体結晶層の研磨レートが、０．１μｍ／分乃至１μｍ／分である特許請求の範囲の請求項１記載のＭＯＳ型半導体装置の製造方法とすることもできる。 According to a third aspect of the present invention, the means for filling the first opening with the same height as the initial insulating film by the one-conductivity-type semiconductor crystal layer includes the one-conductivity-type semiconductor crystal layer. 2. The MOS semiconductor device according to claim 1, wherein a polishing rate of the semiconductor crystal layer before the initial insulating film exposure is 0.1 μm / min to 1 μm / min. It can also be set as a manufacturing method.

特許請求の範囲の請求項４記載の発明によれば、前記一導電型半導体結晶層によって前記第一開口部内を前記初期絶縁膜と同程度の高さで埋める手段が該一導電型半導体結晶層のエピタキシャル成長後の研磨工程であって、初期絶縁膜露出後の半導体結晶層の研磨レートが、０．０１μｍ／分乃至０．１μｍ／分である特許請求の範囲の請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置の製造方法とすることも望ましい。 According to a fourth aspect of the present invention, means for filling the first opening with the same height as the initial insulating film by the one-conductivity-type semiconductor crystal layer includes the one-conductivity-type semiconductor crystal layer. 4. The polishing step after epitaxial growth, wherein the polishing rate of the semiconductor crystal layer after the initial insulating film exposure is 0.01 μm / min to 0.1 μm / min. It is also desirable to adopt the manufacturing method of the MOS type semiconductor device described in one item.

本発明によれば、トップゲート構造内の薄膜の半導体結晶層の形成時に余剰研磨、過剰研磨を防ぎ、厚さのバラツキを小さくしてゲート特性を良好にすると共に、ゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置を提供することができる。 According to the present invention, excessive polishing and excessive polishing are prevented when forming a thin semiconductor crystal layer in a top gate structure, thickness variation is reduced, gate characteristics are improved, and gate breakdown voltage is improved. A MOS type semiconductor device having a top gate structure that can be provided can be provided.

以下、本発明にかかるＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。 Hereinafter, a MOS type semiconductor device and a manufacturing method thereof according to the present invention will be described in detail with reference to the drawings. The present invention is not limited to the description of the examples described below unless it exceeds the gist.

図１は本発明にかかるトップゲート構造を有するＩＧＢＴチップの平面図（ａ）およびこのチップの中心部セルの端部の部分拡大平面図（ｂ）である。図２は本発明にかかるトップゲート構造を有する図１と同じＩＧＢＴチップの平面図（ａ）およびこのチップの外周部セルの端部の部分拡大平面図（ｂ）、および、この（ｂ）に示すＡ−Ａ’線から矢印方向を見た斜視透視断面図である。図３はエピタキシャルシリコン層１０６およびゲート酸化膜１０７を形成する工程を順に示すＧ−Ｇ’線における断面図（ａ）〜（ｄ）と、同じくＥ−Ｅ’線における断面図（ｅ）〜（ｈ）および図１（ｂ）と同じ部分拡大平面図（ｉ）である。図４は、図３（ｉ）のＣ−Ｃ’線から矢印方向を見た斜視透視断面図である。図１１はストッパー酸化膜の厚さが１μｍの場合の、チップ中心部と周辺部のカソード膜の厚さのバラツキ範囲と研磨時間との関係図である。図１３はストッパー酸化膜の厚さが５μｍの場合の、図１１と同様に関係図である。 FIG. 1 is a plan view (a) of an IGBT chip having a top gate structure according to the present invention and a partially enlarged plan view (b) of an end of a central cell of the chip. FIG. 2 is a plan view (a) of the same IGBT chip as FIG. 1 having a top gate structure according to the present invention, a partially enlarged plan view (b) of an end portion of an outer peripheral cell of the chip, and (b) It is the perspective perspective sectional view which looked at the arrow direction from the AA 'line shown. FIG. 3 is a cross-sectional view (a) to (d) along the line GG ′ showing the steps of forming the epitaxial silicon layer 106 and the gate oxide film 107 in order, and a cross-sectional view (e) through (e) along the line EE ′. It is the same partial enlarged plan view (i) as h) and Drawing 1 (b). FIG. 4 is a perspective see-through cross-sectional view as seen from the direction of the arrow from the C-C ′ line in FIG. FIG. 11 is a relationship diagram between the variation range of the thickness of the cathode film at the center and the periphery of the chip and the polishing time when the thickness of the stopper oxide film is 1 μm. FIG. 13 is a relationship diagram similar to FIG. 11 when the thickness of the stopper oxide film is 5 μm.

図１、図２、図３、図４に、ウエル領域１２０の上に形成される厚さ０．４μｍのウエル酸化膜１２１上にエピタキシャルシリコン層１０６が成長する領域上には、そのエピタキシャルシリコン層１０６の研磨後、点状ハッチングで示すポリシリコンゲート電極１０８を配線しないパターン構造のＩＧＢＴを示した。このパターン構造が図５、図６、図７に示す従来のＩＧＢＴでは、点状ハッチングで示すポリシリコンゲート電極１０８のパターン構造が、ウエル領域１２０の上に形成される厚さ０．４μｍのウエル酸化膜１２１上にエピタキシャルシリコン層１０６が成長する領域上にも形成される点において、異なっている。さらに、ウエル酸化膜１２１上にエピタキシャルシリコン層１０６が成長する領域端を１２３に示した。この領域端１２３はエピタキシャルシリコン層１０６の研磨後には、第一開口部１０３の幅が２０μｍの場合、第一開口部１０３の境界からウエル酸化膜１２１上に約１０μｍ弱の幅で残る。この境界端の位置は第一開口部幅によって変わる。従って、本発明にかかるポリシリコンゲート電極１０８を配線しないパターンも第一開口部幅によって変わることになる。このような構造とすることで、ゲート耐圧が、厚さ０．４μｍ酸化膜上にエピタキシャルシリコン層残りがある領域上に形成され易い薄いゲート酸化膜によるゲート耐圧劣化の影響を受けなくなる。この結果、従来の図５乃至図７に示す構造のＩＧＢＴのゲート耐圧が２５Ｖに対して、本発明にかかる図３に示す構造のＩＧＢＴのゲート耐圧は６０Ｖに向上した。 1, 2, 3, and 4, the epitaxial silicon layer is formed on the region where the epitaxial silicon layer 106 is grown on the well oxide film 121 having a thickness of 0.4 μm formed on the well region 120. After the polishing of 106, an IGBT having a pattern structure in which the polysilicon gate electrode 108 indicated by dotted hatching is not wired is shown. In the conventional IGBT whose pattern structure is shown in FIGS. 5, 6, and 7, the pattern structure of the polysilicon gate electrode 108 indicated by the dotted hatching is formed on the well region 120 and has a thickness of 0.4 μm. The difference is that the epitaxial silicon layer 106 is also formed on a region where the epitaxial film 121 grows on the oxide film 121. Further, reference numeral 123 denotes a region end where the epitaxial silicon layer 106 grows on the well oxide film 121. The region edge 123 remains on the well oxide film 121 with a width of about 10 μm from the boundary of the first opening 103 after the epitaxial silicon layer 106 is polished when the width of the first opening 103 is 20 μm. The position of the boundary edge varies depending on the width of the first opening. Accordingly, the pattern in which the polysilicon gate electrode 108 according to the present invention is not wired also varies depending on the first opening width. With such a structure, the gate breakdown voltage is not affected by the deterioration of the gate breakdown voltage due to the thin gate oxide film that is easily formed on the region where the epitaxial silicon layer remains on the 0.4 μm thick oxide film. As a result, the gate breakdown voltage of the IGBT having the structure shown in FIGS. 5 to 7 is improved to 60V while the gate breakdown voltage of the IGBT having the structure shown in FIG.

本発明は、前記図１乃至図４で説明したように、ゲート酸化膜１０７とポリシリコンゲート電極１０８のパターンを、薄いゲート酸化膜上にゲート電極を形成しないパターンに変えることにより、前記図５、図６、図８に示す従来のＩＧＢＴに比べて、ゲート耐圧が改良されることに加えて、製造方法についても、エピタキシャルシリコン層１０６の膜厚のバラツキを少なくすることができる。その具体的な製造方法を説明すると、従来の製造方法ではエピタキシャルシリコン層１０６の研磨工程において、ストッパー酸化膜（初期酸化膜１０２）露出後にただちに研磨を終了する方法であった。しかし、本発明では、ストッパー酸化膜１０２露出後もストッパー酸化膜１０２とエピタキシャルシリコン層１０６をさらに研磨して薄膜カソード膜を形成するようにした。次に、薄膜カソード膜上にゲート酸化膜１０７とポリシリコンゲート電極１０８を前述の所定のパターンで形成する方法とする製造方法である。その他の工程は、背景技術の項での説明に準じるので省略する。 As described with reference to FIGS. 1 to 4, the present invention changes the pattern of the gate oxide film 107 and the polysilicon gate electrode 108 to a pattern in which the gate electrode is not formed on the thin gate oxide film. 6 and FIG. 8, in addition to the improvement of the gate breakdown voltage, the manufacturing method can also reduce variations in the film thickness of the epitaxial silicon layer 106. The specific manufacturing method will be described. In the conventional manufacturing method, in the polishing process of the epitaxial silicon layer 106, the polishing is finished immediately after the stopper oxide film (initial oxide film 102) is exposed. However, in the present invention, even after the stopper oxide film 102 is exposed, the stopper oxide film 102 and the epitaxial silicon layer 106 are further polished to form a thin film cathode film. Next, there is a manufacturing method in which the gate oxide film 107 and the polysilicon gate electrode 108 are formed on the thin film cathode film in the above-described predetermined pattern. The other steps are the same as those described in the background art section, and will be omitted.

その結果、従来の薄膜のカソード膜の形成方法では、ウエハ内の特定のパターン部分（例えば中心部）で初期酸化膜が露出した後、ただちに研磨を終了するが、実際にはウエハの外周部などは、研磨レートが中心部より遅く、ストッパー酸化膜（初期酸化膜）が、まだ露出していない状態の場合があって、カソード膜の膜厚が大きくなりやすい。この結果、生じるカソード膜の膜厚のバラツキは、特性バラツキを引き起こし問題である。ストッパー酸化膜露出前は、エピタキシャルシリコン層のみの研磨であり、研磨レートは、０．５μｍ／分程度である。これに対して、本発明にかかる製造方法では、図１１に示したように、ストッパー酸化膜幅１μｍの場合は、ストッパー酸化膜露出前のシリコン研磨レートは０．５μｍ／分、ストッパー酸化膜露出後の酸化膜とシリコンの研磨レートが０．０５μｍ／分と遅くするので、ストッパー酸化膜露出後に、さらに１分の研磨を追加することで、研磨前のカソード膜のバラツキが０．５μｍであるのを０．０５μｍにまで減少させることができる。 As a result, in the conventional thin film cathode film forming method, the polishing is finished immediately after the initial oxide film is exposed in a specific pattern portion (for example, the central portion) in the wafer. In this case, the polishing rate is slower than the central portion, and the stopper oxide film (initial oxide film) may not be exposed yet, and the film thickness of the cathode film tends to increase. As a result, the resulting variation in the thickness of the cathode film causes a characteristic variation and is a problem. Before the stopper oxide film is exposed, only the epitaxial silicon layer is polished, and the polishing rate is about 0.5 μm / min. In contrast, in the manufacturing method according to the present invention, as shown in FIG. 11, when the width of the stopper oxide film is 1 μm, the silicon polishing rate before the exposure of the stopper oxide film is 0.5 μm / min, and the stopper oxide film is exposed. Since the polishing rate of the subsequent oxide film and silicon is slowed down to 0.05 μm / min, the polishing of the cathode film before polishing is 0.5 μm by adding another one minute after the stopper oxide film is exposed. Can be reduced to 0.05 μm.

また、図１３に示したようにストッパー酸化膜幅５μｍの場合には、ストッパー酸化膜露出後に酸化膜とシリコンの研磨レートは、０．０１μｍ／分とさらに遅くなるので、ストッパー酸化膜幅露出後に１分の研磨を追加することで、カソ−ド膜のバラツキを、０．０１μｍにまでさらに減少させることができる。ストッパー酸化膜の幅は１μｍより狭いと、酸化膜の露出時の研磨速度の変化が小さくなり、検出が次第に難しくなる。５μｍより幅を広くすると、その分、活性領域が狭くなり、電流効率的にも、経済的にも好ましくなくなる。 As shown in FIG. 13, when the stopper oxide film width is 5 μm, the polishing rate of the oxide film and silicon is further slowed down to 0.01 μm / min after the exposure of the stopper oxide film. By adding 1 minute of polishing, the variation of the cathode film can be further reduced to 0.01 μm. If the width of the stopper oxide film is smaller than 1 μm, the change in the polishing rate when the oxide film is exposed becomes small, and detection becomes increasingly difficult. If the width is made wider than 5 μm, the active region becomes correspondingly narrow, which is not preferable in terms of current efficiency and economy.

本発明にかかるトップゲート構造を有するＩＧＢＴチップの平面図（ａ）およびこのチップの中心部セルの端部の部分拡大平面図（ｂ）である。It is the top view (a) of the IGBT chip | tip which has the top gate structure concerning this invention, and the elements on larger scale (b) of the edge part of the center part cell of this chip | tip. 本発明にかかるトップゲート構造を有する図１と同じＩＧＢＴチップの平面図（ａ）およびこのチップの外周部セルの端部の部分拡大平面図（ｂ）、およびこの（ｂ）のＡ−Ａ’線から矢印方向を見た斜視透視断面図である。The top view (a) of the same IGBT chip | tip which has the top gate structure concerning this invention as FIG. 1, the partial enlarged plan view (b) of the edge part of the outer peripheral part cell of this chip | tip, and AA 'of this (b) It is the perspective perspective sectional view which looked at the arrow direction from the line. 本発明にかかるエピタキシャルシリコン層およびゲート酸化膜を形成する工程を順に示すＧ−Ｇ’線における断面図（ａ）〜（ｄ）と、同じくＥ−Ｅ’線における断面図（ｅ）〜（ｈ）および図１（ｂ）と同じ部分拡大平面図（ｉ）である。Sectional views (a) to (d) along the line GG ′ showing the steps of forming the epitaxial silicon layer and the gate oxide film according to the present invention, and sectional views (e) through (h) along the line EE ′. ) And the same partial enlarged plan view (i) as FIG. 本発明にかかる図３（ｉ）のＣ−Ｃ’線から矢印方向を見た斜視透視断面図である。FIG. 4 is a perspective perspective cross-sectional view of the present invention as viewed in the direction of the arrow from the C-C ′ line of FIG. 従来のトップゲート構造を有するＩＧＢＴチップおよびその中心部セルの端部の平面図である。It is a top view of the edge part of the IGBT chip | tip which has the conventional top gate structure, and its center part cell. 従来のトップゲート構造を有するＩＧＢＴチップおよびその外周部セルの端部の平面図およびＢ−Ｂ’線から矢印方向を見た斜視透視断面図である。It is the perspective perspective sectional view which looked at the arrow direction from the IGBT chip | tip which has the conventional top gate structure, and the edge part of the outer peripheral part cell, and the B-B 'line | wire. 従来のトップゲート構造を有するＩＧＢＴのＤ−Ｄ’線（（ｅ）〜（ｈ））とＦ−Ｆ’線（（ａ）〜（ｄ））におけるの製造工程断面図を示す。（ｉ）は同じく、中心部セル端部の部分拡大平面図である。Manufacturing process sectional drawing in D-D 'line ((e)-(h)) and F-F' line ((a)-(d)) of IGBT which has the conventional top gate structure is shown. (I) is also a partially enlarged plan view of the end portion of the center cell. （ａ）は、従来のＩＧＢＴの活性部のトップゲート構造部分の斜視断面図であり、（ｂ）は中心部ユニットセルの端部の拡大斜視透視断面図である。(A) is a perspective sectional view of a top gate structure portion of an active part of a conventional IGBT, and (b) is an enlarged perspective perspective sectional view of an end portion of a central unit cell. トップゲート構造を有するＩＧＢＴの製造方法を示す製造工程断面図（その１）である。It is manufacturing process sectional drawing (the 1) which shows the manufacturing method of IGBT which has a top gate structure. トップゲート構造を有するＩＧＢＴの製造方法を示す製造工程断面図（その２）である。It is manufacturing process sectional drawing (the 2) which shows the manufacturing method of IGBT which has a top gate structure. 本発明にかかる、ストッパー酸化膜の厚さが１μｍの場合の、チップ中心部と周辺部のカソード膜の厚さのバラツキ範囲と研磨時間との関係図である。FIG. 6 is a relationship diagram between the variation range of the thickness of the cathode film at the center and the periphery of the chip and the polishing time when the thickness of the stopper oxide film according to the present invention is 1 μm. 本発明にかかる、ストッパー酸化膜の厚さが５μｍの場合の、図１１と同様に関係図である。FIG. 12 is a relational view similar to FIG. 11 when the thickness of the stopper oxide film according to the present invention is 5 μm.

符号の説明Explanation of symbols

１０１ …半導体基板、シリコン基板
１０２ …初期酸化膜、ストッパー酸化膜
１０３ …第一開口部
１０４ …基板酸化膜
１０５ …第二開口部
１０５ａ…広い第二開口部
１０６ …半導体結晶層、シリコン半導体結晶層、エピタキシャルシリコン層、カソード膜
１０７ …ゲート酸化膜
１０８ …ポリシリコンゲート電極
１０９ …ｐ型ベース領域、チャネル領域
１１０ …ｐ⁺型ボディ領域
１１１ …ｎ⁺⁺型エミッタ領域
１１２ …層間絶縁膜
１１３ …カソード電極
１１４ …コンタクト開口部
１２０ …ウエル領域
１２１ …ウエル酸化膜
１２２ …第一開口部
１２３ …エピタキシャルシリコン層の境界。
DESCRIPTION OF SYMBOLS 101 ... Semiconductor substrate, silicon substrate 102 ... Initial oxide film, stopper oxide film 103 ... First opening 104 ... Substrate oxide film 105 ... Second opening 105a ... Wide second opening 106 ... Semiconductor crystal layer, silicon semiconductor crystal layer , Epitaxial silicon layer, cathode film 107 ... gate oxide film 108 ... polysilicon gate electrode 109 ... p-type base region, channel region 110 ... p ⁺ type body region 111 ... n ⁺⁺ type emitter region 112 ... interlayer insulating film 113 ... cathode Electrode 114 ... contact opening 120 ... well region 121 ... well oxide film 122 ... first opening 123 ... boundary of epitaxial silicon layer

Claims

一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、該一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、該バッファ領域に隣接する他導電型ベース領域と、該ベース領域を挟んで前記バッファ領域に対向する位置の一導電型エミッタ領域とを有し、該エミッタ領域表面と前記バッファ領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してポリシリコンゲート電極を備えるトップゲート構造を備え、該トップゲート構造を構成するユニットセルの端部の下方に位置する前記半導体基板内に形成され、前記他導電型ベース領域の底面に接触する他導電型ウエル領域を備える半導体装置において、前記他導電型ウエル領域をユニットセルに沿った選択的平面パターンにすると共に前記ポリシリコンゲート電極が、前記他導電型ウエル領域上で、前記第一開口部の外側に位置する前記基板絶縁膜上に前記半導体結晶層が堆積される範囲の上には形成されない平面パターンにされていることを特徴とするＭＯＳ型半導体装置。 An initial insulating film having a first opening on the surface of one conductivity type semiconductor substrate, a substrate insulating film provided in the first opening and being thinner than the initial insulating film, and a second opening provided in the substrate insulating film And a one-conductivity-type semiconductor crystal layer filling the first opening with the same height as the film thickness of the initial insulating film, and the one-conductivity-type semiconductor crystal layer is formed in the second opening by the semiconductor One conductivity type buffer region in contact with the substrate surface, another conductivity type base region adjacent to the buffer region, and one conductivity type emitter region at a position facing the buffer region across the base region, The surface of the other conductivity type base region sandwiched between the surface of the emitter region and the surface of the buffer region has a top gate structure including a polysilicon gate electrode through a gate insulating film, and a unit cell constituting the top gate structure. In the semiconductor device including the other conductivity type well region formed in the semiconductor substrate located below the end of the first electrode and contacting the bottom surface of the other conductivity type base region, the other conductivity type well region is arranged along the unit cell. The polysilicon gate electrode is formed on the substrate insulating film located on the outside of the first opening on the other conductivity type well region, and on a region where the semiconductor crystal layer is deposited on the other conductivity type well region. A MOS type semiconductor device characterized by having a planar pattern that is not formed on the substrate.

初期絶縁膜の幅が１μｍ乃至５μｍであることを特徴とする請求項１記載のＭＯＳ型半導体装置。 2. The MOS type semiconductor device according to claim 1, wherein the initial insulating film has a width of 1 to 5 [mu] m.

前記一導電型半導体結晶層によって前記第一開口部内を前記初期絶縁膜と同程度の高さで埋める手段が該一導電型半導体結晶層のエピタキシャル成長後の研磨工程であって、初期絶縁膜露出前の半導体結晶層の研磨レートが、０．１μｍ／分乃至１μｍ／分であることを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。 The means for filling the first opening with the same height as the initial insulating film by the one-conductivity-type semiconductor crystal layer is a polishing step after epitaxial growth of the one-conductivity-type semiconductor crystal layer, and before the initial insulation film is exposed. 2. The method for manufacturing a MOS type semiconductor device according to claim 1, wherein the polishing rate of the semiconductor crystal layer is 0.1 μm / min to 1 μm / min.

前記一導電型半導体結晶層によって前記第一開口部内を前記初期絶縁膜と同程度の高さで埋める手段が該一導電型半導体結晶層のエピタキシャル成長後の研磨工程であって、初期絶縁膜露出後の半導体結晶層の研磨レートが、０．０１μｍ／分乃至０．１μｍ／分であることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
The means for filling the first opening with the same height as the initial insulating film by the one conductive type semiconductor crystal layer is a polishing step after epitaxial growth of the one conductive type semiconductor crystal layer, and after the initial insulating film is exposed 4. The method for manufacturing a MOS semiconductor device according to claim 1, wherein the polishing rate of the semiconductor crystal layer is 0.01 μm / min to 0.1 μm / min.