JP2010147198A - Mos type semiconductor device, and method of manufacturing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a MOS type semiconductor device having a top gate structure capable of making gate characteristics excellent and also improving a gate withstand voltage by eliminating trouble caused by a step between a well oxide film and an initial oxide film when a p-type well region is formed, and to provide a method of manufacturing the MOS type semiconductor device. <P>SOLUTION: The MOS type semiconductor device has a p-type first well region respectively in a surface layer of a semiconductor substrate positioned at an end portion of a plane pattern of a unit cell constituting the top gate electrode and an n-type semiconductor crystal layer at a part in contact with the surface layer of the semiconductor substrate, the p-type first well region in the n-type semiconductor crystal layer coming into contact with a base region in the same layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ＭＯＳ型半導体装置に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーＭＯＳ型半導体装置およびその製造方法に関する。   The present invention relates to a MOS semiconductor device, and more particularly to a power MOS semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor) and a method for manufacturing the same.

本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン電圧で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。   With respect to an IGBT which is a kind of MOS type semiconductor device according to the present invention, the performance has been improved by many improvements so far. Here, the performance of the IGBT means that the voltage is maintained and the current is completely cut off at the time of off, and the current can flow with the smallest possible voltage drop, that is, a small on voltage at the time of on, and the power loss is small. It is the performance as a switching device. In view of the essence of the operation of the IGBT, in this specification, the collector may be referred to as “anode” and the emitter may be referred to as “cathode”.

以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほどオン電圧は低いが、スイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を同時に改善することは一般的には困難とされている。最善の策はトレードオフ関係の最適化ができるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。   The characteristics of the IGBT according to the present invention will be briefly described below. There is a so-called trade-off relationship between the maximum voltage that can be held by the IGBT, that is, the magnitude of the withstand voltage and the voltage drop at the time of turning on, and the higher withstand voltage IGBT requires a thicker high-resistance layer. Becomes higher. It is well known that there is a trade-off relationship between the on-voltage and the turn-off loss, in which the on-voltage is lower in the structure with more residual carriers immediately after the off, but the switching loss (especially the turn-off loss) increases. Yes. It is generally difficult to improve both characteristics having such a trade-off relationship at the same time. The best solution is to design the device structure so that the trade-off relationship can be optimized. In order to optimize the trade-off relationship between the on-state voltage and the turn-off loss, it is effective to optimize the excess carrier distribution in the on-state of the IGBT so that the turn-off loss is minimized.

そのような最適化のための具体策として、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。   As a specific measure for such optimization, by reducing the carrier concentration on the anode side in the drift layer and increasing the carrier concentration on the cathode side, the ratio of the carrier concentration on the anode side to the cathode side is about 1: 5. It has been known that Furthermore, the average carrier concentration in the drift layer may be increased by keeping the carrier lifetime in the drift layer as large as possible.

アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げる方法がある。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。
また、一定のトレードオフ改善効果を示すことが知られているトレンチゲート構造のＭＯＳ型半導体装置は、その製造プロセスがプレーナ構造の製造プロセスに比べてトレンチ形成工程があるため長く複雑であり、セルパターン（以降、セルをユニットセルと記すこともある）も微細化されている。そのため、さらに特性改善を進めるには、セルパターンをさらに微細化せざるを得ず、製造コストもさらに高くなるばかりであり、限界がある。従って、製造プロセスの複雑化、セルパターンの微細化を究極にまで進めなくとも、あるいはトレンチゲート構造を採らなくても、前記トレードオフの改善が図れることがＭＯＳ型半導体装置にとって、良品率の観点、製品コストの観点から望まれる。 As a method for reducing the carrier concentration on the anode side, there is a method for reducing the total impurity amount of the anode layer. On the other hand, the effect of increasing the carrier concentration on the cathode side is called the IE effect. Details of the IE effect have already been announced (see, for example, Non-Patent Document 1). As a cathode structure having a large IE effect, a HiGT structure in which a high-concentration n layer is inserted so as to surround a p base of a planar structure has been proposed (see, for example, Patent Document 1 and Patent Document 2).
In addition, the trench gate structure MOS type semiconductor device, which is known to exhibit a certain tradeoff improvement effect, is longer and more complicated because the manufacturing process has a trench formation process than the planar structure manufacturing process. The pattern (hereinafter, the cell may be referred to as a unit cell) is also miniaturized. For this reason, in order to further improve the characteristics, the cell pattern has to be further miniaturized, and the manufacturing cost is further increased, which is limited. Therefore, it is possible for the MOS type semiconductor device to improve the trade-off even if the manufacturing process is not complicated and the cell pattern is not miniaturized or the trench gate structure is not adopted. From the viewpoint of product cost.

そのようなトレンチゲート構造を採らなくても、前記トレードオフの改善が図れるＭＯＳ型半導体装置として、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴがあり、既にその特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので詳細に説明する。以下、参照する図面の縮尺は、理解しやすくするために、各部分の寸法比率等を任意に変えてあり、正確ではない。   As a MOS semiconductor device that can improve the trade-off without adopting such a trench gate structure, the above-described on-voltage-turn-off loss trade-off is greatly improved by adopting a high carrier injection structure on the surface cathode side. There is an IGBT having a top gate structure that can be improved, and patent documents thereof have already been published (Patent Document 3, Patent Document 4, and Patent Document 5). Hereinafter, a method for manufacturing an IGBT having a conventional top gate structure will be described in detail because it relates to the present invention. Hereinafter, the scales of the drawings to be referred to are not accurate because the dimensional ratios and the like of each part are arbitrarily changed for easy understanding.

図７、図８は、そのような従来のＩＧＢＴチップのトップゲート構造部分の主要な製造工程について順に示す断面図である。図７では、後述の図９（ｂ）におけるＢ−Ｂ’線断面図である図９（ｅ）を用いて製造工程を説明し、図８では、同じくＡ−Ａ’線断面図である図９（ｄ）を用いて製造工程を説明する。まず、図７（ａ）、図８（ａ−１）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．８μｍの初期酸化膜１０２を形成する。次に図８（ａ−２）では、後述の耐圧維持用のｐ型ウエル領域１２０をユニットセルの外周部側終端部１００に相当する位置の基板表面層に形成するために、終端部の初期酸化膜を取り除き、この初期酸化膜を取り除いた領域の基板表面へボロンのイオン注入と熱処理によるドライブ拡散を行っておく。図８（ａ−３）は、ｐ型ウエル領域１２０の表面に、その熱拡散時に形成される膜厚０．３μｍの酸化膜（初期酸化膜と区別するためにウエル酸化膜と称する）１２１が形成されていることを示す。   7 and 8 are cross-sectional views sequentially showing main manufacturing steps of the top gate structure portion of such a conventional IGBT chip. In FIG. 7, the manufacturing process will be described with reference to FIG. 9 (e), which is a cross-sectional view taken along the line BB ′ in FIG. 9 (b) described later, and FIG. The manufacturing process will be described using 9 (d). First, as shown in FIGS. 7A and 8A-1, an initial oxide film 102 having a thickness of 0.8 μm is formed on the entire surface of the semiconductor substrate 101 by thermal oxidation or CVD growth. Next, in FIG. 8A-2, in order to form a p-type well region 120 for maintaining a breakdown voltage, which will be described later, on the substrate surface layer at a position corresponding to the outer peripheral side terminal portion 100 of the unit cell, The oxide film is removed, and drive diffusion by ion implantation of boron and heat treatment is performed on the substrate surface in the region where the initial oxide film is removed. 8A-3, on the surface of the p-type well region 120, there is an oxide film (referred to as a well oxide film) 121 having a film thickness of 0.3 μm formed at the time of thermal diffusion. It is formed.

次に、前記図７（ａ）および図８（ａ−３）でそれぞれ形成され、それぞれ厚さの異なる前記初期酸化膜１０２および前記ウエル酸化膜１２１をストライプ状の繰り返し平面パターンとなるように選択的にエッチングして１９μｍ幅の第一開口部１０３を形成する（図７（ｂ）、図８（ｂ）、図９（ｂ）の符号１２２）。図９（ｂ）に示すように、第一開口部１０３（図９（ｂ）では１２２となっている）を形成する際に、酸化膜の厚さがｐ型ウエル１２０のイオン注入領域を境に異なることが後述する問題が発生する原因となる。これらのストライプ状繰り返し平面パターンからなる初期酸化膜１０２およびウエル酸化膜１２１の基板面方向の幅は２〜３μｍ程度が望ましい。   Next, the initial oxide film 102 and the well oxide film 121, which are formed in FIGS. 7A and 8A-3 and have different thicknesses, are selected so as to form a stripe-like repetitive plane pattern. Etching is performed to form a first opening 103 having a width of 19 μm (reference numeral 122 in FIGS. 7B, 8B, and 9B). As shown in FIG. 9B, when forming the first opening 103 (122 in FIG. 9B), the thickness of the oxide film borders the ion implantation region of the p-type well 120. This causes the problem described later. The width in the substrate surface direction of the initial oxide film 102 and the well oxide film 121 composed of these stripe-like repeated planar patterns is preferably about 2 to 3 μm.

続いて、図７（ｃ）、図８（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を０．１μｍの厚さに基板の全面形成した後、図７（ｄ）、図８（ｄ）に示すように、フォトリソグラフィによって基板酸化膜１０４の中央に幅１〜３μｍの第二開口部１０５および１０５より幅の広い幅広開口部１０５ａをそれぞれ形成する。初期酸化膜１０２の突出高さ（膜厚）は前述のように０．８μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、初期酸化膜１０２の突出高さ（膜厚）は合わせて０．９μｍとなる。同様にウエル酸化膜１２１の突出高さ（膜厚）は前述のように０．３μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、ウエル酸化膜１２１の突出高さ（膜厚）は合わせて０．４μｍとなる。   Subsequently, as shown in FIGS. 7C and 8C, a substrate oxide film 104 is formed on the entire surface of the substrate to a thickness of 0.1 μm by thermal oxidation or CVD, and then FIG. As shown in FIG. 8D, a second opening 105 having a width of 1 to 3 μm and a wide opening 105a wider than 105 are formed in the center of the substrate oxide film 104 by photolithography. As described above, the protruding height (film thickness) of the initial oxide film 102 is 0.8 μm, but since the thickness of the substrate oxide film 104 is further 0.1 μm, the protruding height (film thickness) of the initial oxide film 102 is increased. ) Is 0.9 μm in total. Similarly, the protrusion height (film thickness) of the well oxide film 121 is 0.3 μm as described above, but since the thickness of the substrate oxide film 104 is further added to 0.1 μm, the protrusion height of the well oxide film 121 ( The film thickness is 0.4 μm in total.

その後、図７（ｅ）、図８（ｅ）に示すように、第二開口部１０５、１０５ａによって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５、１０５ａで始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる。図７（ｅ）、図８（ｅ）に示すように、第一開口部の幅が約２０μｍの場合、ｎ型エピタキシャルシリコン層１０６の成長は面方向と厚さ方向の成長速度がほぼ等しいので、その厚さは約１０μｍとなる（第一開口部の幅は当初１９μｍであったが、エピタキシャル成長の前処理などで、約２０μｍに拡がることを考慮している）。   Thereafter, as shown in FIGS. 7E and 8E, an n-type epitaxial silicon layer 106 is grown using the surface of the silicon substrate 101 exposed through the second openings 105 and 105a as a seed layer. If the growth surface exceeds the thickness of the substrate oxide film 104 after the growth of the n-type epitaxial silicon layer 106 starts at the second openings 105 and 105a, the growth also proceeds in the lateral direction on the substrate oxide film 104. Thereafter, the growth is stopped when the protrusion height (film thickness) of the initial oxide film 102 at the end is overcome and the entire surface of the first opening 103 is covered with the thickness of the initial oxide film 102 or more. As shown in FIGS. 7E and 8E, when the width of the first opening is about 20 μm, the growth rate of the n-type epitaxial silicon layer 106 is almost the same in the plane direction and the thickness direction. The thickness is about 10 μm (the width of the first opening portion was initially 19 μm, but it is considered that the width is increased to about 20 μm by the pretreatment of the epitaxial growth).

次に、初期酸化膜１０２をストッパー酸化膜として図７（ｆ）、図８（ｆ）に示すようにｎ型エピタキシャルシリコン層１０６の表面が、膜厚０．９μｍの初期酸化膜１０２の表面と同程度の高さの平坦な断面形状になるまで研磨を行う。この研磨により、初期酸化膜１０２も少し研磨される。この結果、研磨後の薄膜ｎ型エピタキシャルシリコン層１０６厚さは０．９μｍから約０．７μｍ〜０．８μｍに減少する。   Next, using the initial oxide film 102 as a stopper oxide film, as shown in FIGS. 7F and 8F, the surface of the n-type epitaxial silicon layer 106 is the same as the surface of the initial oxide film 102 having a thickness of 0.9 μm. Polishing is performed until a flat cross-sectional shape having the same height is obtained. By this polishing, the initial oxide film 102 is also slightly polished. As a result, the thickness of the thin film n-type epitaxial silicon layer 106 after polishing is reduced from 0.9 μm to about 0.7 μm to 0.8 μm.

次に、薄膜のｎ型エピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層１０８を部分的に除去する。続いて、残ったポリシリコン層１０８をマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域１０９を形成する。さらに、砒素とボロンのイオン注入とドライブ拡散を行ってｐ^＋型ボディ領域１１０とｎ^＋型エミッタ領域１１１をそれぞれ形成する。このようにして元の薄膜ｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型バッファ領域１０６とｐ型ベース領域１０９とｐ^＋型ボディ領域１１０とｎ^＋型エミッタ領域１１１（図８（ｇ）のユニットセル終端部を除く）が形成された状態の薄膜エピタキシャルシリコン層を、以降カソード膜と称することもある。 Next, a gate oxide film 107 is formed on the entire surface of the thin n-type epitaxial silicon layer 106 by thermal oxidation or CVD. Next, a polysilicon layer 108 to be a gate electrode is formed on the entire surface by CVD with a thickness of about 0.5 μm, and then the polysilicon layer 108 is partially removed by photolithography. Subsequently, boron ion implantation and drive diffusion are performed using the remaining polysilicon layer 108 as a mask to form a p-type base region 109. Further, ion implantation of arsenic and boron and drive diffusion are performed to form a p ⁺ type body region 110 and an n ⁺ type emitter region 111, respectively. Thus, the n-type buffer region 106, the p-type base region 109, the p ⁺ -type body region 110, and the n ⁺ -type emitter region 111 (FIG. The thin-film epitaxial silicon layer in a state where the unit cell excluding the unit cell terminal portion of g) is formed may be hereinafter referred to as a cathode film.

その後、厚さ約１μｍのＰＳＧ（フォスホシリケートガラス）膜を全面に被覆して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にｎ^＋型エミッタ領域１１１とｐ^＋型ボディ領域１１０とカソード金属電極１１３とのコンタクトのためのコンタクト開口部１１４を窓明けし（図７（ｇ）、図８（ｇ））、アルミニウムエミッタ電極（カソード電極）１１３を形成し、図示しない基板裏面のアノード側にコレクタ（アノード）電極を形成することにより、トップゲート構造を有するＩＧＢＴが完成する。
特開２００３−３４７５４９号公報 特表２００２−５３２８８５号公報 米国特許出願公開第２００６／００７６５８３号明細書 特開２００７−４３０２８号公報 特開２００６−２３７５５３号公報 フロリン・ウドレア、他１名、「ア ユニファイド アナリティカル モデル フォア ザ キャリア ダイナミクス イン トレンチ インシュレイテッド ゲート バイポーラ トランジスタズ（ＴＩＧＢＴ）（Ａ ｕｎｉｆｉｅｄ ａｎａｌｙｔｉｃａｌ ｍｏｄｅｌ ｆｏｒ ｔｈｅ ｃａｒｒｉｅｒ ｄｙｎａｍｉｃｓ ｉｎ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ （ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５， ｐ． １９０−１９５ Thereafter, a PSG (phosphosilicate glass) film having a thickness of about 1 μm is coated on the entire surface to form an interlayer insulating film 112. Subsequently, a contact opening 114 for contacting the n ⁺ -type emitter region 111, the p ⁺ -type body region 110, and the cathode metal electrode 113 is opened in the interlayer insulating film 112 (FIG. 7 (g), FIG. 8). (G)) An aluminum emitter electrode (cathode electrode) 113 is formed, and a collector (anode) electrode is formed on the anode side of the back surface of the substrate (not shown), thereby completing an IGBT having a top gate structure.
JP 2003-347549 A Japanese translation of PCT publication No. 2002-532885 US Patent Application Publication No. 2006/0076583 JP 2007-43028 A JP 2006-237553 A Florin Udrea, 1 other, "A unified analytic model for the carrier dynamics in trench insulated gate bipolar transistors (TIGBT) (A unified analytical for T ISPSD '95, p. 190-195

しかしながら、前述のトップゲート構造を有するＩＧＢＴは、オン電圧とターンオフ損失のトレードオフを改善することはできるものの、一方で、エピタキシャルシリコン層の形成とその層を研磨して薄膜のｎ型半導体結晶層（カソード膜）１０６を形成するという、通常のＩＧＢＴの製造プロセスにはない特殊プロセスを有している。そのため、ユニットセルの外周部側終端部１００において、従来プレーナＩＧＢＴと同じように耐圧維持に係わるｐ型ウエル構造をカソード膜より下層の半導体基板の表面層に設けると、ゲート耐圧が低下するという問題が発生する。さらに、エピタキシャルシリコン層の形成とその層を表面から研磨して薄膜のｎ型半導体結晶層（カソード膜）１０６を形成する際に、現状では研磨後のカソード膜１０６の厚さにバラツキが大きく、特性への影響も大きいという問題もある。   However, although the IGBT having the above-described top gate structure can improve the trade-off between the on-voltage and the turn-off loss, on the other hand, the epitaxial silicon layer is formed and the layer is polished to form a thin n-type semiconductor crystal layer. (Cathode film) 106 is formed, which has a special process that is not in the normal IGBT manufacturing process. Therefore, when the p-type well structure related to the withstand voltage maintenance is provided in the surface layer of the semiconductor substrate below the cathode film in the outer peripheral side end portion 100 of the unit cell as in the conventional planar IGBT, the gate withstand voltage is lowered. Will occur. Furthermore, when forming an epitaxial silicon layer and polishing the layer from the surface to form a thin n-type semiconductor crystal layer (cathode film) 106, the thickness of the cathode film 106 after polishing is greatly varied at present. There is also a problem that the influence on characteristics is large.

前述の、ゲート耐圧が低下するという問題について以下、詳細に説明する。図９に従来のトップゲート構造を有するＩＧＢＴチップおよびそのユニットセルの外周部側終端部１００の平面図および断面図をそれぞれ示す。図９（ａ）はＩＧＢＴのチップ全体の平面図であり、図９（ｂ）は同図（ａ）で、それぞれ、太線の縦長の矩形枠で示すユニットセルの外周部側終端部１００の縦長部分から一部を切り取った部分拡大平面図である。ＩＧＢＴチップのユニットセルの外周部側終端部１００においては、大電流の遮断動作時のＩＧＢＴの破壊耐量を維持するために、従来プレーナＩＧＢＴと同様に半導体基板に、同図（ｂ）内で縦長の太線の矩形枠で示すｐ型ウエル領域１２０を形成する必要がある。図９（ｂ）の左端に破線で示す縦長の矩形領域（図９（ｂ）では、一本の直線状の破線と、この破線の左側の前記ウエル領域１２０を示す太線に重なる三辺とからなる矩形領域）はアルミニウムゲート電極の接触領域を示す。図９の（ｃ）、（ｄ）、（ｅ）はそれぞれ順に同図（ｂ）のＣ−Ｃ’、Ａ−Ａ’、Ｂ−Ｂ’線における断面図である。   The above-described problem that the gate breakdown voltage decreases will be described in detail below. FIG. 9 shows a plan view and a cross-sectional view of an IGBT chip having a conventional top gate structure and an outer peripheral end portion 100 of the unit cell, respectively. FIG. 9A is a plan view of the entire IGBT chip, and FIG. 9B is a vertical view of the outer peripheral side end portion 100 of the unit cell indicated by a vertically long rectangular frame. It is the elements on larger scale which cut off one part from the part. In the outer peripheral side end portion 100 of the unit cell of the IGBT chip, in order to maintain the IGBT withstand capability at the time of interruption of a large current, the semiconductor substrate is vertically long in the same figure (b) in the same manner as the conventional planar IGBT. It is necessary to form a p-type well region 120 indicated by a thick-lined rectangular frame. 9 (b) is a vertically long rectangular region indicated by a broken line at the left end (in FIG. 9 (b), from one straight broken line and three sides overlapping the thick line indicating the well region 120 on the left side of the broken line. (Rectangular region) indicates a contact region of the aluminum gate electrode. 9C, 9D, and 9E are cross-sectional views taken along lines C-C ', A-A', and B-B 'in FIG. 9B, respectively.

また、本発明にかかるＩＧＢＴの製造方法には、前記背景技術の項で図７、図８を参照して説明したように、半導体基板１０１上に、絶縁膜（基板酸化膜）１０４を挟んで、エピタキシャルシリコン層１０６を形成し、その層を研磨して薄膜のｎ型半導体結晶層（カソード膜）１０６を形成するという特殊プロセスがある。さらにまた、図８に示すユニットセルの終端部においては、ｎ型エピタキシャルシリコン層１０６の成長に先立って半導体基板１０１の表面層に形成されるｐ型ウエル領域１２０と、基板酸化膜１０４を挟んで積層されるカソード膜１０６内に形成されるチャネルｐ層（ｐ型ベース領域）１０９とを接触させて同電位にする必要がある（図８（ｇ）参照）。このために、図８（ｄ）に示すように、エピタキシャル成長に必要な幅１〜３μｍの狭い第二開口部１０５をユニットセルの終端部では部分的に幅の広い幅広開口部１０５ａ形成しておくことにより、前述の同電位にするための良好な接触を実現している。   In the IGBT manufacturing method according to the present invention, the insulating film (substrate oxide film) 104 is sandwiched between the semiconductor substrate 101 as described in the background art section with reference to FIGS. There is a special process of forming an epitaxial silicon layer 106 and polishing the layer to form a thin n-type semiconductor crystal layer (cathode film) 106. Furthermore, in the terminal portion of the unit cell shown in FIG. 8, a p-type well region 120 formed in the surface layer of the semiconductor substrate 101 prior to the growth of the n-type epitaxial silicon layer 106 and the substrate oxide film 104 are sandwiched. The channel p layer (p-type base region) 109 formed in the laminated cathode film 106 needs to be brought into contact with the same potential (see FIG. 8G). For this purpose, as shown in FIG. 8D, a narrow second opening 105 having a width of 1 to 3 μm necessary for the epitaxial growth is formed in a wide opening 105a having a partly wide width at the end of the unit cell. As a result, good contact for achieving the same potential as described above is realized.

以上説明したように初期酸化膜１０２の形成後、ｎ型エピタキシャルシリコン層１０６の成長に先立ってｐ型ウエル領域１２０を形成しておく必要があるため、初期酸化膜１０２の厚さ（研磨後０．７μｍ〜０．８μｍ）とｐ型ウエル領域１２０上に熱拡散時に形成される酸化膜（初期酸化膜と区別するためにウエル酸化膜と称する）１２１の厚さ（０．４μｍ）に差が生じる。（図７（ｅ）、図８（ｅ））
このように初期酸化膜１０２とウエル酸化膜１２１とで、シリコン酸化膜の厚さに差を有するままの状態で、以下のようなプロセスで薄膜のカソード膜１０６が形成される。すなわち、図９（ｂ）および前記背景技術（図７および図８）の項でも説明したように、初期酸化膜１０２に幅１９μｍの第一開口部１０３を形成する。厚さ０．１μｍの基板酸化膜１０４を形成する。前記第一開口部１０３内の基板酸化膜１０４に第二開口部１０５を形成する。第二開口部１０５内に露出するシリコン半導体基板１０１をシード層としてシリコンエピタキシャル成長により幅１９μｍの第一開口部１０３内を埋める厚さ１０μｍのｎ型半導体結晶層（カソード膜）１０６を形成する。初期酸化膜１０２をストッパー膜として研磨して薄膜のカソード膜１０６を形成する工程である。 As described above, since the p-type well region 120 needs to be formed prior to the growth of the n-type epitaxial silicon layer 106 after the initial oxide film 102 is formed, the thickness of the initial oxide film 102 (0 after polishing) .7 μm to 0.8 μm) and the thickness (0.4 μm) of the oxide film 121 (referred to as a well oxide film to be distinguished from the initial oxide film) 121 formed during thermal diffusion on the p-type well region 120. Arise. (Fig. 7 (e), Fig. 8 (e))
In this way, the thin cathode film 106 is formed by the following process while the initial oxide film 102 and the well oxide film 121 have a difference in the thickness of the silicon oxide film. That is, as described in FIG. 9B and the background art (FIGS. 7 and 8), the first opening 103 having a width of 19 μm is formed in the initial oxide film 102. A substrate oxide film 104 having a thickness of 0.1 μm is formed. A second opening 105 is formed in the substrate oxide film 104 in the first opening 103. Using the silicon semiconductor substrate 101 exposed in the second opening 105 as a seed layer, an n-type semiconductor crystal layer (cathode film) 106 having a thickness of 10 μm and filling the first opening 103 having a width of 19 μm is formed by silicon epitaxial growth. This is a step of polishing the initial oxide film 102 as a stopper film to form a thin cathode film 106.

ところが、厚いｎ型エピタキシャルシリコン層１０６を研磨して薄膜のカソード１０６膜を形成する際に、研磨は０．９μｍの初期酸化膜１０２が露出して厚さ０．７μｍになったところでストップさせても、前記図９（ｂ）のＣ−Ｃ’線での断面図である図９（ｃ）に示すように、厚さ０．１μｍの基板酸化膜１０４および厚さ０．４μｍのウエル酸化膜１２１上に横方向に成長するｎ型エピタキシャルシリコン層１０６については、幅広開口部１０５ａの端部からウエル酸化膜１２１の面方向に約１０μｍの範囲では、厚さ０．７μｍとの差、０．３μｍの厚さ分のシリコン層が残ってしまう。図９（ｃ）で、符号１２３はウエル酸化膜１２１上に横方向成長によって形成されるエピタキシャルシリコン層の境界（幅広開口部１０５ａの端部から約１０μｍ）を示す。   However, when the thick n-type epitaxial silicon layer 106 is polished to form a thin cathode film 106, the polishing is stopped when the initial oxide film 102 of 0.9 μm is exposed and the thickness becomes 0.7 μm. As shown in FIG. 9C, which is a cross-sectional view taken along the line CC ′ of FIG. 9B, a substrate oxide film 104 having a thickness of 0.1 μm and a well oxide film having a thickness of 0.4 μm. With respect to the n-type epitaxial silicon layer 106 grown laterally on the 121, the difference from the thickness of 0.7 μm in the range of about 10 μm in the surface direction of the well oxide film 121 from the end of the wide opening 105a is about 0.1 μm. A silicon layer having a thickness of 3 μm remains. In FIG. 9C, reference numeral 123 denotes a boundary (about 10 μm from the end of the wide opening 105a) of the epitaxial silicon layer formed by lateral growth on the well oxide film 121.

図９（ｃ）のウエル酸化膜１２１上に形成されるｎ型エピタキシャルシリコン層１０６の厚さは、前記酸化膜厚さの差分０．３μｍの均一な厚さではなく、境界１２３近くでは限りなく薄い層となっている。このような境界を持つｎ型エピタキシャルシリコン層１０６上にゲート酸化膜１０７を形成すると、ゲート酸化膜１０７も境界１２３近くでは非常に薄い部分が形成される。図９（ｃ）は薄いゲート酸化膜１０７上にポリシリコンゲート電極１０８が形成されることを示している。その結果、ユニットセルの終端部のウエル酸化膜１２１上ではゲート耐圧が低下するという問題が発生する。   The thickness of the n-type epitaxial silicon layer 106 formed on the well oxide film 121 in FIG. 9C is not a uniform thickness with a difference of 0.3 μm in the thickness of the oxide film, and is not limited near the boundary 123. It is a thin layer. When the gate oxide film 107 is formed on the n-type epitaxial silicon layer 106 having such a boundary, a very thin portion of the gate oxide film 107 is formed near the boundary 123. FIG. 9C shows that the polysilicon gate electrode 108 is formed on the thin gate oxide film 107. As a result, there arises a problem that the gate breakdown voltage is lowered on the well oxide film 121 at the end portion of the unit cell.

本発明は、以上述べた問題点に鑑みてなされたものであり、ゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置とその製造方法を提供することである。   The present invention has been made in view of the above-described problems, and it is an object of the present invention to provide a MOS type semiconductor device having a top gate structure capable of improving the gate breakdown voltage and a method for manufacturing the same.

前記本発明の目的を達成するために、
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、該一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、該バッファ領域に隣接する他導電型ベース領域と、該ベース領域を挟んで前記バッファ領域に対向する位置の一導電型エミッタ領域とを有し、該エミッタ領域表面と前記バッファ領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してポリシリコンゲート電極を備えるトップゲート構造を備えるＭＯＳ型半導体装置において、該トップゲート構造を構成するユニットセルの平面パターンの終端部に位置する前記半導体基板の表面層および該半導体基板の表面層と接触する部分の一導電型半導体結晶層内にはそれぞれ他導電型第一ウエル領域を有し、前記一導電型半導体結晶層内の前記他導電型第一ウエル領域が同一層内で前記他導電型ベース領域と隣接する構成を有するＭＯＳ型半導体装置とする。 In order to achieve the object of the present invention,
According to the first aspect of the present invention, the initial insulating film having the first opening on the surface of the one-conductivity-type semiconductor substrate and the first insulating film provided in the first opening are thinner than the initial insulating film. A substrate insulating film; a second opening provided in the substrate insulating film; and a one-conductivity-type semiconductor crystal layer that fills the first opening with a height similar to the film thickness of the initial insulating film. The conductive semiconductor crystal layer has one conductive buffer region that contacts the surface of the semiconductor substrate through the second opening, another conductive base region adjacent to the buffer region, and the buffer region across the base region. A top gate structure having a one-conductivity type emitter region facing each other, and a polysilicon gate electrode interposed between the emitter region surface and the other conductivity type base region surface sandwiched between the buffer region surfaces via a gate insulating film The In the MOS type semiconductor device, the surface layer of the semiconductor substrate located at the terminal portion of the planar pattern of the unit cell constituting the top gate structure, and the one-conductivity-type semiconductor crystal layer in the portion in contact with the surface layer of the semiconductor substrate Each having another conductivity type first well region, and the other conductivity type first well region in the one conductivity type semiconductor crystal layer is adjacent to the other conductivity type base region in the same layer. A semiconductor device is assumed.

特許請求の範囲の請求項２記載の発明によれば、前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域を、前記半導体基板の表面層と接触する部分に対応する一導電型半導体結晶層の表面からの選択的イオン注入法により形成する特許請求の範囲の請求項１記載のＭＯＳ型半導体装置の製造方法とすることができる。
特許請求の範囲の請求項３記載の発明によれば、前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域が、前記ポリシリコンゲート電極へゲート電圧を供給するためのゲートパッドの下方に位置する前記半導体基板の表面層に形成され、エミッタ電極と接触する他導電型第二ウエル領域と同時に形成される特許請求の範囲の請求項２記載のＭＯＳ型半導体装置の製造方法とすることが好ましい。 According to a second aspect of the present invention, the other conductivity type first well region formed in the surface layer of the semiconductor substrate corresponds to a portion in contact with the surface layer of the semiconductor substrate. The method of manufacturing a MOS semiconductor device according to claim 1, wherein the MOS semiconductor device is formed by selective ion implantation from the surface of the conductive semiconductor crystal layer.
According to a third aspect of the present invention, the gate for supplying the gate voltage to the polysilicon gate electrode is provided by the other conductivity type first well region formed in the surface layer of the semiconductor substrate. 3. The method of manufacturing a MOS type semiconductor device according to claim 2, wherein the MOS type semiconductor device is formed on a surface layer of the semiconductor substrate located below the pad and formed simultaneously with the other conductivity type second well region in contact with the emitter electrode. It is preferable that

特許請求の範囲の請求項４記載の発明によれば、前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域が、電流遮断動作中に発生する表面の高電界を緩和する機能を有するフィールドリミッティング・リングの下方に位置する前記半導体基板内に形成される他導電型第三ウエル領域と同時に形成される特許請求の範囲の請求項２記載のＭＯＳ型半導体装置の製造方法とすることが望ましい。   According to the invention of claim 4, the other conductivity type first well region formed in the surface layer of the semiconductor substrate alleviates a high electric field on the surface generated during a current interruption operation. 3. The method of manufacturing a MOS type semiconductor device according to claim 2, wherein the MOS type semiconductor device is formed at the same time as the other conductivity type third well region formed in the semiconductor substrate located below the field limiting ring having a function. Is desirable.

本発明によれば、ゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置およびその製造方法を提供することができる。   According to the present invention, it is possible to provide a MOS semiconductor device having a top gate structure capable of improving the gate breakdown voltage and a method for manufacturing the same.

以下、本発明にかかるＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。また、以下の説明では一導電型をｎ型、他導電型をｐ型として説明する。
図１、２は本発明にかかるＩＧＢＴの製造方法を説明するためのユニットセルの活性部および終端部の製造工程をそれぞれ順に示す断面図である。図３は本発明にかかるＩＧＢＴのチップの平面図（ａ）、この平面図（ａ）の太線の縦長の矩形枠で示すユニットセルの終端部の拡大平面図（ｂ）、平面図（ｂ）のＣ−Ｃ’断面図（ｃ）、Ａ−Ａ’断面図（ｄ）、Ｂ−Ｂ’断面図（ｅ）である。図４は、本発明にかかるＩＧＢＴのチップ全体の平面図（ａ）と、同図（ａ）の、太線の縦長の矩形枠で示すユニットセルの中央側終端部の部分拡大平面図（ｂ）である。図５は、本発明にかかるＩＧＢＴのチップ全体の平面図（ａ）と、同図（ａ）で、太線の矩形枠で示すゲートパッド部分の拡大断面図（ｂ）である。図６は、本発明にかかるＩＧＢＴのチップ全体の平面図（ａ）と、同図（ａ）で、太線で示すガードリング部分の拡大断面図（ｂ）である。図１０は本発明にかかるＩＧＢＴによるゲート耐圧の改善および向上を示すゲート耐圧分布比較図である。 Hereinafter, a MOS type semiconductor device and a manufacturing method thereof according to the present invention will be described in detail with reference to the drawings. The present invention is not limited to the description of the examples described below unless it exceeds the gist. In the following description, one conductivity type is n-type and the other conductivity type is p-type.
1 and 2 are cross-sectional views sequentially showing the manufacturing process of an active part and a terminal part of a unit cell for explaining a method of manufacturing an IGBT according to the present invention. FIG. 3 is a plan view (a) of an IGBT chip according to the present invention, an enlarged plan view (b), and a plan view (b) of an end portion of a unit cell indicated by a vertically long rectangular frame of the thick line in the plan view (a). They are CC 'sectional drawing (c), AA' sectional drawing (d), and BB 'sectional drawing (e). 4A is a plan view of the entire IGBT chip according to the present invention, and FIG. 4B is a partially enlarged plan view of the end portion on the center side of the unit cell indicated by the thick rectangular frame in FIG. It is. FIG. 5A is a plan view of the entire IGBT chip according to the present invention, and FIG. 5A is an enlarged cross-sectional view of the gate pad portion indicated by a thick rectangular frame in FIG. 6A is a plan view of the entire IGBT chip according to the present invention, and FIG. 6A is an enlarged cross-sectional view of the guard ring portion indicated by a thick line in FIG. FIG. 10 is a gate breakdown voltage distribution comparison diagram showing improvement and improvement of gate breakdown voltage by the IGBT according to the present invention.

図１および図２は、それぞれ本発明にかかるＩＧＢＴチップのトップゲート構造を半導体基板上に形成するため、カソード膜を構成するユニットセルの活性部およびユニットセル終端部の製造方法を示す製造工程断面図である。図１（ａ）、図２（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．８μｍの初期酸化膜１０２を形成する。次に初期酸化膜１０２をストライプ状の平面パターンとなるように選択的にエッチングして１９μｍ幅の第一開口部１０３を形成する（図１（ｂ）、図２（ｂ））。ストライプ状平面パターンからなる初期酸化膜１０２の基板面方向の幅（第一開口部を形成した後の残し幅）は２〜３μｍ程度が望ましい。続いて、図１（ｃ）、図２（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を０．１μｍの厚さに全面形成した後、図１（ｄ）、図２（ｄ）にそれぞれ示すように、フォトリソグラフィによって基板酸化膜１０４の中央に幅１〜３μｍの第二開口部１０５およびこの第二開口部１０５より幅の広い第二開口部１０５ａを形成する。すなわち、第二開口部は主電流の流れる活性部では狭いが、終端部では幅広にされている。幅広にされている理由は、後述するカソード膜中のｐ型ベース領域１０９（またはｐ^＋ボディ領域１１０）と、基板表面層のｐ型第一ウエル領域１２０ａとを幅広の第二開口部を介して導電的に良好に接触させるためである。 FIG. 1 and FIG. 2 are cross-sectional views of a manufacturing process showing a manufacturing method of an active part of a unit cell and a unit cell terminal part constituting a cathode film in order to form a top gate structure of an IGBT chip according to the present invention on a semiconductor substrate. FIG. As shown in FIGS. 1A and 2A, an initial oxide film 102 having a thickness of 0.8 μm is formed on the entire surface of the semiconductor substrate 101 by thermal oxidation or CVD growth. Next, the initial oxide film 102 is selectively etched so as to form a striped planar pattern to form a first opening 103 having a width of 19 μm (FIGS. 1B and 2B). The width in the substrate surface direction of the initial oxide film 102 having a stripe-like planar pattern (the remaining width after forming the first opening) is preferably about 2 to 3 μm. Subsequently, as shown in FIG. 1C and FIG. 2C, a substrate oxide film 104 is formed on the entire surface to a thickness of 0.1 μm by thermal oxidation or CVD, and then FIG. 1D and FIG. As shown in d), a second opening 105 having a width of 1 to 3 μm and a second opening 105 a wider than the second opening 105 are formed in the center of the substrate oxide film 104 by photolithography. That is, the second opening is narrow in the active part through which the main current flows, but is wide in the terminal part. The reason why the width is increased is that a p-type base region 109 (or p ⁺ body region 110) in the cathode film, which will be described later, and a p-type first well region 120a in the substrate surface layer are interposed through a wide second opening. This is because the conductive contact is good.

その後、図１（ｅ）、図２（ｅ）に示すように、第一開口部１０３内の中央にある第二開口部１０５、１０５ａによって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５、１０５ａで始まってから成長面が基板酸化膜１０４の厚みを超えると成長は第一開口部１０３内の基板酸化膜１０４上を横方向にも進む。その後、第一開口部内の端の初期酸化膜１０２に達し、さらに初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる。図１（ｅ）、図２（ｅ）に示すように、第一開口部の幅がエピタキシャル成長のための直前の清浄化処理等により当初の幅１９μｍから広くなって約２０μｍになったとすると、ｎ型エピタキシャルシリコン層１０６の成長は面方向と厚さ方向の成長速度がほぼ等しいので、第一開口部の中心から初期酸化膜１０２までの基板面方向の距離１０μｍ成長させると、その厚さ方向にも約１０μｍ成長する。   Thereafter, as shown in FIGS. 1E and 2E, the n-type epitaxial silicon is formed using the surface of the silicon substrate 101 exposed by the second openings 105 and 105a in the center of the first opening 103 as a seed layer. Layer 106 is grown. If the growth surface exceeds the thickness of the substrate oxide film 104 after the growth of the n-type epitaxial silicon layer 106 starts at the second openings 105 and 105 a, the growth proceeds laterally on the substrate oxide film 104 in the first opening 103. Also proceed. Thereafter, it reaches the initial oxide film 102 at the end in the first opening, and further overcomes the protruding height (film thickness) of the initial oxide film 102 so as to cover the entire surface of the first opening 103 more than the thickness of the initial oxide film 102. At that point, stop growing. As shown in FIGS. 1 (e) and 2 (e), if the width of the first opening is increased from the original width of 19 μm to about 20 μm by the cleaning process immediately before the epitaxial growth, etc., n Since the growth rate of the type epitaxial silicon layer 106 is substantially equal to the growth rate in the surface direction and in the thickness direction, if a distance of 10 μm in the substrate surface direction from the center of the first opening to the initial oxide film 102 is grown, the thickness direction is increased. Grow about 10 μm.

次に、初期酸化膜１０２をストッパー酸化膜として図１（ｆ−１）、図２（ｆ−１）に示すようにｎ型エピタキシャルシリコン層１０６の表面が初期酸化膜１０２の表面と同程度の高さの平坦な断面形状になるまで研磨を行う。この研磨により、初期酸化膜１０２も少し研磨される。この結果、研磨後の薄膜ｎ型エピタキシャルシリコン層１０６の厚さは約０．７μｍ〜０．８μｍとなる。ここまでは図１および図２で示すユニットセル活性部およびユニットセルの終端部は、第二開口部１０５、１０５ａの幅の違いを除けば、同様な製造工程で進行する。本発明では、前記背景技術の項で、図８（ａ−３）を参照して説明したように、従来、ユニットセルの終端部において予めｐ型ウエル領域１２０を形成していた工程が無く、その結果、第一開口部の両側の酸化膜１０２の厚さが活性部側と終端部側とで違いが無く同じであることが従来と異なる。   Next, using the initial oxide film 102 as a stopper oxide film, the surface of the n-type epitaxial silicon layer 106 is approximately the same as the surface of the initial oxide film 102 as shown in FIGS. 1 (f-1) and 2 (f-1). Polish until a flat cross-sectional shape is obtained. By this polishing, the initial oxide film 102 is also slightly polished. As a result, the thickness of the thin film n-type epitaxial silicon layer 106 after polishing is approximately 0.7 μm to 0.8 μm. Up to this point, the unit cell active portion and the end portion of the unit cell shown in FIGS. 1 and 2 proceed in the same manufacturing process except for the difference in the widths of the second openings 105 and 105a. In the present invention, as described in the background art section with reference to FIG. 8 (a-3), there is no conventional process for forming the p-type well region 120 in advance at the terminal portion of the unit cell. As a result, the thickness of the oxide film 102 on both sides of the first opening is the same between the active part and the terminal part without any difference.

次に、電流破壊耐量維持用のｐ型第一ウエル領域１２０ａをユニットセルの終端部に相当する位置に形成するために、ｎ型エピタキシャルシリコン層１０６の表面へボロンのイオン注入（矢印）を行う（図２（ｆ−２））。その後、酸化雰囲気中の熱処理によるドライブ拡散時により形成される膜厚０．３μｍの酸化膜（ウエル酸化膜）１２１がｎ型エピタキシャルシリコン層１０６の表面に形成され、ｎ型エピタキシャルシリコン層１０６内とその下層の半導体基板の表面層に至る深さにｐ型第一ウエル領域１２０ａが形成される（図２（ｇ））。同時に、ユニットセルの活性部のｎ型エピタキシャルシリコン層１０６表面には、図１（ｆ−２）に示すように、選択的にレジストマスク１２４を設け、レジストでマスクされない領域にも、ボロンのイオン注入と熱処理によるドライブ拡散を行う。このユニットセルの活性部の選択的なイオン注入領域は後述のカソード膜中のｐ^＋型ボディ領域１１０となる。 Next, boron ion implantation (arrow) is performed on the surface of the n-type epitaxial silicon layer 106 in order to form the p-type first well region 120a for maintaining the current breakdown tolerance at a position corresponding to the terminal portion of the unit cell. (FIG. 2 (f-2)). Thereafter, an oxide film (well oxide film) 121 having a thickness of 0.3 μm formed by drive diffusion by heat treatment in an oxidizing atmosphere is formed on the surface of the n-type epitaxial silicon layer 106, A p-type first well region 120a is formed at a depth reaching the surface layer of the underlying semiconductor substrate (FIG. 2G). At the same time, a resist mask 124 is selectively provided on the surface of the n-type epitaxial silicon layer 106 in the active portion of the unit cell, as shown in FIG. Drive diffusion by implantation and heat treatment. The selective ion implantation region in the active part of this unit cell becomes a p ⁺ type body region 110 in the cathode film described later.

その後、フォトリソグラフィによりユニットセルの活性部のウエル酸化膜１２１を部分的に除去した後、図１（ｈ）のように薄膜のｎ型エピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層１０８を部分的に除去する。続いて、残ったポリシリコン層１０８をマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域１０９を形成する。さらに、砒素のイオン注入とドライブ拡散を行ってｎ^＋型エミッタ領域１１１を形成する。このようにして元の薄膜ｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型バッファ領域１０６とｐ型ベース領域１０９とｐ^＋型ボディ領域１１０とｎ^＋型エミッタ領域１１１が形成された厚さ０．７μｍ〜０．８μｍの薄膜エピタキシャルシリコン層をカソード膜と称することもある。 Thereafter, the well oxide film 121 in the active part of the unit cell is partially removed by photolithography, and then gate oxidation is performed on the thin n-type epitaxial silicon layer 106 by thermal oxidation or CVD as shown in FIG. A film 107 is formed on the entire surface. Next, a polysilicon layer 108 to be a gate electrode is formed on the entire surface by CVD with a thickness of about 0.5 μm, and then the polysilicon layer 108 is partially removed by photolithography. Subsequently, boron ion implantation and drive diffusion are performed using the remaining polysilicon layer 108 as a mask to form a p-type base region 109. Further, arsenic ion implantation and drive diffusion are performed to form the n ⁺ -type emitter region 111. In this way, the n-type buffer region 106, the p-type base region 109, the p ⁺ -type body region 110, and the n ⁺ -type emitter region 111, which are the layers remaining as the original thin film n-type epitaxial silicon layer 106, were formed. A thin film epitaxial silicon layer having a thickness of 0.7 μm to 0.8 μm is sometimes referred to as a cathode film.

その後、厚さ約１μｍのＰＳＧ（フォスホシリケートガラス）膜を全面に被覆して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にｎ^＋型エミッタ領域１１１とｐ^＋型ボディ領域１１０とカソード金属電極１１３とのコンタクトのためのコンタクト開口部１１４を窓明けし（図１（ｈ））、アルミニウム電極（カソード金属電極）１１３を形成し、図示しない基板裏面のアノード側にアノード電極を形成する。 Thereafter, a PSG (phosphosilicate glass) film having a thickness of about 1 μm is coated on the entire surface to form an interlayer insulating film 112. Subsequently, a contact opening 114 for contacting the n ⁺ -type emitter region 111, the p ⁺ -type body region 110, and the cathode metal electrode 113 is opened in the interlayer insulating film 112 (FIG. 1 (h)), and aluminum An electrode (cathode metal electrode) 113 is formed, and an anode electrode is formed on the anode side of the back surface of the substrate (not shown).

一方で、ユニットセルの終端部は、図２（ｈ）のようにウエル酸化膜１２１を除去することなくゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで形成し、続いてＰＳＧの層間絶縁膜１１２を被覆するすることにより、本発明にかかるＩＧＢＴのトップゲート構造を構成するカソード膜中にユニットセルが完成する。
以上説明したように、本発明にかかるトップゲート構造を有するＩＧＢＴでは、ｐ型第一ウエル領域１２０ａがｎ型エピタキシャルシリコン層１０６の表面からのイオン注入と熱処理により形成されていることが、ｐ型ウエル領域をｎ型エピタキシャルシリコン層１０６の形成前に予め所要に半導体基板の表面に形成しておく従来のＩＧＢＴとは異なっている。 On the other hand, at the end of the unit cell, a polysilicon layer 108 to be a gate electrode is formed with a thickness of about 0.5 μm without removing the well oxide film 121 as shown in FIG. By covering the interlayer insulating film 112, a unit cell is completed in the cathode film constituting the top gate structure of the IGBT according to the present invention.
As described above, in the IGBT having the top gate structure according to the present invention, the p-type first well region 120a is formed by ion implantation from the surface of the n-type epitaxial silicon layer 106 and heat treatment. This is different from the conventional IGBT in which the well region is formed in advance on the surface of the semiconductor substrate before the n-type epitaxial silicon layer 106 is formed.

図３に本発明にかかるトップゲート構造を有するＩＧＢＴチップおよびその外周部ユニットセルの終端部構造をそれぞれ示す。図３（ａ）はＩＧＢＴのチップ全体の平面図であり、図３（ｂ）は同図（ａ）で、太線の縦長の矩形枠で示すユニットセルの終端部１００の縦長部分から一部を切り取った部分拡大平面図である。チップ外周部のユニットセルの終端部においては、大電流の遮断動作時のＩＧＢＴの破壊耐量を維持するために、同図（ｂ）内で縦長の太線の矩形枠で示す部分にｐ型第一ウエル領域１２０ａが形成されている。図３（ｂ）に破線の左側の縦長の矩形領域（図３（ｂ）では、一本の直線状の破線と、この破線の左側の前記ウエル領域１２０ａを示す太線に重なる三辺とからなる矩形領域）はアルミニウムゲート電極の接触領域を示す。図３（ｃ）、（ｄ）、（ｅ）はそれぞれ同図（ｂ）のＣ−Ｃ’、Ａ−Ａ’、Ｂ−Ｂ’線における断面図である。   FIG. 3 shows an IGBT chip having a top gate structure according to the present invention and a termination structure of an outer peripheral unit cell. FIG. 3A is a plan view of the entire IGBT chip, and FIG. 3B is a part from the vertically long portion of the end portion 100 of the unit cell indicated by a vertically long rectangular frame in FIG. It is the partial enlarged plan view cut out. At the end portion of the unit cell on the outer periphery of the chip, in order to maintain the IGBT withstand capability during the interruption operation of a large current, the p-type first is shown in the portion indicated by the vertically long rectangular frame in FIG. A well region 120a is formed. FIG. 3B shows a vertically long rectangular region on the left side of the broken line (in FIG. 3B, a single linear broken line and three sides overlapping the thick line indicating the well region 120a on the left side of the broken line. (Rectangular region) indicates the contact region of the aluminum gate electrode. 3C, 3D, and 3E are cross-sectional views taken along lines C-C ', A-A', and B-B 'in FIG. 3B, respectively.

本発明にかかる外周部セルの終端部構造の断面を示す図３（ｃ）では、先述したボロンのイオン注入と熱処理によりｐ型第一ウエル領域１２０ａが形成されたｎ型エピタキシャルシリコン層１０６の表面は膜厚０．３μｍのウエル酸化膜１２１で覆われ、その他のｎ型エピタキシャルシリコン層１０６の表面は先述のゲート酸化膜１０７で覆われている。当初の厚さは約１０μｍであったｎ型エピタキシャルシリコン層１０６は、初期酸化膜１０２をストッパー酸化膜としてｎ型エピタキシャルシリコン層１０６の表面が初期酸化膜１０２の表面と同程度の高さの平坦な断面形状になるまで研磨を行うため、初期酸化膜１０２の表面にはエピタキシャルシリコンは存在しない（図２（ｆ−１）参照）。   In FIG. 3C, which shows a cross section of the termination structure of the peripheral cell according to the present invention, the surface of the n-type epitaxial silicon layer 106 in which the p-type first well region 120a is formed by boron ion implantation and heat treatment described above. Is covered with a well oxide film 121 having a thickness of 0.3 μm, and the surface of the other n-type epitaxial silicon layer 106 is covered with the gate oxide film 107 described above. The n-type epitaxial silicon layer 106 having an initial thickness of about 10 μm is flat with the surface of the n-type epitaxial silicon layer 106 being as high as the surface of the initial oxide film 102 with the initial oxide film 102 as a stopper oxide film. Since the polishing is performed until the cross-sectional shape becomes a proper one, there is no epitaxial silicon on the surface of the initial oxide film 102 (see FIG. 2F-1).

なお、研磨のバラツキによって、初期酸化膜１０２の表面に薄いエピタキシャルシリコン層が、幅広開口部１０５ａからウエル酸化膜１２１の面方向に約１０μｍの範囲で限定的に残ることもあるが、この薄いエピタキシャルシリコン層表面にゲート酸化膜が形成されることはないので、ゲート耐圧が低下するという問題が解消する。
従来のユニットセル終端部の製造方法について、前記図８を参照して説明したように、ユニットセルの終端部においては、大電流の遮断動作時のＩＧＢＴの破壊耐量を維持するために、ユニットセルの終端部のｐ型第一ウエル領域１２０ａとカソード膜に形成されるチャネルｐ層（ｐ型ベース領域）１０９とを接触させて同電位にする必要がある。本発明では、図３（ｄ）で示すユニットセルの終端部断面構造と同図（ｅ）で示すユニットセルの活性部の断面構造は、同図（ｂ）内で縦長の太線の矩形枠で示すｐ型第一ウエル領域１２０ａの一境界線Ｄ−Ｄ’近傍で相互に接合する。その際、図３（ｄ）で示すユニットセルの終端部断面構造内のカソード層内のｐ型第一ウエル領域１２０ａは、同図（ｅ）で示すユニットセルの活性部の断面構造のカソード層内のｐ型ベース領域１０９とｐ^＋型ボディ領域１１０とが直接接触するので、両者が同電位であることが従来と同様に本発明のユニットセル全体においても実現されている。前記縦長の太線の矩形枠で示すｐ型第一ウエル領域１２０ａはイオン注入時のパターンであり、ドライブ拡散後は、図３（ｃ）の破線で示すｐ型第一ウエル領域１２０ａの位置になる。 Depending on polishing variations, a thin epitaxial silicon layer may remain on the surface of the initial oxide film 102 in a limited range of about 10 μm from the wide opening 105a to the surface of the well oxide film 121. Since the gate oxide film is not formed on the surface of the silicon layer, the problem that the gate breakdown voltage is reduced is solved.
As described with reference to FIG. 8 for the conventional method of manufacturing the unit cell end portion, in order to maintain the breakdown resistance of the IGBT at the time of interruption of a large current at the end portion of the unit cell, It is necessary to bring the p-type first well region 120a at the end of the electrode and the channel p layer (p-type base region) 109 formed in the cathode film into contact with each other to have the same potential. In the present invention, the sectional structure of the terminal portion of the unit cell shown in FIG. 3D and the sectional structure of the active portion of the unit cell shown in FIG. The p-type first well regions 120a are joined to each other in the vicinity of one boundary line DD ′. At that time, the p-type first well region 120a in the cathode layer in the terminal cell sectional structure of the unit cell shown in FIG. 3D is the cathode layer in the sectional structure of the active part of the unit cell shown in FIG. Since the p-type base region 109 and the p ⁺ -type body region 110 are in direct contact with each other, the same potential is realized in the entire unit cell of the present invention as in the prior art. The p-type first well region 120a indicated by the vertically long thick rectangular frame is a pattern at the time of ion implantation, and after drive diffusion, the p-type first well region 120a indicated by the broken line in FIG. .

図４に、本発明にかかるトップゲート構造を有するＩＧＢＴチップおよびその中央部ユニトセルの終端部構造をそれぞれ示す。図４（ａ）はＩＧＢＴのチップ全体の平面図であり、図４（ｂ）は同図（ａ）で、それぞれ、太線の縦長の矩形枠で示す、ユニットセルの中央部近傍の終端部から一部を切り取った部分拡大平面図である。チップ中央部のユニットセルの終端部においても、大電流の遮断動作時のＩＧＢＴの破壊耐量を維持するために、同図（ｂ）内で縦長の太線の矩形枠で示す部分にｐ型第一ウエル領域１２０ａが形成されている。図４（ｂ）で、破線で示す中央部の縦長の矩形枠（上下の二辺はｐ型第一ウエル領域１２０ａを示す太線に重なっている）はアルミニウムゲート電極の接触領域を示す。チップ中央部のユニットセルの終端部の平面図４（ｂ）は前記チップ外周部のユニットセルの終端部の平面図３（ｂ）を単位として、これを鏡面対称に配置したものであるため、その構成と機能はチップ外周部のユニットセルの終端部の構造と同様である。   FIG. 4 shows an IGBT chip having a top gate structure according to the present invention and a termination structure of a central unit cell thereof, respectively. FIG. 4A is a plan view of the whole IGBT chip, and FIG. 4B is FIG. 4A from the end portion in the vicinity of the center portion of the unit cell, which is indicated by a thick rectangular frame. It is the elements on larger scale which cut off a part. Even at the end of the unit cell at the center of the chip, in order to maintain the breakdown resistance of the IGBT during the operation of interrupting a large current, the p-type first is shown in the portion indicated by the vertically long rectangular frame in FIG. A well region 120a is formed. In FIG. 4B, a vertically long rectangular frame (upper and lower sides overlap with a thick line indicating the p-type first well region 120a) indicated by a broken line indicates a contact region of the aluminum gate electrode. The plan view 4 (b) of the end portion of the unit cell in the center of the chip is arranged in mirror symmetry with the plan view 3 (b) of the end portion of the unit cell in the outer periphery of the chip as a unit. Its configuration and function are the same as the structure of the terminal portion of the unit cell on the outer periphery of the chip.

図５に本発明にかかるトップゲート構造を有するＩＧＢＴチップの平面図およびゲートパッド部分の断面図をそれぞれ示す。図５（ａ）はＩＧＢＴのチップ全体の平面図であり、図５（ｂ）は同図（ａ）で、太線の矩形枠で示すゲートパッド部分の拡大断面図である。ゲートパッドとは、チップの外部よりアルミニウムワイヤなどを介してゲート電圧を供給するために、チップ表面に設けられたアルミニウム電極領域を言う。本発明にかかるゲートパッドは、前記図２で説明したユニットセルの終端部と同様の製造工程で製造される。すなわち、前記図２を参照した説明と同様に、図５（ｂ）において、このゲートパッド直下のｐ型第二ウエル領域１２０ｂは、ｎ型エピタキシャルシリコン層１０６の表面へボロンのイオン注入（図２（ｆ−２））により、ウエル酸化膜１２１と共に、ｎ型エピタキシャルシリコン層１０６内とその下層の半導体基板の表面層に至る深さに形成される。   FIG. 5 shows a plan view of an IGBT chip having a top gate structure according to the present invention and a sectional view of a gate pad portion, respectively. FIG. 5A is a plan view of the entire IGBT chip, and FIG. 5B is an enlarged cross-sectional view of the gate pad portion indicated by a thick rectangular frame in FIG. The gate pad is an aluminum electrode region provided on the chip surface in order to supply a gate voltage from the outside of the chip via an aluminum wire or the like. The gate pad according to the present invention is manufactured in the same manufacturing process as the terminal portion of the unit cell described in FIG. That is, similarly to the description with reference to FIG. 2, in FIG. 5B, the p-type second well region 120b immediately below the gate pad is implanted with boron ions into the surface of the n-type epitaxial silicon layer 106 (FIG. 2). By (f-2)), the well oxide film 121 and the depth within the n-type epitaxial silicon layer 106 and the surface layer of the semiconductor substrate below the well oxide film 121 are formed.

図５（ｂ）に示す前記ゲートパッドは、前記図２（ｈ）に示す層間絶縁膜１１２に、ポリシリコンゲート電極１０８とゲート用アルミニウム電極とのコンタクトのためのコンタクト開口部を窓明けし、アルミニウム電極１１５ａをスパッタ蒸着により形成し、ポリシリコンゲート電極１０８と導電接触させたものである。
ゲートパッド直下にあるｐ型第二ウエル領域１２０ｂは、別途カソード金属電極と同電位にすることにより、大電流の遮断動作時のＩＧＢＴの破壊耐量の維持に寄与するが、図５（ｂ）から明らかなように、ｐ型第二ウエル領域１２０ｂとポリシリコンゲート電極１０８とはウエル酸化膜１２１により絶縁されている。 The gate pad shown in FIG. 5 (b) opens a contact opening for contact between the polysilicon gate electrode 108 and the gate aluminum electrode in the interlayer insulating film 112 shown in FIG. 2 (h). An aluminum electrode 115a is formed by sputter deposition and is brought into conductive contact with the polysilicon gate electrode.
The p-type second well region 120b immediately below the gate pad contributes to maintaining the IGBT's breakdown resistance during a high-current cutoff operation by separately setting the same potential as the cathode metal electrode, but from FIG. 5 (b). As is apparent, the p-type second well region 120 b and the polysilicon gate electrode 108 are insulated by the well oxide film 121.

図６は本発明にかかるトップゲート構造を有するＩＧＢＴチップの平面図およびフィールドリミッティング・リング部分の断面図をそれぞれ示す。図６（ａ）はＩＧＢＴのチップ全体の平面図であり、図６（ｂ）は同図（ａ）で、太線の環状線で示すフィールドリミッティング・リング１１５の一部をリングに直角方向に切断した拡大断面図である。フィールドリミッティング・リング１１５は、半導体基板１０１内に設けられるｐ型第三ウエル領域１２０ｃと外部へ電気的に接触しないアルミニウム電極１１５ａで構成され、ＩＧＢＴの電流遮断期間中に発生する表面の高電界を緩和して耐圧を維持するために、ＩＧＢＴチップの外周部に複数本設けられる。ガードリングと称することもある。図６では１本のみ代表的に示した。   FIG. 6 shows a plan view of an IGBT chip having a top gate structure according to the present invention and a sectional view of a field limiting ring portion. FIG. 6A is a plan view of the whole IGBT chip, and FIG. 6B is a plan view of a part of the field limiting ring 115 indicated by a thick annular line in FIG. It is the expanded sectional view cut | disconnected. The field limiting ring 115 is composed of a p-type third well region 120c provided in the semiconductor substrate 101 and an aluminum electrode 115a that is not electrically in contact with the outside, and a high electric field on the surface generated during the current interruption period of the IGBT. In order to relax the above and maintain the breakdown voltage, a plurality of IGBT chips are provided on the outer periphery of the IGBT chip. Sometimes called a guard ring. In FIG. 6, only one is representatively shown.

本ガードリングは、前記図１および前記図２を参照して説明したユニットセルの活性部およびユニットセルの終端部と共通の製造工程で製造される。図２（ｇ）で断面を示す工程以降は、フォトリソグラフィによりウエル酸化膜１２１を部分的に除去した後、ｐ型第三ウエル領域１２０ｃが形成されたエピタキシャルシリコン層の上に熱酸化あるいはＣＶＤによりゲート酸化膜を全面に形成する。次にゲート電極となるポリシリコン層を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層およびゲート酸化膜を全面的に除去する。続いて、ボロンイオン注入とドライブ拡散を行い、砒素のイオン注入は行わない。その後、厚さ約１μｍのＰＳＧ（フォスホシリケートガラス）膜を全面に被覆して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にフローティング金属電極とのコンタクトのためのコンタクト開口部１１４を窓明けし、アルミニウム電極１１５ａを形成することにより完成する。   This guard ring is manufactured in the same manufacturing process as the active part of the unit cell and the terminal part of the unit cell described with reference to FIG. 1 and FIG. After the step shown in FIG. 2G, after the well oxide film 121 is partially removed by photolithography, thermal oxidation or CVD is performed on the epitaxial silicon layer on which the p-type third well region 120c is formed. A gate oxide film is formed on the entire surface. Next, a polysilicon layer to be a gate electrode is formed on the entire surface by CVD with a thickness of about 0.5 μm, and then the polysilicon layer and the gate oxide film are entirely removed by photolithography. Subsequently, boron ion implantation and drive diffusion are performed, and arsenic ion implantation is not performed. Thereafter, a PSG (phosphosilicate glass) film having a thickness of about 1 μm is coated on the entire surface to form an interlayer insulating film 112. Subsequently, a contact opening 114 for contact with the floating metal electrode is opened in the interlayer insulating film 112 to complete the aluminum electrode 115a.

前記図５、図６で説明したように、本発明によれば、ユニットセルの活性部およびユニットセルの終端部以外のゲートパッド部分およびフィールドリミッティング・リング部分も全て共通の工程で製造が可能なため、製造工程が複雑化することがない。
図１０は、本発明にかかるトップゲート構造を有するＩＧＢＴチップを製造し、ゲート耐圧改善の効果を示すグラフ図である。ゲート・カソード間電流が５μＡ／ｃｍ^２に達するときのゲート・カソード間電圧をゲート耐圧と定義し、縦軸に個数を採り、横軸に示すゲート耐圧の分布をヒストグラムにして示す。従来のトップゲート構造を有するＩＧＢＴチップ（Ａ）と比較して本発明のＩＧＢＴチップ（Ｂ）ではゲート耐圧が著しく改善し、向上していることがわかる。 As described with reference to FIGS. 5 and 6, according to the present invention, the gate pad part and the field limiting ring part other than the active part of the unit cell and the terminal part of the unit cell can be manufactured in a common process. Therefore, the manufacturing process is not complicated.
FIG. 10 is a graph showing the effect of improving the gate breakdown voltage by manufacturing the IGBT chip having the top gate structure according to the present invention. The gate-cathode voltage when the gate-cathode current reaches 5 μA / cm ² is defined as the gate breakdown voltage, the vertical axis indicates the number, and the horizontal axis indicates the distribution of the gate breakdown voltage as a histogram. It can be seen that the gate breakdown voltage is significantly improved and improved in the IGBT chip (B) of the present invention as compared with the conventional IGBT chip (A) having a top gate structure.

本発明にかかるＭＯＳ型半導体装置の製造方法を説明するためのユニットセルの活性部部分の製造工程を順に示す断面図である。It is sectional drawing which shows in order the manufacturing process of the active part part of the unit cell for demonstrating the manufacturing method of the MOS type semiconductor device concerning this invention. 本発明にかかるＭＯＳ型半導体装置の製造方法を説明するためのユニットセルの終端部の製造工程を順に示す断面図である。It is sectional drawing which shows in order the manufacturing process of the termination | terminus part of the unit cell for demonstrating the manufacturing method of the MOS type semiconductor device concerning this invention. 本発明にかかるＭＯＳ型半導体装置のチップの平面図（ａ）、ユニットセルの終端部の平面図（ｂ）、平面図（ｂ）のＣ−Ｃ’断面図（ｃ）、Ａ−Ａ’断面図（ｄ）、Ｂ−Ｂ’断面図（ｅ）である。Plan view (a) of chip of MOS type semiconductor device according to the present invention, plan view (b) of terminal part of unit cell, CC 'sectional view (c), AA' section of plan view (b) It is a figure (d) and BB 'sectional view (e). 本発明にかかるＭＯＳ型半導体装置のチップ全体の平面図（ａ）であり、（ｂ）は同図（ａ）で、太線の縦長の矩形枠で示すユニットセル中央部側の終端部の縦長部分の部分拡大平面図である。It is a top view (a) of the whole chip | tip of the MOS type | mold semiconductor device concerning this invention, (b) is the same figure (a), and the longitudinally long part of the termination | terminus part by the side of the unit cell center side shown with the vertically long rectangular frame of a thick line FIG. 本発明にかかるＭＯＳ型半導体装置のチップ全体の平面図（ａ）であり、（ｂ）は同図（ａ）で、太線の矩形枠で示すゲートパッド部分の拡大断面図である。1A is a plan view of an entire chip of a MOS semiconductor device according to the present invention, and FIG. 2B is an enlarged cross-sectional view of a gate pad portion indicated by a thick rectangular frame in FIG. 本発明にかかるＭＯＳ型半導体装置のチップ全体の平面図（ａ）であり、（ｂ）は同図（ａ）で、太線で示すガードリング部分の拡大断面図である。1A is a plan view of an entire chip of a MOS semiconductor device according to the present invention, and FIG. 2B is an enlarged cross-sectional view of a guard ring portion indicated by a bold line in FIG. 従来のＭＯＳ型半導体装置の製造方法を説明するためのユニットセルの活性部の製造工程を順に示す断面図である。It is sectional drawing which shows in order the manufacturing process of the active part of a unit cell for demonstrating the manufacturing method of the conventional MOS type semiconductor device. 従来のＭＯＳ型半導体装置の製造方法を説明するためのユニットセルの終端部の製造工程を順に示す断面図である。It is sectional drawing which shows the manufacturing process of the termination | terminus part of a unit cell for demonstrating the manufacturing method of the conventional MOS type semiconductor device. 従来のＭＯＳ型半導体装置のチップの平面図（ａ）、ユニットセルの終端部の平面図（ｂ）、平面図（ｂ）のＣ−Ｃ’断面図（ｃ）、Ａ−Ａ’断面図（ｄ）、Ｂ−Ｂ’断面図（ｅ）である。A plan view (a) of a chip of a conventional MOS type semiconductor device, a plan view (b) of a terminal portion of a unit cell, a CC ′ sectional view (c), a AA ′ sectional view ( d) It is BB 'sectional drawing (e). 本発明のＭＯＳ型半導体装置によるゲート耐圧の改善および向上を示すゲート耐圧分布比較図である。It is a gate breakdown voltage distribution comparison diagram showing the improvement and improvement of the gate breakdown voltage by the MOS type semiconductor device of the present invention.

符号の説明Explanation of symbols

１００ ：ユニットセルの終端部
１０１ ：半導体基板、シリコン基板
１０２ ：初期酸化膜
１０３ ：第一開口部
１０４ ：基板酸化膜
１０５ ：第二開口部
１０５ａ ：幅広開口部
１０６ ：ｎ型エピタキシャルシリコン層、バッファ領域、ｎ型半導体結晶層、カソード膜
１０７ ：ゲート酸化膜
１０８ ：ポリシリコン層、ポリシリコンゲート電極
１０９ ：ｐ型ベース領域
１１０ ：ｐ^＋型ボディ領域
１１１ ：ｎ^＋型エミッタ領域
１１２ ：層間絶縁膜
１１３ ：アルミニウム電極、カソード金属電極
１１４ ：コンタクト開口部
１１５ ：フィールドリミッティング・リング
１１５ａ ：アルミニウム電極
１２０ ：ｐ型ウエル領域
１２０ａ ：ｐ型第一ウエル領域
１２０ｂ ：ｐ型第二ウエル領域
１２０ｃ ：ｐ型第三ウエル領域
１２１ ：ウエル酸化膜 DESCRIPTION OF SYMBOLS 100: Terminal part of unit cell 101: Semiconductor substrate, silicon substrate 102: Initial oxide film 103: First opening part 104: Substrate oxide film 105: Second opening part 105a: Wide opening part 106: N-type epitaxial silicon layer, buffer Region, n-type semiconductor crystal layer, cathode film 107: gate oxide film 108: polysilicon layer, polysilicon gate electrode 109: p-type base region 110: p ⁺ type body region 111: n ⁺ type emitter region 112: interlayer insulating film 113: Aluminum electrode, cathode metal electrode 114: Contact opening 115: Field limiting ring 115a: Aluminum electrode 120: p-type well region 120a: p-type first well region 120b: p-type second well region 120c: p-type Third well region 121: El oxide film

Claims (4)

一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、該一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、該バッファ領域に隣接する他導電型ベース領域と、該ベース領域を挟んで前記バッファ領域に対向する位置の一導電型エミッタ領域とを有し、該エミッタ領域表面と前記バッファ領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してポリシリコンゲート電極を備えるトップゲート構造を備える半導体装置において、該トップゲート構造を構成するユニットセルの平面パターンの終端部に位置する前記半導体基板の表面層および該半導体基板の表面層と接触する部分の一導電型半導体結晶層内にはそれぞれ他導電型第一ウエル領域を有し、前記一導電型半導体結晶層内の前記他導電型第一ウエル領域が同一層内で前記他導電型ベース領域と隣接する構成を有することを特徴とするＭＯＳ型半導体装置。 An initial insulating film having a first opening on the surface of one conductivity type semiconductor substrate, a substrate insulating film provided in the first opening and being thinner than the initial insulating film, and a second opening provided in the substrate insulating film And a one-conductivity-type semiconductor crystal layer filling the first opening with the same height as the film thickness of the initial insulating film, and the one-conductivity-type semiconductor crystal layer is formed in the second opening by the semiconductor One conductivity type buffer region in contact with the substrate surface, another conductivity type base region adjacent to the buffer region, and one conductivity type emitter region at a position facing the buffer region across the base region, In a semiconductor device comprising a top gate structure comprising a polysilicon gate electrode on the surface of the other conductivity type base region sandwiched between the emitter region surface and the buffer region surface via a gate insulating film, the top gate structure In the surface layer of the semiconductor substrate located at the end of the planar pattern of the unit cell to be formed, and in the one-conductivity-type semiconductor crystal layer in contact with the surface layer of the semiconductor substrate, another conductive-type first well region is provided. The MOS type semiconductor device is characterized in that the other conductivity type first well region in the one conductivity type semiconductor crystal layer is adjacent to the other conductivity type base region in the same layer. 前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域を、前記半導体基板の表面層と接触する部分に対応する一導電型半導体結晶層の表面からの選択的イオン注入法により形成することを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。 The other conductivity type first well region formed in the surface layer of the semiconductor substrate is selectively ion-implanted from the surface of one conductivity type semiconductor crystal layer corresponding to a portion in contact with the surface layer of the semiconductor substrate. 2. The method of manufacturing a MOS type semiconductor device according to claim 1, wherein the method is formed. 前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域が、前記ポリシリコンゲート電極へゲート電圧を供給するためのゲートパッドの下方に位置する前記半導体基板の表面層に形成され、エミッタ電極と接触する他導電型第二ウエル領域と同時に形成されることを特徴とする請求項２記載のＭＯＳ型半導体装置の製造方法。 The other conductivity type first well region formed in the surface layer of the semiconductor substrate is formed in the surface layer of the semiconductor substrate located below a gate pad for supplying a gate voltage to the polysilicon gate electrode. 3. The method of manufacturing a MOS type semiconductor device according to claim 2, wherein the MOS type semiconductor device is formed simultaneously with another conductive type second well region in contact with the emitter electrode. 前記半導体基板の表面層に形成されている前記他導電型第一ウエル領域が、電流遮断動作中に発生する表面の高電界を緩和する機能を有するフィールドリミッティング・リングの下方に位置する前記半導体基板内に形成される他導電型第三ウエル領域と同時に形成されることを特徴とする請求項２記載のＭＯＳ型半導体装置の製造方法。
The semiconductor in which the other conductivity type first well region formed in the surface layer of the semiconductor substrate is located below a field limiting ring having a function of relaxing a high electric field on the surface generated during a current blocking operation 3. The method of manufacturing a MOS type semiconductor device according to claim 2, wherein the MOS type semiconductor device is formed simultaneously with another conductivity type third well region formed in the substrate.

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