JP2008306034A - Semiconductor device and method for manufacturing semiconductor device - Google Patents

Semiconductor device and method for manufacturing semiconductor device Download PDF

Info

Publication number
JP2008306034A
JP2008306034A JP2007152564A JP2007152564A JP2008306034A JP 2008306034 A JP2008306034 A JP 2008306034A JP 2007152564 A JP2007152564 A JP 2007152564A JP 2007152564 A JP2007152564 A JP 2007152564A JP 2008306034 A JP2008306034 A JP 2008306034A
Authority
JP
Japan
Prior art keywords
region
hetero
semiconductor device
hetero semiconductor
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007152564A
Other languages
Japanese (ja)
Other versions
JP5233173B2 (en
Inventor
Hideaki Tanaka
秀明 田中
Masakatsu Hoshi
正勝 星
Tetsuya Hayashi
哲也 林
Shigeharu Yamagami
滋春 山上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP2007152564A priority Critical patent/JP5233173B2/en
Publication of JP2008306034A publication Critical patent/JP2008306034A/en
Application granted granted Critical
Publication of JP5233173B2 publication Critical patent/JP5233173B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having an ohmic electrode and a method for manufacturing the same with broad freedom in process design and high reliability without precipitation of graphite. <P>SOLUTION: The semiconductor device is provided with an N-type silicon carbide epitaxial layer 2 formed on an N-type silicon carbide semiconductor substrate 1 including silicon carbide, and an ohmic region 4 that ohmically contacts the silicon carbide semiconductor substrate 1 and is a substrate of hetero semiconductor layer 30 composing a polycrystal silicon of different bandgap with silicon carbide. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ダイオード、電界効果型トランジスタ等に用いられる半導体装置および半導体装置の製造方法に関する。   The present invention relates to a semiconductor device used for a diode, a field effect transistor, and the like, and a method for manufacturing the semiconductor device.

炭化珪素（ＳｉＣ）からなる半導体基体にオーミック電極を形成する従来の方法として、上記半導体基体に、ニッケル（Ｎｉ）を堆積し、ＳｉＣ中のシリコン（Ｓｉ）とＮｉとを合金化（シリサイド化）して形成する方法がある。しかし、本方法では、ＳｉＣ中の炭素（Ｃ）が電極表面にグラファイト化して析出するため、オーミック電極形成後にボンディングすると、グラファイトの析出に起因するボンディング不良が発生するといった問題があった。   As a conventional method for forming an ohmic electrode on a semiconductor substrate made of silicon carbide (SiC), nickel (Ni) is deposited on the semiconductor substrate, and silicon (Si) and Ni in SiC are alloyed (silicided). There is a method of forming. However, in this method, since carbon (C) in SiC is graphitized and precipitated on the electrode surface, there is a problem that bonding failure occurs due to precipitation of graphite when bonding is performed after the ohmic electrode is formed.

そこで、従来、上記半導体基体に、ＳｉとＮｉとを積層した後、またはＳｉとＮｉの混合物を堆積した後、熱処理を行う方法がある。当該熱処理により、ＳｉとＮｉをシリサイド化することによって、オーミック電極を形成している（特許文献１参照）。これより、ＳｉＣ中のＣが電極表面にグラファイト化して析出することがなく、オーミック電極形成後にボンディングしても、グラファイトの析出に起因するボンディング不良が生ぜず、信頼性の高いオーミック電極を取得している。
特開平０７−９９１６９号公報 Therefore, conventionally, there is a method of performing heat treatment after laminating Si and Ni on the semiconductor substrate or depositing a mixture of Si and Ni. An ohmic electrode is formed by siliciding Si and Ni by the heat treatment (see Patent Document 1). From this, C in SiC does not graphitize and precipitate on the electrode surface, and bonding even after ohmic electrode formation does not cause bonding failure due to graphite precipitation, and a highly reliable ohmic electrode is obtained. ing.
Japanese Patent Application Laid-Open No. 07-99169

しかしながら、上記特許文献１に示した方法では、グラファイトの析出によるボンディング不良は抑制できるものの、オーミック電極の形成後、熱酸化などのプロセスを行うことができないといった問題があった。これは、Ｎｉを使用していることから、オーミック電極の形成後、熱酸化などのプロセスを行うと、金属による炉体の汚染が発生することによる。そのため、プロセス設計における自由度が狭いという問題があった。更に、ＮｉとＳｉをシリサイド化する際に高温の熱処理を要するため、熱に弱い部位、例えばショットキー電極などはシリサイド化した後に形成することになり、これもプロセス設計における自由度を狭める要因になっていた。   However, the method disclosed in Patent Document 1 has a problem that, although bonding failure due to graphite deposition can be suppressed, a process such as thermal oxidation cannot be performed after the ohmic electrode is formed. This is because Ni is used, and if a process such as thermal oxidation is performed after the formation of the ohmic electrode, the furnace body is contaminated with metal. Therefore, there is a problem that the degree of freedom in process design is narrow. Furthermore, since high-temperature heat treatment is required when siliciding Ni and Si, heat-sensitive parts, such as Schottky electrodes, are formed after silicidation, which also reduces the degree of freedom in process design. It was.

本発明は、こうした問題に鑑みてなされたものであり、プロセス設計の自由度が広く、かつ、グラファイトの析出がない信頼性の高いオーミック電極を有する半導体装置および半導体装置の製造方法を提供することを目的とする。   The present invention has been made in view of these problems, and provides a semiconductor device having a highly reliable ohmic electrode with a wide degree of freedom in process design and no precipitation of graphite, and a method for manufacturing the semiconductor device. With the goal.

上記目的達成のため、本発明に係る半導体装置では、半導体材料からなる第１導電型の半導体基体とオーミック接触し、かつ、上記半導体材料とバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体層を基材とするオーミック領域とを有することを特徴としている。   In order to achieve the above object, a semiconductor device according to the present invention is based on a hetero semiconductor layer made of a hetero semiconductor material having an ohmic contact with a semiconductor substrate of a first conductivity type made of a semiconductor material and having a band gap different from that of the semiconductor material. And having an ohmic region as a material.

本発明により、プロセス設計の自由度が広くできる。更に、グラファイトの析出を防止でき、信頼性の高いオーミック電極を形成できる。   According to the present invention, the degree of freedom in process design can be widened. Furthermore, precipitation of graphite can be prevented, and a highly reliable ohmic electrode can be formed.

以下に、本発明の第１乃至第２の実施形態に係る半導体装置および半導体装置の製造方法について、図１乃至図５を参照して説明する。第１の実施形態に係る半導体装置は、ダイオードに用いられている。第２の実施形態に係る半導体装置は、電界効果型トランジスタに用いられている。   A semiconductor device and a method for manufacturing the semiconductor device according to the first and second embodiments of the present invention will be described below with reference to FIGS. The semiconductor device according to the first embodiment is used for a diode. The semiconductor device according to the second embodiment is used for a field effect transistor.

（第１の実施形態）
まず、第１の実施形態に係る半導体装置について図１を参照して説明する。図１は、本発明の第１の実施形態に係る半導体装置の断面構造を示した図である。図１に示すように、本半導体装置は、半導体材料からなる第1導電型の半導体基体である炭化珪素からなるＮ＋型の炭化珪素半導体基板１に形成された、第１導電型のドリフト領域であるＮ−型の炭化珪素エピタキシャル層２を備える。更に、炭化珪素エピタキシャル層２における炭化珪素半導体基板１と対向する面（以下、上面とする。）には、Ｐ型のヘテロ半導体領域３を備えている。 (First embodiment)
First, the semiconductor device according to the first embodiment will be described with reference to FIG. FIG. 1 is a diagram showing a cross-sectional structure of a semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, this semiconductor device is a first conductivity type drift region formed on an N + type silicon carbide semiconductor substrate 1 made of silicon carbide, which is a first conductivity type semiconductor substrate made of a semiconductor material. An N-type silicon carbide epitaxial layer 2 is provided. Furthermore, a P-type hetero semiconductor region 3 is provided on a surface (hereinafter referred to as an upper surface) facing the silicon carbide semiconductor substrate 1 in the silicon carbide epitaxial layer 2.

ここで、ヘテロ半導体領域３は、炭化珪素エピタキシャル層２とヘテロ接合を形成し、かつ、炭化珪素とバンドギャップの異なるヘテロ半導体材料である多結晶シリコンからなる。後述するように、ヘテロ半導体材料である多結晶シリコンからなるヘテロ半導体層３０（図２（Ｂ）参照）に不純物を導入して、ヘテロ半導体領域３を形成している。また、炭化珪素半導体基板１における炭化珪素エピタキシャル層２と対向する面（以下、下面とする。）に接するように、ヘテロ半導体層３０を基材とするオーミック領域４を備えている。後述するように、ヘテロ半導体層３０に不純物を導入して、オーミック領域４を形成する。ここで、炭化珪素半導体基板１とオーミック領域４とはオーミック接触している。   Here, hetero semiconductor region 3 is made of polycrystalline silicon which is a hetero semiconductor material which forms a hetero junction with silicon carbide epitaxial layer 2 and has a band gap different from that of silicon carbide. As will be described later, impurities are introduced into a hetero semiconductor layer 30 (see FIG. 2B) made of polycrystalline silicon, which is a hetero semiconductor material, to form a hetero semiconductor region 3. Moreover, the ohmic region 4 which uses the hetero semiconductor layer 30 as a base material is provided so that the surface (henceforth a lower surface) facing the silicon carbide epitaxial layer 2 in the silicon carbide semiconductor substrate 1 may be contact | connected. As will be described later, an impurity is introduced into the hetero semiconductor layer 30 to form the ohmic region 4. Here, silicon carbide semiconductor substrate 1 and ohmic region 4 are in ohmic contact.

次に、第１の実施形態に係る半導体装置の製造方法について図２を用いて説明する。図２は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面工程図である。まず、図２（Ａ）に示す工程のように、半導体材料である炭化珪素からなるＮ＋型の炭化珪素半導体基板１に、ドリフト領域であるＮ−型の炭化珪素エピタキシャル層２を形成する。次に、図２（Ｂ）に示す工程のように、炭化珪素半導体基板１の下面および炭化珪素エピタキシャル層２の上面に、化学気相成長法であるＬＰ―ＣＶＤ法で、ヘテロ半導体層３０を同時に形成する。ヘテロ半導体層３０は、上述のように、炭化珪素とバンドギャップの異なるヘテロ半導体材料である多結晶シリコンからなる。   Next, a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. FIG. 2 is a cross-sectional process diagram illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention. First, as shown in FIG. 2A, an N− type silicon carbide epitaxial layer 2 that is a drift region is formed on an N + type silicon carbide semiconductor substrate 1 made of silicon carbide that is a semiconductor material. Next, as in the step shown in FIG. 2B, the hetero semiconductor layer 30 is formed on the lower surface of the silicon carbide semiconductor substrate 1 and the upper surface of the silicon carbide epitaxial layer 2 by LP-CVD, which is a chemical vapor deposition method. Form at the same time. As described above, the hetero semiconductor layer 30 is made of polycrystalline silicon which is a hetero semiconductor material having a band gap different from that of silicon carbide.

次に、図２（Ｃ）に示す工程のように、炭化珪素半導体基板１の下面と接したヘテロ半導体層３０に、Ｎ＋型の炭化珪素半導体基板１と同一導電型となるように、Ｎ型不純物である燐イオン５０をイオン注入する。イオン注入後、活性化熱処理を実施し、オーミック領域４を形成する。次に、図２（Ｄ）に示す工程のように、炭化珪素エピタキシャル層２の上面と接したヘテロ半導体層３０に、Ｐ型不純物であるボロン（ホウ素）イオン５１をイオン注入した後、活性化熱処理を実施し、ヘテロ半導体領域３を形成する。次に、図２（Ｅ）に示す工程のように、フォトリソグラフィとエッチングの組み合わせによりヘテロ半導体領域３をパターニングし、本発明の第１の実施形態に係る半導体装置を完成させる。   Next, as in the step shown in FIG. 2C, the N-type so that the hetero semiconductor layer 30 in contact with the lower surface of the silicon carbide semiconductor substrate 1 has the same conductivity type as the N + -type silicon carbide semiconductor substrate 1. Phosphorus ions 50 as impurities are ion-implanted. After ion implantation, activation heat treatment is performed to form the ohmic region 4. Next, as shown in FIG. 2D, boron (boron) ions 51, which are P-type impurities, are ion-implanted into the hetero semiconductor layer 30 in contact with the upper surface of the silicon carbide epitaxial layer 2, and then activated. Heat treatment is performed to form the hetero semiconductor region 3. Next, as in the step shown in FIG. 2E, the hetero semiconductor region 3 is patterned by a combination of photolithography and etching to complete the semiconductor device according to the first embodiment of the present invention.

以上より、第１の実施形態に係る半導体装置は、Ｎ＋型の炭化珪素半導体基板１に形成されたＮ−型の炭化珪素エピタキシャル層２を備える。また、炭化珪素半導体基板１とオーミック接触し、かつ、炭化珪素とバンドギャップの異なる多結晶シリコンからなるヘテロ半導体層３０を基材とするオーミック領域４を備える。更に、炭化珪素エピタキシャル層２とヘテロ接合を形成し、かつ、多結晶シリコンからなるヘテロ半導体領域３を備える。これから、従来と異なり、オーミック領域４はニッケル等の金属を含まないので、オーミック領域４の形成後、熱酸化などのプロセスを実施しても、金属による炉体の汚染が発生することがない。よって、オーミック領域４の形成後、熱酸化などのプロセスを実施することができ、プロセス設計の自由度を広くすることができる。また、ニッケル等の金属を用いていないので、グラファイトの析出がない信頼性の高いオーミック電極を実現することもできる。   As described above, the semiconductor device according to the first embodiment includes the N− type silicon carbide epitaxial layer 2 formed on the N + type silicon carbide semiconductor substrate 1. In addition, ohmic region 4 is provided that is based on a hetero semiconductor layer 30 that is in ohmic contact with silicon carbide semiconductor substrate 1 and is made of polycrystalline silicon having a band gap different from that of silicon carbide. Furthermore, a hetero semiconductor region 3 is formed which forms a heterojunction with the silicon carbide epitaxial layer 2 and is made of polycrystalline silicon. Thus, unlike the prior art, the ohmic region 4 does not contain a metal such as nickel. Therefore, even if a process such as thermal oxidation is performed after the ohmic region 4 is formed, the furnace body is not contaminated by the metal. Therefore, after the ohmic region 4 is formed, a process such as thermal oxidation can be performed, and the degree of freedom in process design can be increased. In addition, since no metal such as nickel is used, it is possible to realize a highly reliable ohmic electrode without precipitation of graphite.

また、第１の実施形態に係る半導体装置の製造方法では、ヘテロ半導体領域３の基材であるヘテロ半導体層３０およびオーミック領域４の基材であるヘテロ半導体層３０を同時に形成する工程を含んでいる。これより、両ヘテロ半導体層３０を同時に形成でき、プロセスの短縮を図ることができる。   Further, the method for manufacturing a semiconductor device according to the first embodiment includes a step of simultaneously forming the hetero semiconductor layer 30 that is the base material of the hetero semiconductor region 3 and the hetero semiconductor layer 30 that is the base material of the ohmic region 4. Yes. Thus, both hetero semiconductor layers 30 can be formed simultaneously, and the process can be shortened.

また、第１の実施形態に係る半導体装置の製造方法では、ヘテロ半導体層３０を同時に形成する工程を、化学気相成長法であるＬＰ―ＣＶＤ法で実施している。これより、両ヘテロ半導体層３０を効率よく形成することができる。   In the method for manufacturing the semiconductor device according to the first embodiment, the step of simultaneously forming the hetero semiconductor layer 30 is performed by the LP-CVD method which is a chemical vapor deposition method. Thus, both hetero semiconductor layers 30 can be efficiently formed.

また、第１の実施形態に係る半導体装置の製造方法では、炭化珪素半導体基板１と同一導電型になるように、ヘテロ半導体層３０へ不純物を導入する工程と、導入後、熱処理することでオーミック領域４を形成する工程とを含む。これより、Ｎ＋型の炭化珪素半導体基板１とＮ型のオーミック領域４との間に形成されたヘテロ接合におけるエネルギー障壁の幅が狭くなる。よって、キャリアが障壁をトンネリングできるようになり、オーミック領域４は炭化珪素半導体基板１とオーミック接触することができる。   Further, in the method for manufacturing a semiconductor device according to the first embodiment, ohmic is obtained by introducing an impurity into the hetero semiconductor layer 30 so as to have the same conductivity type as that of the silicon carbide semiconductor substrate 1, and by performing heat treatment after the introduction. Forming the region 4. As a result, the width of the energy barrier at the heterojunction formed between N + type silicon carbide semiconductor substrate 1 and N type ohmic region 4 is reduced. Therefore, carriers can tunnel the barrier, and the ohmic region 4 can make ohmic contact with the silicon carbide semiconductor substrate 1.

また、第１の実施形態に係る半導体装置の製造方法では、オーミック領域４を形成後、ヘテロ半導体層３０にＰ型不純物を導入する工程と、導入後、熱処理することで、ヘテロ半導体領域３を形成する工程とを含む。これから、ヘテロ半導体領域３の形成後に熱処理を実施すると、ヘテロ半導体領域３の整流性が損なわれるが、オーミック領域４の形成後にヘテロ半導体領域３を形成することで、ヘテロ半導体領域３の整流性を維持することができる。   Further, in the method of manufacturing the semiconductor device according to the first embodiment, after forming the ohmic region 4, a step of introducing a P-type impurity into the hetero semiconductor layer 30, and a heat treatment after the introduction, thereby forming the hetero semiconductor region 3. Forming. From this, if the heat treatment is performed after the hetero semiconductor region 3 is formed, the rectifying property of the hetero semiconductor region 3 is impaired. However, by forming the hetero semiconductor region 3 after forming the ohmic region 4, the rectifying property of the hetero semiconductor region 3 is improved. Can be maintained.

（第２の実施形態）
次に、第２の実施形態に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点を中心に図３を参照して説明する。また、第２の実施形態に係る半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。図３は、本発明の第２の実施形態に係る半導体装置の断面構造を示した図である。図３に示すように、本半導体装置は、第１の実施形態と同様に、炭化珪素半導体基板１と接するように、炭化珪素エピタキシャル層２を備えている。炭化珪素エピタキシャル層２の上面の一部に、炭化珪素エピタキシャル層２とヘテロ接合を形成し、かつ、炭化珪素とバンドギャップの異なるヘテロ半導体材料である多結晶シリコンからなるＮ型のヘテロ半導体領域９を備えている。 (Second Embodiment)
Next, a semiconductor device according to the second embodiment will be described with reference to FIG. 3 focusing on differences from the semiconductor device according to the first embodiment. Also, in the semiconductor device according to the second embodiment, the same reference numerals are given to the same structures as those of the semiconductor device according to the first embodiment, and description thereof is omitted. FIG. 3 is a diagram showing a cross-sectional structure of a semiconductor device according to the second embodiment of the present invention. As shown in FIG. 3, the present semiconductor device includes a silicon carbide epitaxial layer 2 so as to be in contact with the silicon carbide semiconductor substrate 1 as in the first embodiment. N-type hetero semiconductor region 9 formed of polycrystalline silicon, which is a hetero semiconductor material having a band gap different from that of silicon carbide, forming a heterojunction with silicon carbide epitaxial layer 2 on a part of the upper surface of silicon carbide epitaxial layer 2 It has.

また、本半導体装置は、ゲート絶縁膜５を備えている。ゲート絶縁膜５は、上記ヘテロ接合と隣接し、ヘテロ半導体領域９における炭化珪素エピタキシャル層２と対向する面の一部および炭化珪素エピタキシャル層２の上面のヘテロ半導体領域９以外の部分に接している。更に、ゲート絶縁膜５における炭化珪素エピタキシャル層２と対向する面およびヘテロ半導体領域９と対向する面の一部に、ゲート電極６を備えている。ここで、ゲート電極６は、上記へテロ接合に隣接し、かつ、ゲート絶縁膜５を介して形成されたヘテロ半導体材料であるＮ型の多結晶シリコンからなるヘテロ半導体層３０を基材としている。後述するように、ヘテロ半導体層３０に不純物を導入して、ゲート電極６を形成している。また、第１の実施形態と同様に、炭化珪素半導体基体１の下面に接するように、オーミック領域４を備えている。後述するように、ヘテロ半導体層３０に不純物を導入して、オーミック領域４を形成する。なお、第１の実施形態と同様に、炭化珪素半導体基体１とオーミック領域４とはオーミック接触している。   The semiconductor device also includes a gate insulating film 5. Gate insulating film 5 is adjacent to the heterojunction and is in contact with a portion of hetero semiconductor region 9 that faces silicon carbide epitaxial layer 2 and a portion other than hetero semiconductor region 9 on the upper surface of silicon carbide epitaxial layer 2. . Furthermore, a gate electrode 6 is provided on a part of the surface of the gate insulating film 5 facing the silicon carbide epitaxial layer 2 and part of the surface facing the hetero semiconductor region 9. Here, the gate electrode 6 is based on a hetero semiconductor layer 30 made of N-type polycrystalline silicon, which is a hetero semiconductor material adjacent to the heterojunction and formed through the gate insulating film 5. . As will be described later, impurities are introduced into the hetero semiconductor layer 30 to form the gate electrode 6. Similarly to the first embodiment, the ohmic region 4 is provided so as to contact the lower surface of the silicon carbide semiconductor substrate 1. As will be described later, an impurity is introduced into the hetero semiconductor layer 30 to form the ohmic region 4. Note that, similarly to the first embodiment, the silicon carbide semiconductor substrate 1 and the ohmic region 4 are in ohmic contact.

次に、第２の実施形態に係る半導体装置の製造方法について図４を用いて説明する。図４は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面工程図である。まず、第１の実施形態と同様に、図４（Ａ）に示す工程のように、半導体材料である炭化珪素からなるＮ＋型の炭化珪素半導体基板１に、ドリフト領域であるＮ−型の炭化珪素エピタキシャル層２を形成する。次に、図４（Ｂ）に示す工程のように、炭化珪素エピタキシャル層２の上面の一部に、ヘテロ半導体領域９を形成する。上述したように、ヘテロ半導体領域９は、炭化珪素エピタキシャル層２とヘテロ接合を形成し、かつ、炭化珪素とバンドギャップの異なるヘテロ半導体材料であるＮ型の多結晶シリコンからなる。   Next, a method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. FIG. 4 is a cross-sectional process diagram illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention. First, as in the first embodiment, as in the step shown in FIG. 4A, an N + type carbonized carbon that is a drift region is formed on an N + type silicon carbide semiconductor substrate 1 made of silicon carbide that is a semiconductor material. A silicon epitaxial layer 2 is formed. Next, as in the step shown in FIG. 4B, hetero semiconductor region 9 is formed on a portion of the upper surface of silicon carbide epitaxial layer 2. As described above, hetero semiconductor region 9 is made of N-type polycrystalline silicon that is a hetero semiconductor material that forms a hetero junction with silicon carbide epitaxial layer 2 and has a band gap different from that of silicon carbide.

次に、図４（Ｃ）に示す工程のように、ヘテロ半導体領域９における炭化珪素エピタキシャル層２と対向する面、ヘテロ半導体領域９の側面および炭化珪素エピタキシャル層２の上面のヘテロ半導体領域９以外の部分に、ゲート絶縁膜５を堆積する。更に、ゲート絶縁膜５における炭化珪素エピタキシャル層２と対向する面およびヘテロ半導体領域９と対向する面に、ヘテロ半導体材料の多結晶シリコンからなるヘテロ半導体層３０を化学気相成長法であるＬＰ―ＣＶＤ法により形成する。同時に、炭化珪素半導体基板１の下面も、ヘテロ半導体層３０を形成する。次に、図４（Ｄ）に示す工程のように、ＰＯＣｌ３雰囲気中にて熱処理を実施し、炭化珪素半導体基板１の下面に接したヘテロ半導体層３０にＮ型不純物である燐を導入し、Ｎ型のオーミック領域４を形成する。同時に、ＰＯＣｌ３雰囲気中にて熱処理を実施し、ゲート絶縁膜５における炭化珪素エピタキシャル層２と対向する面およびヘテロ半導体領域９と対向する面に接したヘテロ半導体層３０にＮ型不純物である燐を導入する。そして、Ｎ型のゲート電極６を形成する。これから、オーミック領域４およびゲート電極６は、炭化珪素半導体基板１と同一導電型となる。その後、フォトリソグラフィとエッチングの組み合わせにより、ゲート絶縁膜５およびゲート電極６をパターニングし、本発明の第２の実施形態に係る半導体装置を完成させる。   Next, as in the step shown in FIG. 4C, other than the hetero semiconductor region 9 on the surface facing the silicon carbide epitaxial layer 2 in the hetero semiconductor region 9, the side surface of the hetero semiconductor region 9, and the upper surface of the silicon carbide epitaxial layer 2. A gate insulating film 5 is deposited on this portion. Further, on the surface facing the silicon carbide epitaxial layer 2 and the surface facing the hetero semiconductor region 9 in the gate insulating film 5, a hetero semiconductor layer 30 made of polycrystalline silicon, which is a hetero semiconductor material, is formed by LP— It is formed by the CVD method. At the same time, the hetero semiconductor layer 30 is also formed on the lower surface of the silicon carbide semiconductor substrate 1. Next, as in the step shown in FIG. 4D, heat treatment is performed in a POCl 3 atmosphere, and phosphorus, which is an N-type impurity, is introduced into the hetero semiconductor layer 30 in contact with the lower surface of the silicon carbide semiconductor substrate 1. An N-type ohmic region 4 is formed. At the same time, heat treatment is performed in a POCl 3 atmosphere, and phosphorus, which is an N-type impurity, is applied to the hetero semiconductor layer 30 in contact with the surface facing the silicon carbide epitaxial layer 2 and the surface facing the hetero semiconductor region 9 in the gate insulating film 5. Introduce. Then, an N-type gate electrode 6 is formed. Thus, ohmic region 4 and gate electrode 6 have the same conductivity type as silicon carbide semiconductor substrate 1. Thereafter, the gate insulating film 5 and the gate electrode 6 are patterned by a combination of photolithography and etching to complete the semiconductor device according to the second embodiment of the present invention.

以上より、第２の実施形態に係る半導体装置では、Ｎ＋型の炭化珪素半導体基板１に形成されたＮ−型の炭化珪素エピタキシャル層２を備える。また、炭化珪素半導体基板１とオーミック接触し、かつ、炭化珪素とバンドギャップの異なる多結晶シリコンからなるヘテロ半導体層３０を基材とするオーミック領域４を備える。更に、炭化珪素エピタキシャル層２とヘテロ接合を形成し、かつ、多結晶シリコンからなるヘテロ半導体領域９を備える。上記ヘテロ接合に隣接し、かつ、ゲート絶縁膜５を介して形成されたヘテロ半導体層３０を基材とするゲート電極６を備える。これから、従来と異なり、オーミック領域４はニッケル等の金属を含まないので、第１の実施形態と同様に、オーミック領域４の形成後、熱酸化などのプロセスを実施しても、金属による炉体の汚染が発生することがない。よって、オーミック領域４の形成後、熱酸化などのプロセスを実施することができ、プロセス設計の自由度を広くすることができる。また、ニッケル等の金属を用いないので、グラファイトの析出がない信頼性の高いオーミック電極を実現することもできる。   As described above, the semiconductor device according to the second embodiment includes the N− type silicon carbide epitaxial layer 2 formed on the N + type silicon carbide semiconductor substrate 1. In addition, ohmic region 4 is provided that is based on a hetero semiconductor layer 30 that is in ohmic contact with silicon carbide semiconductor substrate 1 and is made of polycrystalline silicon having a band gap different from that of silicon carbide. Furthermore, a hetero semiconductor region 9 which forms a heterojunction with silicon carbide epitaxial layer 2 and is made of polycrystalline silicon is provided. A gate electrode 6 is provided which is adjacent to the heterojunction and includes a hetero semiconductor layer 30 formed through the gate insulating film 5 as a base material. Since the ohmic region 4 does not contain a metal such as nickel unlike the conventional example, the furnace body made of metal can be used even if a process such as thermal oxidation is performed after the formation of the ohmic region 4 as in the first embodiment. Contamination will not occur. Therefore, after the ohmic region 4 is formed, a process such as thermal oxidation can be performed, and the degree of freedom in process design can be increased. In addition, since no metal such as nickel is used, it is possible to realize a highly reliable ohmic electrode without precipitation of graphite.

また、第２の実施形態に係る半導体装置の製造方法では、ゲート電極６の基材であるヘテロ半導体層３０およびオーミック領域４の基材であるヘテロ半導体層３０を同時に形成する工程を含んでいる。これより、第１の実施形態と同様に、両ヘテロ半導体層３０を同時に形成でき、プロセスの短縮を図ることができる。   In addition, the semiconductor device manufacturing method according to the second embodiment includes a step of simultaneously forming the hetero semiconductor layer 30 that is the base material of the gate electrode 6 and the hetero semiconductor layer 30 that is the base material of the ohmic region 4. . Thus, similar to the first embodiment, both hetero semiconductor layers 30 can be formed simultaneously, and the process can be shortened.

また、第２の実施形態に係る半導体装置の製造方法では、ヘテロ半導体層３０を同時に形成する工程を、化学気相成長法であるＬＰ―ＣＶＤ法で実施している。これより、両ヘテロ半導体層３０を効率よく形成することができる。   In the semiconductor device manufacturing method according to the second embodiment, the step of simultaneously forming the hetero semiconductor layer 30 is performed by LP-CVD, which is a chemical vapor deposition method. Thus, both hetero semiconductor layers 30 can be efficiently formed.

また、第２の実施形態に係る半導体装置の製造方法では、ゲート電極６の基材であるヘテロ半導体層３０へ、炭化珪素半導体基板１と同一導電型になるように不純物を導入し、ゲート電極６を形成する工程を含む。当該工程と同時に、オーミック領域４の基材であるヘテロ半導体層３０へ、炭化珪素半導体基板１と同一導電型になるように不純物を導入し、オーミック領域４を形成する工程も含む。これより、Ｎ＋型の炭化珪素半導体基板１とＮ型のオーミック領域４との間に形成されたヘテロ接合におけるエネルギー障壁の幅が狭くなる。よって、キャリアが障壁をトンネリングできるようになり、オーミック領域４は炭化珪素半導体基板１とオーミック接触することができる。更に、ゲート電極６およびオーミック領域４を同時に形成するので、プロセスの短縮を図ることができる。   In the method for manufacturing a semiconductor device according to the second embodiment, impurities are introduced into the hetero semiconductor layer 30 that is the base material of the gate electrode 6 so as to have the same conductivity type as the silicon carbide semiconductor substrate 1, and the gate electrode 6 is formed. Simultaneously with the step, the step of forming the ohmic region 4 by introducing impurities into the hetero semiconductor layer 30 that is the base material of the ohmic region 4 so as to have the same conductivity type as the silicon carbide semiconductor substrate 1 is also included. As a result, the width of the energy barrier at the heterojunction formed between N + type silicon carbide semiconductor substrate 1 and N type ohmic region 4 is reduced. Therefore, carriers can tunnel the barrier, and the ohmic region 4 can make ohmic contact with the silicon carbide semiconductor substrate 1. Furthermore, since the gate electrode 6 and the ohmic region 4 are formed simultaneously, the process can be shortened.

なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第２の実施形態に係る半導体装置では、炭化珪素エピタキシャル層２を炭化珪素半導体基板１の全面に形成しているが、特にこれに限定されるものでなく、所定領域のみに形成しても良い。   The embodiment described above is an example of the implementation of the present invention, and the scope of the present invention is not limited thereto, and other various embodiments are within the scope described in the claims. It is applicable to. For example, in the semiconductor device according to the first to second embodiments, the silicon carbide epitaxial layer 2 is formed on the entire surface of the silicon carbide semiconductor substrate 1, but the present invention is not limited to this, and only in a predetermined region. It may be formed.

また、第１乃至第２の実施形態に係る半導体装置では、ヘテロ半導体材料として多結晶シリコンを用いているが、特にこれに限定されるものでなく、単結晶シリコン、アモルファスシリコンを用いても同様の効果を取得できる。同様に、半導体材料として炭化珪素を用いているが、特にこれに限定されるものでなく、窒化ガリウム、ダイヤモンドを用いても同様の効果を取得できる。すなわち、高耐圧で低オン抵抗の半導体装置を実現できる。   In the semiconductor devices according to the first and second embodiments, polycrystalline silicon is used as the hetero semiconductor material. However, the present invention is not limited to this, and the same applies even when single crystal silicon or amorphous silicon is used. The effect of can be acquired. Similarly, although silicon carbide is used as the semiconductor material, the present invention is not particularly limited thereto, and the same effect can be obtained even when gallium nitride or diamond is used. That is, a semiconductor device having a high breakdown voltage and a low on-resistance can be realized.

また、第１の実施形態に係る半導体装置は、ダイオードに用いられているが、特にこれに限定されるものでなく、他の用途に用いても同様の効果を取得できる。   The semiconductor device according to the first embodiment is used for a diode, but is not particularly limited thereto, and the same effect can be obtained even when used for other purposes.

また、第１の実施形態に係る半導体装置の製造方法では、オーミック領域４の基材であるヘテロ半導体層３０に不純物を導入し、オーミック領域４を形成する工程において、イオン注入と活性化熱処理との組み合わせを用いている。しかし、特にこれに限定されるものでなく、ＰＯＣｌ３などを用いた気相からの不純物導入でも良い。同様に、ヘテロ半導体領域３の基材であるヘテロ半導体層３０に不純物を導入し、ヘテロ半導体領域３を形成する工程において、イオン注入と活性化熱処理との組み合わせを用いている、しかし、特にこれに限定されるものでなく、ＢＢｒ３などを用いた気相からの不純物導入でも良い。   Further, in the method of manufacturing the semiconductor device according to the first embodiment, in the step of forming the ohmic region 4 by introducing impurities into the hetero semiconductor layer 30 that is the base material of the ohmic region 4, ion implantation and activation heat treatment are performed. Is used in combination. However, the present invention is not particularly limited to this, and impurity introduction from a gas phase using POCl3 or the like may be used. Similarly, in the step of forming the hetero semiconductor region 3 by introducing impurities into the hetero semiconductor layer 30 which is the base material of the hetero semiconductor region 3, a combination of ion implantation and activation heat treatment is used. It is not limited to this, and impurity introduction from a gas phase using BBr3 or the like may be used.

また、第１の実施形態に係る半導体装置の製造方法では、オーミック領域４の基材であるヘテロ半導体層３０へ燐イオン５０をイオン注入した後、活性化熱処理を実施し、オーミック領域４を形成している。その後、ヘテロ半導体領域３の基材であるヘテロ半導体層３０へボロンイオン５１をイオン注入した後、活性化熱処理を実施し、ヘテロ半導体領域３を形成している。しかし、特にこれに限定されるものでなく、燐イオン５０およびボロンイオン５１を各々のヘテロ半導体層３０にイオン注入した後、まとめて活性化熱処理を同一工程で実施しても良い。   In the semiconductor device manufacturing method according to the first embodiment, phosphorous ions 50 are ion-implanted into the hetero semiconductor layer 30 that is the base material of the ohmic region 4, and then an activation heat treatment is performed to form the ohmic region 4. is doing. Thereafter, boron ions 51 are ion-implanted into the hetero semiconductor layer 30 which is the base material of the hetero semiconductor region 3, and then activation heat treatment is performed to form the hetero semiconductor region 3. However, the present invention is not particularly limited to this, and after the phosphorus ions 50 and the boron ions 51 are ion-implanted into the respective hetero semiconductor layers 30, the activation heat treatment may be performed collectively in the same process.

また、第１の実施形態に係る半導体装置の製造方法では、オーミック領域４の基材であるヘテロ半導体層３０に不純物をイオン注入する工程と、イオン注入後、活性化熱処理することで、オーミック領域４を形成する工程を含む。しかし、特にこれに限定されるものでなく、上記工程の代わりに、当該ヘテロ半導体層３０と接するようにニッケルなどの金属を積層する工程と、当該ヘテロ半導体層３０と金属とがシリサイド化するように熱処理を実施する工程でも良い。この場合、ヘテロ半導体領域３の基材であるヘテロ半導体層３０に不純物をイオン注入した後、実施する活性化熱処理と、ヘテロ半導体層３０と金属とがシリサイド化するように実施する熱処理とを同一工程で実施することが望ましい。このようにすれば、オーミック領域４の形成後に、熱酸化などのプロセスを実施しないので、金属による炉体の汚染が発生することがない。よって、プロセス設計の自由度を広くすることができる。また、ヘテロ半導体領域３の形成後に熱処理を実施しないので、ヘテロ半導体領域３の整流性の維持することができる。なお、上記金属は、ニッケル（Ｎｉ）に限定されるものでなく、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）でも良い。   Further, in the method of manufacturing a semiconductor device according to the first embodiment, an impurity region is ion-implanted into the hetero semiconductor layer 30 which is a base material of the ohmic region 4, and an activation heat treatment is performed after the ion implantation. 4 is formed. However, the present invention is not particularly limited to this. Instead of the above steps, a step of stacking a metal such as nickel so as to be in contact with the hetero semiconductor layer 30 and the hetero semiconductor layer 30 and the metal may be silicided. It may be a step of performing a heat treatment. In this case, the activation heat treatment performed after the impurity is ion-implanted into the hetero semiconductor layer 30 which is the base material of the hetero semiconductor region 3 is the same as the heat treatment performed so that the hetero semiconductor layer 30 and the metal are silicided. It is desirable to implement in the process. In this way, since the process such as thermal oxidation is not performed after the ohmic region 4 is formed, the furnace body is not contaminated with metal. Therefore, the degree of freedom in process design can be widened. In addition, since the heat treatment is not performed after the hetero semiconductor region 3 is formed, the rectifying property of the hetero semiconductor region 3 can be maintained. The metal is not limited to nickel (Ni), but may be molybdenum (Mo), tantalum (Ta), tungsten (W), titanium (Ti), palladium (Pd), or platinum (Pt).

また、第２の実施形態に係る半導体装置は、電界効果型トランジスタに用いられているが、特にこれに限定されるものでなく、例えば、図５に示すような縦型のパワーＭＯＳＦＥＴでも良い。ここで、図５に示す縦型のパワーＭＯＳＦＥＴについて説明する。図５に示したように、Ｎ型の炭化珪素半導体基板１の所定領域に形成されたＮ型の炭化珪素エピタキシャル層２を備える。また、炭化珪素エピタキシャル層２の所定の位置に形成された第２の導電型であるＰ型のベース領域７と、ベース領域７の表層に接するように形成されたＮ型のソース領域８を備える。また、炭化珪素半導体基板１とオーミック接触し、かつ、炭化珪素とバンドギャップの異なる多結晶シリコンからなるヘテロ半導体層３０を基材とするオーミック領域４を備える。更に、ソース領域８と炭化珪素エピタキシャル層２とを接続するように形成されたチャネル領域の表層に、ゲート絶縁膜５を介して隣接するように形成されたヘテロ半導体層３０を基材とするゲート電極６を備える。そして、第２の実施形態に係る半導体装置の製造方法と同様に、オーミック領域４およびゲート電極６を形成するものである。よって、第２の実施形態と同様の効果を取得可能である。なお、図５に示したパワーＭＯＳＦＥＴでも、ヘテロ半導体材料として多結晶シリコンを用いているが、特にこれに限定されるものでなく、単結晶シリコン、アモルファスシリコンを用いても良い。同様に、半導体材料として炭化珪素を用いているが、特にこれに限定されるものでなく、窒化ガリウム、ダイヤモンドを用いても良い。   The semiconductor device according to the second embodiment is used for a field effect transistor, but is not particularly limited to this. For example, a vertical power MOSFET as shown in FIG. 5 may be used. Here, the vertical power MOSFET shown in FIG. 5 will be described. As shown in FIG. 5, an N-type silicon carbide epitaxial layer 2 formed in a predetermined region of N-type silicon carbide semiconductor substrate 1 is provided. Further, a P-type base region 7 which is a second conductivity type formed at a predetermined position of silicon carbide epitaxial layer 2 and an N-type source region 8 formed so as to be in contact with the surface layer of base region 7 are provided. . In addition, ohmic region 4 is provided that is based on a hetero semiconductor layer 30 that is in ohmic contact with silicon carbide semiconductor substrate 1 and is made of polycrystalline silicon having a band gap different from that of silicon carbide. Furthermore, the gate is formed using a hetero semiconductor layer 30 formed as a base material so as to be adjacent to the surface layer of the channel region formed so as to connect source region 8 and silicon carbide epitaxial layer 2 with gate insulating film 5 interposed therebetween. An electrode 6 is provided. Then, the ohmic region 4 and the gate electrode 6 are formed in the same manner as in the semiconductor device manufacturing method according to the second embodiment. Therefore, the same effect as that of the second embodiment can be acquired. In the power MOSFET shown in FIG. 5 as well, polycrystalline silicon is used as the hetero semiconductor material. However, the present invention is not limited to this, and single crystal silicon or amorphous silicon may be used. Similarly, although silicon carbide is used as a semiconductor material, it is not particularly limited to this, and gallium nitride or diamond may be used.

また、第２の実施形態に係る半導体装置の製造方法では、ヘテロ半導体層３０に不純物を導入し、オーミック領域４およびゲート電極６を形成する工程において、ＰＯＣｌ３を用いた気相からの不純物導入を用いている。しかし、特にこれに限定されるものでなく、イオン注入と活性化熱処理との組み合わせでも良い。なお、図５に示したパワーＭＯＳＦＥＴにも適用可能である。   Further, in the method of manufacturing a semiconductor device according to the second embodiment, impurities are introduced into the hetero semiconductor layer 30 to introduce impurities from the gas phase using POCl 3 in the step of forming the ohmic region 4 and the gate electrode 6. Used. However, the present invention is not particularly limited to this, and a combination of ion implantation and activation heat treatment may be used. Note that the present invention can also be applied to the power MOSFET shown in FIG.

また、第２の実施形態に係る半導体装置の製造方法では、ゲート電極６の基材であるヘテロ半導体層３０およびオーミック領域４の基材であるヘテロ半導体層３０に不純物を同時に導入する工程を含む。しかし、特にこれに限定されるものでない。上記工程の代わりに、ゲート電極６の基材であるヘテロ半導体層３０に不純物をイオン注入する工程と、オーミック領域４の基材であるヘテロ半導体層３０と接するようにニッケルなどの金属を積層する工程でも良い。この場合、イオン注入した不純物が活性化し、ヘテロ半導体層３０と当該金属とがシリサイド化するように熱処理することで、ゲート電極６およびオーミック領域４を同時に形成する。このようにすれば、オーミック領域４の形成後に、熱酸化などのプロセスを実施しないので、金属による炉体の汚染が発生することがない。よって、プロセス設計の自由度を広くすることができる。なお、上記金属は、ニッケル（Ｎｉ）に限定されるものでなく、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）でも良い。更に、図５に示したパワーＭＯＳＦＥＴにも適用可能である。   In addition, the method for manufacturing a semiconductor device according to the second embodiment includes a step of simultaneously introducing impurities into the hetero semiconductor layer 30 that is the base material of the gate electrode 6 and the hetero semiconductor layer 30 that is the base material of the ohmic region 4. . However, it is not particularly limited to this. Instead of the above steps, a step of ion-implanting impurities into the hetero semiconductor layer 30 that is the base material of the gate electrode 6 and a metal such as nickel are laminated so as to be in contact with the hetero semiconductor layer 30 that is the base material of the ohmic region 4. It may be a process. In this case, the gate electrode 6 and the ohmic region 4 are simultaneously formed by performing heat treatment so that the ion-implanted impurity is activated and the hetero semiconductor layer 30 and the metal are silicided. In this way, since the process such as thermal oxidation is not performed after the ohmic region 4 is formed, the furnace body is not contaminated with metal. Therefore, the degree of freedom in process design can be widened. The metal is not limited to nickel (Ni), but may be molybdenum (Mo), tantalum (Ta), tungsten (W), titanium (Ti), palladium (Pd), or platinum (Pt). Furthermore, the present invention can also be applied to the power MOSFET shown in FIG.

本発明の第１の実施形態に係る半導体装置の断面構造を示した図The figure which showed the cross-section of the semiconductor device which concerns on the 1st Embodiment of this invention 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面工程図Sectional process drawing which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention 本発明の第２の実施形態に係る半導体装置の断面構造を示した図The figure which showed the cross-section of the semiconductor device which concerns on the 2nd Embodiment of this invention 本発明の第２の実施形態に係る半導体装置の製造方法を示す断面工程図Sectional process drawing which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法で製造された他の半導体装置の断面構造を示した図The figure which showed the cross-section of the other semiconductor device manufactured with the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention.

符号の説明Explanation of symbols

１ 炭化珪素半導体基板、２ 炭化珪素エピタキシャル層、
３、９ ヘテロ半導体領域、４ オーミック領域、５ ゲート絶縁膜、
６ ゲート電極、７ ベース領域、８ ソース領域、
３０ ヘテロ半導体層、５０ 燐イオン、５１ ボロンイオン 1 silicon carbide semiconductor substrate, 2 silicon carbide epitaxial layer,
3, 9 hetero semiconductor region, 4 ohmic region, 5 gate insulating film,
6 gate electrode, 7 base region, 8 source region,
30 hetero semiconductor layer, 50 phosphorus ion, 51 boron ion

Claims (15)

半導体材料からなる第１導電型の半導体基体の所定領域に形成された前記第１導電型のドリフト領域と、
前記半導体基体とオーミック接触し、かつ、前記半導体材料とバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体層を基材とするオーミック領域とを有することを特徴とする半導体装置。 A drift region of the first conductivity type formed in a predetermined region of a semiconductor substrate of the first conductivity type made of a semiconductor material;
A semiconductor device comprising: an ohmic region having a base of a hetero semiconductor layer made of a hetero semiconductor material having an ohmic contact with the semiconductor substrate and having a band gap different from that of the semiconductor material. 前記ドリフト領域とヘテロ接合を形成し、かつ、前記ヘテロ半導体材料からなるヘテロ半導体領域を有することを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a hetero semiconductor region that forms a hetero junction with the drift region and is made of the hetero semiconductor material. 前記ヘテロ接合に隣接し、かつ、ゲート絶縁膜を介して形成された前記へテロ半導体層を基材とするゲート電極とを有することを特徴する請求項２に記載の半導体装置。   The semiconductor device according to claim 2, further comprising: a gate electrode that is adjacent to the heterojunction and includes the hetero semiconductor layer formed through a gate insulating film as a base material. 前記ドリフト領域の所定の位置に形成された第２導電型のベース領域と、
前記ベース領域の表層に接するように形成された前記第１導電型のソース領域と、
前記ソース領域と前記ドリフト領域とを接続するように形成されたチャネル領域の表層に、ゲート絶縁膜を介して隣接するように形成された前記ヘテロ半導体層を基材とするゲート電極とを有することを特徴する請求項１に記載の半導体装置。 A base region of a second conductivity type formed at a predetermined position of the drift region;
A source region of the first conductivity type formed so as to be in contact with a surface layer of the base region;
A gate electrode based on the hetero semiconductor layer formed so as to be adjacent to a surface layer of a channel region formed so as to connect the source region and the drift region with a gate insulating film interposed therebetween; The semiconductor device according to claim 1. 前記ヘテロ半導体領域の前記基材である前記ヘテロ半導体層および前記オーミック領域の前記基材である前記ヘテロ半導体層を同時に形成する工程を備えることを特徴とする請求項２に記載の半導体装置の製造方法。   The manufacturing method of a semiconductor device according to claim 2, further comprising the step of simultaneously forming the hetero semiconductor layer that is the base material of the hetero semiconductor region and the hetero semiconductor layer that is the base material of the ohmic region. Method. 前記ゲート電極の前記基材である前記へテロ半導体層および前記オーミック領域の前記基材である前記ヘテロ半導体層を同時に形成する工程を備えることを特徴とする請求項３または４に記載の半導体装置の製造方法。   The semiconductor device according to claim 3, further comprising a step of simultaneously forming the hetero semiconductor layer that is the base material of the gate electrode and the hetero semiconductor layer that is the base material of the ohmic region. Manufacturing method. 前記ヘテロ半導体領域の前記基材である前記ヘテロ半導体層へ不純物を導入することで、前記ヘテロ半導体領域を形成する工程と、
前記オーミック領域の前記基材である前記ヘテロ半導体層を熱処理することで、前記オーミック領域を形成する工程とを備えることを特徴とする請求項５に記載の半導体装置の製造方法。 Forming the hetero semiconductor region by introducing impurities into the hetero semiconductor layer that is the base material of the hetero semiconductor region; and
The method of manufacturing a semiconductor device according to claim 5, further comprising: heat-treating the hetero semiconductor layer that is the base material of the ohmic region to form the ohmic region. 前記ゲート電極の前記基材である前記へテロ半導体層へ不純物を導入することで、前記へテロ半導体領域を形成する工程と、
前記オーミック領域の前記基材である前記ヘテロ半導体層を熱処理することで、前記オーミック領域を形成する工程とを備えることを特徴とする請求項６に記載の半導体装置の製造方法。 Forming the hetero semiconductor region by introducing impurities into the hetero semiconductor layer that is the base material of the gate electrode;
The method of manufacturing a semiconductor device according to claim 6, further comprising: heat-treating the hetero semiconductor layer that is the base material of the ohmic region to form the ohmic region. 前記両熱処理を同一工程で実施することを特徴とする請求項７または８に記載の半導体装置の製造方法。   9. The method of manufacturing a semiconductor device according to claim 7, wherein both the heat treatments are performed in the same process. 前記オーミック領域を形成する前記工程は、前記半導体基体と同一導電型になるように、前記オーミック領域の前記基材である前記ヘテロ半導体層へ不純物を導入する工程を含むことを特徴とする請求項７乃至９のいずれかに記載の半導体装置の製造方法。   The step of forming the ohmic region includes a step of introducing an impurity into the hetero semiconductor layer that is the base material of the ohmic region so as to have the same conductivity type as the semiconductor substrate. A method for manufacturing a semiconductor device according to any one of 7 to 9. 前記オーミック領域を形成する前記工程は、前記ヘテロ半導体層と接するように金属を積層する工程と、
前記ヘテロ半導体層と前記金属とが合金化するように熱処理を実施する工程とを含むことを特徴とする請求項７乃至９のいずれかに記載の半導体装置の製造方法。 The step of forming the ohmic region includes laminating a metal so as to be in contact with the hetero semiconductor layer,
The method for manufacturing a semiconductor device according to claim 7, further comprising a step of performing a heat treatment so that the hetero semiconductor layer and the metal are alloyed. 前記金属は、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）のいずれかであることを特徴とする請求項１１に記載の半導体装置の製造方法。   The metal is nickel (Ni), molybdenum (Mo), tantalum (Ta), tungsten (W), titanium (Ti), palladium (Pd), or platinum (Pt). 11. A method for manufacturing a semiconductor device according to 11. 前記ヘテロ半導体層を同時に形成する前記工程は、化学気相成長法によって実施されることを特徴とする請求項７乃至１２のいずれかに記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 7, wherein the step of forming the hetero semiconductor layer simultaneously is performed by a chemical vapor deposition method. 前記半導体材料が、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかであることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor material is any one of silicon carbide, gallium nitride, and diamond. 前記へテロ半導体材料が、単結晶シリコン、多結晶シリコン、アモルファスシリコンのいずれかであることを特徴とする請求項１乃至１４のいずれかに記載の半導体装置。   15. The semiconductor device according to claim 1, wherein the hetero semiconductor material is any one of single crystal silicon, polycrystalline silicon, and amorphous silicon.
JP2007152564A 2007-06-08 2007-06-08 Manufacturing method of semiconductor device Active JP5233173B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007152564A JP5233173B2 (en) 2007-06-08 2007-06-08 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007152564A JP5233173B2 (en) 2007-06-08 2007-06-08 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2008306034A true JP2008306034A (en) 2008-12-18
JP5233173B2 JP5233173B2 (en) 2013-07-10

Family

ID=40234464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007152564A Active JP5233173B2 (en) 2007-06-08 2007-06-08 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP5233173B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165902A (en) * 2010-02-10 2011-08-25 Toshiba Corp Semiconductor device and method for manufacturing semiconductor device
JP2012004197A (en) * 2010-06-15 2012-01-05 Nissan Motor Co Ltd Semiconductor device and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185507A (en) * 1999-12-24 2001-07-06 New Japan Radio Co Ltd Semiconductor device and its manufacturing method
JP2001267589A (en) * 2000-03-17 2001-09-28 Toshiba Corp SiC SEMICONDUCTOR ELEMENT
JP2003318398A (en) * 2002-04-26 2003-11-07 Nissan Motor Co Ltd Silicon carbide semiconductor device
JP2004111760A (en) * 2002-09-20 2004-04-08 Shindengen Electric Mfg Co Ltd Ohmic electrode structure of silicon carbide and semiconductor device
JP2005183563A (en) * 2003-12-18 2005-07-07 Nissan Motor Co Ltd Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185507A (en) * 1999-12-24 2001-07-06 New Japan Radio Co Ltd Semiconductor device and its manufacturing method
JP2001267589A (en) * 2000-03-17 2001-09-28 Toshiba Corp SiC SEMICONDUCTOR ELEMENT
JP2003318398A (en) * 2002-04-26 2003-11-07 Nissan Motor Co Ltd Silicon carbide semiconductor device
JP2004111760A (en) * 2002-09-20 2004-04-08 Shindengen Electric Mfg Co Ltd Ohmic electrode structure of silicon carbide and semiconductor device
JP2005183563A (en) * 2003-12-18 2005-07-07 Nissan Motor Co Ltd Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165902A (en) * 2010-02-10 2011-08-25 Toshiba Corp Semiconductor device and method for manufacturing semiconductor device
US8558244B2 (en) 2010-02-10 2013-10-15 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device
US8916881B2 (en) 2010-02-10 2014-12-23 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device
JP2012004197A (en) * 2010-06-15 2012-01-05 Nissan Motor Co Ltd Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
JP5233173B2 (en) 2013-07-10

Similar Documents

Publication Publication Date Title
WO2010116575A1 (en) Semiconductor device and method of producing semiconductor device
US8569795B2 (en) Semiconductor device and method of manufacturing the same
US20110057202A1 (en) Semiconductor device and method of fabricating the same
US8558244B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP5391643B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
JP5995347B2 (en) SiC semiconductor device and manufacturing method thereof
JP2017092368A (en) Semiconductor device and semiconductor device manufacturing method
US8507921B2 (en) Single crystal compound semiconductor substrate
JP2011044688A (en) Semiconductor device and manufacturing method thereof
US8476733B2 (en) Semiconductor element and manufacturing method therefor
US20140170841A1 (en) Silicon carbide semiconductor device and method for manufacturing same
JP2023001343A (en) Semiconductor device
WO2010143376A1 (en) Semiconductor device and process for manufacture thereof
JP5797266B2 (en) Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
WO2014083771A1 (en) Semiconductor element and method for manufacturing same
JP6208106B2 (en) Semiconductor device and manufacturing method thereof
JP5802492B2 (en) Semiconductor device and manufacturing method thereof
JP4948784B2 (en) Semiconductor device and manufacturing method thereof
WO2015033740A1 (en) Silicon carbide semiconductor element and method for manufacturing silicon carbide semiconductor element
JP2009043880A (en) Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
JP5526493B2 (en) Trench gate type semiconductor device and manufacturing method thereof
JP5233173B2 (en) Manufacturing method of semiconductor device
JP6441412B2 (en) Semiconductor device
WO2015111177A1 (en) Semiconductor device, power module, power conversion device, and railway vehicle
JP2007019095A (en) Manufacturing method for semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100330

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20101018

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101028

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130311

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5233173

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3