JP2008294158A - 半導体装置 - Google Patents
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Abstract
【解決手段】増幅用トランジスタ11のゲート(入力端子)に電流制限回路12が接続されている。電流制限回路12は、保護トランジスタ13と、保護トランジスタ13のドレインとゲートを接続する第1保護抵抗14と、保護トランジスタ13のソースとゲートを接続する第2保護抵抗15とを有する。電流制限回路12は、増幅用トランジスタ11に許容される最大電力より大きい電力が通過しないように電流を制限する。
【選択図】図1
Description
図1は、本発明の実施の形態1に係る半導体装置を示す回路図である。増幅用トランジスタ11は0.1GHz以上110GHz以下、例えば2.1GHz帯の高周波で用いられる電界効果トランジスタである。増幅用トランジスタ11のゲート(入力端子)に電流制限回路12が接続されている。また、増幅用トランジスタ11のソースは高周波的に接地され、ドレイン(出力端子)から出力信号が出力される。
図10は、本発明の実施の形態2に係る半導体装置を示す回路図であり、図11は、本発明の実施の形態2に係る半導体装置を示す上面図である。電流制限回路12は、ゲートを有しないダブルへテロ型PHEMT(Pseudomorphic High Electron Mobility Transistor)のエピ構造に相当する電送線路モデル(TLM: Transmission Line Model)構造である。その他の構成は実施の形態1と同様である。
図16は、本発明の実施の形態3に係る半導体装置を示す回路図である。増幅用トランジスタ11のドレイン(出力端子)に、整合回路27を介して電流制限回路12が接続されている。この電流制限回路12は、増幅用トランジスタ11に許容される最大電力より大きい電力が通過しないように電流を制限する。この電流制限回路12の構成は、実施の形態1,2に係る電流制限回路12と同様である。
図17は、本発明の実施の形態4に係る半導体装置を示す回路図である。1/4波長線路51の一端は、整合回路27及び電流制限回路12aを介して、増幅用トランジスタ11のドレイン(出力端子)に接続されている。電流制限回路12bの一端は1/4波長線路51の他端に接続され、電流制限回路12bの他端は高周波的に接地されている。この電流制限回路12a,12bの構成は、実施の形態1,2に係る電流制限回路12と同様である。
図18は、本発明の実施の形態5に係る半導体装置を示す回路図である。電流制限回路12の一端は終端抵抗53に接続され、電流制限回路12の他端は高周波的に接地されている。この電流制限回路12の構成は、実施の形態1,2に係る電流制限回路12と同様である。電流制限回路12の線形抵抗値と終端抵抗53の抵抗値Rとの和がインピーダンスZoに一致するよう設定されている。
図19は、本発明の実施の形態6に係る半導体装置を示す回路図である。第1,第2抵抗54,55が直列接続されている。第3抵抗56の一端は第1抵抗54と第2抵抗55の接続点に接続され、他端は高周波的に接地されている。電流制限回路12a,12bが第1抵抗54,第2抵抗55に接続されている。この電流制限回路12a,12bは、実施の形態1,2に係る電流制限回路と同様の構成を有し、第1〜第3抵抗54〜56に許容される最大電力より大きい電力が通過しないように電流を制限する。
図20は、本発明の実施の形態7に係る半導体装置を示す回路図である。複数の増幅用トランジスタ11a〜11cが並列接続されている。この増幅用トランジスタ11a〜11cのゲート(入力端子)に複数の電流制限回路12a〜12cがそれぞれ接続されている。各電流制限回路12a〜12cは、実施の形態1,2に係る電流制限回路と同様の構成を有し、対応する増幅用トランジスタ11a〜11cに許容される最大電力より大きい電力が通過しないように電流を制限する。
図21は、本発明の実施の形態8に係る半導体装置を示す回路図である。増幅用トランジスタ11のゲート(入力端子)に複数の電流制限回路12a〜12cが直列に接続されている。この複数の電流制限回路12a〜12cは、実施の形態1,2に係る電流制限回路と同様の構成を有し、増幅用トランジスタ11に許容される最大電力より大きい電力が通過しないように電流を制限する。
12,12a-12c 電流制限回路
13 保護トランジスタ
14 第1保護抵抗
15 第2保護抵抗
16 活性領域
39 第1電極
40 第2電極
41 n´層(高濃度領域)
42 リセス
51 1/4波長線路
53 終端抵抗
54 第1抵抗
55 第2抵抗
56 第3抵抗
Claims (15)
- 増幅用トランジスタと、
前記増幅用トランジスタの入力端子に接続された電流制限回路とを備え、
前記電流制限回路は、前記増幅用トランジスタに許容される最大電力より大きい電力が通過しないように電流を制限することを特徴とする半導体装置。 - 前記電流制限回路は、出力電力を制限するリミッタアンプとして機能することを特徴とする請求項1に記載の半導体装置。
- 前記電流制限回路は、前記増幅用トランジスタの最大電流の1/5以下に電流を制限することを特徴とする請求項1に記載の半導体装置。
- 増幅用トランジスタと、
前記増幅用トランジスタの出力端子に接続された電流制限回路とを備え、
前記電流制限回路は、前記増幅用トランジスタに許容される最大電力より大きい電力が通過しないように電流を制限することを特徴とする半導体装置。 - 増幅用トランジスタと、
一端が前記増幅用トランジスタの出力端子に接続された1/4波長線路と、
一端が前記1/4波長線路の他端に接続され、他端が高周波的に接地された電流制限回路とを備え、
前記電流制限回路は、前記増幅用トランジスタに許容される最大電力より大きい電力が通過しないように電流を制限することを特徴とする半導体装置。 - 終端抵抗と、
一端が前記終端抵抗に接続され、他端が高周波的に接地された電流制限回路とを備え、
前記電流制限回路は、前記終端抵抗に許容される最大電力より大きい電力が通過しないように電流を制限することを特徴とする半導体装置。 - 直列接続された第1,第2抵抗と、
一端が前記第1抵抗と前記第2抵抗の接続点に接続され、他端が高周波的に接地された第3抵抗と、
前記第1抵抗又は前記第2抵抗に接続された電流制限回路とを備え、
前記電流制限回路は、前記第1〜第3抵抗に許容される最大電力より大きい電力が通過しないように電流を制限することを特徴とする半導体装置。 - 並列接続された複数の増幅用トランジスタと、
各増幅用トランジスタの入力端子にそれぞれ接続された複数の電流制限回路とを備え、
各電流制限回路は、対応する増幅用トランジスタに許容される最大電力より大きい電力が通過しないように電流を制限することを特徴とする半導体装置。 - 増幅用トランジスタと、
前記増幅用トランジスタの入力端子に直列に接続された複数の電流制限回路とを備え、
前記複数の電流制限回路は、前記増幅用トランジスタに許容される最大電力より大きい電力が通過しないように電流を制限することを特徴とする半導体装置。 - 前記電流制限回路は、
保護トランジスタと、
前記保護トランジスタのソースとゲートを接続する第1保護抵抗と、
前記保護トランジスタのドレインとゲートを接続する第2保護抵抗とを有することを特徴とする請求項1〜9の何れか1項に記載の半導体装置。 - 前記電流制限回路は、
半導体層に形成された活性領域と、
互いに離間し、前記活性領域にそれぞれオーミック接続された第1,第2電極とを有することを特徴とする請求項1〜9の何れか1項に記載の半導体装置。 - 前記第1電極と前記第2電極の間において、前記活性領域に高濃度領域が形成されていることを特徴とする請求項11に記載の半導体装置。
- 前記第1電極と前記第2電極の間において、前記活性領域にリセスが形成されていることを特徴とする請求項11に記載の半導体装置。
- 前記半導体層はGaN層であることを特徴とする請求項11〜13の何れか1項に記載の半導体装置。
- 前記電流制限回路に流れる電流は、前記電流制限回路に印加される電圧の極性に対して対称であることを特徴とする請求項1〜14の何れか1項に記載の半導体装置。
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