JP2008282941A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008282941A
JP2008282941A JP2007125222A JP2007125222A JP2008282941A JP 2008282941 A JP2008282941 A JP 2008282941A JP 2007125222 A JP2007125222 A JP 2007125222A JP 2007125222 A JP2007125222 A JP 2007125222A JP 2008282941 A JP2008282941 A JP 2008282941A
Authority
JP
Japan
Prior art keywords
adhesive layer
semiconductor element
semiconductor
semiconductor device
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007125222A
Other languages
English (en)
Inventor
Tadashi Kataoka
忠 片岡
Koichi Miyashita
浩一 宮下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007125222A priority Critical patent/JP2008282941A/ja
Publication of JP2008282941A publication Critical patent/JP2008282941A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Die Bonding (AREA)

Abstract

【課題】接着層に起因する半導体素子のワイヤボンディング性を改善することによって、金属ワイヤの接続信頼性を向上させた半導体装置を提供する。
【解決手段】半導体装置１は、配線基板２の素子搭載部３に接着層６を介して接着された半導体素子５を具備する。半導体素子５の電極パッド７は、配線基板２の接続パッド４と金属ワイヤ８を介して電気的に接続されている。接着層６は第１の接着剤層９と第２の接着剤層１０との積層構造を備える。第１の接着剤層９は半導体素子５の側面に回り込んだフィレット部９ｂを有する。
【選択図】図１

Description

本発明は半導体装置に関する。
半導体素子と配線基板やリードフレーム等の回路基材との電気的な接続にワイヤボンディングを適用した半導体パッケージを作製するにあたっては、まず半導体素子の裏面に接着剤層を形成し、この接着剤層を介して半導体素子を回路基材上に接着する。また、１つのパッケージ内に複数の半導体素子を収容する場合には、複数の半導体素子を順に接着して積層する。各半導体素子に対してワイヤボンディング工程を実施し、回路基材の接続部と各半導体素子の電極パッドとを金属ワイヤを介して電気的に接続する。
金属ワイヤの接続は熱と超音波振動を併用して、電極パッド等のボンディング部と金属ワイヤの端部とを結合させることが一般的である。この際、半導体素子を固着する接着剤層が軟らかすぎると、ボンディング部に印加した超音波振動が吸収され、金属ワイヤの接続強度が低下するという問題がある。このような点に対して、接着剤層を硬くすることで超音波振動の吸収を抑制することができるものの、この場合には接着剤層の濡れ性が低下し、接着剤の濡れ不良箇所を起点にして半導体素子が剥離することが懸念される。
特に、ロジック素子は高機能化や高集積化により、世代が進むごとに小型化する傾向がある。小型化された半導体素子の電極パッドと基板との接続にワイヤボンディングを適用した場合、超音波振動が軟らかい接着剤層に吸収されることに加えて、ボンディング時に小型の半導体素子（特に細長形状の半導体素子）が動くことで超音波振動がさらに吸収されやすくなる。このため、金属ワイヤの接続強度が低下しやすいという問題がある。
なお、特許文献１には半導体素子の接着剤層の厚さを確保することを目的として、２層構造の接着剤層を適用することが記載されている。ここでは、１層目の接着剤層がある程度硬化した状態で２層目の接着剤層を形成することによって、厚さを厚くした接着剤層を得ている。単に接着剤層を２層構造にして厚くしただけでは、ワイヤボンディング時に印加される超音波振動の吸収を抑制することはできない。
また、特許文献２には半導体素子の反り等を防止しつつ金属ワイヤの接続不良を抑制することを目的として、半導体素子の四隅を含む領域を低弾性率の樹脂ペーストでリードフレームのダイパッドに接着し、半導体素子の中央部を含む領域を高弾性率の樹脂ペーストでダイパッドに接着することが記載されている。この場合、ワイヤボンディング時の超音波振動は低弾性率の樹脂ペーストで形成された接着層に印加されることになるため、接着層による超音波振動の吸収に起因する金属ワイヤの接続不良を抑制することはできない。
特開２０００−１００８３６号公報 特開２００４−３５６４５５号公報
本発明の目的は、接着層に起因する半導体素子のワイヤボンディング性を改善することによって、金属ワイヤの接続信頼性を向上させた半導体装置を提供することにある。
本発明の一態様に係る半導体装置は、素子搭載部と接続部とを有する回路基材と、前記回路基材の前記素子搭載部に接着層を介して接着され、電極パッドを有する半導体素子と、前記回路基材の前記接続部と前記半導体素子の前記電極パッドとを電気的に接続する金属ワイヤとを具備し、前記接着層は第１の接着剤層と第２の接着剤層との積層構造を備え、かつ前記第１および第２の接着剤層の一方は前記半導体素子の側面に回り込んだフィレット部を有することを特徴としている。
本発明の他の態様に係る半導体装置は、素子搭載部と接続部とを有する回路基材と、前記回路基材の前記素子搭載部に第１の接着層を介して接着され、第１の電極パッドを有する第１の半導体素子と、前記第１の半導体素子上に第２の接着層を介して接着され、第２の電極パッドを有する第２の半導体素子と、前記回路基材の前記接続部と前記第１の半導体素子の前記第１の電極パッドとを電気的に接続する第１の金属ワイヤと、前記回路基材の前記接続部と前記第２の半導体素子の前記第２の電極パッドとを電気的に接続する第２の金属ワイヤとを具備し、前記第２の接着層は第１の接着剤層と第２の接着剤層との積層構造を備え、かつ前記第１および第２の接着剤層の一方は前記第２の半導体素子の側面に回り込んだフィレット部を有することを特徴としている。
本発明の態様に係る半導体装置においては、２層構造の接着剤層のうちの一方に半導体素子の側面に回り込んだフィレット部を設けているため、半導体素子の固定性を高めることができる。これによって、ワイヤボンディング時に超音波振動が効率よく印加されるため、金属ワイヤの接続信頼性に優れる半導体装置を提供することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１は本発明の第１の実施形態による半導体装置の構成を示す断面図である。同図に示す半導体装置１は、素子搭載用の回路基材として配線基板２を有している。回路基材は半導体素子を搭載することが可能で、かつ回路部を有するものであればよく、配線基板２に代えて素子搭載部と回路部とを一体化したリードフレーム等を適用してもよい。
配線基板２を構成する基板には、樹脂基板、セラミックス基板、ガラス基板等の絶縁基板、あるいは半導体基板を適用することができる。配線基板２の具体例としては、ガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線基板が挙げられる。配線基板２の上面には素子搭載部３が設けられており、その周囲にはワイヤ接続時のボンディング部（接続部）となる接続パッド４が形成されている。図示を省略したが、配線基板２の下面側には外部接続端子（半田バンプ等）が設けられる。
配線基板２の素子搭載部３には、半導体素子５が接着層６を介して接着されている。半導体素子５はトランジスタを含む回路等が形成された素子本体の表面（上面）に配置された電極パッド７を有している。電極パッド７はＡｕワイヤ等の金属ワイヤ８を介して配線基板２の接続パッド４と電気的に接続されている。半導体素子５は図示を省略した封止樹脂（エポキシ樹脂等）で金属ワイヤ８と共に封止される。これらによって、半導体パッケージとして用いられる半導体装置１が構成される。
接着層６は第１の接着剤層９と第２の接着剤層１０との積層構造を有している。半導体素子５側に配置された第１の接着剤層９は、配線基板２と半導体素子５との間に存在する層形状部９ａに加えて、半導体素子５の側面に回り込んだフィレット部９ｂを有している。これに対して、配線基板２側に配置された第２の接着剤層１０は、配線基板２と半導体素子５との間に存在する層形状部のみで構成されている。第１および第２の接着剤層９、１０の配置はこれに限られるものではなく、図２に示すように第１の接着剤層９を配線基板２側に配置し、第２の接着剤層１０を半導体素子５側に配置してもよい。
第１の接着剤層９には、半導体素子５の接着工程でフィレット部９ｂが形成されるような接着性の絶縁樹脂が用いられる。具体的には、半導体素子５の接着工程の熱処理温度（例えば１００〜２００℃）で一旦軟化してフィレット部９ｂを形成し、接着工程後には接着層と機能する硬化状態が得られる絶縁樹脂が用いられる。接着工程でフィレット部９ｂを形成するにあたって、第１の接着剤層９は接着時の弾性率が１×１０5Ｐａ未満の絶縁樹脂で構成することが好ましい。絶縁樹脂の接着時の弾性率が１×１０5Ｐａを超えると、接着工程における半導体素子５の側面へのはみ出し量が不足し、良好なフィレット部９ｂを形成することが困難になるおそれがある。
第１の接着剤層９を構成する絶縁樹脂としては、エポキシ系樹脂やフェノール系樹脂等の熱硬化性樹脂が挙げられる。特に、耐熱性、電気絶縁性、取り扱い性等の点からエポキシ系樹脂が好適である。第１の接着剤層９は、熱硬化性樹脂組成物（樹脂ワニス）を半導体素子５の裏面（あるいは第２の接着剤層１０の表面）に塗布し、この塗布層を熱処理して硬化させた熱硬化層であることが好ましい。熱硬化性樹脂組成物の塗布層は、接着工程前に予備加熱して半硬化状態（Ｂステージ）としてもよい。これによって、半導体装置１の製造工程における熱硬化前の第１の接着剤層９の取り扱い性が向上する。
第２の接着剤層１０には、半導体素子５の接着工程で層形状が維持される、言い換えると接着工程の熱処理温度（例えば１００〜２００℃）に対してある程度の硬さが維持される接着性の絶縁樹脂が用いられる。接着工程における層形状の維持機能を得る上で、第２の接着剤層１０は接着時の弾性率が１×１０5Ｐａ以上の絶縁樹脂で構成することが好ましい。第２の接着剤層１０を構成する絶縁樹脂としては、ポリイミド系樹脂やフッ素系樹脂等の熱可塑性樹脂が挙げられる。特に、耐熱性や接着性等の点からポリイミド系樹脂が好適である。第２の接着剤層１０は熱可塑性樹脂フィルムとして用いることが好ましい。
ここで、接着時の弾性率とは半導体素子５の接着工程（熱処理工程）における最低弾性率を示すものとする。例えば、熱硬化性樹脂は加熱過程で一旦軟化し、さらに加熱を続けることにより熱硬化する。従って、熱硬化性樹脂からなる接着剤層の接着時の弾性率とは、加熱当初に軟化した時点での弾性率を示す。また、熱可塑性樹脂は加熱すると軟化し、加熱を止めて冷却すると元の状態に戻る。従って、熱可塑性樹脂からなる接着剤層の接着時の弾性率とは、加熱で軟化したときの弾性率を示す。
絶縁樹脂の種類や組成等にもよるが、一般的には熱硬化性樹脂の加熱過程での軟化状態における弾性率より熱可塑性樹脂の加熱時の弾性率の方が高い。従って、熱硬化性樹脂の塗布層（もしくは半硬化層）で第１の接着剤層９を構成し、熱可塑性樹脂フィルムで第２の接着剤層１０を構成することによって、半導体素子５の接着工程で第２の接着剤層１０の層形状を維持しつつ、第１の接着剤層９を軟化させてフィレット部９ｂを形成することができる。第１の接着剤層９は接着工程後には硬化した状態となり、また第２の接着剤層１０も接着機能を発揮するため、接着層６自体の機能を損なうことはない。
図１に構造を示した半導体装置１では、接着工程で加熱しつつ半導体素子５を加圧した際に、軟化した第１の接着剤層９が半導体素子５と第２の接着剤層１０とで挟み込まれるため、第１の接着剤層９の一部を半導体素子５の側面に良好にはみ出させることができる。フィレット部９ｂを形成した後の接着層６の厚さは第２の接着剤層１０で維持することができる。さらに、フィレット部９ｂの大きさ（面方向の幅）は、半導体素子５の側面に回り込んだときの高さに対応するため、第２の接着剤層１０で高さを維持することでフィレット部９ｂの大きさを増大させることができる。これらによって、良好な形状を有するフィレット部９ｂを得ることが可能となる。
図２に構造を示した半導体装置１では、接着工程で加熱しつつ半導体素子５を加圧した際に、軟化した第１の接着剤層９が半導体素子５と第２の接着剤層１０に加圧されるため、半導体素子５と第２の接着剤層１０との合計厚に基づいて、第１の接着剤層９の一部を半導体素子５の側面に良好にはみ出させることができる。フィレット部９ｂの形状や大きさは、図１に構造を示した半導体装置１と同様とすることができる。さらに、フィレット部９ｂを形成した後の接着層６の厚さは第２の接着剤層１０で維持することができる。
第１の接着剤層９を単層で用いた場合には、フィレット部９ｂの形成範囲は半導体素子５の厚さ内に限られるため、フィレット部９ｂの大きさが限定されることになる。さらに、フィレット部９ｂを形成した後の第１の接着剤層９のみで接着層が構成されるため、フィレット部９ｂの形成量を増大させるにしたがって接着層の厚さが薄くなる。これでは半導体素子５の接着性自体が低下し、半導体素子の剥離不良等が生じるおそれがある。
第１の接着剤層９と第２の接着剤層１０との２層構造を有する接着層６の厚さは、半導体素子５の厚さにもよるが、５〜４０μｍの範囲とすることが好ましい。接着層６の厚さが５μｍ未満であると、フィレット部９ｂを良好に形成することができないおそれがある。接着層６の厚さを４０μｍを超えて厚くしてもそれ以上の効果が得られないだけでなく、接着層６の厚さを含む半導体素子５の積層厚が増大するため、半導体装置１の薄型化を阻害するおそれがある。第１の接着剤層９の厚さは５〜２０μｍの範囲とすることが好ましい。これによって、半導体装置１としての厚さの再現性を高めることができる。
このように、第１の接着剤層９と第２の接着剤層１０との２層構造を有する接着層６を適用することによって、半導体素子５の側面を良好な形状を有するフィレット部９ｂで固定することができる。半導体素子５を配線基板２との間に配置された接着層６に加えて、側面に回り込んだフィレット部９ｂで固定することで、半導体素子５の固定状態を高めることができる。特に、フィレット部９ｂは半導体素子５の面方向へのずれを抑制するため、ワイヤボンディング時に超音波振動を金属ワイヤ８に効率よく伝えることができる。
すなちわ、ワイヤボンディングは一般的に荷重（また必要に応じて熱）を加えつつ超音波振動を半導体素子の面方向に印加することによって実施される。この際、半導体素子の固定力が不十分で、超音波振動の印加と共に半導体素子が面方向にずれると、超音波振動が吸収されて印加が不十分となり、金属ワイヤの接合力や接合信頼性が低下する。超音波振動の印加に伴う半導体素子の面方向へのずれは、超音波振動の印加方向と平行な方向に対する半導体素子の長さ（一辺の長さ）が３ｍｍ以下である場合に顕著となる。
このような点に対して、フィレット部９ｂで半導体素子５の面方向へのずれを抑制することによって、ワイヤボンディング時に印加する超音波振動を金属ワイヤ８に効率よく伝えることができる。さらに、第１の接着剤層９と第２の接着剤層１０との２層構造の接着層６においては、特に第２の接着剤層１０が硬度を保持する層として機能するため、接着層６自体による超音波振動の吸収も抑制される。これらによって、金属ワイヤ８の半導体素子５に対する接続性やその信頼性を高めることができる。すなわち、接続信頼性に優れた半導体装置１を提供することが可能となる。
次に、本発明の第２の実施形態による半導体装置について、図３および図４を参照して説明する。なお、前述した第１の実施形態と同一部分には同一符号を付して、その説明を一部省略する。図３および図４に示す積層型半導体装置１１は第１の実施形態と同様に、回路基材として配線基板２を有している。配線基板２の素子搭載部３には、第１の半導体素子１２が第１の接着層１３を介して接着されている。さらに、第１の半導体素子１２上には第２の半導体素子１４が第２の接着層１５を介して接着されている。
第１および第２の半導体素子１２、１４は、例えば矩形状でかつ同一の形状を有し、それぞれ第１および第２の電極パッド１６、１７を備えている。第２の半導体素子１４は第１の半導体素子１２の電極パッド１６が露出するように、第１の半導体素子１２上に階段状に積層されている。第２の半導体素子１４上には第３の半導体素子１８が第３の接着層１９を介して接着されている。第３の半導体素子１８は第１および第２の半導体素子１２、１４より小型の形状を有し、第３の電極パッド２０を備えている。
第１および第２の半導体素子１２、１４の具体例としては、例えばＮＡＮＤ型フラッシュメモリのような半導体メモリ素子が挙げられる。また、第３の半導体素子１８の具体例としては、例えば半導体メモリ素子のコントローラ素子が挙げられる。ここでは２個の半導体素子１２、１４を積層し、その上に小型の半導体素子１８を積層しているが、積層構造はこれに限られるものではない。小型の半導体素子１８は１層の半導体素子１２上に積層してもよいし、また３層以上積層した半導体素子１２上に積層してもよい。
第１の半導体素子１２の第１の電極パッド１６は、Ａｕワイヤ等からなる第１の金属ワイヤ２１を介して配線基板２の接続パッド４と電気的に接続されている。同様に、第２の電極パッド１７は第２の金属ワイヤ２２を介して配線基板２の接続パッド４と電気的に接続されており、第３の電極パッド２０は第３の金属ワイヤ２３を介して配線基板２の接続パッド４と電気的に接続されている。第１ないし第３の半導体素子１２、１４、１８は図示を省略した封止樹脂（エポキシ樹脂等）で金属ワイヤ２１、２２、２３と共に封止される。これらによって、半導体パッケージとして用いられる半導体装置１１が構成される。
第３の接着層１９は第１の実施形態における接着層６と同様に、第１の接着剤層９と第２の接着剤層１０との積層構造を有している。第３の半導体素子１８側に配置された第１の接着剤層９は、第２の半導体素子１４と第３の半導体素子１８との間に存在する層形状部９ａに加えて、第３の半導体素子１８の側面に回り込んだフィレット部９ｂを有している。第２の半導体素子１４側に配置された第２の接着剤層１０は、第２の半導体素子１４と第３の半導体素子１８との間に存在する層形状部のみで構成されている。
第１および第２の接着剤層９、１０の構成、すなわち接着剤層の形成材料、形成方法、接着時の弾性率、厚さ等に関しては、第１の実施形態と同様とすることが好ましい。第１および第２の接着剤層９、１０は図３に示した配置位置に限られるものではなく、図４に示すように第１の接着剤層９を第２の半導体素子１４側に配置し、第２の接着剤層１０を第３の半導体素子１８側に配置してもよい。
図３に構造を示した半導体装置１１では、接着工程で加熱しつつ第３の半導体素子１８を加圧した際に、軟化した第１の接着剤層９が第３の半導体素子１８と第２の接着剤層１０とで挟み込まれるため、第１の接着剤層９の一部を第３の半導体素子１８の側面に良好にはみ出させることができる。さらに、第２の接着剤層１０で接着層１９の厚さを維持することで、フィレット部９ｂの大きさを増大させることができる。これらによって、良好な形状を有するフィレット部９ｂを得ることが可能となる。図４に構造を示した半導体装置１１も同様であり、良好な形状を有するフィレット部９ｂを得ることができる。
このように、第１の接着剤層９と第２の接着剤層１０との２層構造を有する第３の接着層１９を適用することによって、第３の半導体素子１８の側面を良好な形状を有するフィレット部９ｂで固定することができる。第３の半導体素子１８を第２の半導体素子１４との間に配置された接着層１９に加えて、側面に回り込んだフィレット部９ｂで固定することによって、第３の半導体素子１８の固定状態を高めることができる。特に、フィレット部９ｂは第３の半導体素子１８の面方向へのずれを抑制するため、ワイヤボンディング時に超音波振動を金属ワイヤ８に効率よく伝えることができる。
ここで、第３の半導体素子１８にコントローラ素子を適用した場合、その形状は第１および第２の半導体素子１２、１４としての半導体メモリ素子に比べて小形となる。コントローラ素子は細長い形状を有する場合もある。このようなコントローラ素子の超音波振動の印加方向と平行な方向の辺の長さが３ｍｍ以下の場合、超音波振動の印加に伴う半導体素子の面方向へのずれが顕著となる。このため、金属ワイヤの接合性が低下しやすい。
このような点に対して、フィレット部９ｂで第３の半導体素子１８の面方向へのずれを抑制することによって、ワイヤボンディング時に印加する超音波振動を金属ワイヤ２３に効率よく伝えることができる。さらに、第３の接着層１９自体による超音波振動の吸収も抑制することができる。これらによって、金属ワイヤ２３の第３の半導体素子１８に対する接続性やその信頼性を高めることができる。すなわち、接続信頼性に優れた半導体装置１１を提供することが可能となる。２層構造を有する第３の接着層１９は、特に超音波印加方向と平行な方向の辺の長さが３ｍｍ以下の半導体素子１８に有効である。
なお、本発明は上記した各実施形態に限定されるものではなく、半導体素子の接続にワイヤボンディングを適用した各種の半導体装置に適用することができる。そのような半導体装置も本発明に含まれるものである。本発明の半導体装置の具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による半導体装置の構成を示す断面図である。 図１に示す半導体装置の変形例を示す断面図である。 本発明の第２の実施形態による半導体装置の構成を示す断面図である。 図３に示す半導体装置の変形例を示す断面図である。
符号の説明
１，１１…半導体装置、２…配線基板、３…素子搭載部、４…接続パッド、５…半導体素子、６…接着層、７…電極パッド、８…金属ワイヤ、９…第１の接着剤層、１０…第２の接着剤層、１２…第１の半導体素子、１３…第１の接着層、１４…第２の半導体素子、１５…第２の接着層、１６…第１の電極パッド、１７…第２の電極パッド、１８…第３の半導体素子、１９…第３の接着層、２０…第３の電極パッド、２１…第１の金属ワイヤ、２２…第２の金属ワイヤ、２３…第３の金属ワイヤ。

Claims (5)

  1. 素子搭載部と接続部とを有する回路基材と、
    前記回路基材の前記素子搭載部に接着層を介して接着され、電極パッドを有する半導体素子と、
    前記回路基材の前記接続部と前記半導体素子の前記電極パッドとを電気的に接続する金属ワイヤとを具備し、
    前記接着層は第１の接着剤層と第２の接着剤層との積層構造を備え、かつ前記第１および第２の接着剤層の一方は前記半導体素子の側面に回り込んだフィレット部を有することを特徴とする半導体装置。
  2. 素子搭載部と接続部とを有する回路基材と、
    前記回路基材の前記素子搭載部に第１の接着層を介して接着され、第１の電極パッドを有する第１の半導体素子と、
    前記第１の半導体素子上に第２の接着層を介して接着され、第２の電極パッドを有する第２の半導体素子と、
    前記回路基材の前記接続部と前記第１の半導体素子の前記第１の電極パッドとを電気的に接続する第１の金属ワイヤと、
    前記回路基材の前記接続部と前記第２の半導体素子の前記第２の電極パッドとを電気的に接続する第２の金属ワイヤとを具備し、
    前記第２の接着層は第１の接着剤層と第２の接着剤層との積層構造を備え、かつ前記第１および第２の接着剤層の一方は前記第２の半導体素子の側面に回り込んだフィレット部を有することを特徴とする半導体装置。
  3. 請求項１または請求項２記載の半導体装置において、
    前記第１および第２の接着剤層の一方は前記半導体素子の接着時に軟化して形成されるフィレット部を有し、他方は前記半導体素子の接着時に維持された層形状を有することを特徴とする半導体装置。
  4. 請求項１ないし請求項３のいずれか１項記載の半導体装置において、
    前記第１および第２の接着剤層の一方は前記半導体素子の接着時における弾性率が１×１０5Ｐａ未満であり、他方は前記半導体素子の接着時における弾性率が１×１０5Ｐａ以上であることを特徴とする半導体装置。
  5. 請求項１ないし請求項４のいずれか１項記載の半導体装置において、
    前記第１および第２の接着剤層の一方は絶縁樹脂組成物の塗布層からなり、他方は絶縁樹脂フィルムからなることを特徴とする半導体装置。
JP2007125222A 2007-05-10 2007-05-10 半導体装置 Withdrawn JP2008282941A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007125222A JP2008282941A (ja) 2007-05-10 2007-05-10 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007125222A JP2008282941A (ja) 2007-05-10 2007-05-10 半導体装置

Publications (1)

Publication Number Publication Date
JP2008282941A true JP2008282941A (ja) 2008-11-20

Family

ID=40143523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007125222A Withdrawn JP2008282941A (ja) 2007-05-10 2007-05-10 半導体装置

Country Status (1)

Country Link
JP (1) JP2008282941A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021009970A1 (ja) * 2019-07-17 2021-01-21

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021009970A1 (ja) * 2019-07-17 2021-01-21
WO2021009970A1 (ja) * 2019-07-17 2021-01-21 株式会社村田製作所 半導体モジュール
JP7143951B2 (ja) 2019-07-17 2022-09-29 株式会社村田製作所 半導体モジュール

Similar Documents

Publication Publication Date Title
JP4746646B2 (ja) 積層型電子部品
JP4188337B2 (ja) 積層型電子部品の製造方法
JP5918664B2 (ja) 積層型半導体装置の製造方法
JPWO2007023852A1 (ja) 半導体装置及びその製造方法
US8664775B2 (en) Semiconductor device
WO2014054451A1 (ja) 半導体装置及びその製造方法
JP2008288489A (ja) チップ内蔵基板の製造方法
JP4939916B2 (ja) 多層プリント配線板およびその製造方法
JP2005303267A (ja) 積層型電子部品
US20080185717A1 (en) Semiconductor device including bump electrodes
JP4594777B2 (ja) 積層型電子部品の製造方法
JP4621595B2 (ja) 半導体装置の製造方法
JP4435187B2 (ja) 積層型半導体装置
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP2007035864A (ja) 半導体パッケージ
JP2007324443A (ja) 積層型半導体装置とその製造方法
JP2007103614A (ja) 半導体装置および半導体装置の製造方法
JP2008282941A (ja) 半導体装置
US20110068467A1 (en) Semiconductor device and method of manufacturing same
JP5146358B2 (ja) 電子装置
JP2008235492A (ja) 半導体装置および半導体装置の製造方法
JP5078631B2 (ja) 半導体装置
JP2013157363A (ja) 積層型半導体装置
JP4585216B2 (ja) 半導体装置およびその製造方法
JP2005217082A (ja) 半導体実装体

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20100803