JP2008282061A

JP2008282061A - 基板診断方法

Info

Publication number: JP2008282061A
Application number: JP2007122955A
Authority: JP
Inventors: Yuji Sonoda; 其田裕次; Tadanobu Toba; 鳥羽忠信; Katsunori Hirano; 平野克典
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2007-05-08
Filing date: 2007-05-08
Publication date: 2008-11-20

Abstract

【課題】
従来技術では、ＣＰＵの動的な内部異常による故障部位の特定は困難な状況であった。
【解決手段】
複数のCPUが搭載されたプリント回路基板を診断する方法であって、前記複数のCPUは各々、内部処理中に異常となった場合の例外処理を検出するエラー検出部と、エラー発生時のエラーデータをバウンダリスキャンチェーン経由で出力するための出力部と、複数のＣＰＵのデータをシリアル出力するためのライト制御信号を生成及び出力する他ＣＰＵエラー検出部と、を有し、前記複数のCPUに対して、前記バウンダリスキャンチェーンを制御するバウンダリスキャン制御部と、前記複数のCPUから出力されたデータを基に解析および結果を表示するエラー解析部と、を有するバウンダリスキャンコントローラを用いて、監視動作時のデータをバウンダリングスキャンチェーンで監視して、エラー検出および解析を行うことを特徴とする基板診断方法を提案する。
【選択図】図１

Description

本発明は、車載制御基板、エレベータ制御基板、検査装置制御基板などの組み込みシステムの基板診断方法に関するものである。

電子機器の高機能化の進展とともに半導体・電子部品の高集積化も進み、電子機器内プリント回路基板の実装密度も上がっている。このような高密度実装を実現するためのＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）パッケージの普及や特殊な微小電子部品などの増加により、故障特定・解析が非常に困難になってきている。このようなプリント回路基板のテスト手法として、ＩＥＥＥ１１４９．１で規格化されたバウンダリスキャンテストが知られており、例えば、特許文献１では複数のバウンダリスキャンセルを有する半導体装置により回路基板の検査を簡易化する技術が提案されている。図６にバウンダリスキャンテストに対応したデバイスの構成を示す。デバイス本来の機能を行う内部ロジック１０１と信号ピン１０２との間にセル１０３と呼ばれるシフトレジスタを配置し、このセルを通過する信号を監視したり、任意のデータを入力したりする。このセルが従来のインサーキットテストにおけるテストプローブと同等の働きをする。さらに入力されたデータを最短経路で出力するバイパスレジスタ１０４、命令を受け取るインストラクションレジスタ１０５、セルを制御するＴＡＰ（ＴｅｓｔＡｃｃｅｓｓＰｏｒｔ）コントローラ１０６を内蔵する。これによって、ＴＤＩ（ＴｅｓｔＤａｔａＩｎ）、ＴＭＳ（ＴｅｓｔＭｏｄｅＳｅｌｅｃｔ）、ＴＣＫ（ＴｅｓｔＣｌｏｃｋ）、ＴＤＯ（ＴｅｓｔＤａｔａＯｕｔ）、ＴＲＳＴ（ＴｅｓｔＲｅｓｅｔ）の５本の信号で、デバイス間の接続テストを行うことで、プリント回路基板上の多くの箇所の状態をテストすることができる。ＴＲＳＴはオプションであることが多い。

特開２０００−２４３９１４号公報

しかし、上記した従来技術では、ＣＰＵの動的な内部異常による故障部位の特定までは困難になってきている。特に、今後高密度化や低電圧化等、プリント回路基板に求められる動作条件は厳しくなっていく中で、特に過酷な環境下に用いられる電子機器での故障や不安定動作も増加傾向にあり、その原因箇所の特定までも行う必要が高まっている。

上記目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次のとおりである。
（１）複数のCPUが搭載されたプリント回路基板を診断する方法であって、前記複数のCPUは各々、内部処理中に異常となった場合の例外処理を検出するエラー検出部と、エラー発生時のエラーデータをバウンダリスキャンチェーン経由で出力するための出力部と、複数のＣＰＵのデータをシリアル出力するためのライト制御信号を生成及び出力する他ＣＰＵエラー検出部と、を有し、前記複数のCPUに対して、前記バウンダリスキャンチェーンを制御するバウンダリスキャン制御部と、前記複数のCPUから出力されたデータを基に解析および結果を表示するエラー解析部と、を有するバウンダリスキャンコントローラを用いて、監視動作時のデータをバウンダリングスキャンチェーンで監視して、エラー検出および解析を行うことを特徴とする基板診断方法である。
（２）バウンダリスキャンコントローラを用いて複数のCPUが搭載された回路基板を診断する方法であって、通常動作において内部処理を行う内部処理部と、前記内部処理部で発生したエラーを検出し、前記エラー発生時の内部処理の状態をログとして取得し、前記エラーを示すフラグを立てて、前記ログ及び前記フラグを送出するエラー検出部と、前記バウンダリスキャンコントローラからのTDIを監視して前記TDIの状態に応じてライト制御信号を生成して送出する他CPUエラー検出部と、前記エラー検出部から送出された前記ログ及び前記フラグを、前記他CPUエラー検出部から送出された前記ライト制御信号に基づいて格納する出力部と、を各々有する前記複数のCPUに対して、前記バウンダリスキャンコントローラのTDIからデータを送出し、前記TDIからのデータを前記複数のCPUを順次経由して伝送させ、再び前記バウンダリスキャンコントローラのTDOに出力する第一の工程と、前記バウンダリスキャンコントローラの内部に設けられたエラー解析部により前記出力されたデータを解析して、エラーを有するCPUを特定する工程と、を有し、前記第一の工程では、前記TDIからのデータには前記複数のCPUを経由するたびに前記複数のCPUの各々のデータが付加され、エラーが発生したCPUにおいてはそのCPUの前記出力部においてそのエラーに基づく前記ログのデータがさらに付加されており、前記第二の工程では、前記出力されたデータのうち、前記ログを解析することでエラーを有するCPUを特定することを特徴とする基板診断方法である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）バウンダリスキャンチェーン経由でＣＰＵを監視できるため、ＣＰＵの内部処理を中断することなく、エラー検出と解析が可能となる。
（２）バウンダリスキャン信号を使用しているため、ＣＰＵのエラー検出と解析のための信号線を増やす必要がない。
（３）複数ＣＰＵの動的な内部異常による故障部位の特定が可能となる。
（４）故障部位の特定が可能となることで、製品保守コストが削減できる。

以下に本発明の実施の形態を説明する。

図１は本発明の動的イベントログ基板診断方法に関する構成を示したものである。外部入力３（センサなど）と複数のＣＰＵ５が搭載されたプリント回路基板４において、ＣＰＵ５の内部処理部６にて内部処理中に異常となった場合の例外処理を検出するエラー検出部７と、エラー発生の有無を示すフラグ、ＣＰＵの内部状態を示すログ、ＣＰＵの番号を示すＣＰＵＮｏ．などのデータをバウンダリスキャンチェーン１１経由で出力するための出力部９と、複数のＣＰＵのデータをシリアル出力するためのライト制御信号１０を生成・出力する他ＣＰＵエラー検出部８と、バウンダリスキャンチェーンを制御するバウンダリスキャン制御部１と、ＣＰＵ５から出力されたデータを基に解析および結果を表示するエラー解析部２を有し、複数のＣＰＵが通常動作をしているときと監視動作をしているときを独立した構成とし、監視動作時のデータをバウンダリスキャンチェーンで監視して、エラー検出および解析を行う。以下、この構成について説明する。

まず、本構成におけるバウンダリスキャンチェーンについて説明する。バウンダリスキャンコントローラ１２からのＴＤＩはプリント回路基板４上のＣＰＵ５のＴＤＩに接続されＴＤＯから出力される。ＣＰＵ５のＴＤＯは、次のＣＰＵ（図示しない）のＴＤＩに接続され、順番にプリント回路基板４上のすべてのＣＰＵを接続し、最後のＣＰＵｎ１５からのＴＤＯはバウンダリスキャンコントローラ１２のＴＤＯに接続される。このようにプリント回路基板上の全てのバウンダリスキャン対応デバイスを一筆書き（デイジーチェーン）に接続したチェーンがバウンダリスキャンチェーンである。また、バウンダリスキャンコントローラ１２からのＴＣＫ、ＴＭＳはバス状にプリント回路基板上のすべてのＣＰＵに接続される。

本発明の構成は、内部処理部６において内部処理、例外処理を行う通常動作１３と、エラー検出部７、他エラー検出部８、出力部９を行う監視動作１４から構成され、独立に並行処理を行う。このような構成とすることで、通常動作時の処理を中断することなく、監視動作を行うことができる。

センサ３（この場合の例）などの外部入力により、ＣＰＵ５は通常は内部処理部６の内部処理内のステートを遷移して実行される。しかし、何らかの原因により例外処理が発生した場合は、そのエラーをエラー検出部７で検出する。

エラー検出部７は、エラー発生時の内部処理部６の内部処理の状態をログとして取得し、エラーを示す例えば‘１’をフラグとして立てる（エラーでない場合には、例えば‘０’）。これらログとフラグを出力部９に送出する。

出力部９は、エラー検出部７から送出されたエラー発生時の内部状態を示すログとエラー発生の有無を示すフラグを格納し、ＴＤＯに送出する。格納するタイミングは、他ＣＰＵエラー検出部８からのライト制御信号１０により決定する。

他ＣＰＵエラー検出部８は、ＴＤＩを監視してＴＤＩの状態に応じてライト制御信号１０を生成し、出力部９に送出する。

バウンダリスキャン制御部１は、ＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＤＯを制御し、ＣＰＵに送出する。

エラー解析部２は、プリント回路基板４上の最後のＣＰＵｎ１５からのＴＤＯの内容をエラー結果として表示し、さらに取得したログを基にエラー解析を行う。

図２は、他ＣＰＵエラー検出部８の構成を具体的に示したものである。他ＣＰＵエラー検出部８は、前のＣＰＵのデータが格納されているＴＤＩをＴＤＩ監視部１６で監視し、前のＣＰＵのデータが終了していない間は、その状態を示すライト制御信号１０を生成し出力部９に送出する。また、前のＣＰＵのデータが終了した場合は、その状態を示すライト制御信号１０を生成し出力部９に送出する。

図３は、出力部９の構成を具体的に示したものである。出力部９は、エラー検出部７からのエラー発生の有無を示すフラグとエラー発生時の内部状態を示すログをフラグ・ログ出力部１７に格納するタイミングを他ＣＰＵエラー検出部８からのライト制御信号１０により制御する。これは、バウンダリスキャンチェーンの唯一の出力信号であるＴＤＯに、複数のＣＰＵのデータをシリアル出力することが必要となるためである。つまり、他ＣＰＵエラー検出部８からライト制御信号１０がきている間は、フラグ・ログ出力部１７には、フラグやログを格納せずにいったん保持し、ライト制御信号１０が解除されたら格納を行うようにし、さらにＣＰＵの番号を示すＣＰＵＮｏ．を付加する。このようにすることで、データの上書きを防止する。フラグ・ログ出力部１７に格納されたデータをＴＤＯに出力することで、バウンダリスキャンチェーンにのせ、最終的にバウンダリスキャンコントローラに送出される。

図４は、ＴＤＯのタイミングチャートを示したものであり、（ａ）は、ＴＤＯのタイミングチャートを説明するための構成例を示し、（ｂ）は構成例のＴＤＯのタイミングチャートを示すものである。

構成例としては、図４（ａ）に示すようにプリント回路基板上に３つのＣＰＵが搭載された構成である。以下、図４（ａ）のｉ）〜ｖ）のポイントでのＴＤＯのタイミングチャートを図４（ｂ）に示し、これについて以下説明する。ここで、ＣＰＵ１のデータをＣＰＵａとし、そのデータ内容はフラグがエラーなしを示す‘０’、ＣＰＵＮｏ．がＣＰＵ１、データの終了を示すＥＮＤである。ＣＰＵ２のデータをＣＰＵｂとし、そのデータの内容はフラグがエラーを示す‘１’、ＣＰＵＮｏ．がＣＰＵ２、エラー発生時の内部状態であるログ、データの終了を示すＥＮＤである。また、ＣＰＵ３のデータをＣＰＵｃとし、そのデータの内容をフラグがエラーなしを示す‘０’、ＣＰＵＮｏ．がＣＰＵ３、データの終了を示すＥＮＤである。図４（ａ）のｉ）では、ＣＰＵ１のデータであるＣＰＵａがＣＰＵ１のＴＤＯから送出される。図４（ａ）のii）では、ＣＰＵ２がＣＰＵ１のデータであるＣＰＵａをＣＰＵ２のＴＤＩで受信する。このとき、ＴＤＩを監視してＣＰＵ１のデータの終了を示すＥＮＤを検出したら、ＣＰＵ２のデータであるＣＰＵｂをＣＰＵ１のデータに続いて送出するための準備をし、図４（ａ）のiii）で、ＣＰＵ１のデータであるＣＰＵａとＣＰＵ２のデータであるＣＰＵｂがＣＰＵ２のＴＤＯから送出される。図４（ａ）iv）では、ＣＰＵ３がＣＰＵ１のデータであるＣＰＵａとＣＰＵ２のデータであるＣＰＵｂをＣＰＵ３のＴＤＩで受信する。このとき、ＴＤＩを監視してＣＰＵ２のデータの終了を示すＥＮＤを検出したら、ＣＰＵ３のデータであるＣＰＵｃをＣＰＵ１のデータとＣＰＵ２のデータに続いて送出するための準備をし、図４（ａ）のｖ）で、ＣＰＵ１のデータであるＣＰＵａとＣＰＵ２のデータであるＣＰＵｂとＣＰＵ３のデータであるＣＰＵｃがＣＰＵ３のＴＤＯから送出されることで、バウンダリスキャンコントローラにプリント回路基板上に搭載された全て（この場合は３つ）のＣＰＵのデータが出力される。このように、フラグから始まりＥＮＤまでを１組のデータとして順に出力し、前のＣＰＵのデータであるＴＤＩを監視することで、バウンダリスキャンチェーンの唯一の出力信号であるＴＤＯにシリアル出力し、複数のＣＰＵのデータを出力することを可能としている。

この場合には、３つのＣＰＵが搭載された構成を例にとり説明したが、ＣＰＵの数について制限はない。

図５は、エラー解析部２におけるエラー結果表示画面を示したものである。プリント回路基板上の最後のＣＰＵからのＴＤＯの内容をエラー結果として表示する。ＣＰＵＮｏ．１８は、プリント回路基板上に搭載されたＣＰＵの番号を示す。フラグ１９は、エラー発生の有無を示すものであり、例えば‘０’はエラーなしを示し、‘１’はエラーがあることを示す。またログ２０は、エラー発生時のＣＰＵの内部状態を示したものであり、図５の最初のログを例にとり説明すると、ＣＰＵ１のエラー発生時のログは、ＣＰＵの内部状態であるＳｔａｔｅ１を実行し、次にＳｔａｔｅ２を実行し、最後にＳｔａｔｅ３を実行していたことになる。このログを解析すると、ＣＰＵ１ではＳｔａｔｅ１からＳｔａｔｅ２へ遷移し、その後Ｓｔａｔｅ３に遷移し、Ｓｔａｔｅ３遷移後にエラーが発生していることになる。このように、エラー発生時の内部状態を示すログを解析することで、複数のＣＰＵの動的な内部異常による故障部位の特定を行うことができる。また、このようにプリント回路基板上に搭載されたすべてのＣＰＵのデータを収集することにより、相互関係による故障部位の特定を行うことも可能である。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

また、本願で開示した基板の診断方法は、特に、車載制御基板、エレベータ制御基板、検査装置制御基板などの組み込みシステムの基板診断に用いられるが、適用対象は適宜変更可能であることはいうまでもない。

本発明の実施の形態に係る動的イベントログ取得方法に関する構成の一例を示した図である。本発明の実施の形態に係る他ＣＰＵエラー検出部の構成の一例を示した図である。本発明の実施の形態に係る出力部の構成の一例を示した図である。本発明の実施の形態に係るＴＤＯのタイミングチャートの一例を示した図である。本発明の実施の形態に係るエラー解析結果表示画面の一例を示した図である。バウンダリスキャン対応デバイスの構成の一例を示した図である。

符号の説明

１…バウンダリスキャン制御部、２…エラー解析部、３…センサ、４…プリント回路基板、５…ＣＰＵ、６…内部処理部、７…エラー検出部、８…他ＣＰＵエラー検出部、９…出力部、１０…ライト制御信号、１１…バウンダリスキャンチェーン、１２…バウンダリスキャンコントローラ、１３…通常動作、１４…監視動作、１５…ＣＰＵｎ、１６…ＴＤＩ監視部、１７…フラグ・ログ出力部、１８…ＣＰＵＮｏ．、１９…フラグ、２０…ログ

Claims

複数のCPUが搭載されたプリント回路基板を診断する方法であって、
前記複数のCPUは各々、
内部処理中に異常となった場合の例外処理を検出するエラー検出部と、エラー発生時のエラーデータをバウンダリスキャンチェーン経由で出力するための出力部と、
複数のＣＰＵのデータをシリアル出力するためのライト制御信号を生成及び出力する他ＣＰＵエラー検出部と、を有し、
前記複数のCPUに対して、
前記バウンダリスキャンチェーンを制御するバウンダリスキャン制御部と、前記複数のCPUから出力されたデータを基に解析および結果を表示するエラー解析部と、
を有するバウンダリスキャンコントローラを用いて、
監視動作時のデータをバウンダリングスキャンチェーンで監視して、エラー検出および解析を行うことを特徴とする基板診断方法。
請求項１記載の基板診断方法であって、
前記複数のCPUは各々、通常動作をしているときと監視動作をしているときを独立な構成としてあることを特徴とする基板診断方法。
請求項１又は２記載の基板診断方法であって、
前記エラー検出部は、エラー発生時の内部処理の状態をログとして取得し、エラー発生の有無を示すフラグを付加することを特徴とする基板診断方法。
請求項１乃至３のいずれかに記載の基板診断方法であって、
前記他ＣＰＵエラー検出部は、ＴＤＩを監視して前記出力部へのライト制御信号を生成及び出力することを特徴とする基板診断方法。
請求項３記載の基板診断方法であって、
前記出力部は、前記他ＣＰＵエラー検出部からのライト制御信号に応じて、ＴＤＯに内部状態を示す前記ログおよびエラー発生の有無を示す前記フラグを出力することを特徴とする基板診断方法。
請求項１乃至５のいずれかに記載の基板診断方法であって、
前記出力部は、前記複数のＣＰＵのいずれかの番号を示すＣＰＵＮｏ．をＴＤＯに付加することを特徴とする基板診断方法。
バウンダリスキャンコントローラを用いて複数のCPUが搭載された回路基板を診断する方法であって、
通常動作において内部処理を行う内部処理部と、
前記内部処理部で発生したエラーを検出し、前記エラー発生時の内部処理の状態をログとして取得し、前記エラーを示すフラグを立てて、前記ログ及び前記フラグを送出するエラー検出部と、
前記バウンダリスキャンコントローラからのTDIを監視して前記TDIの状態に応じてライト制御信号を生成して送出する他CPUエラー検出部と、
前記エラー検出部から送出された前記ログ及び前記フラグを、前記他CPUエラー検出部から送出された前記ライト制御信号に基づいて格納する出力部と、
を各々有する前記複数のCPUに対して、
前記バウンダリスキャンコントローラのTDIからデータを送出し、前記TDIからのデータを前記複数のCPUを順次経由して伝送させ、再び前記バウンダリスキャンコントローラのTDOに出力する第一の工程と、
前記バウンダリスキャンコントローラの内部に設けられたエラー解析部により前記出力されたデータを解析して、エラーを有するCPUを特定する工程と、
を有し、
前記第一の工程では、前記TDIからのデータには前記複数のCPUを経由するたびに前記複数のCPUの各々のデータが付加され、エラーが発生したCPUにおいてはそのCPUの前記出力部においてそのエラーに基づく前記ログのデータがさらに付加されており、
前記第二の工程では、前記出力されたデータのうち、前記ログを解析することでエラーを有するCPUを特定することを特徴とする基板診断方法。
請求項７記載の基板の診断方法であって、
前記複数のCPUはいずれも、前記内部処理部と、前記エラー検出部及び前記他CPUエラー検出部及び前記出力部と、が独立に構成されており、
前記内部処理部における内部処理を中断することなく、基板の診断ができることを特徴とする基板診断方法。