JP2008282061A - 基板診断方法 - Google Patents
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Abstract
【課題】
従来技術では、CPUの動的な内部異常による故障部位の特定は困難な状況であった。
【解決手段】
複数のCPUが搭載されたプリント回路基板を診断する方法であって、前記複数のCPUは各々、内部処理中に異常となった場合の例外処理を検出するエラー検出部と、エラー発生時のエラーデータをバウンダリスキャンチェーン経由で出力するための出力部と、複数のCPUのデータをシリアル出力するためのライト制御信号を生成及び出力する他CPUエラー検出部と、を有し、前記複数のCPUに対して、前記バウンダリスキャンチェーンを制御するバウンダリスキャン制御部と、前記複数のCPUから出力されたデータを基に解析および結果を表示するエラー解析部と、を有するバウンダリスキャンコントローラを用いて、監視動作時のデータをバウンダリングスキャンチェーンで監視して、エラー検出および解析を行うことを特徴とする基板診断方法を提案する。
【選択図】 図1
従来技術では、CPUの動的な内部異常による故障部位の特定は困難な状況であった。
【解決手段】
複数のCPUが搭載されたプリント回路基板を診断する方法であって、前記複数のCPUは各々、内部処理中に異常となった場合の例外処理を検出するエラー検出部と、エラー発生時のエラーデータをバウンダリスキャンチェーン経由で出力するための出力部と、複数のCPUのデータをシリアル出力するためのライト制御信号を生成及び出力する他CPUエラー検出部と、を有し、前記複数のCPUに対して、前記バウンダリスキャンチェーンを制御するバウンダリスキャン制御部と、前記複数のCPUから出力されたデータを基に解析および結果を表示するエラー解析部と、を有するバウンダリスキャンコントローラを用いて、監視動作時のデータをバウンダリングスキャンチェーンで監視して、エラー検出および解析を行うことを特徴とする基板診断方法を提案する。
【選択図】 図1
Description
本発明は、車載制御基板、エレベータ制御基板、検査装置制御基板などの組み込みシステムの基板診断方法に関するものである。
電子機器の高機能化の進展とともに半導体・電子部品の高集積化も進み、電子機器内プリント回路基板の実装密度も上がっている。このような高密度実装を実現するためのBGA(Ball Grid Array)パッケージの普及や特殊な微小電子部品などの増加により、故障特定・解析が非常に困難になってきている。このようなプリント回路基板のテスト手法として、IEEE1149.1で規格化されたバウンダリスキャンテストが知られており、例えば、特許文献1では複数のバウンダリスキャンセルを有する半導体装置により回路基板の検査を簡易化する技術が提案されている。図6にバウンダリスキャンテストに対応したデバイスの構成を示す。デバイス本来の機能を行う内部ロジック101と信号ピン102との間にセル103と呼ばれるシフトレジスタを配置し、このセルを通過する信号を監視したり、任意のデータを入力したりする。このセルが従来のインサーキットテストにおけるテストプローブと同等の働きをする。さらに入力されたデータを最短経路で出力するバイパスレジスタ104、命令を受け取るインストラクションレジスタ105、セルを制御するTAP(Test Access Port)コントローラ106を内蔵する。これによって、TDI(Test Data In)、TMS(Test Mode Select)、TCK(Test Clock)、TDO(Test Data Out)、TRST(Test Reset)の5本の信号で、デバイス間の接続テストを行うことで、プリント回路基板上の多くの箇所の状態をテストすることができる。TRSTはオプションであることが多い。
しかし、上記した従来技術では、CPUの動的な内部異常による故障部位の特定までは困難になってきている。特に、今後高密度化や低電圧化等、プリント回路基板に求められる動作条件は厳しくなっていく中で、特に過酷な環境下に用いられる電子機器での故障や不安定動作も増加傾向にあり、その原因箇所の特定までも行う必要が高まっている。
上記目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次のとおりである。
(1)複数のCPUが搭載されたプリント回路基板を診断する方法であって、前記複数のCPUは各々、内部処理中に異常となった場合の例外処理を検出するエラー検出部と、エラー発生時のエラーデータをバウンダリスキャンチェーン経由で出力するための出力部と、複数のCPUのデータをシリアル出力するためのライト制御信号を生成及び出力する他CPUエラー検出部と、を有し、前記複数のCPUに対して、前記バウンダリスキャンチェーンを制御するバウンダリスキャン制御部と、前記複数のCPUから出力されたデータを基に解析および結果を表示するエラー解析部と、を有するバウンダリスキャンコントローラを用いて、監視動作時のデータをバウンダリングスキャンチェーンで監視して、エラー検出および解析を行うことを特徴とする基板診断方法である。
(2)バウンダリスキャンコントローラを用いて複数のCPUが搭載された回路基板を診断する方法であって、通常動作において内部処理を行う内部処理部と、前記内部処理部で発生したエラーを検出し、前記エラー発生時の内部処理の状態をログとして取得し、前記エラーを示すフラグを立てて、前記ログ及び前記フラグを送出するエラー検出部と、前記バウンダリスキャンコントローラからのTDIを監視して前記TDIの状態に応じてライト制御信号を生成して送出する他CPUエラー検出部と、前記エラー検出部から送出された前記ログ及び前記フラグを、前記他CPUエラー検出部から送出された前記ライト制御信号に基づいて格納する出力部と、を各々有する前記複数のCPUに対して、前記バウンダリスキャンコントローラのTDIからデータを送出し、前記TDIからのデータを前記複数のCPUを順次経由して伝送させ、再び前記バウンダリスキャンコントローラのTDOに出力する第一の工程と、前記バウンダリスキャンコントローラの内部に設けられたエラー解析部により前記出力されたデータを解析して、エラーを有するCPUを特定する工程と、を有し、前記第一の工程では、前記TDIからのデータには前記複数のCPUを経由するたびに前記複数のCPUの各々のデータが付加され、エラーが発生したCPUにおいてはそのCPUの前記出力部においてそのエラーに基づく前記ログのデータがさらに付加されており、前記第二の工程では、前記出力されたデータのうち、前記ログを解析することでエラーを有するCPUを特定することを特徴とする基板診断方法である。
(1)複数のCPUが搭載されたプリント回路基板を診断する方法であって、前記複数のCPUは各々、内部処理中に異常となった場合の例外処理を検出するエラー検出部と、エラー発生時のエラーデータをバウンダリスキャンチェーン経由で出力するための出力部と、複数のCPUのデータをシリアル出力するためのライト制御信号を生成及び出力する他CPUエラー検出部と、を有し、前記複数のCPUに対して、前記バウンダリスキャンチェーンを制御するバウンダリスキャン制御部と、前記複数のCPUから出力されたデータを基に解析および結果を表示するエラー解析部と、を有するバウンダリスキャンコントローラを用いて、監視動作時のデータをバウンダリングスキャンチェーンで監視して、エラー検出および解析を行うことを特徴とする基板診断方法である。
(2)バウンダリスキャンコントローラを用いて複数のCPUが搭載された回路基板を診断する方法であって、通常動作において内部処理を行う内部処理部と、前記内部処理部で発生したエラーを検出し、前記エラー発生時の内部処理の状態をログとして取得し、前記エラーを示すフラグを立てて、前記ログ及び前記フラグを送出するエラー検出部と、前記バウンダリスキャンコントローラからのTDIを監視して前記TDIの状態に応じてライト制御信号を生成して送出する他CPUエラー検出部と、前記エラー検出部から送出された前記ログ及び前記フラグを、前記他CPUエラー検出部から送出された前記ライト制御信号に基づいて格納する出力部と、を各々有する前記複数のCPUに対して、前記バウンダリスキャンコントローラのTDIからデータを送出し、前記TDIからのデータを前記複数のCPUを順次経由して伝送させ、再び前記バウンダリスキャンコントローラのTDOに出力する第一の工程と、前記バウンダリスキャンコントローラの内部に設けられたエラー解析部により前記出力されたデータを解析して、エラーを有するCPUを特定する工程と、を有し、前記第一の工程では、前記TDIからのデータには前記複数のCPUを経由するたびに前記複数のCPUの各々のデータが付加され、エラーが発生したCPUにおいてはそのCPUの前記出力部においてそのエラーに基づく前記ログのデータがさらに付加されており、前記第二の工程では、前記出力されたデータのうち、前記ログを解析することでエラーを有するCPUを特定することを特徴とする基板診断方法である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
(1)バウンダリスキャンチェーン経由でCPUを監視できるため、CPUの内部処理を中断することなく、エラー検出と解析が可能となる。
(2)バウンダリスキャン信号を使用しているため、CPUのエラー検出と解析のための信号線を増やす必要がない。
(3)複数CPUの動的な内部異常による故障部位の特定が可能となる。
(4)故障部位の特定が可能となることで、製品保守コストが削減できる。
(1)バウンダリスキャンチェーン経由でCPUを監視できるため、CPUの内部処理を中断することなく、エラー検出と解析が可能となる。
(2)バウンダリスキャン信号を使用しているため、CPUのエラー検出と解析のための信号線を増やす必要がない。
(3)複数CPUの動的な内部異常による故障部位の特定が可能となる。
(4)故障部位の特定が可能となることで、製品保守コストが削減できる。
以下に本発明の実施の形態を説明する。
図1は本発明の動的イベントログ基板診断方法に関する構成を示したものである。外部入力3(センサなど)と複数のCPU5が搭載されたプリント回路基板4において、CPU5の内部処理部6にて内部処理中に異常となった場合の例外処理を検出するエラー検出部7と、エラー発生の有無を示すフラグ、CPUの内部状態を示すログ、CPUの番号を示すCPUNo.などのデータをバウンダリスキャンチェーン11経由で出力するための出力部9と、複数のCPUのデータをシリアル出力するためのライト制御信号10を生成・出力する他CPUエラー検出部8と、バウンダリスキャンチェーンを制御するバウンダリスキャン制御部1と、CPU5から出力されたデータを基に解析および結果を表示するエラー解析部2を有し、複数のCPUが通常動作をしているときと監視動作をしているときを独立した構成とし、監視動作時のデータをバウンダリスキャンチェーンで監視して、エラー検出および解析を行う。以下、この構成について説明する。
まず、本構成におけるバウンダリスキャンチェーンについて説明する。バウンダリスキャンコントローラ12からのTDIはプリント回路基板4上のCPU5のTDIに接続されTDOから出力される。CPU5のTDOは、次のCPU(図示しない)のTDIに接続され、順番にプリント回路基板4上のすべてのCPUを接続し、最後のCPUn15からのTDOはバウンダリスキャンコントローラ12のTDOに接続される。このようにプリント回路基板上の全てのバウンダリスキャン対応デバイスを一筆書き(デイジーチェーン)に接続したチェーンがバウンダリスキャンチェーンである。また、バウンダリスキャンコントローラ12からのTCK、TMSはバス状にプリント回路基板上のすべてのCPUに接続される。
本発明の構成は、内部処理部6において内部処理、例外処理を行う通常動作13と、エラー検出部7、他エラー検出部8、出力部9を行う監視動作14から構成され、独立に並行処理を行う。このような構成とすることで、通常動作時の処理を中断することなく、監視動作を行うことができる。
センサ3(この場合の例)などの外部入力により、CPU5は通常は内部処理部6の内部処理内のステートを遷移して実行される。しかし、何らかの原因により例外処理が発生した場合は、そのエラーをエラー検出部7で検出する。
エラー検出部7は、エラー発生時の内部処理部6の内部処理の状態をログとして取得し、エラーを示す例えば‘1’をフラグとして立てる(エラーでない場合には、例えば‘0’)。これらログとフラグを出力部9に送出する。
出力部9は、エラー検出部7から送出されたエラー発生時の内部状態を示すログとエラー発生の有無を示すフラグを格納し、TDOに送出する。格納するタイミングは、他CPUエラー検出部8からのライト制御信号10により決定する。
他CPUエラー検出部8は、TDIを監視してTDIの状態に応じてライト制御信号10を生成し、出力部9に送出する。
バウンダリスキャン制御部1は、TDI、TMS、TCK、TDOを制御し、CPUに送出する。
エラー解析部2は、プリント回路基板4上の最後のCPUn15からのTDOの内容をエラー結果として表示し、さらに取得したログを基にエラー解析を行う。
図2は、他CPUエラー検出部8の構成を具体的に示したものである。他CPUエラー検出部8は、前のCPUのデータが格納されているTDIをTDI監視部16で監視し、前のCPUのデータが終了していない間は、その状態を示すライト制御信号10を生成し出力部9に送出する。また、前のCPUのデータが終了した場合は、その状態を示すライト制御信号10を生成し出力部9に送出する。
図3は、出力部9の構成を具体的に示したものである。出力部9は、エラー検出部7からのエラー発生の有無を示すフラグとエラー発生時の内部状態を示すログをフラグ・ログ出力部17に格納するタイミングを他CPUエラー検出部8からのライト制御信号10により制御する。これは、バウンダリスキャンチェーンの唯一の出力信号であるTDOに、複数のCPUのデータをシリアル出力することが必要となるためである。つまり、他CPUエラー検出部8からライト制御信号10がきている間は、フラグ・ログ出力部17には、フラグやログを格納せずにいったん保持し、ライト制御信号10が解除されたら格納を行うようにし、さらにCPUの番号を示すCPUNo.を付加する。このようにすることで、データの上書きを防止する。フラグ・ログ出力部17に格納されたデータをTDOに出力することで、バウンダリスキャンチェーンにのせ、最終的にバウンダリスキャンコントローラに送出される。
図4は、TDOのタイミングチャートを示したものであり、(a)は、TDOのタイミングチャートを説明するための構成例を示し、(b)は構成例のTDOのタイミングチャートを示すものである。
構成例としては、図4(a)に示すようにプリント回路基板上に3つのCPUが搭載された構成である。以下、図4(a)のi)〜v)のポイントでのTDOのタイミングチャートを図4(b)に示し、これについて以下説明する。ここで、CPU1のデータをCPUaとし、そのデータ内容はフラグがエラーなしを示す‘0’、CPUNo.がCPU1、データの終了を示すENDである。CPU2のデータをCPUbとし、そのデータの内容はフラグがエラーを示す‘1’、CPUNo.がCPU2、エラー発生時の内部状態であるログ、データの終了を示すENDである。また、CPU3のデータをCPUcとし、そのデータの内容をフラグがエラーなしを示す‘0’、CPUNo.がCPU3、データの終了を示すENDである。図4(a)のi)では、CPU1のデータであるCPUaがCPU1のTDOから送出される。図4(a)のii)では、CPU2がCPU1のデータであるCPUaをCPU2のTDIで受信する。このとき、TDIを監視してCPU1のデータの終了を示すENDを検出したら、CPU2のデータであるCPUbをCPU1のデータに続いて送出するための準備をし、図4(a)のiii)で、CPU1のデータであるCPUaとCPU2のデータであるCPUbがCPU2のTDOから送出される。図4(a)iv)では、CPU3がCPU1のデータであるCPUaとCPU2のデータであるCPUbをCPU3のTDIで受信する。このとき、TDIを監視してCPU2のデータの終了を示すENDを検出したら、CPU3のデータであるCPUcをCPU1のデータとCPU2のデータに続いて送出するための準備をし、図4(a)のv)で、CPU1のデータであるCPUaとCPU2のデータであるCPUbとCPU3のデータであるCPUcがCPU3のTDOから送出されることで、バウンダリスキャンコントローラにプリント回路基板上に搭載された全て(この場合は3つ)のCPUのデータが出力される。このように、フラグから始まりENDまでを1組のデータとして順に出力し、前のCPUのデータであるTDIを監視することで、バウンダリスキャンチェーンの唯一の出力信号であるTDOにシリアル出力し、複数のCPUのデータを出力することを可能としている。
この場合には、3つのCPUが搭載された構成を例にとり説明したが、CPUの数について制限はない。
図5は、エラー解析部2におけるエラー結果表示画面を示したものである。プリント回路基板上の最後のCPUからのTDOの内容をエラー結果として表示する。CPUNo.18は、プリント回路基板上に搭載されたCPUの番号を示す。フラグ19は、エラー発生の有無を示すものであり、例えば‘0’はエラーなしを示し、‘1’はエラーがあることを示す。またログ20は、エラー発生時のCPUの内部状態を示したものであり、図5の最初のログを例にとり説明すると、CPU1のエラー発生時のログは、CPUの内部状態であるState1を実行し、次にState2を実行し、最後にState3を実行していたことになる。このログを解析すると、CPU1ではState1からState2へ遷移し、その後State3に遷移し、State3遷移後にエラーが発生していることになる。このように、エラー発生時の内部状態を示すログを解析することで、複数のCPUの動的な内部異常による故障部位の特定を行うことができる。また、このようにプリント回路基板上に搭載されたすべてのCPUのデータを収集することにより、相互関係による故障部位の特定を行うことも可能である。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、本願で開示した基板の診断方法は、特に、車載制御基板、エレベータ制御基板、検査装置制御基板などの組み込みシステムの基板診断に用いられるが、適用対象は適宜変更可能であることはいうまでもない。
1…バウンダリスキャン制御部、2…エラー解析部、3…センサ、4…プリント回路基板、5…CPU、6…内部処理部、7…エラー検出部、8…他CPUエラー検出部、9…出力部、10…ライト制御信号、11…バウンダリスキャンチェーン、12…バウンダリスキャンコントローラ、13…通常動作、14…監視動作、15…CPUn、16…TDI監視部、17…フラグ・ログ出力部、18…CPUNo.、19…フラグ、20…ログ
Claims (8)
- 複数のCPUが搭載されたプリント回路基板を診断する方法であって、
前記複数のCPUは各々、
内部処理中に異常となった場合の例外処理を検出するエラー検出部と、エラー発生時のエラーデータをバウンダリスキャンチェーン経由で出力するための出力部と、
複数のCPUのデータをシリアル出力するためのライト制御信号を生成及び出力する他CPUエラー検出部と、を有し、
前記複数のCPUに対して、
前記バウンダリスキャンチェーンを制御するバウンダリスキャン制御部と、前記複数のCPUから出力されたデータを基に解析および結果を表示するエラー解析部と、
を有するバウンダリスキャンコントローラを用いて、
監視動作時のデータをバウンダリングスキャンチェーンで監視して、エラー検出および解析を行うことを特徴とする基板診断方法。 - 請求項1記載の基板診断方法であって、
前記複数のCPUは各々、通常動作をしているときと監視動作をしているときを独立な構成としてあることを特徴とする基板診断方法。 - 請求項1又は2記載の基板診断方法であって、
前記エラー検出部は、エラー発生時の内部処理の状態をログとして取得し、エラー発生の有無を示すフラグを付加することを特徴とする基板診断方法。 - 請求項1乃至3のいずれかに記載の基板診断方法であって、
前記他CPUエラー検出部は、TDIを監視して前記出力部へのライト制御信号を生成及び出力することを特徴とする基板診断方法。 - 請求項3記載の基板診断方法であって、
前記出力部は、前記他CPUエラー検出部からのライト制御信号に応じて、TDOに内部状態を示す前記ログおよびエラー発生の有無を示す前記フラグを出力することを特徴とする基板診断方法。 - 請求項1乃至5のいずれかに記載の基板診断方法であって、
前記出力部は、前記複数のCPUのいずれかの番号を示すCPUNo.をTDOに付加することを特徴とする基板診断方法。 - バウンダリスキャンコントローラを用いて複数のCPUが搭載された回路基板を診断する方法であって、
通常動作において内部処理を行う内部処理部と、
前記内部処理部で発生したエラーを検出し、前記エラー発生時の内部処理の状態をログとして取得し、前記エラーを示すフラグを立てて、前記ログ及び前記フラグを送出するエラー検出部と、
前記バウンダリスキャンコントローラからのTDIを監視して前記TDIの状態に応じてライト制御信号を生成して送出する他CPUエラー検出部と、
前記エラー検出部から送出された前記ログ及び前記フラグを、前記他CPUエラー検出部から送出された前記ライト制御信号に基づいて格納する出力部と、
を各々有する前記複数のCPUに対して、
前記バウンダリスキャンコントローラのTDIからデータを送出し、前記TDIからのデータを前記複数のCPUを順次経由して伝送させ、再び前記バウンダリスキャンコントローラのTDOに出力する第一の工程と、
前記バウンダリスキャンコントローラの内部に設けられたエラー解析部により前記出力されたデータを解析して、エラーを有するCPUを特定する工程と、
を有し、
前記第一の工程では、前記TDIからのデータには前記複数のCPUを経由するたびに前記複数のCPUの各々のデータが付加され、エラーが発生したCPUにおいてはそのCPUの前記出力部においてそのエラーに基づく前記ログのデータがさらに付加されており、
前記第二の工程では、前記出力されたデータのうち、前記ログを解析することでエラーを有するCPUを特定することを特徴とする基板診断方法。 - 請求項7記載の基板の診断方法であって、
前記複数のCPUはいずれも、前記内部処理部と、前記エラー検出部及び前記他CPUエラー検出部及び前記出力部と、が独立に構成されており、
前記内部処理部における内部処理を中断することなく、基板の診断ができることを特徴とする基板診断方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007122955A JP2008282061A (ja) | 2007-05-08 | 2007-05-08 | 基板診断方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106991022A (zh) * | 2017-03-07 | 2017-07-28 | 记忆科技(深圳)有限公司 | 一种基于扫描链的芯片分析方法 |
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2007
- 2007-05-08 JP JP2007122955A patent/JP2008282061A/ja active Pending
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