JP2008270705A - 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 - Google Patents

半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 Download PDF

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Abstract

【課題】電荷蓄積効率が良い複合フローティングゲートの構成を有する半導体メモリを提供する。
【解決手段】半導体メモリ１１０は、半導体基板１０１上に形成した絶縁膜１０５上に、極薄Ｓｉ酸化膜により被膜したＳｉ系量子ドット３１１を積層し、その上に高誘電率絶縁膜３２２で被膜したシリサイド量子ドット３２１を積層し、さらに高誘電率絶縁膜４１２で被膜したＳｉ系量子ドット４１１を積層した複合フローティング構造を有する。ゲート電極１０４に所定の正電圧を印加することで電子をシリサイド量子ドット３２１に蓄積し、ゲート電極１０４に所定の負電圧を印加および微弱な光を照射することにより当該電子を放出することで多値メモリ動作を高速かつ安定的に実行する。
【選択図】図４

Description

この発明は、半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法に関し、特に、複合フローティングゲート構造を有する半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法に関するものである。
以下、本発明の背景となる従来技術について図１および図２を参照して説明する。なお、各図において同じ符号を付しているものは同じ構成要素を示す。
図１は、半導体メモリのユーザによる利用のイメージと、半導体メモリの基本構造とを示す図である。半導体メモリ、特に、不揮発性メモリは、ユーザ１が持ち運び可能なオーディオプレーヤー２およびデジタルカメラ等の不揮発性の記憶手段として使用される。例えば、オーディオプレーヤー２の内部には、楽曲データ等を記憶する不揮発性メモリを含む半導体集積回路３が内蔵されている。また、半導体集積回路３は、複数のトランジスタ４の組み合わせで実現されている。
トランジスタ４は、単結晶半導体基板あるいは絶縁体上の単結晶半導体薄膜上に作製され、複数の電界効果トランジスタ（（FET; Field Effect Transistor）以降、単にトランジスタと呼ぶ。）等のメモリセルにより構成されている。
トランジスタ４の基本的構造は、以下の通りである。半導体基板１０１（シリコン材料）上に、ソース電極１０２とドレイン電極１０３が構成され、その上に絶縁膜１０５が積層され、さらに、所定の半導体材料による層１０７が積層され、その上に絶縁膜１０８が積層され、その上にゲート電極１０４が積層される。さらに、サイドウォール１０６が所定の半導体材料による層１０７と、絶縁膜１０８と、ゲート電極１０４とを挟み込む形で絶縁膜１０５に積層され、これらが一体となり、トランジスタ４を形成している。
従来、半導体集積回路３は、トランジスタ４のサイズを小さくしていくことにより高速化・高集積化を実現し、単位面積あたりの記憶量の向上等により高度な情報処理を可能としてきた。
しかし、微細化には物理的な限界があり、今後は、単純にトランジスタ４のサイズを単に小さくしただけでは実質的性能向上が困難となる。特に、製造プロセス精度がナノレベルになるとその限界が顕在化する。
一方、近年の情報通信機器の高機能化に伴い、電源が切れても情報を記憶可能な不揮発性メモリの用途が拡大され、メモリ容量の大容量化は、さらに強く望まれている。また、大量のデータストリーム（動画データ等）を処理するため、メモリの入出力の高速化も合わせて望まれている。
すなわち、オーディオプレーヤー２に見られる半導体記憶を使用する製品は、小型でありながら、大容量データを高速に入出力できることが商品競争力を高めている。
そこで、上記問題を解決するため、単位面積当たりにより多くの情報を記憶し、かつ、高速に記憶を更新するために、メモリ素子の多値化技術が開発されている。しかしながら、従来の多値化技術においては、電子の注入時間の短時間化と電荷保持時間の長時間化との間、即ち、メモリへの読み書き速度とメモリ保持時間との間にはトレードオフの関係があるため、大容量と高速入出力とを兼備する高性能なメモリ素子を実現するのが難しいという課題を有する。
この問題を解決するため、所定の半導体材料による層１０７をフローティングゲートで構成する技術が開示されている（特許文献１）。以下、図２を参照して従来のフローティングゲート構造を説明する。図２は、フローティングゲートを持つ従来の半導体メモリの断面図である。
フローティングゲート２００は、複数のノードの積層構造となっている。各ノードは、所定材料の複数の量子ドットを所定材料の絶縁膜で覆った構造である。また、上記ノードは、電子の注入・放出を制御するための制御ノードと、電子を蓄積するための電荷蓄積ノードとに機能的に分類できる。
特許文献１では、フローティングゲート２００は、制御ノード２１０と、電荷蓄積ノード２２０とを積層させた構造からなる。制御ノード２１０と、電荷蓄積ノード２２０とは、それぞれ、同種のシリコン量子ドットと、同種の絶縁膜により構成されている。ただし、電荷蓄積ノード２２０におけるシリコン量子ドットの１単位に対して、複数の制御ノード２１０におけるシリコン量子ドットを規則的に配列させるようにしている。
当該技術では、シリコン量子ドットへの電子の注入によりトランジスタの閾値電圧を制御し、多値メモリ動作させるようにしている。これをメモリとして用いれば、従来の０または１の２値によるメモリ動作と異なり、０，１，２，３と言った多値を表現することができるため、素子の占有面積が同じでも記憶容量を増やすことが可能となり、さらに、一定の入出力速度とを兼備することができる。
特開平９−２６０６１１号公報 J. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33 K. Makihara et al., Abst of IUMRS-ICA-2006 (2006) p. 82 Y. Darma et al., Appl. Surf. Sci., Vol. 224 (2004) pp. 156-159
しかしながら、特許文献１に開示された技術は、制御ノード２１０および電荷蓄積ノード２２０に含まれる量子ドットは、半導体基板１０１と同じシリコン系材料である。そのため、上記量子ドット内に電子を保持した場合、チャージングエネルギーによって量子ドットのポテンシャルが増大し、量子ドットのエネルギー準位が半導体基板１０１の伝導帯よりも高エネルギー位置に存在するため、上記量子ドットに蓄積された電子は、一定のトンネル確率で半導体基板１０１へ放出されるため、電子の蓄積効率がよくない。すなわち、一旦、電荷蓄積ノード２２０に蓄積した電子が半導体基板１０１に放出されやすく、安定な記憶動作が望めないと言う第１の問題がある。
また、同技術では、電荷蓄積ノード２２０のシリコン量子ドットの１単位に対して、制御ノード２１０における複数のシリコン量子ドットを規則的に配列配置する必要があり、製造が困難であると言う第２の問題がある。
そこで、本発明は、かかる問題を解決するために成されたものであり、その目的は、電荷蓄積効率が良い複合フローティングゲートの構成を有する半導体メモリを提供することである。
また、この発明の別の目的は、電荷蓄積効率が良い複合フローティングゲートの構成を有する半導体メモリを用いた半導体メモリシステムを提供することである。
さらに、この発明の別の目的は、電荷蓄積効率が良い複合フローティングゲートの構成を有する半導体メモリに用いられる量子ドットの製造方法を提供することである。
さらに、この発明の別の目的は、簡単なプロセスによって金属量子ドットを製造可能な量子ドットの製造方法を提供することである。
この発明によれば、半導体メモリは、フローティングゲート構造を有する半導体メモリであって、電荷蓄積ノードと、制御ノードとを備える。電荷蓄積ノードは、第１の量子ドットを含み、電子を蓄積する。制御ノードは、第２の量子ドットを含み、電子の電荷蓄積ノードへの注入および／または放出を行なう。そして、電荷蓄積ノードは、第１の量子ドットの電子に対するエネルギー準位が第２の量子ドットの電子に対するエネルギー準位よりも低くなるように制御ノードと異なる材料からなる。
好ましくは、制御ノードは、第１および第２の制御ノードを含む。そして、電荷蓄積ノードは、第１の制御ノードと第２の制御ノードとの間に積層される。
好ましくは、電荷蓄積ノードは、第１の量子ドットと、第１の量子ドットを覆う第１の被覆材料とからなる。制御ノードは、第２の量子ドットと、第２の量子ドットを覆う第２の被覆材料とからなる。そして、第１の量子ドットは、第２の量子ドットと異なる材料からなる。また、第１の被覆材料は、第２の被覆材料と異なる材料からなる。
好ましくは、第１の量子ドットは、Ｓｉ−Ｇｅ系量子ドットからなる。第２の量子ドットは、金属シリサイド量子ドットからなる。
好ましくは、第１の量子ドットは、金属量子ドットからなり、第２の量子ドットは、金属シリサイド量子ドットからなる。
好ましくは、金属量子ドットは、電荷蓄積ノードおよび制御ノードが形成される半導体基板の電子親和力よりも大きい電子親和力を有する金属からなる。
また、この発明によれば、半導体メモリシステムは、半導体メモリと、光源とを備える。半導体メモリは、フローティングゲート構造を有する。光源は、半導体メモリに光を照射する。半導体メモリは、フローティングゲートと、ゲート電極とを含む。フローティングゲートは、第１の量子ドットを含み、かつ、電子を蓄積する電荷蓄積ノードと、第２の量子ドットを含み、かつ、電子の電荷蓄積ノードへの注入および／または放出を行なう制御ノードとからなる。ゲート電極は、光透過型であり、光源からの光を電荷蓄積ノードに導く。電荷蓄積ノードは、第１の量子ドットの前記電子に対するエネルギー準位が第２の量子ドットの電子に対するエネルギー準位よりも低くなるように制御ノードと異なる材料からなる。
さらに、この発明によれば、量子ドットの製造方法は、フローティングゲート構造を有する半導体メモリに用いられる量子ドットの製造方法であって、半導体基板上に酸化膜を形成する第１のステップと、酸化膜上に金属薄膜を堆積する第２のステップと、金属薄膜に対して加熱処理またはリモート水素プラズマ処理を施す第３のステップとを備える。
好ましくは、第３のステップにおいて、リモート水素プラズマ処理は、半導体基板を電気的にフローティングして行なわれる。
好ましくは、第２のステップにおいて、半導体基板の電子親和力よりも大きい電子親和力を有する金属薄膜が酸化膜上に堆積される。
好ましくは、半導体基板は、シリコンからなり、金属薄膜は、ニッケル薄膜からなる。
さらに、この発明によれば、量子ドットの製造方法は、フローティングゲート構造を有する半導体メモリに用いられる量子ドットの製造方法であって、半導体基板上に酸化膜を形成する第１のステップと、半導体材料からなる量子ドットを酸化膜上に形成する第２のステップと、量子ドット上に金属薄膜を形成する第３のステップと、金属薄膜に対してリモート水素プラズマ処理を施す第４のステップとを備える。
好ましくは、第４のステップにおいて、リモート水素プラズマ処理は、半導体基板を電気的にフローティングして行なわれる。
この発明による半導体メモリにおいては、電荷蓄積ノードにおける電子に対するエネルギー準位は、制御ノードにおける電子に対するエネルギー準位よりも低く設定される。その結果、電荷蓄積ノードにおける電子の保持能力が高くなる。
従って、この発明によれば、半導体メモリにおける電荷蓄積効率を向上できる。また、電荷蓄積ノードにおける電子の保持能力が高くなる結果、半導体基板と、制御ノードとの間に存在する絶縁膜の膜厚を薄くできので、高速のメモリ書込およびメモリ消去を実現できる。
また、この発明による量子ドットの製造方法においては、金属ドットは、金属薄膜を加熱またはリモート水素プラズマ処理することによって製造される。
従って、この発明によれば、金属量子ドットを簡単なプロセスによって製造できる。
さらに、この発明による量子ドットの製造方法においては、シリサイドドットは、量子ドット上に形成された金属薄膜をリモート水素プラズマ処理することによって製造される。
従って、この発明によれば、シリサイドドットを簡単なプロセスによって製造できる。
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
［実施の形態１］
図３は、この発明の実施の形態１による半導体メモリの断面図である。図３を参照して、この発明の実施の形態１による半導体メモリ１００は、半導体基板１０１と、ソース電極１０２と、ドレイン電極１０３と、絶縁膜１０５と、複合フローティングゲート３００と、ゲート電極１０４と、サイドウォール１０６とを備える。
この発明による半導体メモリ１００は、絶縁膜１０５とゲート電極１０４とに挟まれる部分に複合フローティングゲート３００を配置した構造からなる。そして、複合フローティングゲート３００は、制御ノード３１０および電荷蓄積ノード３２０の積層により構成される。制御ノード３１０は、量子ドット３１１と、それを皮膜するＳｉ酸化膜３１２とによって構成され、電荷蓄積ノード３２０は、シリサイド量子ドット３２１と、それを皮膜する高誘電率絶縁膜３２２とによって構成され、それぞれの材料の組み合わせと、ノードの積層の組み合わせにより、半導体メモリ１００の作用が異なる。
ここで量子ドットとは、導電性材料により成る量子構造体を意味し、ドットへの１による静電エネルギーの増加が室温のエネルギーである２６ｍｅＶよりも大きくなる程度に小さなサイズを有する半導体単結晶から構成された球状あるいは半球状の微細結晶である。当該材料にＳｉを用いた場合、典型的には１０ｎｍ以下の大きさである。ここで、膜とは、上記量子ドットを被膜するものであり、種々の材料を選択できる。
以下、具体的に説明する。半導体基板１０１は、面方位を有するｎ型単結晶シリコン（Ｓｉ）基板からなる。ソース電極１０２およびドレイン電極１０３は、半導体基板１０１の一主面側に形成される。そして、ソース電極１０２およびドレイン電極１０３は、ｐ＋型Ｓｉからなる。
絶縁膜１０５は、ＳｉＯ２からなり、半導体基板１の一主面に接して形成される。そして、絶縁膜１０５は、約２ｎｍ〜４ｎｍの膜厚を有する。この２ｎｍ〜４ｎｍの膜厚は、電子が絶縁膜１０５をトンネル可能な膜厚である。
複合フローティングゲート３００は、絶縁膜１０５に接して形成される。ゲート電極１０４は、複合フローティングゲート３００に接して形成される。そして、ゲート電極１０４は、不純物半導体または半透明導電体からなる。より具体的には、ゲート電極１０４は、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）およびモリブデン（Ｍｏ）等の純金属あるいはそれらの合金、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）およびＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等の透明導電体または不純物を高濃度にドープして低抵抗化した半導体等からなる。
サイドウォール１０６は、シリコン酸化膜を含む絶縁膜からなり、複合フローティングゲート３００およびゲート電極１０４を両側から挟むように絶縁膜１０５上に形成される。
複合フローティングゲート３００は、制御ノード３１０と、電荷蓄積ノード３２０とからなる。制御ノード３１０は、絶縁膜１０５に接して形成される。電荷蓄積ノード３２０は、制御ノード３１０に接して形成される。このように、複合フローティングゲート３００は、電荷蓄積ノード３２０を制御ノード３１０上に積層した２層構造からなる。
制御ノード３１０は、複数の量子ドット３１１と、Ｓｉ酸化膜３１２とからなる。複数の量子ドット３１１は、絶縁膜１０５上に二次元的に形成される。そして、複数の量子ドット３１１の各々は、略半球状のＳｉ結晶からなり、１０ｎｍ以下の直径および７ｎｍの高さを有する。Ｓｉ酸化膜３１２は、複数の量子ドット３１１を覆うように形成される。
電荷蓄積ノード３２０は、複数のシリサイド量子ドット３２１と、高誘電率絶縁膜３２２とからなる。複数のシリサイド量子ドット３２１は、制御ノード３１０のＳｉ酸化膜３１２上に二次元的に形成される。そして、複数のシリサイド量子ドット３２１の各々は、略球状のニッケルシリサイド（Ｎｉシリサイド）またはタングステンシリサイド（Ｗシリサイド）からなり、約６ｎｍの平均的な高さを有する。
高誘電率絶縁膜３２２は、複数のシリサイド量子ドット３２１を覆うように形成される。そして、高誘電率絶縁膜３２２は、タンタル酸化膜（Ｔａ酸化膜）またはジルコニウム酸化膜（Ｚｒ酸化膜）からなる。
なお、高誘電率絶縁膜３２２としてＴａ酸化膜またはＺｒ酸化膜を用いるのは、次の理由による。データ通信に広く使われている赤外域の光で電子を励起し、量子ドットへ注入することが可能となり、高速通信ネットワークから本発明の半導体メモリ１００を用いて作成した集積回路からのデータ出力が実現できるからである。
絶縁膜１０５は、正の電圧がゲート電極１０４に印加されると、半導体基板１０１中の電子をトンネルによって量子ドット３１１中へ通過させ、または量子ドット３１１中の電子をトンネルによって半導体基板１０１へ通過させる。
制御ノード３１０は、電子の半導体基板１０１から電荷蓄積ノード３２０への注入および電子の電荷蓄積ノード３２０から半導体基板１０１への放出を制御する機能を有する。電荷蓄積ノード３２０は、半導体基板１０１から制御ノード３１０を介して注入された電子を保持する機能を有する。
半導体メモリ１００の製造方法について説明する。ｎ型Ｓｉからなる半導体基板１０１の一主面にＢを高濃度にドープすることによってソース電極１０２およびドレイン電極１０３を形成する。
その後、半導体基板１０１の一主面を２％の酸素雰囲気中において約１０００℃で酸化することにより半導体基板１０１の一主面の全面にＳｉＯ２膜を形成し、その形成したＳｉＯ２膜をフォトリソグラフィーによってパターンニングして絶縁膜１０５を形成する。
そして、絶縁膜１０５の表面を０．１％のフッ酸で洗浄する。これによって、絶縁膜１０５の表面がＯＨによって終端される。その後、シラン（ＳｉＨ４）ガスを原料として、減圧化学気相堆積法（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）によって量子ドット３１１を自己組織的に絶縁膜１０５上に形成する。
そして、量子ドット３１１を酸素雰囲気中で酸化し、２ｎｍ程度の膜厚を有するＳｉ酸化膜３１２を形成する。その後、上述した方法によってＳｉ結晶からなる量子ドットをＳｉ酸化膜３１２上に形成し、その形成した量子ドット上にＮｉ薄膜を形成する。そして、量子ドットおよびＮｉ薄膜を加熱処理し、シリサイド量子ドット３２１を形成する。
引き続いて、高誘電体絶縁膜３２２をシリサイド量子ドット３２１上に形成し、ゲート電極１０４を高誘電体絶縁膜３２２上に形成する。
その後、フォトリソグラフィーによって量子ドット３１１、Ｓｉ酸化膜３１２、シリサイド量子ドット３２１、高誘電体絶縁膜３２２およびゲート電極１０４を所定の寸法にパターンニングし、量子ドット３１１、Ｓｉ酸化膜３１２、シリサイド量子ドット３２１、高誘電体絶縁膜３２２およびゲート電極１０４の両側にサイドウォール１０６を形成する。これによって、半導体メモリ１００が完成する。
従来、絶縁膜１０５として、酸化ハフニウム（ＨｆＯ２）膜が用いられているため（非特許文献１）、絶縁膜１０５と半導体基板１０１との界面に欠陥が存在し、その欠陥のために、高密度の界面準位が発生し、デバイスをオン動作させるときのキャリアを捕獲するので、閾値電圧の上昇および電界効果移動度の低下を招く。
しかし、この発明による半導体メモリ１００においては、上述したように、絶縁膜１０５と半導体基板１０１との界面は、ＳｉＯ２とＳｉとにより形成されているので、極めて清浄で、かつ、界面準位が低い。従って、この発明による半導体メモリ１００では、閾値電圧の増加または電界効果移動度の低下という問題は、発生しない。
［実施の形態２］
図４は、実施の形態２による半導体メモリの断面図である。図４を参照して、実施の形態２による半導体メモリ１１０は、図３に示す半導体メモリ１００の複合フローティングゲート３００を複合フローティングゲート４００に代えたものであり、その他は、半導体メモリ１００と同じである。
複合フローティングゲート４００は、図３に示す複合フローティングゲート３００に制御ノード４１０を追加したものであり、その他は、複合フローティングゲート３００と同じである。
制御ノード４１０は、電荷蓄積ノード３２０上に形成される。このように、複合フローティングゲート４００は、上述した２層構造からなる複合フローティングゲート３００上に制御ノード４１０を積層した３層構造を有する。そして、複合フローティングゲート４００は、絶縁膜１０５とゲート電極１０４との間に配置される。
制御ノード４１０は、半導体メモリ１１０のメモリ消去における電子の放出を制御する機能を有する。そして、制御ノード４１０は、複数の量子ドット４１１と、高誘電率絶縁膜４１２とからなる。複数の量子ドット４１１は、電荷蓄積ノード３２０の高誘電率絶縁膜３２２上に二次元的に形成される。そして、複数の量子ドット４１１の各々は、略球状のＳｉ結晶からなり、６ｎｍ（１０ｎｍ以下であればよい）の平均高さを有する。高誘電率絶縁膜４１２は、複数の量子ドット４１１を覆うように形成される。そして、高誘電率絶縁膜４１２は、Ｔａ酸化膜またはＺｒ酸化膜からなる。
なお、高誘電率絶縁膜４１２がＴａ酸化膜またはＺｒ酸化膜からなる理由は、上述した高誘電率絶縁膜３２２がＴａ酸化膜またはＺｒ酸化膜からなる理由と同じである。
半導体メモリ１１０の製造方法について説明する。半導体メモリ１１０は、上述した半導体メモリ１００の製造方法において、電荷蓄積ノード３２０を形成した後、ゲート電極１０４を形成する前に、量子ドット３１１と同じ方法によって量子ドット４１１を形成し、その形成した量子ドット４１１上に高誘電率絶縁膜３２２と同じ方法によって高誘電率絶縁膜４１２を形成する工程を挿入すればよい。
その他は、半導体メモリ１００と同じである。
上述した図３および図４において、各ノードの境界は、説明のために略水平面で区切って図示しているが、実際は、膜の上に量子ドットを２次元に配置している。そのため、絶縁膜１０５と制御ノード３１０との境界は、略水平面に近いが、制御ノード３１０と電荷蓄積ノード３２０との境界、電荷蓄積ノード３２０と制御ノード４１０との境界は、量子ドットの形状によって凹凸が存在する。
また、後述するが、本発明の半導体メモリ１００，１１０は、半導体基板１０１から電子をＳｉ系量子ドット３１１またはシリサイド量子ドット３２１に注入することにより書き込み動作を行ない、また、当該電子を半導体基板１０１へ放出することによって消去を行なう。従って、高誘電率絶縁膜３２２の膜厚が厚くても電子放出に影響がなく、従来例の非特許文献１で発生した消去速度が遅いという問題は発生しない。
［半導体メモリの動作］
実施の形態１，２による半導体メモリ１００，１１０におけるメモリ書込動作とメモリ消去動作とについて説明する。
図５〜図１０は、それぞれ、半導体メモリ１００，１１０におけるメモリ書込動作とメモリ消去動作とを説明するための第１から第６のエネルギーバンド図である。
以下の説明では、実施の形態２におけるトランジスタキャパシタ部のエネルギーバンド図を参照してメモリ書き込み動作およびメモリ消去動作を説明する。
まず、図５を参照して、半導体メモリ１１０のゲート電極１０４に正の電圧が印加されていないときのエネルギーバンド図について説明する。制御ゲート３１０の量子ドット３１１は、絶縁膜１０５とＳｉ酸化膜３１２とによって挟まれており、ナノサイズを有するため、離散的なエネルギー準位ＬＶ１が量子ドット３１１の伝導帯中に存在する。同様に、離散的なエネルギー準位ＬＶ２がシリサイド量子ドット３２１の伝導帯中に存在し、離散的なエネルギー準位ＬＶ３が量子ドット４１１の伝導帯中に存在する。これらのエネルギー準位ＬＶ１〜ＬＶ３は、電子に対するエネルギー準位である。
そして、量子ドット３１１は、量子ドット４１１と同じＳｉ結晶からなっているので、エネルギー準位ＬＶ１は、エネルギー準位ＬＶ３と同じである。また、シリサイド量子ドット３２１は、量子ドット３１１，４１１と異なる材料からなっているので、エネルギー準位ＬＶ２は、エネルギー準位ＬＶ１，ＬＶ３よりも低い。更に、シリサイド量子ドット３２１は、半導体基板１０１とも異なる材料からなっているので、エネルギー準位ＬＶ２は、半導体基板１０１の伝導帯よりも低い。
このように、半導体メモリ１１０においては、電荷蓄積ノード３２０における量子ドット３２１の電子に対するエネルギー準位ＬＶ２は、電荷蓄積ノード３２０の両側に存在する制御ノード３１０，４１０における量子ドット３１１，４１１の電子に対するエネルギー準位ＬＶ１，ＬＶ３よりも低い。したがって、電荷蓄積ノード３２０は、量子ドット３２１の電子に対するエネルギー準位ＬＶ２が量子ドット３１１，４１１の電子に対するエネルギー準位ＬＶ１，ＬＶ３よりも低くなるように制御ノード３１０，４１０と異なる材料からなる。
次に、図６を参照して、図５に示すエネルギーバンド図を有する半導体メモリ１１０におけるメモリの書き込み動作は、ゲート電極１０４に正の電圧を印加し、半導体基板１０１から電子をＳｉ系量子ドット３１１やシリサイド量子ドット３２１に注入することにより行われる。
ゲート電極１０４に正の電圧を印加すると、半導体基板１０１の電子６００が絶縁膜１０５をトンネルして制御ノード３１０のＳｉ系量子ドット３１１へと注入される。Ｓｉ系量子ドット３１１へ電子が注入されると、Ｓｉ系量子ドット３１１の静電エネルギーが上昇するため、Ｓｉ系量子ドット３１１中の電子保持によって半導体基板１０１のバンドは、下側に曲げられる。この状態は、論理上の「１」と判定される。
正の電圧をゲート電極１０４に更に印加すると、さらに、半導体基板１０１の電子が絶縁膜１０５をトンネルして制御ノード３１０のＳｉ系量子ドット３１１へと注入される。これによって、Ｓｉ系量子ドット３１１へ２個目の電子７００が注入される（図７参照）。この状態は、論理上の「２」と判定される。
このように、ゲート電極１０４に正電圧を印加することによって、半導体基板１０１の電子６００が１個ずつ絶縁膜１０５をトンネルして制御ノード３１０のＳｉ系量子ドット３１１へと注入される。この状態をもって多値表現が可能となる。
Ｓｉ系量子ドット３１１に注入された数個の電子は、光入力または電子放出操作のない間は量子ドット３１１に保持される。
また、半導体メモリ１１０のゲート電極１０４に正電圧を更に印加すると、上記同様に、半導体基板１０１から電子８０１がＳｉ系量子ドット３１１内に注入される（図８参照）。そしてＳｉ系量子ドット３１１に蓄積されている電子の量が一定基準を超すと、Ｓｉ系量子ドット３１１内に保持されている電子８０２は、Ｓｉ酸化膜３１２をトンネルしてシリサイド量子ドット３２１内に注入される（図８参照）。
シリサイド量子ドット３２１は、ナノ（量子）構造であるため、離散化したエネルギー準位ＬＶ２が存在し、このエネルギー準位ＬＶ２は、制御ノード３１０，４１０中の量子ドット３１１，４１１のエネルギー準位ＬＶ１，ＬＶ３よりも低い。その結果、シリサイド量子ドット３２１は、電子保持によるしきい値シフトの検知が可能であり、さらには、金属系材料を用いているため、保持電子数の制限がなく、多数の電子を安定に保持できる。そのため、電子保持時間が長くなり、結果として情報の保持時間が長くなる。さらには、電荷保持ノードとしてシリサイド量子ドット３２１を用いることで、電子の注入に必要な時間、すなわち情報書き込み時間に大きく影響を及ぼす絶縁膜１０５を極めて薄膜化することが可能となるため、書き込み速度も同時に効率良く改善できる。
これに対して、特許文献１あるいは非特許文献１で開示された技術では、電荷保持ノード材料と電子が放出される半導体基板１０１とが同一材料であるため、保持時間を改善するための絶縁膜１０５の薄膜化が困難であり、絶縁膜１０５を比較的厚く設定しなければならないことから、書き込み時間の短縮を同時に達成させることは困難である。
以上説明した本発明に係る半導体メモリ１１０によれば、ゲート電極１０４である不純物半導体または半透明金属からの電気的パルスまたは光パルスによりＳｉ系量子ドット３１１、シリサイド量子ドット３２１へ電子の注入を高速で効率的に行なうことが可能となる。
また、さらに、本発明の半導体メモリ１１０は、絶縁膜１０５と半導体基板１０１との境界面がＳｉＯ２とＳｉあるいはシリサイド界面なので、閾値電圧の増加や電界効果移動度の低下を招くことなく、良好なトランジスタ特性が実現できる。
次に、本発明に係る半導体メモリ１１０におけるメモリの消去動作について説明する。本発明に係る半導体メモリ１１０におけるメモリの消去は、ゲート電極１０４に光を照射したり、負の電圧を印加したりして、Ｓｉ系量子ドット３１１やシリサイド量子ドット３２１に注入された電子を半導体基板１０１へ放出することによって行なわれる。
以下、図９および図１０を参照して、半導体メモリ１１０の消去動作を説明する。なお、本発明では、実施の形態１における半導体メモリ１００の構造と、実施の形態２における半導体メモリ１１０の構造とがあるが、同様の動作を示す段階があるので、実施の形態２による半導体メモリ１１０の構造におけるトランジスタキャパシタ部の構造で説明を行う。
一旦、書き込んだ情報を消去する場合、ゲート電極１０４から微弱な光９００を入射する。微弱な光９００がゲート電極１０４に入射されると、内部光電効果によって、電荷蓄積ノード３２０のシリサイド量子ドット３２１に保持された電子が励起される。その結果、実施の形態１による半導体メモリ１００では、シリサイド量子ドット３２１に保持された電子は、制御ノード３１０のＳｉ系量子ドット３１１中へ当該電子９０１が放出される（図９参照）。
そして、ゲート電極１０４に負電圧をさらに印加することでＳｉ系量子ドット３１１中の電子９０２は、半導体基板１０１へ放出される（図９参照）。
また、実施の形態２による半導体メモリ１１０では、シリサイド量子ドット３２１に保持された電子９０１，９０３がそれぞれ制御ノード３１０のＳｉ系量子ドット３１１中、および制御ノード４１０のＳｉ系量子ドット４１１中へ分散して放出される。（図９参照）。
そして、ゲート電極１０４に負電圧をさらに印加することでＳｉ系量子ドット３１１中の電子９０２のみが半導体基板１０１へ放出される（図９参照）。
即ち、実施の形態２による半導体メモリ１１０では、電荷蓄積ノード３２０のシリサイド量子ドット３２１に保持された電子を放出する際、制御ノード３１０のＳｉ系量子ドット３１１中と、制御ノード４１０のＳｉ系量子ドット４１１中とへ分散されることにより、一斉に保持電子を全部放出することなく、制御ノード３１０のＳｉ系量子ドット３１１中に放出された電子のみをゲート電圧で制御しながら放出するようにしている（図１０参照）。
その結果、多値メモリの部分的な消去動作が可能となるので、メモリ消去動作の制御をより確実化させることができる。
また、一度に全ての電子を放出する場合は、ゲート電極１０４に負電圧を印加した状態でゲート電極１０４に微弱な光９００を照射する。これにより、内部光電効果によってシリサイド量子ドット３２１内の保持電子を一挙に制御ノード３１０のＳｉ系量子ドット３１１中に放出でき、さらに電圧を印加することで、Ｓｉ系量子ドット３１１中に保持されていた電子が半導体基板１０１に放出され、保持電子がなくなるため、データは消去されたことになる。
なお、シリサイド量子ドット３２１に対する制御ノード３１０のＳｉ系量子ドット３１１および制御ノード４１０のＳｉ系量子ドット４１１のバリアは、低いために赤外域の光でも容易に電子を放出できるので、現在、光データ通信に広く使われている赤外域の光で本発明の半導体メモリ１１０からのデータ出力が可能であるという利点を有する。
なお、微弱な光９００の光源として、メモリパッケージ内部に有機ＥＬ材料を塗布することで実現してもよい。
従来技術の非特許文献１に開示されているような量子ドットの上下を高誘電率絶縁膜で挟むような構造の場合、ゲート電圧は、両方の高誘電率絶縁膜に同様にかかり、ゲート絶縁膜側の高誘電率絶縁膜での電圧降下が無視できない。このため、電子放出に重要な絶縁膜１０５（トンネル酸化膜）に十分な電界を発生させるためには高いゲート電圧を印加せざるを得なくなる。
これに対して、本発明の半導体メモリ１００，１１０は、高誘電率絶縁膜（３２２，４１２）をゲート絶縁膜３２２として利用し、Ｓｉ酸化膜３１２および絶縁膜１０５（トンネル酸化膜）にはＳｉ系酸化膜をそれぞれ用いているので、電子放出の負電圧印加時に高誘電率絶縁膜に印加される電界は、小さく、トンネル酸化膜である絶縁膜１０５に強い電界が印加されるので、シリサイド量子ドット３２１に注入された電子を短時間かつ比較的低いゲート電圧で効果的に半導体基板１０１へ放出することが可能であり、複合フローティングゲート（３００，４００）での電子移動を利用するため、非特許文献１でＨｆＯ２膜を用いた場合に発生する消去速度低下の問題が発生せず、高速な光応答が期待できる。従って高速なメモリの消去が実現できる。
以上、説明したような複合フローティングゲート（３００，４００）および、電子の注入および放出手段をとることによって、本発明に係る半導体メモリ１００，１１０において、多値記憶動作を実現できる。
また、Ｓｉ系量子ドットに比べ電子系に対する深いポテンシャル井戸が実現できるシリサイド量子ドットに電子を注入することにより、注入された電子は、上記シリサイド量子ドット内に安定して蓄積可能となり、電子を放出しにくくなる。その結果、絶縁膜１０５の薄膜化による書き込み・消去時間の低減が改善できるため、多値記憶動作を安定かつ高速に実現可能となる。
［金属量子ドットの製造方法］
図１１は、金属量子ドットの断面図である。図１１を参照して、金属量子ドット５００は、半導体基板５０１と、ＳｉＯ２膜５０２と、複数の金属ドット５０３とを含む。半導体基板５０１は、（１００）面を有するＳｉからなる。ＳｉＯ２膜５０２は、半導体基板５０１の一主面に形成される。
複数の金属ドット５０３は、ＳｉＯ２膜５０２上に形成される。そして、複数の金属ドット５０３の各々は、Ｎｉからなり、直径が約３０ｎｍであり、高さが０．９〜６ｎｍの範囲である。
図１２は、リモート水素プラズマ処理を行なうためのプラズマ処理装置の概略図である。図１２を参照して、プラズマ処理装置６００Ａは、石英管６１０と、反応室６２０と、基板ホルダー６３０と、ヒーター６４０と、配管６５０と、バルブ６６０と、アンテナ６７０と、マッチング回路６８０と、高周波電源６９０とを備える。
石英管６１０は、１０ｃｍφの直径を有し、その一方端が反応室６２０内に挿入されるように固定される。反応室６２０は、中空の円筒形状からなり、上面６２０Ａに石英管６１０の一方端を挿入するための開口部６２１を有し、側面６２０Ｂに排気口６２２を有する。そして、反応室６２０は、開口部６２１から石英管６１０の一方端が挿入されることによって、内部空間が石英管６１０の内部空間と連通する。従って、ポンプ（図示せず）によって反応室６２０および石英管６１０の内部の気体を排気口６２２を介して排気できる。
基板ホルダー６３０は、反応室６２０の下面６２０Ｃ上に配置される。ヒーター６４０は、シリコンカーバイド（ＳｉＣ）からなり、基板ホルダー６３０内に配置される。
配管６５０は、バルブ６６０を介して石英管６１０の他方端に連結される。バルブ６６０は、配管６５０に装着される。アンテナ６７０は、基板ホルダー６３０上に設置された基板７００Ａから３２ｃｍの位置で石英管６１０の周囲を取り巻くように配置される。そして、アンテナ６７０は、その一方端がマッチング回路６８０に接続され、他方端が接地される。
マッチング回路６８０は、アンテナ６７０の一方端と高周波電源６９０との間に接続される。高周波電源６９０は、マッチング回路６８０と、接地ノードとの間に接続される。
ヒーター６４０は、基板ホルダー６３０を介して基板７００Ａを所定の温度に加熱する。配管６５０は、水素（Ｈ２）ガスをボンベ（図示せず）から石英管６１０内に導く。バルブ６６０は、Ｈ２ガスを石英管６１０内へ供給し、またはＨ２ガスの石英管６１０内への供給を遮断する。
マッチング回路６８０は、高周波電源６９０から供給された高周波電力の高周波電源６９０側への反射を低くして高周波電力をアンテナ６７０へ供給する。高周波電源６９０は、６０ＭＨｚの高周波電力をマッチング回路６８０を介してアンテナ６７０へ供給する。
プラズマ処理装置６００Ａにおける処理動作について説明する。基板７００Ａが基板ホルダー６３０上に配置され、排気口６２２から反応室６２０および石英管６１０の真空引きが行なわれる。
その後、バルブ６６０が開けられ、ボンベ（図示せず）から所定量のＨ２ガスが配管６５０を介して石英管６１０内へ導入される。そして、石英管６１０内の圧力が所定の圧力に達すると、高周波電源６９０は、６０ＭＨｚの高周波電力をマッチング回路６８０を介してアンテナ６７０に供給する。この場合、マッチング回路６８０は、高周波電源６９０から供給された高周波電力の高周波電源６９０側への反射が最も低くなるように調整される。
そうすると、石英管６１０内でプラズマ７１０が発生し、主に原子状水素がプラズマ７１０の発生領域から基板７００Ａの方向へ石英管６１０内を拡散し、基板７００Ａ表面に到達する。そして、原子状水素は、基板７００Ａ表面を処理する。
所定の処理時間が経過すると、高周波電源６９０がオフされ、バルブ６６０が閉じられて処理動作が終了する。
図１３は、図１１に示す金属量子ドット５００の製造方法を示す工程図である。図１３を参照して、一連の動作が開始されると、（１００）面を有するＳｉからなる半導体基板５０１がＲＣＡ洗浄によって洗浄される（図１３の（ａ）参照）。
その後、半導体基板５０１は、酸化装置にセットされ、２％の酸素（Ｏ２）ガスを用いて１０００℃の温度で熱酸化される。これによって、半導体基板５０１の表面にＳｉＯ２膜５０２が形成される（図１３の（ｂ）参照）。
そして、電子線蒸着法を用いて２．６６×１０−４Ｐａの圧力でＮｉ薄膜５０４がＳｉＯ２膜５０２上に堆積される（図１３の（ｃ）参照）。この場合、Ｎｉ薄膜５０４の膜厚は、１．８ｎｍである。
その後、Ｎｉ薄膜５０４／ＳｉＯ２膜５０２／半導体基板５０１からなるサンプルは、プラズマ処理装置６００Ａの基板ホルダー６３０上に設置される。この場合、半導体基板５０１は、接地電位に接続されず、電気的にフローティングされた状態で基板ホルダー６３０上に設置される。そして、サンプルのＮｉ薄膜５０４は、プラズマ処理装置６００Ａを用いて上述した方法によってリモート水素プラズマ処理される（図１３の（ｄ）参照）。この場合、リモート水素プラズマ処理は、表１に示す条件を用いて行なわれる。
Figure 2008270705
表１に示すとおり、Ｎｉ薄膜５０４／ＳｉＯ２膜５０２／半導体基板５０１からなるサンプルは、室温でリモート水素プラズマ処理される。
そして、５分間のリモート水素プラズマ処理が終了すると、複数の金属ドット５０３がＳｉＯ２膜５０２上に形成される（図１３の（ｅ）参照）。これによって、金属量子ドット５００を製造する動作が終了する。
このように、この発明においては、１．８ｎｍという極薄膜のＮｉ薄膜５０４を室温でリモート水素プラズマ処理することによって、金属ドット５０３が形成される。従って、この発明によれば、金属量子ドット５００を簡単なプロセスによって製造できる。
そして、Ｎｉ薄膜５０４は、半導体基板５０１を電気的にフローティングした状態でリモート水素プラズマによって処理される。つまり、Ｎｉ薄膜５０４は、プラズマ７１０中で発生した各種のイオンによるダメージを抑制した状態でリモート水素プラズマによって処理される。従って、均一性の良い金属量子ドット５００を製造できる。
図１４は、金属量子ドット５００におけるドット密度とＶＨＦ電力との関係を示す図である。図１４において、縦軸は、ドット密度を表し、横軸は、ＶＨＦ電力（＝高周波電力）を表す。図１４に示すドット密度とＶＨＦ電力との関係は、基板温度を室温に設定し、ガス圧力を３４．６Ｐａに設定し、ＶＨＦ電力を２００Ｗ，３００Ｗ，３５０Ｗ，４００Ｗ，５００Ｗと変えてリモート水素プラズマ処理したときのドット密度とＶＨＦ電力との関係である。
図１４を参照して、ドット密度は、ＶＨＦ電力が２００Ｗ，３００Ｗ，３５０Ｗと増加するに従って指数関数的に増加し、約３５０Ｗのときに最大になる。そして、ドット密度は、ＶＨＦ電力が３５０Ｗから更に増加するに従って指数関数的に減少する。
このように、ドット密度は、ＶＨＦ電力に大きく依存する。従って、金属量子ドット５００におけるドット密度をリモート水素プラズマ処理におけるＶＨＦ電力によって制御できる。
図１５は、ドット密度と、ドット高さとの関係を示す図である。図１５において、縦軸は、ドット密度を表し、横軸は、ドット高さを表す。図１５に示すドット密度とドット高さとの関係は、ＶＨＦ電力を３５０Ｗに設定し、圧力を３４．６Ｐａに設定し、基板温度を室温に設定してリモート水素プラズマ処理したときのドット密度とドット高さとの関係である。
図１５を参照して、ドット密度は、ドット高さが約１．０ｎｍであるときに最も高くなり、ドット高さが１．２ｎｍ以上になると、急激に低くなる。そして、ドット高さは、約０．９ｎｍ〜約１．４ｎｍの範囲に分布しており、Ｎｉ薄膜５０４をリモート水素プラズマ処理することによって、均一性の良い金属量子ドット５００を作成できる。
金属量子ドット５００における金属ドット５０３の高密度化について説明する。図１６は、金属量子ドット５００におけるドット密度とＶＨＦ電力との他の関係を示す図である。図１６において、縦軸は、ドット密度を表し、横軸は、ＶＨＦ電力（＝高周波電力）を表す。図１６に示すドット密度とＶＨＦ電力との関係は、基板温度を室温に設定し、ガス圧力を３４．６Ｐａに設定し、アンテナ６７０と基板７００Ａとの距離を２３ｃｍに設定し、ＶＨＦ電力を１００Ｗ，２００Ｗ，３００Ｗ，３５０Ｗと変えてリモート水素プラズマ処理したときのドット密度とＶＨＦ電力との関係である。
図１６を参照して、アンテナ６７０と基板７００Ａとの距離を２３ｃｍに設定した場合、ＶＨＦ電力を１００Ｗから３５０Ｗへ大きくすることによって、ドット密度は、約２桁高くなる。そして、３５０ＷのＶＨＦ電力において、６．４×１０１１ｃｍ−２のドット密度が得られた。
また、アンテナ６７０と基板７００Ａとの距離を３２ｃｍに設定した場合（図１４参照）と比較すると、ドット密度は、２００Ｗおよび３００ＷのＶＨＦ電力において、約１桁高くなり、３５０ＷのＶＨＦ電力において、約２桁高くなる。
このように、アンテナ６７０と基板７００Ａとの距離を３２ｃｍから２３ｃｍへ短くすることによって、ドット密度は、各ＶＨＦ電力において高くなる。これは、アンテナ６７０と基板７００Ａとの距離を３２ｃｍから２３ｃｍへ短くすることによって、プラズマ７１０中で生成された原子状水素が基板７００Ａの表面へ到達し易くなるためと考えられる。
なお、アンテナ６７０と基板７００Ａとの距離を２３ｃｍに設定して形成した金属ドット５０３（Ｎｉドット）の直径は、アンテナ６７０と基板７００Ａとの距離を３２ｃｍに設定して形成した金属ドット５０３（Ｎｉドット）の直径よりも小さい。
図１７は、ドット密度と圧力との関係を示す図である。図１７において、縦軸は、ドット密度を表し、横軸は、圧力を表す。図１７に示すドット密度と圧力との関係は、基板温度を室温に設定し、アンテナ６７０と基板７００Ａとの距離を２３ｃｍに設定し、ＶＨＦ電力を３５０Ｗに設定し、圧力を１３．３Ｐａ，２６．６Ｐａ，３３．３Ｐａ，３９．９Ｐａ，５３．２Ｐａ，７９．８Ｐａと変えてリモート水素プラズマ処理したときのドット密度と圧力との関係である。
図１７を参照して、ドット密度は、圧力を１３．３Ｐａ，２６．６Ｐａ，３３．３Ｐａへ順次高くするに従って、約１桁高くなり、３３．３Ｐａの圧力において最も高い密度（６．４×１０１１ｃｍ−２）に達する。そして、ドット密度は、圧力を３３．３Ｐａからさらに高くすると、急激に低下する。
上述したように、ドット密度は、ＶＨＦ電力および圧力によって大きく変化するので、ＶＨＦ電力および／または圧力によってドット密度を制御できる。
図１８は、金属ドットの表面形状像および表面電位像を示す図である。図１８において、（ａ）は、Ｎｉドットの表面形状像を示し、（ｂ）は、電子放出後のＮｉドットの表面電位像を示し、（ｃ）は、電子注入後の表面電位像を示す。そして、Ｎｉドットを形成したときのアンテナ６７０と基板７００Ａとの距離は、２３ｃｍである。
表面形状像（図１８の（ａ））から、Ｎｉドットの大きさは、ほぼ均一であることが解る。また、図１８の（ｂ）の表面電位像から、中央部のみが白くなっており、電子が放出されたことが解り、図１８の（ｃ）の表面電位像から、中央部のみが黒くなっており、電子が注入されたことが解る。
したがって、アンテナ６７０と基板７００Ａとの距離を２３ｃｍに設定して形成したＮｉドットは、ほぼ均一な大きさを有し、電子の注入および放出が可能である。
図１９は、金属ドットにおける表面電位変化量と印加電圧との関係を示す図である。図１９において、縦軸は、表面電位変化量を表し、横軸は、印加電圧を表す。
図１９を参照して、印加電圧を−２Ｖから＋２Ｖの範囲で変化させた場合、表面電圧変化量は、階段状に変化する。そして、０Ｖから−２Ｖの範囲における表面電位変化量は、電子が金属ドットへ注入されることによる表面電位変化量であり、０Ｖから＋２Ｖの範囲における表面電位変化は、電子が金属ドットから放出（すなわち、正孔が金属ドットに注入）されることによる表面電位変化量である。
表面電位変化量が印加電圧に対して階段状に変化していることから、金属ドット５０３（Ｎｉドット）内に量子サイズ効果によるサブ準位が形成され、その形成されたサブ準位に正孔および電子が注入されていることが解る。したがって、個々のＮｉドットが電気的に孤立していることが解り、金属ドット５０３を電荷蓄積ノード３２０として使用可能であることが解った。
上述した方法によって製造された金属量子ドット５００は、半導体メモリ１００，１１０の電荷蓄積ノード３２０の量子ドットとして用いられる。Ｎｉの電子親和力は、半導体基板５０１を構成するＳｉの電子親和力よりも大きいので、金属量子ドット５００を電荷蓄積ノード３２０の量子ドットとして用いることによって、電荷蓄積ノード３２０における離散的なエネルギー準位ＬＶ２は、制御ノード３１０，４１０における離散的なエネルギー準位ＬＶ１，ＬＶ３よりも低くなり、電子を安定に保持できる。その結果、半導体メモリ１００，１１０における電荷蓄積効率を向上できる。
また、電荷蓄積ノード３２０を構成する金属量子ドット５００をアンテナ６７０と基板７００Ａとの距離を２３ｃｍに設定して形成することにより、半導体メモリの記憶密度を高密度化できる。
なお、上記においては、Ｎｉ薄膜５０４をＳｉＯ２膜５０２上に形成して金属量子ドット５００を製造すると説明したが、この発明においては、これに限らず、ＴａおよびＷをＳｉＯ２膜５０２上に形成して金属量子ドット５００を製造してもよく、一般的には、半導体基板５０１を構成する材料の電子親和力よりも大きい電子親和力を有する金属をＳｉＯ２膜５０２上に形成して金属量子ドット５００を製造してもよい。この場合、図１３に示す（ｃ）の工程において、半導体基板５０１を構成する材料の電子親和力よりも大きい電子親和力を有する金属がＳｉＯ２膜５０２上に堆積される。
また、上記においては、リモート水素プラズマ処理は、室温で行なわれると説明したが、この発明においては、これに限らず、リモート水素プラズマ処理は、室温よりも高い温度、即ち、加熱状態で行なわれてもよい。そして、金属ドット５０３の直径は、基板温度が高くなるに従って大きくなる。
更に、上記においては、Ｎｉ薄膜５０４をリモート水素プラズマ処理して金属量子ドット５００を製造すると説明したが、この発明においては、これに限らず、Ｎｉ薄膜５０４を加熱処理して金属量子ドット５００を製造してもよい。この場合、図１３に示す（ｄ）の工程においてＮｉ薄膜５０４／ＳｉＯ２膜５０２／半導体基板５０１は、Ｎｉの融点付近の温度で加熱処理される。
［シリサイドドットの製造方法］
図２０は、シリサイドドットの製造方法を示す工程図である。図２０を参照して、一連の動作が開始されると、図１３に示す工程（ａ），（ｂ）と同じ工程によって、（１００）面を有するＳｉからなる半導体基板５０１の一主面にＳｉＯ２膜５０２が形成される（図２０の（ａ），（ｂ）参照）。
そして、ＳｉＯ２膜５０２の表面を０．１％のフッ酸で洗浄し、ＳｉＯ２膜５０２の表面をＯＨによって終端する。その後、ＳｉＨ４ガスを原料として、ＬＰＣＶＤ法によって量子ドット６０１を自己組織的にＳｉＯ２膜５０２上に形成する（図２０の（ｃ）参照）。
その後、電子線蒸着法を用いて２．６６×１０−４Ｐａの圧力でＮｉ薄膜６０２を量子ドット６０１上に堆積する（図２０の（ｄ）参照）。この場合、Ｎｉ薄膜６０２の膜厚は、１．８ｎｍである。
Ｎｉ薄膜６０２の形成後、Ｎｉ薄膜６０２／量子ドット６０１／ＳｉＯ２膜５０２／半導体基板５０１からなるサンプルは、プラズマ処理装置６００Ａの基板ホルダー６３０上に設置される。この場合、半導体基板５０１は、接地電位に接続されず、電気的にフローティングされた状態で基板ホルダー６３０上に設置される。
Ｎｉ薄膜６０２／量子ドット６０１／ＳｉＯ２膜５０２／半導体基板５０１からなるサンプルがプラズマ処理装置６００Ａの基板ホルダー６３０上に設置された段階では、量子ドット６０１（Ｓｉドット）とＮｉ薄膜６０２との反応が進行し、Ｓｉリッチなシリサイドドット６０３がＳｉＯ２膜５０２上に形成されている（図２０の（ｅ）参照）。そして、量子ドット６０３／ＳｉＯ２膜５０２／半導体基板５０１からなるサンプルは、プラズマ処理装置６００Ａを用いて上述した方法によってリモート水素プラズマ処理される（図２０の（ｅ）参照）。この場合、リモート水素プラズマ処理は、表１に示す条件を用いて行なわれる。
そうすると、Ｓｉリッチなシリサイドドット６０３中のＳｉは、リモート水素プラズマによって生成された原子状の水素によって引き抜かれ、Ｎｉシリサイドドット６０４がＳｉＯ２膜５０２上に形成される。
これによって、シリサイドドットを製造する動作が終了する。
図２１は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｒｔｒｏｓｃｏｐｙ）スペクトルを示す図である。図２１において、縦軸は、光電子強度を表し、横軸は、結合エネルギーを表す。また、図２１の（ａ）は、Ｎｉ２ｐのスペクトルを示し、図２１の（ｂ）は、Ｓｉ２ｐのスペクトルを示す。さらに、Ｓｉ−ＱＤｓは、Ｓｉドットを示し、Ｎｉ／Ｓｉ−ＱＤｓは、Ｓｉドット上にＮｉ薄膜を形成しただけものを示し、Ｎｉ／Ｓｉ−ＱＤｓ ｗｉｔｈ Ｈ２ ｐｌａｓｍａは、Ｓｉドット上にＮｉ薄膜を形成した後に、リモート水素プラズマによって処理したものを示す。
図２１を参照して、リモート水素プラズマによって処理することにより、Ｎｉ２ｐのピークは、ピュアーなＮｉ薄膜におけるＮｉ２ｐのピーク側へシフトし、Ｓｉ２ｐのピークは、Ｓｉ−Ｓｉ結合またはＮｉ−Ｓｉを示すピークから遠ざかる方向へシフトするとともに、その強度が低下する。
したがって、図２１に示すＸＰＳスペクトルは、リモート水素プラズマ処理を行なうことによってＮｉ／Ｓｉ−ＱＤｓ中のＳｉが減少することを意味しており、ＳｉリッチなシリサイドドットからＳｉが引き抜かれたシリサイドドットが形成されることを表す。
Ｓｉリッチなシリサイドドットは、シリサイドドットよりも多くのＳｉを含むので、Ｓｉリッチなシリサイドドットの電子親和力は、シリサイドドットの電子親和力よりも小さい。
そうすると、リモート水素プラズマ処理を行なうことによって、Ｓｉリッチなシリサイドドットをシリサイドドットに変えることができるので、リモート水素プラズマ処理を行なうことによって、電子親和力を大きくしたシリサイドドットを形成できる。その結果、リモート水素プラズマ処理を用いて形成したシリサイドドットを半導体メモリの電荷蓄積ノード３２０に用いることにより、電子を安定して保持できる。
また、リモート水素プラズマ処理を用いることによってシリサイドドットの電子親和力を制御することができる。
したがって、図２０の工程（ａ）〜（ｆ）に従ってシリサイドドットを形成することによって、電子親和力が相対的に大きいシリサイドドットを形成できる。また、図２０の工程（ａ）〜（ｆ）を用いることによってシリサイドドットの電子親和力を制御できる。
上述したように、この発明によれば、リモート水素プラズマ処理を金属ドット５０３の形成、およびシリサイドドットの電子親和力の制御に用いることができる。
なお、図２０に示す工程（ｄ）において、量子ドット６０１上に堆積される金属は、Ｎｉに限らず、ＴａおよびＷ等であってもよく、一般的には、半導体基板５０１の材料であるＳｉの電子親和力よりも大きい電子親和力を有する金属であればよい。
［応用例］
図２２は、この発明による半導体メモリを用いた半導体メモリシステムの概略図である。図２２を参照して、半導体メモリシステム８００は、半導体メモリ１１０と、光源８１０とを備える。
半導体メモリシステム８００においては、半導体メモリ１１０のゲート電極１０４は、ＩＴＯおよびＩＺＯ等の透過型のゲート電極からなる。
光源８１０は、上述した微弱な光９００をゲート電極１０４側から半導体メモリ１１０に照射する。これによって、半導体メモリ１１０の電荷蓄積ノード３２０に保持された電子は、励起されて制御ノード４１０または半導体基板１０１へ放出され、半導体メモリ１１０におけるメモリ消去が行なわれる。
なお、半導体メモリシステム８００においては、半導体メモリ１１０に代えて半導体メモリ１００を用いてもよい。この場合も、ゲート電極１０４は、ＩＴＯおよびＺｎＯ等の透過型のゲート電極からなる。
上記においては、半導体基板１０１は、ｎ型単結晶Ｓｉ基板からなると説明したが、この発明においては、これに限らず、半導体基板１０１は、単結晶半導体基板、化合物半導体基板、絶縁体上に形成された単結晶半導体薄膜（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、化合物半導体薄膜、絶縁体上に形成された多結晶半導体、および多結晶化合物半導体薄膜等のいずれかからなっていればよい。
また、上記においては、量子ドット３１１は、Ｓｉ結晶からなると説明したが、この発明においては、これに限らず、量子ドット３１１は、Ｇｅ結晶、リン（Ｐ）またはボロン（Ｂ）をドープしたＳｉ結晶またはＧｅ結晶、およびＧｅからなるコアをＳｉで覆ったもののいずれかからなっていてもよい。そして、ＰまたはＢを添加する場合、ＬＰＣＶＤ法によって量子ドット３１１を作成中にヘリウム（Ｈｅ）希釈の１％ホスフィン（ＰＨ３）またはジボラン（Ｂ２Ｈ６）を微量パルス添加することによってＰまたはＢをドープした量子ドット３１１を形成する。詳細は、非特許文献２に記載されている。また、ＧｅをコアにしたＳｉ量子ドットの形成については、非特許文献３に記載されている。
さらに、上記においては、高誘電率絶縁膜３２２および高誘電率絶縁膜４１２は、Ｔａ酸化膜またはＺｒ酸化膜からなると説明したが、この発明においては、これに限らず、高誘電率絶縁膜３２２および高誘電率絶縁膜４１２は、アルミニウム酸化膜（Ａｌ酸化膜）、イットニウム酸化膜（Ｙ酸化膜）、ハフニウム酸化膜（Ｈｆ酸化膜）およびランタン酸化膜（Ｌａ酸化膜）のいずれかからなっていてもよい。
この発明においては、量子ドット３２１は、「第１の量子ドット」を構成し、量子ドット３１１は、「第２の量子ドット」を構成する。
また、高誘電率絶縁膜３２２は、「第１の被覆材料」を構成し、Ｓｉ酸化膜３１２は、「第２の被服材料」を構成する。
さらに、制御ノード３１０は、「第１の制御ノード」を構成し、制御ノード４１０は、「第２の制御ノード」を構成する。
さらに、エネルギー準位ＬＶ２は、「第１のエネルギー準位」を構成し、エネルギー準位ＬＶ１および／またはエネルギー準位ＬＶ３は、「第２のエネルギー準位」を構成する。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明は、電荷蓄積効率が良い複合フローティングゲートの構成を有する半導体メモリに適用される。また、この発明は、電荷蓄積効率が良い複合フローティングゲートの構成を有する半導体メモリを用いた半導体メモリシステムに適用される。さらに、この発明は、電荷蓄積効率が良い複合フローティングゲートの構成を有する半導体メモリに用いられる量子ドットの製造方法に適用される。さらに、この発明は、簡単なプロセスによって金属量子ドットを製造可能な量子ドットの製造方法に適用される。
半導体メモリのユーザによる利用のイメージと、半導体メモリの基本構造とを示す図である。 フローティングゲートを持つ従来の半導体メモリの断面図である。 この発明の実施の形態１による半導体メモリの断面図である。 実施の形態２による半導体メモリの断面図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第１のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第２のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第３のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第４のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第５のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第６のエネルギーバンド図である。 金属量子ドットの断面図である。 リモート水素プラズマ処理を行なうためのプラズマ処理装置の概略図である。 図１１に示す金属量子ドットの製造方法を示す工程図である。 金属量子ドットにおけるドット密度とＶＨＦ電力との関係を示す図である。 ドット密度と、ドット高さとの関係を示す図である。 金属量子ドットにおけるドット密度とＶＨＦ電力との他の関係を示す図である。 ドット密度と圧力との関係を示す図である。 金属ドットの表面形状像および表面電位像を示す図である。 金属ドットにおける表面電位変化量と印加電圧との関係を示す図である。 シリサイドドットの製造方法を示す工程図である。 ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｒｔｒｏｓｃｏｐｙ）スペクトルを示す図である。 この発明による半導体メモリを用いた半導体メモリシステムの概略図である。
符号の説明
１１０ 半導体メモリ、１０１ 半導体基板、１０２ ソース電極、１０３ ドレイン電極、１０４ ゲート電極、１０５ 絶縁膜、１０６ サイドウォール、３１０，４１０ 制御ノード、３２０ 電荷蓄積ノード、３１１，４１１ 量子ドット、３１２ Ｓｉ酸化膜、３２１ シリサイド量子ドット、３２２，４１２ 高誘電率絶縁膜、４００ 複合フローティングゲート。

Claims (13)

  1. フローティングゲート構造を有する半導体メモリであって、
    第１の量子ドットを含み、電子を蓄積する電荷蓄積ノードと、
    第２の量子ドットを含み、前記電子の前記電荷蓄積ノードへの注入および／または放出を行なう制御ノードとを備え、
    前記電荷蓄積ノードは、前記第１の量子ドットの前記電子に対するエネルギー準位が前記第２の量子ドットの前記電子に対するエネルギー準位よりも低くなるように前記制御ノードと異なる材料からなる、半導体メモリ。
  2. 前記制御ノードは、第１および第２の制御ノードを含み、
    前記電荷蓄積ノードは、前記第１の制御ノードと前記第２の制御ノードとの間に積層される、請求項１に記載の半導体メモリ。
  3. 前記電荷蓄積ノードは、前記第１の量子ドットと、前記第１の量子ドットを覆う第１の被覆材料とからなり、
    前記制御ノードは、前記第２の量子ドットと、前記第２の量子ドットを覆う第２の被覆材料とからなり、
    前記第１の量子ドットは、前記第２の量子ドットと異なる材料からなり、
    前記第１の被覆材料は、前記第２の被覆材料と異なる材料からなる、請求項１または請求項２に記載の半導体メモリ。
  4. 前記第１の量子ドットは、Ｓｉ−Ｇｅ系量子ドットからなり、
    前記第２の量子ドットは、金属シリサイド量子ドットからなる、請求項３に記載の半導体メモリ。
  5. 前記第１の量子ドットは、金属量子ドットからなり、
    前記第２の量子ドットは、金属シリサイド量子ドットからなる、請求項３に記載の半導体メモリ。
  6. 前記金属量子ドットは、前記電荷蓄積ノードおよび前記制御ノードが形成される半導体基板の電子親和力よりも大きい電子親和力を有する金属からなる、請求項５に記載の半導体メモリ。
  7. フローティングゲート構造を有する半導体メモリと、
    前記半導体メモリに光を照射する光源とを備え、
    前記半導体メモリは、
    第１の量子ドットを含み、かつ、電子を蓄積する電荷蓄積ノードと、第２の量子ドットを含み、かつ、前記電子の前記電荷蓄積ノードへの注入および／または放出を行なう制御ノードとからなるフローティングゲートと、
    前記光源からの光を前記電荷蓄積ノードに導く光透過型のゲート電極とを含み、
    前記電荷蓄積ノードは、前記第１の量子ドットの前記電子に対するエネルギー準位が前記第２の量子ドットの前記電子に対するエネルギー準位よりも低くなるように前記制御ノードと異なる材料からなる、半導体メモリシステム。
  8. フローティングゲート構造を有する半導体メモリに用いられる量子ドットの製造方法であって、
    半導体基板上に酸化膜を形成する第１のステップと、
    前記酸化膜上に金属薄膜を堆積する第２のステップと、
    前記金属薄膜に対して加熱処理またはリモート水素プラズマ処理を施す第３のステップとを備える量子ドットの製造方法。
  9. 前記第３のステップにおいて、前記リモート水素プラズマ処理は、前記半導体基板を電気的にフローティングして行なわれる、請求項８に記載の量子ドットの製造方法。
  10. 前記第２のステップにおいて、前記半導体基板の電子親和力よりも大きい電子親和力を有する金属薄膜が前記酸化膜上に堆積される、請求項８または請求項９に記載の量子ドットの製造方法。
  11. 前記半導体基板は、シリコンからなり、
    前記金属薄膜は、ニッケル薄膜からなる、請求項１０に記載の量子ドットの製造方法。
  12. フローティングゲート構造を有する半導体メモリに用いられる量子ドットの製造方法であって、
    半導体基板上に酸化膜を形成する第１のステップと、
    半導体材料からなる量子ドットを前記酸化膜上に形成する第２のステップと、
    前記量子ドット上に金属薄膜を形成する第３のステップと、
    前記金属薄膜に対してリモート水素プラズマ処理を施す第４のステップとを備える量子ドットの製造方法。
  13. 前記第４のステップにおいて、前記リモート水素プラズマ処理は、前記半導体基板を電気的にフローティングして行なわれる、請求項１２に記載の量子ドットの製造方法。
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