JP2008258299A - 電界効果トランジスタ - Google Patents

Abstract

【課題】電流コラプスが少なく且つ高耐圧特性を有する低コストにて製造可能な電界効果トランジスタを提供すること。
【解決手段】ガリウムナイトライド系の電界効果トランジスタ１において、ガリウムナイトライドで構成された電子走行層１０３と、構造式Ｉｎ_x ＡＩ_1-x Ｎ（０．１３≦ｘ≦０．２２）で示されるインジウムアルミナイトライドで構成されており電極収容のためのゲートリセス構造１０５及びドレインリセス構造１０６を有している厚みが５０ｎｍより厚い電子供給層１０４と設け、ゲート電極１０８あるいはドレイン電極１０９の少なくとも一部が対応するリセス構造の底面に形成されるようにした。
【選択図】図１

Description

本発明は、ガリウムナイトライド系電界効果トランジスタに関する。

ガリウムナイトライド系へテロジャンクションフィールドエフェクトトランジスタ（ＧａＮ−ＨＦＥＴ）はヘテロ界面に発生する二次元電子ガスを電子走行層として動作するデバイスである。高い飽和電子速度と高い電子密度を有することなどから高出力高周波デバイスとして開発が進められている。

ＧａＮ−ＨＦＥＴのひとつの課題に素子の絶縁破壊がある。大出力を得るために素子に高電力を印加すると、ゲート電極のドレイン側端近傍の半導体結晶に過大な電界が集中し、素子が破壊する。

絶縁破壊電圧を向上させる手法の一つにフィールドプレート構造がある。フィールドプレート構造とは、ゲート電極などに接続された金属プレートが、ゲート電極とドレイン電極との間にひさし状に張り出した構造である。通常、張り出した金属プレートと半導体結晶の間にはシリコンオキサイドなどの絶縁性の誘電体が配置される。この構造により、ゲート電極のドレイン端近傍の半導体結晶に集中していた電界は、その一部が金属プレート下の絶縁性誘電体およびその下の半導体結晶に分配され、その分ゲート電極下の半導体結晶層に印加される電界が減るため、素子の絶縁破壊電圧が向上する。このような技術としてたとえば非特許文献１が参照できる。
特開２００４−２００２４８号公報 W. Saito, Y. Takada, M. Kuraguchi, K, Tsuda, I. Omura, T. Ogura, Jpn. J. Appl, Phys, Vol. 43, 2239(2004) X. Hu, A. Koudymov, G. Simin, J. Yang, M. A. Khan, A. Tarakji, M. S. Shur, R. Gaska, Appl. Phys. Lett., Vol.79, 2832(2001)

前記の素子の絶縁破壊電圧向上のためのフィールドプレート構造は一定の効果がある。しかし、新たな問題が発生する。それは電流コラプスの発生である。電流コラプスとは電極に電圧が印加されることにより、半導体結晶層表面に負の電荷が蓄積し、蓄積された電荷がチャネルを走行する電子に作用し、電流値の変動をもたらす現象である。この現象についてはたとえば非特許文献２が参考できる。一般に、フィールドプレート構造に用いられる前記絶縁膜はアルミナやシリコンオキサイドなどの酸化物系の材料である。このような材料をガリウムナイトライド系結晶の表面に形成すると絶縁材料と半導体結晶の界面には高密度の表面準位が生じやすい。このような表面準位はゲート信号の入力やドレイン電圧の変動に応答して電荷が蓄積され、電流コラプスを引き起こす。

この問題を回避するため、酸化絶縁層と半導体層の界面にシリコンナイトライドのパッシベーション膜を配することにより、負の電荷が蓄積するサイトを減らし、電流コラプスを低減させる技術もたとえば特許文献１などに提案されているが、このように多層誘電体膜を使用するプロセスはコスト高であり、加えて閾値などに対する制御パラメータが増加するなど、工業的観点から好ましい技術とはいえない。

本発明の目的は、従来技術における上述の問題点を解決することができる電界効果トランジスタを提供することにある。

本発明の目的は、高い耐圧を有しながら電流コラプスが少なく、比較的コスト安に製造可能なＧａＮ−ＨＦＥＴを提供することにある。

本発明に係る電界効果トランジスタは、電子供給層として、一般のＧａＮ−ＨＦＥＴに用いられる電子供給層よりも厚く形成されたインジウムアルミナイトライド層を使用するのが第１の特徴である。ＧａＮ−ＨＦＥＴの電子供給層及び電子走行層の材料としては、前者をアルミガリウムナイトライドとし、後者をガリウムナイトライドとする組み合わせがもっとも一般的である。しかし、この組み合わせの場合、アルミガリウムナイトライドはガリウムナイトライドに対し格子のミスマッチがあるのでその厚膜化には限界があり、通常は８ｎｍから５０ｎｍの範囲で用いられる。アルミの組成を下げることにより、限りなくミスマッチの程度を下げることができるが、そうすると電子走行層の分極が減るのと同時に、界面に形成されるべきポテンシャル井戸が形成できず、２次元電子ガスが形成されない。したがって、上述した従来の系では電子供給層を厚く形成できない。

電子供給層にインジウムアルミナイトライドを用いた系においては、電子供給層と電子走行層との各結晶を格子整合させ、２次元電子ガスを形成することは理論的に可能である。しかし、電子供給層を５０ｎｍより厚く堆積した例は皆無である。本発明によると、電子供給層の厚膜化が可能となるので、半導体結晶表面及び電子走行層までの距離を遠ざけることができ、たとえ電子供給層の結晶表面に電荷が蓄積しても走行電子への影響を小さくすることができ、電流コラプスを抑制することができる。

本発明に係る電界効果トランジスタは、電子供給層として厚く形成されたインジウムアルミナイトライド層にリセス構造（凹部）を有しており、ゲート電極の少なくとも一部がリセス構造の底面に形成され、かつゲート電極のドレイン側端がリセス部の底面以外の電子供給層上に形成されていることが第２の特徴である。この特徴により酸化物等の絶縁性誘電体膜を形成することなく、フィールドプレート構造を構成できる。この構造においては厚く形成された半導体結晶層を形成することにより、酸化物膜を形成する場合と同様に、効果的にフィールドプレート端直下の半導体結晶層に電界を分散させることができるためである。これらの効果により、電流コラプスが少ないと同時に高いゲート耐圧を有する電界効果トランジスタを実現することができる。

本発明に係る電界効果トランジスタは、電子供給層として通常より厚く形成されたインジウムアルミナイトライド層にリセス構造を有しており、ドレイン電極の少なくとも一部がリセス構造の底面に形成され、かつドレイン電極のゲート端がリセスされていない電子供給層上に形成されていることが第３の特徴である。この特徴により酸化物膜等の絶縁性誘電体膜を形成することなく、ドレイン電極近くにフィールドプレート構造を形成することができ、ドレイン耐圧を更に高くすることができる。

さらに、提案された電界効果トランジスタは、酸化膜等の絶縁性誘電体の形成を必要としないため、一般のフィールドプレート構造を有するＧａＮ−ＨＦＥＴに比べて素子製造のプロセスが簡略化でき、比較的低コストで製造が可能である。

請求項１の発明によれば、ガリウムナイトライド系電界効果トランジスタにおいて、ガリウムナイトライドで構成された電子走行層と、構造式Ｉｎ_x ＡＩ_1-x Ｎ（０．１３≦ｘ≦０．２２）で示されるインジウムアルミナイトライドで構成されており電極収容のための凹部を有している厚みが５０ｎｍより厚い電子供給層とを備えて成り、ゲート電極あるいはドレイン電極の少なくとも一部が前記凹部の底面に形成されていることを特徴とする電界効果トランジスタが提案される。

請求項２の発明によれば、請求項１に記載の発明において、前記ゲート電極のドレイン側端部が前記凹部の底面以外の電子供給層上に形成されている電界効果トランジスタが提案される。

請求項３の発明によれば、請求項１に記載の発明において、前記ゲート電極のドレイン側端部が前記電子供給層の前記凹部以外の上に形成されている請求項１に記載の電界効果トランジスタが提案される。

請求項４の発明によれば、請求項１に記載の発明において、前記ドレイン電極のゲート側端部が前記凹部の底面以外の電子供給層上に形成されている電界効果トランジスタが提案される。

請求項５の発明によれば、請求項１に記載の発明において、前記ドレイン電極のゲート側端部が前記電子供給層の前記凹部以外の上に形成されている電界効果トランジスタが提案される。

本発明によれば、電流コラプスが少なく且つ高耐圧特性を有する高性能の電界効果トランジスタを低コストにて製造することが可能となる。

以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。

図１は、本発明による電界効果トランジスタの実施の形態の一例を説明するための模式的断面図である。図１に示した電界効果トランジスタ１は、ガリウムナイトライド系のヘテロジャンクション電界効果トランジスタであり、ここでは、下地基板１０１の上に緩衝層１０２が形成されて成る基板上に形成されている。

下地基板１０１としては、シリコンカーバイド基板、サファイヤ基板、シリコン基板、ガリウムナイトライド基板、砒化ガリウム基板など、下地基板１０１上に形成されるエピタキシャル層との間で格子乗数差が小さいか又は殆ど無い単結晶基板を用いることができる。下地基板１０１は、半絶縁性のものが好ましいが、導電性のものであっても使用できなくはない。下地基板１０１は市販されているものを使用することができる。

下地基板１０１の上に設けられている緩衝層１０２は、下地基板１０１の上に設けられる各種の半導体結晶層と下地基板１０１との間の格子定数差に因り生じるひずみの緩和や、下地基板１０１に含まれている不純物の影響を防止するなどの目的で導入されている。緩衝層１０２の材料としてはアルミナイトライド、アルミガリウムナイトライド、ガリウムナイトライドなどが使用できる。緩衝層１０２はＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法などにより形成することができる。使用する原料は各成長方法に適した原料が市販されているのでこれを用いるのがよい。緩衝層１０２の厚みに特に制限は無いが、通常３００ｎｍから３０００ｎｍの範囲である。

緩衝層１０２の上には、電子走行層１０３が形成されている。電子走行層１０３の材料としてはガリウムナイトライドが使用できる。その形成法としてはＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法が使用できる。電子走行層１０３の形成のために使用する原料は各成長方法に適した原料が市販されているのでこれを用いるのがよい。電子走行層１０３の厚みに特に制限は無いが、通常５００ｎｍから５０００ｎｍの範囲であり、より好ましくは１０００ｎｍから３０００ｎｍの範囲であり、さらに好ましくは１２００ｎｍから２５００ｎｍの範囲である。電子走行層１０３の形成時には、通常ドーピングを行わないが、チャネルキャリアを増やす目的で微量のシリコンをドーピングしてもよい。電子走行層１０３の形成のために使用する各原料は、各成長方法に適した原料が市販されているので、これを用いるのがよい。

電子走行層１０３の上には電子供給層１０４が形成されている。電子供給層１０４はインジウムアルミナイトライド層として形成されている。その形成法としてはＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法が使用できる。使用する原料は、各成長方法に適した原料が市販されているので、これを用いるのがよい。

電子供給層１０４の厚みは５０ｎｍより厚い範囲で設定する。５０ｎｍより薄くすると電流コラプスの影響が大きく、また電子走行層１０３上に形成したフィールドプレートの効果も不十分であり耐圧を向上させることはできない。電子供給層１０４の厚みの上限は特にないが、加工の容易さ、工業的生産効率の観点などから、電子供給層１０４の厚みは２０００ｎｍ以内が一般的である。電子供給層１０４の厚みは、上述した範囲内において、さらに、インジウム組成との兼ね合いで結晶格子が緩和する膜厚、すなわち臨界膜厚よりも薄い膜厚の範囲で決定する。

ガリウムナイトライドに格子整合するインジウムアルミナイトライドのインジウム組成は構造式Ｉｎ_x ＡＩ_1-x Ｎ（0.13≦ｘ≦0.22）においてｘ＝０．１８であり、この組成のときに膜厚は理論上無限に厚く形成することができる。インジウムアルミナイトライドのインジウム組成をこれより高く、もしくは低くした場合、電子供給層１０４にはそれぞれ引っ張り歪もしくは圧縮歪が発生し、積層膜厚の限界が発生する。設定した組成とｘ＝０．１８との差が大きくなるほど臨界膜厚は薄くなる。

本発明者らの検討によれば、この臨界膜厚は、引っ張り歪が発生する側の組成では、組成ｘ＝０．１７のときおよそ１０００ｎｍであり、組成ｘ＝０．１６のときおよそ４００ｎｍであり、組成ｘ＝０．１５のときおよそ２００ｎｍであり、組成ｘ＝０．１４のときおよそ８０ｎｍであり、組成ｘ＝０．１３のときおよそ５０ｎｍである。圧縮歪が発生する側では、ｘ＝０．１９のときおよそ８００ｎｍであり、組成ｘ＝０．２０のときおよそ３００ｎｍであり、組成ｘ＝０．２１のときおよそ１５０ｎｍであり、組成ｘ＝０．２２のときおよそ５０ｎｍである。

さらにこの範囲内において、耐圧と電流コラプスとの兼ね合いで膜厚を選択してもよい。電流コラプスを低減する観点からは、電子供給層１０４の膜厚は厚いほど好ましい。その一方で、耐圧を向上させるためには適当な厚みがあることが好ましい。フィールドプレート構造を用いることによる耐圧向上の機構は、電極端下の半導体結晶層へ集中する電界をフィールドプレート下の結晶層に分散させることであるから、フィールドプレート下の半導体結晶層が厚すぎる場合、電界はほとんどがゲート電極下の半導体結晶層に掛かり、分散する効果は得られず、耐圧の向上は達成されない。また逆に薄すぎると電界はフィールドプレート下の結晶層に過剰に分配され、この部分の結晶層が破壊されるため絶縁破壊電圧の向上は達成されない。この観点を含め総合的に判断すると、電子供給層１０４の膜厚としては、５０ｎｍから２０００ｎｍが好ましく、１００ｎｍから１０００ｎｍがより好ましく、２００ｎｍから８００ｎｍがもっとも好ましい。

インジウムの組成は、０．１３から０．２２の範囲で決定する。この範囲を逸脱すると前述のとおり結晶が緩和する問題があるためインジウムアルミナイトライドの膜厚を十分厚く設定することができず電流コラプス抑制の効果が期待できない。

また、インジウム組成はチャネルに発生するフリーキャリア量に関係する。すなわち、格子整合する組成０．１８よりも組成が低ければ、電子供給層には引っ張り歪が発生し、電子供給層１０４にもともと存在する自発分極と同極性のピエゾ電界を生じるため、電子供給層の分極は増し、電子走行層１０３のフリーキャリアは増大する。逆に０．１８よりも組成が高ければ、電子供給層１０４には自発分極を打ち消すピエゾ電界が生じ、電子走行層の電子を減少あるいは空乏化させる。これらの観点から、インジウム組成は、作製するトランジスタの動作モードや所望する電流値に応じ適宜選択できるが、一般に０．１３から０．２２であり、好ましくは０．１５から０．２０であり、より好ましくは０．１７から０．１９であり、もっとも好ましくは０．１７５から０．１８５である。

電子供給層１０４にはゲートリセス構造１０５が形成されている。ゲートリセス構造１０５は電極の全部又は一部を収容するための凹部である。ここでは、ゲートリセス構造１０５は、図１において、紙面に垂直な方向に延びる溝として形成されている。ゲートリセス構造１０５のリセス深さは所望の相互コンダクタンスと電流値との兼ね合いから設定する。すなわち、ゲートリセス構造１０５が形成されているリセス部のインジウムアルミナイトライド層を薄くすればトランジスタの相互コンダクタンスが上がるため、利得が上がる。一方、それを薄くすれば電子供給層の分極が減るため、チャネル抵抗が上がり、電流値が下がる。このような観点から、ゲートリセス構造１０５の電子供給層の厚さは、通常は５ｎｍから２００ｎｍの範囲で決定するが、８ｎｍから１００ｎｍが好ましく、１０ｎｍから７０ｎｍがより好ましく、１２ｎｍから５０ｎｍが最も好ましい。ゲートリセス構造１０５を形成するためのリセス部加工は、フォトレジストなどをマスクとしてリアクティブイオンエッチング（ＲＩＥ）などにより塩素系の反応性ガスを用いて行うことができる。加工後、エッチングにより生じた結晶表面のダメージを回復させる目的で、加工した基板を窒素雰囲気中にて２００℃から６００℃の範囲でアニール処理をしても良い。

電子供給層１０４には、また、ドレインリセス構造１０６が形成されている。ドレインリセス構造１０６も、ゲートリセス構造１０５と同じく、電極の全部又は一部を収容するための凹部である。ドレインリセス構造１０６は、ドレイン電極１０９のコンタクト抵抗を低減するため、及びドレイン電極１０９にフィールドプレート構造を形成して素子の耐圧をさらに向上させるためのものである。そのリセス深さはインジウムアルミナイトライドの厚みが１０ｎｍから５０ｎｍになるように設定する。この加工はゲートリセス構造１０５と同様にＲＩＥエッチングで行うことができる。

電子供給層１０４には、さらに、ソースリセス構造１０７が形成されている。ソースリセス構造１０７も、ゲートリセス構造１０５と同じく、電極の全部又は一部を収容するための凹部である。ソースリセス構造１０７はソース電極１１０のコンタクト抵抗を低減するために設けられている。ソースリセス構造１０７のリセス深さはインジウムアルミナイトライドの厚みが１０ｎｍから５０ｎｍになるように設定する。ソースリセス構造１０７の形成のための加工はゲートリセス構造１０５と同様にＲＩＥエッチングで行うことができる。

ゲートリセス構造１０５内にはゲート電極１０８が形成されている。ゲート電極１０８の材料としては例えばＮｉと金の積層構造が使用できる。形成方法としては例えば蒸着法が使用でき、ゲート電極１０８は少なくともその一部がゲートリセス構造１０５の底面に接するように形成されている。またゲート電極１０８のドレイン側端部はゲート電極１０８がフィールドプレート構造を構成するよう、電子供給層１０４の表面に張り出すように位置している。このような配置とすることにより、電子供給層１０４と電子走行層１０３との電子供給層側界面に存在する正の固定電荷からゲート電極１０８のドレイン端に向かって集中するように延びる電気力線は、その一部がフィールドプレートのドレイン側端に分散されるため、ゲート耐圧を向上させることができ、素子の破壊耐圧を向上させることができる。

なお、図１では各リセス構造の側壁が垂直に形成されているが、この垂直部分を階段状に形成しても良い。このような形態は段差一段あたりの高さを低くできるため、フィールドプレートを構成する金属の段切れを防ぐのに有効である。また、図１ではゲート電極１０８のドレイン側端部が電子供給層１０４の表面に位置しているが、階段状に形成したゲートリセス構造１０５の側壁の階段上に配置しても良い。また、図に示す例ではフィールドプレート金属と電子供給層１０４とが直接接しているが、この間に誘電体を挟んでも良い。

ドレインリセス構造１０６内には、ドレイン電極１０９がその一部が収容されるようにして設けられている。ドレイン電極１０９の材料としては、例えばチタンと金の積層構造が使用でき、その形成方法としては例えば蒸着法が使用できる。ドレイン電極１０９は少なくともその電極の一部がドレインリセス構造１０６の底面に接するように形成されている。またドレイン電極１０９のゲート側端部は、ドレイン電極１０９の一部がフィールドプレート構造を構成するよう、電子供給層１０４の表面に張り出すように位置している。このような構造とすることにより形成されたドレイン電極１０９のゲートフィールドプレート構造により、前述したのと同様の理由でドレイン耐圧を向上させることができ、素子の破壊耐圧を向上させることができる。

なお、図１ではドレインリセス構造１０６の側壁が垂直に形成されているが、この部分を階段状に形成して傾斜壁面としても良い。これは前述と同じ理由である。また、図１ではドレイン電極１０９のゲート端が電子供給層１０４の表面に位置しているが、階段状に形成した側壁の階段上に配置しても良い。

電子供給層１０４上には、ソース電極１１０が形成されている。ソース電極１１０の電極材料としては例えばＴｉと金の積層構造が使用できる。その形成方法としては例えば蒸着法が使用できる。

符号１１３で示されるのは、素子分離のための絶縁部位である。このような部位を設けることによって、基板上に、上記した層構造を有する複数の電界効果トランジスタを配置した際、素子が相互に電気的に干渉しないようにすることができる。このような絶縁部位は窒素イオンの打ち込みや、ＲＩＥなどにより分離溝を形成することにより作製できる。

上記において、本発明を実施の形態の一例に基づいて説明したが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の技術的範囲はこれらの実施の形態に限定されない。

以下、実施例を示して本発明をさらに詳細に説明するが、以下に説明する本発明の実施例はあくまで例示であって、本発明はこれにより制限されるものではない。

（実施例）
図２に示した構造のガリウムナイトライド系の電界効果トランジスタ２を、以下のようにして作製した。

まず、成長面が（０００１）面であり、オフ角が０．５°であるシリコンカーバイド下地基板２０１を成長炉にセットし、下地基板２０１の表面にＭＯＣＶＤ法によりアルミナイトライド緩衝層２０２を２０００ｎｍの厚みに成長した。ついで、原料ガスを切り替え、ガリウムナイトライド結晶層２０３を２０００ｎｍの厚さに成長し、電子走行層２０３を形成した。ついで原料ガスを切り替え、基板温度を変更し、インジウム組成０．１７７のインジウムアルミナイトライドを４３０ｎｍの厚みに成長し、電子供給層２０４を形成した。このようにしてガリウムナイトライド系電界効果トランジスタ用エピタキシャル結晶基板を得た。

そして、リソグラフィー法により、該エピタキシャル結晶基板に所定のレジスト開口を形成した後、塩素ガスを用いたＲＩＥにより、素子分離溝２１３を６００ｎｍの深さまで形成した。しかる後、同様の手法で、リソグラフィー法によりソース電極２０９およびドレイン電極２１０の形状にレジスト開口を形成した。開口形成後、ＲＩＥにて、電子走行層（インジウムアルミナイトライド層）２０４を４００ｎｍの深さまでエッチングし、ドレインリセス構造２０６及びソースリセス構造２０７を形成した。その後、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ金属膜を２０ｎｍ/ ２００ｎｍ/ ２５ｎｍ/ ５００ｎｍの厚みに蒸着法で形成した後、リフトオフ法により所定の形状に加工した。その後、８２０℃で３０秒間、窒素雰囲気中で基板を加熱し、ソース電極２０９とドレイン電極２１０を形成した。

ついで、ゲートリセス構造２０５を次のようにして形成した。先ず、同じくリソグラフィー法にて電子供給層２０４の表面と所定のレジスト開口を形成した後、ＲＩＥにより１００ｎｍの深さまで、電子供給層（インジウムアルミナイトライド層）２０４をエッチングし、エッチング層を形成した。ついで同じくリソグラフィー法で前記エッチング溝の底面にレジストの開口を形成し、電子供給層２０４のインジウムアルミナイトライドをＲＩＥにより１００ｎｍの深さにエッチングを行った。このリソグラフィーおよびＲＩＥをさらに２回繰り返し、リセス底面部分のインジウムアルミナイトライド層の厚みが３０ｎｍであり、階段部のステップの高さが１００ｎｍであり、ステップの幅が５００ｎｍの階段状状リセス側面をもつゲートリセス構造２０５を電子供給層２０４に形成した。ついで、基板を５００℃で２０分間、窒素雰囲気下でアニール処理を行った。

次に、リソグラフィー法にて電子供給層２０４に所定の形状に開口部を形成した後、Ｎｉ／Ａｕ金属膜を２５ｎｍ/ １５０ｎｍの厚みに蒸着法で形成した後、リフトオフ法により所定の形状に加工した。このようにして図２に示す構造の電界効果トランジスタ２が得られた。作製した電界効果トランジスタ２のソース電極２１０―ゲート電極２０８の間隔は３μｍである。ゲート電極２０８−ドレイン電極２０９の間隔は７μｍである。ゲート長は１．０μｍである。ゲート幅は３０μｍである。ゲート電極２０８のドレイン側端はドレイン電極から３μｍの位置に位置している。

（比較例）
比較例として、上記実施例の作製の場合と同様の手法にて、図3 に示すガリウムナイトライド系電界効果トランジスタ３を作製した。電界効果トランジスタ３は電子供給層３０３の厚みが３０ｎｍであり、電子供給層３０３にリセス構造を有さない以外、構成、製法は実施例で説明したトランジスタの場合と同じである。図３の各部のうち、図２の各部に対応する部分には、３００番台の対応する符号を付してある。

このようにして作製した実施例および比較例の電界効果トランジスタ２、３の各オフ耐圧を評価した。ソース電極を接地し、ゲート電極に閾値電圧（作製したデバイスではー９．５Ｖであった）以下の電圧であるー１３Ｖを印加し、ドレイン電圧を正方向に印加し、電流値が１ｍＡ/ ｍｍとなる電圧を素子の耐圧と定義したところ、実施例デバイスの耐圧は２４０Ｖと極めて高い値を示した。一方、比較例デバイスの耐圧は１６０Ｖであった。

次に、実施例及び比較例の電界効果型トランジスタ２、３の各電流コラプスを評価した。ソース電極を設置し、ゲート電極にー３Ｖを印加した状態でドレイン電極の電圧を２０Ｖから１Ｖに切り替えた際の、切り替えから１００ｍ秒後の電流値と２０００ｍ秒後の電流値の差を電流コラプス量と定義し、評価した。その結果、比較例トランジスタでは、電流コラプス量は１６ｍＡ／ｍｍであったのに対し、実施例トランジスタでは、電流コラプス量は２ｍＡ／ｍｍであった。以上の結果から本発明によるＧａＮ−ＨＦＥＴが優れた特性を有することがわかった。

本発明の実施の形態の一例を示す模式的断面図。 本発明の実施例の模式的断面図。 比較例の模式的断面図。

符号の説明

１０１、２０１、３０１ 下地基板
１０２、２０２、３０２ 緩衝層
１０３、２０３、３０３ 電子走行層
１０４、２０４、３０４ 電子供給層
１０５、２０５ ゲートリセス構造
１０６、２０６ ドレインリセス構造
１０７、２０７ ソースリセス構造
１０８、２０８、３０８ ゲート電極
１０９、２０９、３０９ ドレイン電極
１１０、２１０、３１０ ソース電極
１１３、２１３、３１３ 素子分離

Claims (5)

1. ガリウムナイトライド系電界効果トランジスタにおいて、
   ガリウムナイトライドで構成された電子走行層と、
   構造式Ｉｎ_x ＡＩ_1-x Ｎ（０．１３≦ｘ≦０．２２）で示されるインジウムアルミナイトライドで構成されており電極収容のための凹部を有している厚みが５０ｎｍより厚い電子供給層とを備えて成り、
   ゲート電極あるいはドレイン電極の少なくとも一部が前記凹部の底面に形成されていることを特徴とする電界効果トランジスタ。
2. 前記ゲート電極のドレイン側端部が前記凹部の底面以外の電子供給層上に形成されている請求項１に記載の電界効果トランジスタ。
3. 前記ゲート電極のドレイン側端部が前記電子供給層の前記凹部以外の上に形成されている請求項１に記載の電界効果トランジスタ。
4. 前記ドレイン電極のゲート側端部が前記凹部の底面以外の電子供給層上に形成されている請求項１に記載の電界効果トランジスタ。
5. 前記ドレイン電極のゲート側端部が前記電子供給層の前記凹部以外の上に形成されている請求項１に記載の電界効果トランジスタ。

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