JP2008253043A - Power factor improving circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power factor improving circuit that enables application of a PWM control circuit that uses a certain reference voltage and achieves output voltage control based on fluctuations in an input voltage through a simple configuration. <P>SOLUTION: The PWM control circuit 101, incorporated in the power factor improving circuit 1, is constructed of an effective voltage detection circuit 10 that detects the effective value Vie of the input voltage Vi; a subtraction circuit 20 that compares the voltage value Vo of output voltage, smoothed by a smoothing capacitor C1 with the output value Va of the effective voltage detection circuit 10 to compute the difference between them; a reference voltage generating circuit 40 that generates a predetermined consistently fixed reference voltage E2; a comparison circuit 30 that compares the output value Vb of the subtraction circuit 20 and the reference voltage E2 of the reference voltage generating circuit 40; a PWM oscillation circuit 50 that makes the output value Vc from the comparison circuit 30 oscillate by PWM; and a drive circuit 60 that generates a signal for driving a transistor Q1, according to the output signal from the PWM oscillation circuit 50. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は昇圧型の力率改善回路に関する。   The present invention relates to a boost type power factor correction circuit.

従来より、昇圧型コンバータ回路を使用した力率改善回路が種々提案されている。かかる力率改善回路は、交流電源を電源として駆動され、整流回路と、チョークコイルと、トランジスタと、平滑コンデンサと、ＰＷＭ制御回路とから構成される。かかる構成により、入力電圧は、適宜に昇圧されると供に力率の改善が図られ、これによって変換された出力電圧が、力率改善回路の後段に接続される回路へ印加される。   Conventionally, various power factor correction circuits using a boost converter circuit have been proposed. Such a power factor correction circuit is driven using an AC power source as a power source, and includes a rectifier circuit, a choke coil, a transistor, a smoothing capacitor, and a PWM control circuit. With this configuration, when the input voltage is appropriately boosted, the power factor is improved and the output voltage converted thereby is applied to a circuit connected to the subsequent stage of the power factor correction circuit.

図３では、従来技術に係る力率改善回路の一例が示されている。かかる力率改善回路３に適用されるＰＷＭ制御回路１０３は、比較回路３０と基準電圧発生回路４０とＰＷＭ発振回路５０とドライブ回路６０とから構成される。また、比較回路３０では、分圧抵抗を介して出力側検出ラインＬｏが接続され、出力電圧Ｖｏの電圧値が検出される。更に、ドライブ回路６０では、信号ラインＬｓが接続され、トランジスタＱ１に駆動信号を供給させる。このとき、ＰＷＭ制御回路１０３では、複数の機能的回路をワンパッケージ化させたハイブリッド集積回路が用いられる。具体的に説明すると、ハイブリッド集積回路は、比較回路３０の演算増幅回路ＩＣ３と基準電圧発生回路４０とＰＷＭ発振回路５０とドライブ回路６０とから構成されている。かかるハイブリッド集積回路は、力率改善回路用に設計されたものとして広く市販されており、ＰＷＭ制御回路１０３に関する装置の簡素化及び製造コストの低減に貢献している。   FIG. 3 shows an example of a power factor correction circuit according to the prior art. The PWM control circuit 103 applied to the power factor correction circuit 3 includes a comparison circuit 30, a reference voltage generation circuit 40, a PWM oscillation circuit 50, and a drive circuit 60. In the comparison circuit 30, the output side detection line Lo is connected via a voltage dividing resistor, and the voltage value of the output voltage Vo is detected. Further, in the drive circuit 60, the signal line Ls is connected to supply a drive signal to the transistor Q1. At this time, the PWM control circuit 103 uses a hybrid integrated circuit in which a plurality of functional circuits are packaged. More specifically, the hybrid integrated circuit includes an operational amplifier circuit IC3 of the comparison circuit 30, a reference voltage generation circuit 40, a PWM oscillation circuit 50, and a drive circuit 60. Such a hybrid integrated circuit is widely marketed as designed for a power factor correction circuit, and contributes to simplification of the device relating to the PWM control circuit 103 and reduction of manufacturing costs.

しかし、上述した力率改善回路３では、ハイブリッド集積回路で付与される基準電圧Ｅ２が一定値とされるため、入力電圧Ｖｉの電圧値が大幅に低下すると、出力電圧Ｖｉの昇圧値がこれに応じて増大する。従って、ＰＷＭ制御回路１０３では、トランジスタＱ１のオンデューティーを増加させるので、チョークコイルＬ１及びトランジスタＱ１の負荷を増大させるとの問題が生じていた。   However, in the power factor correction circuit 3 described above, the reference voltage E2 applied by the hybrid integrated circuit is set to a constant value. Therefore, when the voltage value of the input voltage Vi is significantly reduced, the boosted value of the output voltage Vi is set to this value. Increases accordingly. Therefore, in the PWM control circuit 103, since the on-duty of the transistor Q1 is increased, there is a problem that the loads of the choke coil L1 and the transistor Q1 are increased.

そこで、かかる問題を回避すべく、特許第３００７９３４号公報（特許文献１）では、基準電圧Ｅ２が一定である場合にも、入力電圧Ｖｉの変動値に応答し得る力率改善回路が紹介されている。かかる力率改善回路４は、図４に示す如く、ＰＷＭ制御回路の構成に改良が加えられている。即ち、ＰＷＭ制御回路１０４は、ピーク電圧検出回路１４と減算回路２０と比較回路３０と基準電圧発生回路４０とＰＷＭ発振回路５０とドライブ回路６０とから構成される。また、ピーク電圧検出回路１４には入力側検出ラインＬｉが接続され、減算回路２０には出力側検出ラインＬｏが接続され、ドライブ回路６０には信号ラインＬｓが接続される。このとき、ピーク電圧検出回路１４は、抵抗Ｒ３〜Ｒ６及びＲ９と演算増幅回路ＩＣ１とコンデンサＣ３とダイオードＤ２とから構成され、コンデンサＣ３にてピーク電圧をクランプさせる。また、抵抗Ｒ５及びＲ６は２００ｋΩ程度の比較的大きい抵抗値に設定される、かかる構成により、ＰＷＭ制御回路１０４では、全波波形とされた入力電圧Ｖｉに関するピーク電圧を検出し、当該ピーク電圧と出力電圧Ｖｏとの比較値に基づいて、トランジスタＱ１を駆動させる。   Therefore, in order to avoid such a problem, Japanese Patent No. 3007934 (Patent Document 1) introduces a power factor improvement circuit that can respond to the fluctuation value of the input voltage Vi even when the reference voltage E2 is constant. Yes. In the power factor correction circuit 4, as shown in FIG. 4, the configuration of the PWM control circuit is improved. That is, the PWM control circuit 104 includes a peak voltage detection circuit 14, a subtraction circuit 20, a comparison circuit 30, a reference voltage generation circuit 40, a PWM oscillation circuit 50, and a drive circuit 60. Further, the input side detection line Li is connected to the peak voltage detection circuit 14, the output side detection line Lo is connected to the subtraction circuit 20, and the signal line Ls is connected to the drive circuit 60. At this time, the peak voltage detection circuit 14 includes resistors R3 to R6 and R9, an operational amplifier circuit IC1, a capacitor C3, and a diode D2, and the peak voltage is clamped by the capacitor C3. In addition, the resistors R5 and R6 are set to a relatively large resistance value of about 200 kΩ. With this configuration, the PWM control circuit 104 detects a peak voltage related to the input voltage Vi having a full-wave waveform, and the peak voltage and The transistor Q1 is driven based on the comparison value with the output voltage Vo.

特許第３００７９３４号公報Japanese Patent No. 3007934

しかしながら、特許文献１の技術では、ピーク電圧検出回路１４の抵抗Ｒ５及びＲ６が大きい抵抗値に設定されるため、コンデンサＣ３に蓄積される電荷の放電時間もこれに応じて長くなる。従って、交流電源Ｅ１から供給される電源の印加状態が変動し入力電圧Ｖｉが低下した場合、コンデンサＣ３における電荷の放電が進む迄の間、ＰＷＭ制御回路１０４では、ピーク電圧をリアルタイムで処理できなくなるので、正確な入力電圧Ｖｉに追従した出力電圧Ｖｏの制御が困難とされる。   However, in the technique of Patent Document 1, since the resistances R5 and R6 of the peak voltage detection circuit 14 are set to a large resistance value, the discharge time of the charge accumulated in the capacitor C3 also becomes longer accordingly. Therefore, when the application state of the power source supplied from the AC power source E1 fluctuates and the input voltage Vi drops, the PWM control circuit 104 cannot process the peak voltage in real time until the charge discharge in the capacitor C3 proceeds. Therefore, it is difficult to control the output voltage Vo following the accurate input voltage Vi.

また、入力電圧Ｖｉの低下量が大きくなると、コンデンサＣ３における電荷の放電時間が長くなり、且つ、出力電圧Ｖｏの昇圧量が入力電圧Ｖｉの低下量に応じて大きくなるので、チョークコイルＬ１及びトランジスタＱ１における負荷が増大するとの問題を生じる   In addition, when the amount of decrease in the input voltage Vi increases, the discharge time of the charge in the capacitor C3 becomes longer, and the amount of increase in the output voltage Vo increases in accordance with the amount of decrease in the input voltage Vi. The problem is that the load on Q1 increases

更に、ＰＷＭ制御回路１０４は、幾分でも簡素化された構成が好ましく、ピーク電圧検出回路１４についても、かかる構成の簡素化が要求されている。   Furthermore, the PWM control circuit 104 preferably has a somewhat simplified configuration, and the peak voltage detection circuit 14 is also required to be simplified.

本発明は上記課題に鑑み、一定の基準電圧が用いられるＰＷＭ制御回路を適用させ、簡素な構成にて、入力電圧の変動に応じた出力電圧の制御を実現させ得る力率改善回路の提供を目的とする。   In view of the above problems, the present invention provides a power factor correction circuit that can realize a control of an output voltage according to a change in an input voltage with a simple configuration by applying a PWM control circuit using a constant reference voltage. Objective.

上記課題を解決するために、本発明では次のような力率改善回路の構成とする。すなわち、交流電源を電源とし、チョークコイルと、トランジスタ、平滑コンデンサ、ＰＷＭ制御回路を使用して出力電圧を昇圧、平滑する力率改善回路において、前記ＰＷＭ制御回路は、前記交流電源から印可される入力電圧の実効値を検出する実効値電圧検出回路と、平滑用コンデンサによって平滑された出力電圧の電圧値と前記実効値電圧検出回路の出力値とを比較する減算回路と、予め定められた基準電圧を作り出す基準電圧発生回路と、前記減算回路からの出力値と当該基準電圧発生回路からの出力値とを比較する比較回路と、当該比較回路からの出力値をＰＷＭ発振させるＰＷＭ発振回路と、当該ＰＷＭ発振回路の出力信号に基づき前記トランジスタを駆動させるドライブ回路とから構成されることとする。   In order to solve the above problems, the present invention has the following power factor correction circuit configuration. That is, in a power factor correction circuit that boosts and smoothes an output voltage using an AC power source as a power source and a choke coil, a transistor, a smoothing capacitor, and a PWM control circuit, the PWM control circuit is applied from the AC power source. An effective value voltage detection circuit for detecting an effective value of the input voltage, a subtraction circuit for comparing the voltage value of the output voltage smoothed by the smoothing capacitor and the output value of the effective value voltage detection circuit, and a predetermined reference A reference voltage generation circuit that generates a voltage, a comparison circuit that compares an output value from the subtraction circuit and an output value from the reference voltage generation circuit, a PWM oscillation circuit that PWM-oscillates an output value from the comparison circuit, The drive circuit is configured to drive the transistor based on the output signal of the PWM oscillation circuit.

本発明に係る力率改善回路では、基準電圧が予め一定値に規定される回路構成であっても、入力電圧の変動に追従した出力電圧の制御が可能とされ、特に、入力電圧が低下する際の応答性が改善される。   In the power factor correction circuit according to the present invention, it is possible to control the output voltage following the fluctuation of the input voltage even when the reference voltage is defined in advance as a constant value, and in particular, the input voltage decreases. Responsiveness is improved.

また、実効値電圧検出回路では、実効値電圧検出回路のコンデンサに帯電する電荷の放電時間が抑制されるので、入力電圧の変化状態に即応してトランジスタが駆動され、これにより、力率改善回路の応答性能が改善される。   Also, in the effective value voltage detection circuit, the discharge time of the electric charge charged in the capacitor of the effective value voltage detection circuit is suppressed, so that the transistor is driven in response to the change state of the input voltage. The response performance is improved.

従って、本発明における力率改善回路は、交流電源の出力が急激に低下する場合であっても、これに応答して出力電圧が適宜に低減制御され、コイル及びトランジスタ及に生じる負荷が低減される。   Therefore, in the power factor correction circuit according to the present invention, even when the output of the AC power supply suddenly drops, the output voltage is appropriately controlled in response to this, and the load generated on the coil and the transistor is reduced. The

更に、本実施の形態に係る力率改善回路では、特許文献１の技術と比較すると、ＰＷＭ制御回路における実装部品の削減が図られ、コストの低減及び装置の小型化に寄与する。   Furthermore, in the power factor correction circuit according to the present embodiment, compared with the technique of Patent Document 1, the number of mounted parts in the PWM control circuit is reduced, which contributes to cost reduction and device miniaturization.

以下、本発明に係る実施の形態につき図面を参照して説明する。図１には力率改善回路の構成が示されている。図示の如く、力率改善回路１は、交流電源Ｅ１に整流器ＤＳが接続され、この後段に整流器ＤＳからの入力電圧を昇圧させるチョークコイルＬ１とトランジスタＱ１、ダイオードＤ１、平滑用コンデンサＣ１が設けられている。また、整流回路ＤＳとチョークコイルＬ１との間には入力側検出ラインＬｉが設けられ、ダイオードＤ１と平滑用コンデンサＣ１との間には出力側検出ラインＬｏが設けられている。そして、入力側検出ラインＬｉ及び出力側検出ラインＬｏは、ＰＷＭ制御回路１０１にそれぞれ接続される。かかるＰＷＭ制御回路１０１は、交流電源Ｅ１から印可される入力電圧Ｖｉの実効値Ｖｉｅを検出する実効値電圧検出回路１０と、平滑用コンデンサＣ１によって平滑された出力電圧の電圧値Ｖｏと実効値電圧検出回路１０の出力値Ｖａとを比較し差異を演算させる減算回路２０と、予め定められた常に一定の基準電圧Ｅ２を作り出す基準電圧発生回路４０と、前記減算回路２０の出力値Ｖｂと基準電圧発生回路４０の基準電圧Ｅ２とを比較する比較回路３０と、この比較回路３０からの出力値ＶｃをＰＷＭ発振させるＰＷＭ発振回路５０と、このＰＷＭ発振回路５０からの出力信号ＳＧによりトランジスタＱ１を駆動する信号を作り出すドライブ回路６０とから構成されている。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows the configuration of the power factor correction circuit. As shown in the figure, the power factor correction circuit 1 is connected to an AC power source E1 with a rectifier DS, and is provided with a choke coil L1, a transistor Q1, a diode D1, and a smoothing capacitor C1 that boost the input voltage from the rectifier DS. ing. An input side detection line Li is provided between the rectifier circuit DS and the choke coil L1, and an output side detection line Lo is provided between the diode D1 and the smoothing capacitor C1. The input side detection line Li and the output side detection line Lo are connected to the PWM control circuit 101, respectively. The PWM control circuit 101 includes an effective value voltage detection circuit 10 that detects an effective value Vie of the input voltage Vi applied from the AC power supply E1, and a voltage value Vo and an effective value voltage of the output voltage smoothed by the smoothing capacitor C1. A subtraction circuit 20 that compares the output value Va of the detection circuit 10 to calculate a difference, a reference voltage generation circuit 40 that generates a predetermined constant reference voltage E2 at all times, an output value Vb of the subtraction circuit 20 and a reference voltage The comparison circuit 30 that compares the reference voltage E2 of the generation circuit 40, the PWM oscillation circuit 50 that PWM-oscillates the output value Vc from the comparison circuit 30, and the transistor Q1 is driven by the output signal SG from the PWM oscillation circuit 50 And a drive circuit 60 for generating a signal to be transmitted.

実効値電圧検出回路１０は、抵抗Ｒ３乃至Ｒ６とコンデンサＣ２と演算増幅器ＩＣ１とから構成される。抵抗Ｒ３及びＲ４は、互いに接続され分圧抵抗を構成する。そして、抵抗Ｒ３は入力側検出ラインＬｉに接続され、抵抗Ｒ４はグランドへアースされる。一方、コンデンサＣ２は、一端が抵抗Ｒ３及びＲ４の接点に接続され、他端がグランドへアースされる。従って、コンデンサＣ２は、抵抗Ｒ４に並列接続された状態とされる。即ち、コンデンサＣ２と抵抗Ｒ３及びＲ４とは、かかる如く接続されローパスフィルタを構成する。このとき、抵抗４は抵抗３と比較して抵抗値が低値に抑えられる。例えば、抵抗Ｒ３が９５（ｋΩ）に設定される場合、抵抗Ｒ４は５（ｋΩ）に設定される。従って、コンデンサＣ２に帯電する電荷は、低値に設定された抵抗Ｒ４を介してグランドに接続されるので、低い時定数にて放電されることとなる。そして、演算増幅回路ＩＣ１は、非反転端子（＋）及び反転端子（−）及び出力端子を備える。このとき、非反転端子（＋）は抵抗Ｒ３及びＲ４の接点に接続され、反転端子（−）は抵抗Ｒ５を介してアースされる。また、反転端子（−）と出力端子との間には抵抗６が接続される。かかる構成により、実効値電圧検出回路１０は、入力電圧Ｖｉが印加されると、入力電圧Ｖｉをローパスフィルタによって実効値Ｖｉｅに変換させ、その後、演算増幅回路ＩＣ１によって実効値Ｖｉｅを適宜に調整させる。そして、演算増幅回路ＩＣ１によって生成された出力値Ｖａを減算回路２０へ出力させる。   The effective value voltage detection circuit 10 includes resistors R3 to R6, a capacitor C2, and an operational amplifier IC1. The resistors R3 and R4 are connected to each other to form a voltage dividing resistor. The resistor R3 is connected to the input side detection line Li, and the resistor R4 is grounded to the ground. On the other hand, one end of the capacitor C2 is connected to the contacts of the resistors R3 and R4, and the other end is grounded to the ground. Therefore, the capacitor C2 is connected in parallel to the resistor R4. That is, the capacitor C2 and the resistors R3 and R4 are connected as described above to constitute a low-pass filter. At this time, the resistance value of the resistor 4 is suppressed to be lower than that of the resistor 3. For example, when the resistor R3 is set to 95 (kΩ), the resistor R4 is set to 5 (kΩ). Therefore, since the electric charge charged in the capacitor C2 is connected to the ground via the resistor R4 set to a low value, it is discharged with a low time constant. The operational amplifier circuit IC1 includes a non-inverting terminal (+), an inverting terminal (−), and an output terminal. At this time, the non-inverting terminal (+) is connected to the contacts of the resistors R3 and R4, and the inverting terminal (−) is grounded via the resistor R5. A resistor 6 is connected between the inverting terminal (−) and the output terminal. With this configuration, when the input voltage Vi is applied, the effective value voltage detection circuit 10 converts the input voltage Vi into the effective value Vie by a low-pass filter, and then appropriately adjusts the effective value Vie by the operational amplifier circuit IC1. . Then, the output value Va generated by the operational amplifier circuit IC1 is output to the subtraction circuit 20.

減算回路２０は、抵抗Ｒ１及びＲ２、Ｒ７、Ｒ８と、演算増幅回路ＩＣ２とから構成される。抵抗Ｒ１及びＲ２は、直列に接続され分圧抵抗を構成する。そして、抵抗Ｒ１は出力側検出ラインＬｏに接続され、抵抗Ｒ２はグランドへアースされる。また、演算増幅回路ＩＣ２は、非反転端子（＋）が抵抗Ｒ１及びＲ２の接点に接続され、反転端子（−）が抵抗Ｒ８を介して演算増幅回路ＩＣ１の出力端子に接続される。更に、演算増幅回路ＩＣ２の出力端子と反転端子（−）とは、抵抗Ｒ７によって接続される。かかる構成により、減算回路２０は、検出された出力電圧Ｖｏと実効値電圧検出回路１０の出力値Ｖａとを減算処理し、これにより算出された出力値Ｖｂを比較回路３０へ出力させる。   The subtraction circuit 20 includes resistors R1 and R2, R7, R8, and an operational amplifier circuit IC2. The resistors R1 and R2 are connected in series to constitute a voltage dividing resistor. The resistor R1 is connected to the output side detection line Lo, and the resistor R2 is grounded to the ground. In the operational amplifier circuit IC2, the non-inverting terminal (+) is connected to the contacts of the resistors R1 and R2, and the inverting terminal (−) is connected to the output terminal of the operational amplifier circuit IC1 through the resistor R8. Furthermore, the output terminal of the operational amplifier circuit IC2 and the inverting terminal (−) are connected by a resistor R7. With this configuration, the subtraction circuit 20 performs a subtraction process on the detected output voltage Vo and the output value Va of the effective value voltage detection circuit 10, and outputs the calculated output value Vb to the comparison circuit 30.

基準電圧発生回路４０は、比較回路３０の演算増幅回路ＩＣ３とＰＷＭ発振回路５０とドライブ回路６０と供にワンパッケージ化され、ハイブリッド集積回路を構成する。このとき、基準電圧発生回路４０によって出力される基準電圧Ｅ２は、ハイブリッド集積回路の規格によって予め定められた一定の値とされる。例えば、ハイブリッド集積回路として「富士電機製 スイッチング制御用ＩＣ 型式ＦＡ５５０２」を採用する場合には、基準電圧Ｅ２が１．５５Ｖとされる。尚、基準電圧Ｅ２が一定値に規定されるスイッチング制御用ＩＣとは、これに限らず広く市販されるものであって、設計者によって適宜選定されるハイブリッド集積回路をいう。   The reference voltage generation circuit 40 is packaged together with the operational amplifier circuit IC3, the PWM oscillation circuit 50, and the drive circuit 60 of the comparison circuit 30 to constitute a hybrid integrated circuit. At this time, the reference voltage E2 output by the reference voltage generation circuit 40 is set to a constant value determined in advance by the standard of the hybrid integrated circuit. For example, when the “Fuji Electric switching control IC model FA5502” is adopted as the hybrid integrated circuit, the reference voltage E2 is set to 1.55V. Note that the switching control IC in which the reference voltage E2 is defined to be a constant value is not limited to this and is widely marketed, and refers to a hybrid integrated circuit that is appropriately selected by the designer.

比較回路３０は、複数の抵抗と、コンデンサと、演算増幅回路ＩＣ３とから構成される。演算増幅回路ＩＣ３は、非反転端子（＋）が基準電圧発生回路４０に接続され、反転端子（−）が抵抗を介して演算増幅回路ＩＣ２の出力端子に接続される。また、反転端子（−）と出力端子との間には、コンデンサ及び抵抗が接続される。かかる構成により、比較回路は、減算回路２０から出力された出力値Ｖｂと基準電圧発生回路４０から印加された基準電圧Ｅ２とを減算処理し、これにより算出された出力値ＶｃをＰＷＭ発振回路５０へ出力させる。   The comparison circuit 30 includes a plurality of resistors, a capacitor, and an operational amplifier circuit IC3. In the operational amplifier circuit IC3, the non-inverting terminal (+) is connected to the reference voltage generating circuit 40, and the inverting terminal (−) is connected to the output terminal of the operational amplifier circuit IC2 via a resistor. A capacitor and a resistor are connected between the inverting terminal (−) and the output terminal. With this configuration, the comparison circuit subtracts the output value Vb output from the subtraction circuit 20 and the reference voltage E2 applied from the reference voltage generation circuit 40, and the output value Vc calculated thereby is PWM oscillation circuit 50. To output.

ＰＷＭ発振回路５０は、鋸歯波発生回路と演算増幅回路ＩＣ４とから構成される。増幅演算回路ＩＣ４は、非反転端子（＋）が鋸歯波発生回路に接続され、反転端子（−）が演算増幅回路ＩＣ２の出力端子に接続され、出力端子がドライブ回路６０に接続される。かかる構成により、ＰＷＭ発振比較回路３０の出力値Ｖｃと鋸歯波発生回路から送信される鋸歯波とを減算処理させ、出力値Ｖｃの値に応じた出力信号ＳＧを生成させる。   The PWM oscillation circuit 50 includes a sawtooth wave generation circuit and an operational amplifier circuit IC4. The amplification operation circuit IC4 has a non-inverting terminal (+) connected to the sawtooth wave generation circuit, an inverting terminal (−) connected to the output terminal of the operation amplification circuit IC2, and an output terminal connected to the drive circuit 60. With this configuration, the output value Vc of the PWM oscillation comparison circuit 30 and the sawtooth wave transmitted from the sawtooth wave generation circuit are subtracted to generate an output signal SG corresponding to the value of the output value Vc.

ドライブ回路６０は、信号ラインＬｓが設けられ、トランジスタＱ１に接続されている。そして、ＰＷＭ発振回路５０から送信される出力信号ＳＧに基づいて、デューティータイムを演算し、これに応じてトランジスタＱ１を駆動させる。即ち、ドライブ回路６０等を具備するハイブリッド集積回路は、減算回路２０から印加される出力値Ｖｂの変動に応じて、トランジスタＱ１を制御させる。このとき、ドライブ回路６０に入力される出力信号ＳＧは出力値Ｖｂ及び基準電圧Ｅ２の差分を検知してオンデューティーを増減させるので、ハイブリッド集積回路は、出力値Ｖｂが基準電圧Ｅ２に近づくように制御させることとなる。   The drive circuit 60 is provided with a signal line Ls and is connected to the transistor Q1. Based on the output signal SG transmitted from the PWM oscillation circuit 50, the duty time is calculated, and the transistor Q1 is driven accordingly. That is, the hybrid integrated circuit including the drive circuit 60 and the like controls the transistor Q1 according to the fluctuation of the output value Vb applied from the subtraction circuit 20. At this time, since the output signal SG input to the drive circuit 60 detects the difference between the output value Vb and the reference voltage E2 and increases or decreases the on-duty, the hybrid integrated circuit makes the output value Vb approach the reference voltage E2. Will be controlled.

かかる構成を具備する力率改善回路１は以下の如く制御される。即ち、交流電源Ｅ１から印可される交流電圧は、整流回路ＤＳによって全波波形とされた入力電圧Ｖｉに変換される。かかる入力電圧ＶｉがＰＷＭ制御回路１０１で検出されると、実効値電圧制御回路１０では、抵抗Ｒ３及びＲ４とコンデンサＣ２とから成るローパスフィルタによって、入力電圧Ｖｉが実効値Ｖｉｅに変換される。その後、演算増幅回路ＩＣ１では、実効値Ｖｉｅに基づいて出力値Ｖａを出力させる。このとき、出力値Ｖａは「数１」の式で表される。

Figure 2008253043
The power factor correction circuit 1 having such a configuration is controlled as follows. That is, the AC voltage applied from the AC power supply E1 is converted into the input voltage Vi having a full-wave waveform by the rectifier circuit DS. When the input voltage Vi is detected by the PWM control circuit 101, the effective voltage control circuit 10 converts the input voltage Vi into an effective value Vie by a low-pass filter including resistors R3 and R4 and a capacitor C2. Thereafter, the operational amplifier circuit IC1 outputs the output value Va based on the effective value Vie. At this time, the output value Va is expressed by an expression of “Equation 1”.
Figure 2008253043

減算回路２０では、出力電圧Ｖｏと実効値電圧出力回路１０の出力値Ｖａとを減算処理させ、出力値Ｖｂを出力させる。このとき、出力値Ｖｂは「数２」の式で表される。

Figure 2008253043
In the subtraction circuit 20, the output voltage Vo and the output value Va of the effective value voltage output circuit 10 are subtracted to output the output value Vb. At this time, the output value Vb is expressed by an expression of “Equation 2”.
Figure 2008253043

比較回路３０では、演算増幅回路ＩＣ３の各入力端子に、基準電圧Ｅ２と減算回路２０の出力値Ｖｂとがそれぞれ印加され、出力値Ｖｃを生成させる。このとき、出力信号ＳＧは出力値Ｖｂ及び基準電圧Ｅ２の差分を検知してオンデューティーを増減させるので、ハイブリッド集積回路は、出力値Ｖｂが基準電圧Ｅ２に近づくように制御させることとなる。かかる如く、出力値Ｖｂが基準電圧Ｅ２に近似した状態では、基準電圧Ｅ２は「数３」とされる。

Figure 2008253043
In the comparison circuit 30, the reference voltage E2 and the output value Vb of the subtraction circuit 20 are respectively applied to the input terminals of the operational amplifier circuit IC3 to generate the output value Vc. At this time, since the output signal SG detects the difference between the output value Vb and the reference voltage E2 and increases or decreases the on-duty, the hybrid integrated circuit controls the output value Vb to approach the reference voltage E2. As described above, in the state where the output value Vb approximates the reference voltage E2, the reference voltage E2 is set to “Equation 3”.
Figure 2008253043

かかる後、ＰＷＭ発振回路５０では、出力値Ｖｃに基づいて出力信号ＳＧを生成及び出力させ、ドライブ回路６０では、出力信号ＳＧに応じた動作モードでトランジスタＱ１を駆動させる。かかる制御により、力率改善回路１は、出力電圧Ｖｏと入力電圧Ｖｉとを比較しつつトランジスタＱ１を駆動させるので、入力電圧Ｖｉの変動に追従した出力電圧Ｖｏの生成を実現させる。   Thereafter, the PWM oscillation circuit 50 generates and outputs an output signal SG based on the output value Vc, and the drive circuit 60 drives the transistor Q1 in an operation mode corresponding to the output signal SG. By such control, the power factor correction circuit 1 drives the transistor Q1 while comparing the output voltage Vo and the input voltage Vi, so that the generation of the output voltage Vo following the fluctuation of the input voltage Vi is realized.

ここで、「数３」を参照すると、出力電圧Ｖｏは「数４」で表される。

Figure 2008253043
このとき、実効値Ｖｉｅの係数は、ｆ（Ｒｎ）と置き換えると、「数５」で表される。
Figure 2008253043
 また、「数４」の右辺第２項は、βと置き換えると、「数６」で表される。
Figure 2008253043
 これにより、出力電圧Ｖｏは「数７」で表される。
Figure 2008253043
 このとき、抵抗Ｒ１乃至Ｒ８は、出力電圧Ｖｏが入力電圧Ｖｉのピーク値と一致するように、ｆ（Ｒｎ）及びβを適宜規定されることが設計上可能である。これにより、コイルＬ１及びトランジスタＱ１の負荷が軽減されると供に、力率改善回路１の出力側に接続される回路の素子耐圧を低く設計することが可能とされる。尚、抵抗Ｒ１乃至Ｒ８は、抵抗値及び基準電圧Ｅ２のバラツキを想定して、出力電圧Ｖｏが入力電圧Ｖｉのピーク値より０．１〜１０（Ｖ）程度上回るように、ｆ（Ｒｎ）及びβを規定させても良い。 Here, referring to “Expression 3”, the output voltage Vo is expressed by “Expression 4”.
Figure 2008253043
 At this time, if the coefficient of the effective value Vie is replaced with f (Rn), it is expressed by “Expression 5”.
Figure 2008253043
 Further, the second term on the right side of “Equation 4” is expressed by “Equation 6” when β is replaced.
Figure 2008253043
 As a result, the output voltage Vo is expressed by “Expression 7”.
Figure 2008253043
 At this time, it is possible to design the resistors R1 to R8 to appropriately define f (Rn) and β so that the output voltage Vo matches the peak value of the input voltage Vi. As a result, the load on the coil L1 and the transistor Q1 is reduced, and the element withstand voltage of the circuit connected to the output side of the power factor correction circuit 1 can be designed low. The resistors R1 to R8 assume f (Rn) and the output voltage Vo so that the output voltage Vo exceeds the peak value of the input voltage Vi by about 0.1 to 10 (V) on the assumption that the resistance value and the reference voltage E2 vary. β may be specified.

上述の如く、本実施の形態に係る力率改善回路１では、基準電圧Ｅ２が予め一定値に規定される回路構成であっても、入力電圧Ｖｉの変動に追従した出力電圧Ｖｏの制御が可能とされ、特に、入力電圧Ｖｉが低下する際の応答性が改善される。このとき、かかる回路構成は、規定された基準電圧Ｅ２で駆動する制御用ＩＣを実装させたＰＷＭ制御回路が具体例として挙げられる。   As described above, in the power factor correction circuit 1 according to the present embodiment, the output voltage Vo can be controlled following the fluctuation of the input voltage Vi even if the reference voltage E2 has a predetermined circuit configuration. In particular, the response when the input voltage Vi decreases is improved. At this time, a specific example of such a circuit configuration is a PWM control circuit in which a control IC that is driven by a specified reference voltage E2 is mounted.

また、実効値電圧検出回路１０では、コンデンサＣ２に帯電する電荷の放電時間が抑制されるので、入力電圧Ｖｏの変化状態に即応してトランジスタＱ１が駆動され、これにより、力率改善回路１の応答性能が改善される。   Further, in the effective value voltage detection circuit 10, the discharge time of the electric charge charged in the capacitor C2 is suppressed, so that the transistor Q1 is driven in response to the change state of the input voltage Vo. Response performance is improved.

従って、かかる力率改善回路１は、交流電源Ｅ１の出力が急激に低下する場合であっても、これに応答して出力電圧Ｖｏが適宜に低減制御され、コイルＬ１及びトランジスタＱ１の負荷が低減される。   Therefore, in the power factor correction circuit 1, even when the output of the AC power supply E1 is suddenly reduced, the output voltage Vo is appropriately controlled to be reduced in response to this, and the load on the coil L1 and the transistor Q1 is reduced. Is done.

更に、本実施の形態に係る力率改善回路１では、特許文献１の技術と比較すると、ＰＷＭ制御回路１００における実装部品の削減が図られ、コストの低減及び装置の小型化に寄与する。   Furthermore, in the power factor correction circuit 1 according to the present embodiment, compared with the technique of Patent Document 1, the number of mounted parts in the PWM control circuit 100 is reduced, which contributes to cost reduction and device miniaturization.

以上の如く記された実施の形態はあくまでも本発明の一つの実施形態であって、本発明は、これに限らず他の実施の形態を適用させることが可能である。例えば、図２に示される力率改善回路２では、実効値電圧検出回路１０の代わりに新たな実効値電圧検出回路１０’が置き換えられている。かかる実効値電圧検出回路１０’は、ローパスフィルタと演算増幅回路ＩＣ１とから構成され、演算増幅回路ＩＣ１の出力端子と反転端子（−）とが短絡されている。かかる構成では、上述された効果が奏されると供に、ＰＷＭ制御回路１００の更なる簡素化が図られる。   The embodiment described as above is merely one embodiment of the present invention, and the present invention is not limited to this, and other embodiments can be applied. For example, in the power factor correction circuit 2 shown in FIG. 2, a new effective value voltage detection circuit 10 ′ is replaced in place of the effective value voltage detection circuit 10. The effective value voltage detection circuit 10 'includes a low-pass filter and an operational amplifier circuit IC1, and the output terminal and the inverting terminal (-) of the operational amplifier circuit IC1 are short-circuited. In such a configuration, the PWM control circuit 100 can be further simplified in addition to the effects described above.

実施の形態に係る力率改善回路の構成を示す図The figure which shows the structure of the power factor improvement circuit which concerns on embodiment 他の実施の形態に係る力率改善回路の構成を示す図The figure which shows the structure of the power factor improvement circuit which concerns on other embodiment. 従来例に係る力率改善回路の構成を示す図The figure which shows the structure of the power factor improvement circuit which concerns on a prior art example 従来例に係る力率改善回路の構成を示す図The figure which shows the structure of the power factor improvement circuit which concerns on a prior art example

符号の説明Explanation of symbols

１ 力率改善回路
Ｅ１ 交流電源
Ｌ１ チョークコイル
Ｑ１ トランジスタ
Ｄ１ ダイオード
Ｃ１ コンデンサ
１０ 実効値電圧検出回路
２０ 減算回路
３０ 比較回路
４０ 基準電圧発生回路
５０ ＰＷＭ発振回路
６０ ドライブ回路
１００ ＰＷＭ制御回路 DESCRIPTION OF SYMBOLS 1 Power factor improvement circuit E1 AC power supply L1 Choke coil Q1 Transistor D1 Diode C1 Capacitor 10 RMS voltage detection circuit 20 Subtraction circuit 30 Comparison circuit 40 Reference voltage generation circuit 50 PWM oscillation circuit 60 Drive circuit 100 PWM control circuit

Claims (1)

交流電源を電源とし、チョークコイルと、トランジスタ、平滑コンデンサ、ＰＷＭ制御回路を使用して出力電圧を昇圧、平滑する力率改善回路において、
前記ＰＷＭ制御回路は、前記交流電源から印可される入力電圧の実効値を検出する実効値電圧検出回路と、平滑用コンデンサによって平滑された出力電圧の電圧値と前記実効値電圧検出回路の出力値とを比較する減算回路と、予め定められた基準電圧を作り出す基準電圧発生回路と、前記減算回路からの出力値と当該基準電圧発生回路からの出力値とを比較する比較回路と、当該比較回路からの出力値をＰＷＭ発振させるＰＷＭ発振回路と、当該ＰＷＭ発振回路の出力信号に基づき前記トランジスタを駆動させるドライブ回路とから構成されることを特徴とする力率改善回路。 In a power factor correction circuit that uses an AC power supply as a power source, boosts and smoothes the output voltage using a choke coil, a transistor, a smoothing capacitor, and a PWM control circuit.
The PWM control circuit includes an effective value voltage detection circuit that detects an effective value of an input voltage applied from the AC power supply, a voltage value of an output voltage smoothed by a smoothing capacitor, and an output value of the effective value voltage detection circuit. A subtraction circuit that compares the output value, a reference voltage generation circuit that generates a predetermined reference voltage, a comparison circuit that compares an output value from the subtraction circuit and an output value from the reference voltage generation circuit, and the comparison circuit A power factor correction circuit comprising: a PWM oscillation circuit that oscillates an output value from the PWM oscillation circuit; and a drive circuit that drives the transistor based on an output signal of the PWM oscillation circuit.
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