JP2008236634A - 固体撮像装置及び撮像装置 - Google Patents
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Abstract
【課題】安価な回路構成により、ウインドウサイズを自在に選択してウインドウ切り出しを行い、かつ、読出しを行わない画素への悪影響を防ぐ。
【解決手段】CMOSイメージセンサの画素アレイ部を行方向に走査して、ウインドウ切り出し時の読出し画素駆動を行う行走査回路において、ウインドウの始点及び終点の走査時に、それぞれ始点より前の画素領域及び終点より後の画素領域を一度に選択する論理を設け、それぞれの走査時に読出しを行わない画素領域を一括してリセットを行えるようにした。この論理は、デコーダ回路に比べ回路規模、端子数が少なくてすみ、かつ任意のウインドウサイズに対応する非読出し領域のリセットを実現できる。
【選択図】図5
【解決手段】CMOSイメージセンサの画素アレイ部を行方向に走査して、ウインドウ切り出し時の読出し画素駆動を行う行走査回路において、ウインドウの始点及び終点の走査時に、それぞれ始点より前の画素領域及び終点より後の画素領域を一度に選択する論理を設け、それぞれの走査時に読出しを行わない画素領域を一括してリセットを行えるようにした。この論理は、デコーダ回路に比べ回路規模、端子数が少なくてすみ、かつ任意のウインドウサイズに対応する非読出し領域のリセットを実現できる。
【選択図】図5
Description
本発明は、ウインドウ切り出し機能を備えたCMOSイメージセンサといった各種の固体撮像装置及び撮像装置に関する。
近年、CCDイメージセンサやCMOSイメージセンサに代表される固体撮像装置の開発が活発化しており、各種のカメラ装置や携帯電話機等に用いられている。
このうちCMOSイメージセンサは、同一半導体基板上に、フォトダイオードを含む複数の画素を2次元方向に配置した撮像領域と、この撮像領域の外部に形成された周辺回路領域とを設けたものである。
そして、撮像領域には、各画素毎に、フォトダイオードの信号電荷をFD(フローティングデフュージョン)に読み出す読み出しトランジスタ(転送ゲート)、FDの電位に応じた画素信号を生成する増幅トランジスタ、画素信号を出力する画素を選択する選択トランジスタ、FDをリセットするリセットトランジスタ等の各種画素トランジスタを設け、各画素のフォトダイオードで検出した信号電荷を各画素トランジスタの駆動によって画素信号に変換し、画素列毎に設けた信号線より出力する。
また、周辺回路領域には、画素アレイ部に各種の制御パルスを供給して画素信号の読み出しを制御する駆動制御回路、読み出された画素信号に対して各種の信号処理を行う信号処理回路、駆動電源を生成する電源制御回路等が設けられている。
また、半導体基板上には、絶縁膜、トランジスタの駆動電極膜、配線膜、遮光膜といった積層膜が順次形成され、さらに平坦化膜等を介してカラーフィルタ、マイクロレンズ等が形成されている。
このようなCMOSイメージセンサでは、各画素トランジスタの駆動によって各画素のフォトダイオードに蓄積した信号電荷を各画素毎に画素信号に変換し、これを画素列毎に出力して後段の信号処理回路に送り、ノイズ除去や信号処理等を施して出力する。
このうちCMOSイメージセンサは、同一半導体基板上に、フォトダイオードを含む複数の画素を2次元方向に配置した撮像領域と、この撮像領域の外部に形成された周辺回路領域とを設けたものである。
そして、撮像領域には、各画素毎に、フォトダイオードの信号電荷をFD(フローティングデフュージョン)に読み出す読み出しトランジスタ(転送ゲート)、FDの電位に応じた画素信号を生成する増幅トランジスタ、画素信号を出力する画素を選択する選択トランジスタ、FDをリセットするリセットトランジスタ等の各種画素トランジスタを設け、各画素のフォトダイオードで検出した信号電荷を各画素トランジスタの駆動によって画素信号に変換し、画素列毎に設けた信号線より出力する。
また、周辺回路領域には、画素アレイ部に各種の制御パルスを供給して画素信号の読み出しを制御する駆動制御回路、読み出された画素信号に対して各種の信号処理を行う信号処理回路、駆動電源を生成する電源制御回路等が設けられている。
また、半導体基板上には、絶縁膜、トランジスタの駆動電極膜、配線膜、遮光膜といった積層膜が順次形成され、さらに平坦化膜等を介してカラーフィルタ、マイクロレンズ等が形成されている。
このようなCMOSイメージセンサでは、各画素トランジスタの駆動によって各画素のフォトダイオードに蓄積した信号電荷を各画素毎に画素信号に変換し、これを画素列毎に出力して後段の信号処理回路に送り、ノイズ除去や信号処理等を施して出力する。
また、このようなCMOSイメージセンサにおいて、通常の読出し動作よりもフレームレートを上げるためなどの目的で、有効画素領域の一部のみを切り出して読出し出力するウインドウ切り出しを行うものが提案されている(例えば特許文献1参照)。
しかし、このような動作を行う場合、読出しを行わない領域の画素は常に光電変換動作を行っており、生成される電子が当該画素からあふれ出し、ウインドウ切り出しを行っている読出しの画素に漏れこむブルーミングと呼ばれる現象が発生する。
しかし、このような動作を行う場合、読出しを行わない領域の画素は常に光電変換動作を行っており、生成される電子が当該画素からあふれ出し、ウインドウ切り出しを行っている読出しの画素に漏れこむブルーミングと呼ばれる現象が発生する。
また、特許文献1に開示されるような画素の回路構成の場合、あふれ出した電荷の影響でフローティングデフュージョン部の電位が上昇し、増幅トランジスタをONにする。増幅トランジスタは読出しを行う画素と行わない画素とで行方向に出力を共有しており、本来読出しを行う画素の出力に悪影響を及ぼす。
この対策のため従来技術では、シャッタ用の行走査回路を設け、読出しを行っていない期間や、読出しを行っている途中にシャッタ用の行走査回路でリセット動作をさせて、光電素子やフローティングデフュージョン部の電位を初期化していた。
また、別の方法では、予めウインドウサイズに対応して、読出しを行わない領域を一括選択する行選択回路を設け、読出しを行っていない期間や、読出しを行っている途中に一括シャッタを掛けていた。
特開2005−184358号公報
この対策のため従来技術では、シャッタ用の行走査回路を設け、読出しを行っていない期間や、読出しを行っている途中にシャッタ用の行走査回路でリセット動作をさせて、光電素子やフローティングデフュージョン部の電位を初期化していた。
また、別の方法では、予めウインドウサイズに対応して、読出しを行わない領域を一括選択する行選択回路を設け、読出しを行っていない期間や、読出しを行っている途中に一括シャッタを掛けていた。
しかしながら、上記従来技術のうち、シャッタ用の行走査回路を設け、読出しを行っていない期間や、読出しを行っている途中にシャッタ用の行走査回路でリセット動作をさせて、光電素子やフローティングデフュージョン部の電位を初期化するものの場合、任意の画素を選択するデコーダ回路の実装が必要なため、回路面積の増大を招く欠点がある。
また上述した、予めウインドウサイズに対応して、読出しを行わない領域を一括選択する行選択回路を設け、読出しを行っていない期間や、読出しを行っている途中に一括シャッタを掛けるという方法では、予め設けておいたウインドウサイズにしか一括シャッタが対応できないという欠点がある。そこで複数のウインドウに対応しようとすると、それに応じた一括選択回路を複数持つ必要があり、かつ無段階にウインドウサイズを設定しようとすると、それに応じた全ての一括選択回路を持つ必要があり、回路面積の増大を招くなどの欠点がある。
また上述した、予めウインドウサイズに対応して、読出しを行わない領域を一括選択する行選択回路を設け、読出しを行っていない期間や、読出しを行っている途中に一括シャッタを掛けるという方法では、予め設けておいたウインドウサイズにしか一括シャッタが対応できないという欠点がある。そこで複数のウインドウに対応しようとすると、それに応じた一括選択回路を複数持つ必要があり、かつ無段階にウインドウサイズを設定しようとすると、それに応じた全ての一括選択回路を持つ必要があり、回路面積の増大を招くなどの欠点がある。
そこで本発明は、安価な回路構成により、ウインドウサイズを自在に選択してウインドウ切り出しを行うことができ、かつ、読出しを行わない画素への悪影響を防ぐことができる固体撮像装置及び撮像装置を提供することを目的とする。
上述の目的を達成するため、本発明の固体撮像装置は、それぞれ光電変換部を有する複数の画素を2次元方向に配置した画素アレイ部と、前記画素アレイ部の各画素行を画素列方向に走査し、各画素列の制御を行う行走査回路と、前記行走査回路によって各画素行単位で読み出された画素信号に対し、各画素列毎に所定の信号処理を行う列信号処理部と、前記列信号処理部を画素行方向に走査して後段の回路に出力する列走査回路とを有し、前記行走査回路は、前記画素アレイ部の部分領域を選択して行走査を行う場合に、前記部分領域の始点より前の画素行と終点より後の画素行を選択する論理回路を備え、前記論理回路で選択された画素行を前記部分領域の行走査に対応する所定のタイミングでリセットすることを特徴とする。
また本発明の撮像装置は、固体撮像装置を用いた撮像部と、前記撮像部を制御する制御部と、前記撮像部を操作する操作部とを有し、前記固体撮像装置は、それぞれ光電変換部を有する複数の画素を2次元方向に配置した画素アレイ部と、前記画素アレイ部の各画素行を画素列方向に走査し、各画素列の制御を行う行走査回路と、前記行走査回路によって各画素行単位で読み出された画素信号に対し、各画素列毎に所定の信号処理を行う列信号処理部と、前記列信号処理部を画素行方向に走査して後段の回路に出力する列走査回路とを有し、前記行走査回路は、前記画素アレイ部の部分領域を選択して行走査を行う場合に、前記部分領域の始点より前の画素行と終点より後の画素行を選択する論理回路を備え、前記論理回路で選択された画素行を前記部分領域の行走査に対応する所定のタイミングでリセットすることを特徴とする。
本発明の固体撮像装置及び撮像装置によれば、画素アレイ部の部分領域を選択して行走査を行う場合に、部分領域の始点より前の画素行と終点より後の画素行を論理回路によって選択し、リセットするようにしたことから、ウインドウ切り出しを行う際に、読出しを行わない画素についても通常の読出し中にリセットが行えるため、それらの画素による悪影響を防ぐことができる効果がある。
また、ウインドウのサイズによらない回路構成のため、自由度の高いウインドウサイズの出力が可能となる効果がある。また、離散的な領域を取る複数のウインドウについても対応することができる効果がある。
また、ウインドウのサイズによらない回路構成のため、自由度の高いウインドウサイズの出力が可能となる効果がある。また、離散的な領域を取る複数のウインドウについても対応することができる効果がある。
本発明の実施の形態では、ウインドウ切り出し時の読出し画素駆動を行う行走査回路において、ウインドウの始点及び終点の走査時に、それぞれ始点より前の画素領域及び終点より後の画素領域を一度に選択する論理を設け、それぞれの走査時に読出しを行わない画素領域を一括してリセットを行えるようにした。
この論理は、デコーダ回路に比べ回路規模、端子数が少なくてすみ、かつ任意のウインドウサイズに対応する非読出し領域のリセットを実現できる。
この論理は、デコーダ回路に比べ回路規模、端子数が少なくてすみ、かつ任意のウインドウサイズに対応する非読出し領域のリセットを実現できる。
以下、本発明の具体的な実施例を図面を用いて説明する。
図1は本発明の実施例を説明する列並列読出し方式CMOSイメージセンサの構成例を示すブロック図であり、図2は図1に示すCMOSイメージセンサの画素の構成例を示す回路図である。
また、図3は図1に示すCMOSイメージセンサのリセット時のパルス波形を示すタイミングチャートであり、図4は図1に示すCMOSイメージセンサの読み出し動作時のパルス波形を示すタイミングチャートである。
図1は本発明の実施例を説明する列並列読出し方式CMOSイメージセンサの構成例を示すブロック図であり、図2は図1に示すCMOSイメージセンサの画素の構成例を示す回路図である。
また、図3は図1に示すCMOSイメージセンサのリセット時のパルス波形を示すタイミングチャートであり、図4は図1に示すCMOSイメージセンサの読み出し動作時のパルス波形を示すタイミングチャートである。
図1において、撮像画素部1は、フォトダイオードや画素トランジスタを含む複数の画素11を2次元アレイ状に配置したものである。
タイミングジェネレータ2は、イメージセンサの各部に各種タイミング信号を供給するものである。
行走査回路3は、撮像画素部1の各画素列を列方向に走査し、各画素に各種の駆動パルスを供給することにより、各画素11の出力信号を各画素列毎に設けた垂直信号線12に出力する。
カラム回路5は、垂直信号線12より出力される画素信号に対し、CDS(Correlated Double Sampling;相関二重サンプリング)等の信号処理を行うものである。
列走査回路4は、カラム回路5を行方向に走査し、カラム回路5によって処理された1行分の画素信号を出力回路6に出力する。
出力回路6は、列走査回路4より出力される画素信号に対し、さらにDSP等による信号処理を行い、撮像信号として出力する。
タイミングジェネレータ2は、イメージセンサの各部に各種タイミング信号を供給するものである。
行走査回路3は、撮像画素部1の各画素列を列方向に走査し、各画素に各種の駆動パルスを供給することにより、各画素11の出力信号を各画素列毎に設けた垂直信号線12に出力する。
カラム回路5は、垂直信号線12より出力される画素信号に対し、CDS(Correlated Double Sampling;相関二重サンプリング)等の信号処理を行うものである。
列走査回路4は、カラム回路5を行方向に走査し、カラム回路5によって処理された1行分の画素信号を出力回路6に出力する。
出力回路6は、列走査回路4より出力される画素信号に対し、さらにDSP等による信号処理を行い、撮像信号として出力する。
また、図2に示すように、画素11は、受光量に応じた信号電荷を生成するフォトダイオードPDと、このフォトダイオードPDに蓄積された信号電荷をフローティングデフュージョン部FDに読み出す転送トランジスタTR1と、このフローティングデフュージョン部FDの電位変動を画素信号に変換する増幅トランジスタTR3と、フローティングデフュージョン部FDの電位を電源電位にリセットするリセットトランジスタTR2とを有する。
行走査回路3から各画素11へは、転送トランジスタTR1を駆動するTG、リセットトランジスタTR2を駆動するRST、リセットトランジスタTR2及び増幅トランジスタTR3の電源線であるSELが供給される。
なお、ここではRST、TG及びSELをまとめてVnという。また、増幅トランジスタTR3から垂直信号線12に出力される信号をHnという。
行走査回路3から各画素11へは、転送トランジスタTR1を駆動するTG、リセットトランジスタTR2を駆動するRST、リセットトランジスタTR2及び増幅トランジスタTR3の電源線であるSELが供給される。
なお、ここではRST、TG及びSELをまとめてVnという。また、増幅トランジスタTR3から垂直信号線12に出力される信号をHnという。
また、撮像画素部1は、行走査回路3によって制御される画素行について、図3に示すような駆動タイミングで、フォトダイオードPD及びフローティングデフュージョン部FDのリセットが行われる。このリセットは電子シャッタとも呼ばれる。
また、フォトダイオードPDへの一定の蓄積時間後、今度は図4に示すような駆動タイミングで読出し動作が行われ、読み出された画素信号Hnは垂直信号線12に現れる。
図4に示す読出しの駆動タイミングの最後には、垂直信号線12をオフにするためのリセットの駆動タイミングが付加されており、図3と同様のリセットの動作も同時に行っている。
読み出された画素信号出力を受けたカラム回路5は列走査回路4によって走査され、順次出力回路6に出力され、さらに各種の信号処理により、撮像信号として出力される。
また、フォトダイオードPDへの一定の蓄積時間後、今度は図4に示すような駆動タイミングで読出し動作が行われ、読み出された画素信号Hnは垂直信号線12に現れる。
図4に示す読出しの駆動タイミングの最後には、垂直信号線12をオフにするためのリセットの駆動タイミングが付加されており、図3と同様のリセットの動作も同時に行っている。
読み出された画素信号出力を受けたカラム回路5は列走査回路4によって走査され、順次出力回路6に出力され、さらに各種の信号処理により、撮像信号として出力される。
図5は行走査回路3の内部構成を示す回路図である。この構成が本発明の特徴となる部分である。
図示のように、この行走査回路3は、読出し行選択デコーダ7と電圧レベルシフタ9との間に、縦続接続端子付きゲート8及び9を設けたものである。
読出し行選択デコーダ7は読み出し行を指示するADR入力に基づいて、対応する画素アレイ部の行を選択する。
電圧レベルシフタ10は、撮像画素部1に出力する転送パルスTGu、TGn、TGl及びリセットパルスRSTu、RSTn、RSTlのレベルを制御する。
縦続接続端子付きゲート8及び9は、読出し行選択デコーダ7によって選択された各画素行u、n、lのTG及びRST用にそれぞれ存在し、図6に示す回路構成を有するものである。両者は同等の回路構成ものであるが、端子CIN及びCOUTの接続方向が異なる。
なお、信号ADR、TGN、TG、RSTN、及びRSTはタイミングジェネレータ2から入力される。また、電圧レベルシフタ10の出力である転送パルスTGu、TGn、TGl及びリセットパルスRSTu、RSTn、RSTlは撮像画素部1に接続される。
図示のように、この行走査回路3は、読出し行選択デコーダ7と電圧レベルシフタ9との間に、縦続接続端子付きゲート8及び9を設けたものである。
読出し行選択デコーダ7は読み出し行を指示するADR入力に基づいて、対応する画素アレイ部の行を選択する。
電圧レベルシフタ10は、撮像画素部1に出力する転送パルスTGu、TGn、TGl及びリセットパルスRSTu、RSTn、RSTlのレベルを制御する。
縦続接続端子付きゲート8及び9は、読出し行選択デコーダ7によって選択された各画素行u、n、lのTG及びRST用にそれぞれ存在し、図6に示す回路構成を有するものである。両者は同等の回路構成ものであるが、端子CIN及びCOUTの接続方向が異なる。
なお、信号ADR、TGN、TG、RSTN、及びRSTはタイミングジェネレータ2から入力される。また、電圧レベルシフタ10の出力である転送パルスTGu、TGn、TGl及びリセットパルスRSTu、RSTn、RSTlは撮像画素部1に接続される。
次に、縦続接続端子付きゲート8及び9について説明する。
図6に示すように、この縦続接続端子付きゲート8及び9は、2つのOR回路21、22と2つのAND回路23、24より構成されている。
入力側のOR回路21は読出し行選択デコーダ7からの入力端子SINと隣接行からの入力端子CINが入力端子に接続され、出力端子が隣接行への出力端子COUTに接続されている。
また、AND回路23は、読出し行選択デコーダ7からの入力端子SINと隣接行からの入力端子ENが入力端子に接続され、出力端子がOR回路22の一方の入力端子に接続されている。
また、AND回路24は、隣接行からの入力端子CINと隣接行からの入力端子CENが入力端子に接続され、出力端子がOR回路22の他方の入力端子に接続されている。
また、OR回路22は、AND回路23、24の出力端子が入力端子に接続され、出力端子が電圧レベルシフタ10への出力端子SOUTに接続されている。
図6に示すように、この縦続接続端子付きゲート8及び9は、2つのOR回路21、22と2つのAND回路23、24より構成されている。
入力側のOR回路21は読出し行選択デコーダ7からの入力端子SINと隣接行からの入力端子CINが入力端子に接続され、出力端子が隣接行への出力端子COUTに接続されている。
また、AND回路23は、読出し行選択デコーダ7からの入力端子SINと隣接行からの入力端子ENが入力端子に接続され、出力端子がOR回路22の一方の入力端子に接続されている。
また、AND回路24は、隣接行からの入力端子CINと隣接行からの入力端子CENが入力端子に接続され、出力端子がOR回路22の他方の入力端子に接続されている。
また、OR回路22は、AND回路23、24の出力端子が入力端子に接続され、出力端子が電圧レベルシフタ10への出力端子SOUTに接続されている。
また本例では、図5に示すように、縦続接続端子付きゲート8、9は、撮像画素部1の上下の中心を境として、下半分に対応する行では出力端子COUTがひとつ下の行の入力端子CINに入力する方向に配置されており、上半分に対応する行では出力端子COUTがひとつ上の行の入力端子CINに入力する方向に配置されている。
また、中心部分の縦続接続端子付きゲートでは、入力端子CINはGND、すなわち、Lレベルが入力される。また、上下末端の縦続接続端子付きゲートでは、出力端子COUTが開放されている。
また、端子CEN及びENには、TGに対応する縦続接続端子付きゲートに信号TGN及びTGが全行にわたって接続され、RSTに対応する縦続接続端子付きゲートに信号RSTN及びRSTが全行にわたって接続される。
また、端子SOUTからの出力信号は電圧レベルシフタ10を通じて画素駆動に必要な電圧に変換されて出力される。ここで、選択パルスSELに関しては従来技術と変わるところが無いため省略している。
また、中心部分の縦続接続端子付きゲートでは、入力端子CINはGND、すなわち、Lレベルが入力される。また、上下末端の縦続接続端子付きゲートでは、出力端子COUTが開放されている。
また、端子CEN及びENには、TGに対応する縦続接続端子付きゲートに信号TGN及びTGが全行にわたって接続され、RSTに対応する縦続接続端子付きゲートに信号RSTN及びRSTが全行にわたって接続される。
また、端子SOUTからの出力信号は電圧レベルシフタ10を通じて画素駆動に必要な電圧に変換されて出力される。ここで、選択パルスSELに関しては従来技術と変わるところが無いため省略している。
次に、図5に示す回路の動作について説明する。
例えば読出し選択デコーダ7により、l行が選択されたとすると、l行に対応するTG及びRST用の縦続接続端子付きゲート8のSINにHレベルが入力される。この状態で、信号TGがHレベルになると、TG用の縦続接続端子付きゲート8のSOUTがHレベルになり、電圧レベルシフタ10を通じてTGlの駆動信号が出力される。また同じ状態で、信号RSTがHレベルになると、同様にRSTlの駆動信号が出力される。これは従来のCMOSイメージセンサの動作である。
また、この状態の時、l行に対応するTG及びRST用の縦続接続端子付きゲート8のCOUTからHレベルが出力され、l+1行に対応するTG及びRST用の縦続接続端子付きゲート8のCINに入力される。COUT端子はCIN端子の論理和を取っているため、この場合、画素アレイ部の下端に対応する行の縦続接続端子付きゲート8のCOUTまでHレベルが伝搬する。
例えば読出し選択デコーダ7により、l行が選択されたとすると、l行に対応するTG及びRST用の縦続接続端子付きゲート8のSINにHレベルが入力される。この状態で、信号TGがHレベルになると、TG用の縦続接続端子付きゲート8のSOUTがHレベルになり、電圧レベルシフタ10を通じてTGlの駆動信号が出力される。また同じ状態で、信号RSTがHレベルになると、同様にRSTlの駆動信号が出力される。これは従来のCMOSイメージセンサの動作である。
また、この状態の時、l行に対応するTG及びRST用の縦続接続端子付きゲート8のCOUTからHレベルが出力され、l+1行に対応するTG及びRST用の縦続接続端子付きゲート8のCINに入力される。COUT端子はCIN端子の論理和を取っているため、この場合、画素アレイ部の下端に対応する行の縦続接続端子付きゲート8のCOUTまでHレベルが伝搬する。
この時、信号TGNにHレベルが入力されると、TGに対応するl+1行から画素アレイ部の下端行までの縦続接続端子付きゲート8のCOUTからHレベルが同時に出力され、電圧レベルシフタ10に入力される。同様に信号RSTNにHレベルが入力されると、RSTに対応するl+1行から画素アレイ部の下端行までの縦続接続端子付きゲート8のCOUTからHレベルが同時に出力され、電圧レベルシフタ10に入力される。
すわなち、縦続接続端子付きゲート8の接続構成をとるエリアでは、読出し行選択デコーダによる選択行は信号TG及びRSTのHアサートにより駆動が行われ、その選択より下の行から下端行までは信号TGN及びRSTNのHアサートにより同時に駆動が行われる。
また、縦続接続端子付きゲート9の接続構成をとるエリアでは、CIN及びCOUTの伝搬方向が逆となるため、読出し行選択デコーダ7による選択行は信号TG及びRSTのHアサートにより駆動が行われ、その選択より上の行から上端行までは信号TGN及びRSTNのHアサートにより同時に駆動が行われる。
すわなち、縦続接続端子付きゲート8の接続構成をとるエリアでは、読出し行選択デコーダによる選択行は信号TG及びRSTのHアサートにより駆動が行われ、その選択より下の行から下端行までは信号TGN及びRSTNのHアサートにより同時に駆動が行われる。
また、縦続接続端子付きゲート9の接続構成をとるエリアでは、CIN及びCOUTの伝搬方向が逆となるため、読出し行選択デコーダ7による選択行は信号TG及びRSTのHアサートにより駆動が行われ、その選択より上の行から上端行までは信号TGN及びRSTNのHアサートにより同時に駆動が行われる。
次に、本例のイメージセンサを用いたウインドウ切り出しの駆動を説明する。
ここでは一例として、図5に示す行において、l行目からu+1行目までを選択行としたウインドウ切り出しを行うものとする。すなわち、l+1行から下の行及びu行から上の行は読み出しを行わない非選択行である。
まず、フレーム基準タイミングに対して、ウインドウの切り出し開始位置のl行目の読出しを開始する。
タイミングジェネレータ2によりl行目の選択を行い、TG及びRSTを制御して図4に示すような駆動タイミングで読出し動作を行う。そして、l行目が選択されている時に、TGN及びRSTNを図3に示すような駆動タイミングで動作させることにより、読出されないl+1行目から下端の行までの画素のリセットを行うことができる。
なお、TGN及びRSTNの駆動タイミングは読出しタイミングの最後にあるリセットタイミングにあわせてもよいし、読出しタイミングの前や後に行ってもよい。
同様に、順番に行の読出しを行い、最後の行u+1行目の読出しを行っている時、TGN及びRSTNを用いて、u行目から上端の行までの画素のリセットを行うことができる。
ここでは一例として、図5に示す行において、l行目からu+1行目までを選択行としたウインドウ切り出しを行うものとする。すなわち、l+1行から下の行及びu行から上の行は読み出しを行わない非選択行である。
まず、フレーム基準タイミングに対して、ウインドウの切り出し開始位置のl行目の読出しを開始する。
タイミングジェネレータ2によりl行目の選択を行い、TG及びRSTを制御して図4に示すような駆動タイミングで読出し動作を行う。そして、l行目が選択されている時に、TGN及びRSTNを図3に示すような駆動タイミングで動作させることにより、読出されないl+1行目から下端の行までの画素のリセットを行うことができる。
なお、TGN及びRSTNの駆動タイミングは読出しタイミングの最後にあるリセットタイミングにあわせてもよいし、読出しタイミングの前や後に行ってもよい。
同様に、順番に行の読出しを行い、最後の行u+1行目の読出しを行っている時、TGN及びRSTNを用いて、u行目から上端の行までの画素のリセットを行うことができる。
なお、ウインドウを切らない場合はTGN及びRSTNを駆動しないことで対応できる。
また、従来のイメージセンサにおいて、黒基準を得るための遮光画素(OPB;オプティカルブラック)が設けられている。例えば、図7に示す例では、画素アレイ部1の下端側にOPB領域30が設けられている。
そこで、このOPB領域30のような決まった画素領域を読む場合は、CIN/COUTの縦続接続を有効画素領域のみで切ってしまうことで対応できる。
また、図5に示す回路構成で、シャッタ用のデコーダが入る場合、シャッタ用のデコーダ側に同様の回路を入れるようにしてもよい。
また、従来のイメージセンサにおいて、黒基準を得るための遮光画素(OPB;オプティカルブラック)が設けられている。例えば、図7に示す例では、画素アレイ部1の下端側にOPB領域30が設けられている。
そこで、このOPB領域30のような決まった画素領域を読む場合は、CIN/COUTの縦続接続を有効画素領域のみで切ってしまうことで対応できる。
また、図5に示す回路構成で、シャッタ用のデコーダが入る場合、シャッタ用のデコーダ側に同様の回路を入れるようにしてもよい。
また、図6に示す回路で選択行が変わる毎に上端もしくは下端まで選択信号が伝搬してしまうことを防ぎ、消費電力を下げるには、例えば図8に示すような構成例も考えられる。
図8に示す回路は、図6に示す回路のAND回路24とOR回路21を変更したものであり、OR回路21の出力端子をOR回路22の入力端子に接続し、AND回路24の出力端子をOR回路21の入力端子に接続師、AND回路24の入力端子に入力端子SINPREVを接続したものである。ここで、入力端子SINPREVは、CIN接続側の隣接行からのSIN信号を接続したものである。
図8に示す回路は、図6に示す回路のAND回路24とOR回路21を変更したものであり、OR回路21の出力端子をOR回路22の入力端子に接続し、AND回路24の出力端子をOR回路21の入力端子に接続師、AND回路24の入力端子に入力端子SINPREVを接続したものである。ここで、入力端子SINPREVは、CIN接続側の隣接行からのSIN信号を接続したものである。
また、いくつもの離散的なウインドウを読み出す場合は、図9に示すような構成例も考えられる。
図9に示す回路は、図6に示す構成に加えてラッチ回路(D型フリップフロップ)25とAND回路26を設けたものである。
ラッチ回路25のデータ端子はSIN入力端子が接続され、クロック端子には各行で共通のLTEN入力端子が接続され、出力端子はAND回路26の一方の入力端子(反転端子)に接続されている。AND回路26の他方の入力端子にはOR回路21の出力端子が接続され、AND回路26の出力端子は出力端子COUTに接続されている。
ここで、読出し行から前の行のリセット動作を止めたい場合は、当該読出し行を行っている時に、LTENをHレベルにして伝搬を止めるようにすれば対応できる。
図9に示す回路は、図6に示す構成に加えてラッチ回路(D型フリップフロップ)25とAND回路26を設けたものである。
ラッチ回路25のデータ端子はSIN入力端子が接続され、クロック端子には各行で共通のLTEN入力端子が接続され、出力端子はAND回路26の一方の入力端子(反転端子)に接続されている。AND回路26の他方の入力端子にはOR回路21の出力端子が接続され、AND回路26の出力端子は出力端子COUTに接続されている。
ここで、読出し行から前の行のリセット動作を止めたい場合は、当該読出し行を行っている時に、LTENをHレベルにして伝搬を止めるようにすれば対応できる。
以上、本発明による固体撮像装置の具体的な実施例について説明したが、本発明はさらに種々の変形が可能である。
例えば、上記実施例では、画素内に3つのトランジスタを設けた構成について説明したが、他の画素構成を有するCMOSイメージセンサやその他の各種固体撮像装置に広く適用できるものである。
また、固体撮像装置は1チップ上にイメージセンサ等を構成したものに限らず、撮像部と信号処理部や光学系がまとめてパッケージ化されたモジュールであってもよい。また、カメラシステムや携帯電話器に利用される装置であってもよい。なお、本発明では、イメージセンサの機能を単体で有する構成を固体撮像装置といい、固体撮像装置と他の要素(制御回路、操作部、表示部、さらにはデータ蓄積機能、通信機能等)と一体化された構成を撮像装置というものとする。
例えば、上記実施例では、画素内に3つのトランジスタを設けた構成について説明したが、他の画素構成を有するCMOSイメージセンサやその他の各種固体撮像装置に広く適用できるものである。
また、固体撮像装置は1チップ上にイメージセンサ等を構成したものに限らず、撮像部と信号処理部や光学系がまとめてパッケージ化されたモジュールであってもよい。また、カメラシステムや携帯電話器に利用される装置であってもよい。なお、本発明では、イメージセンサの機能を単体で有する構成を固体撮像装置といい、固体撮像装置と他の要素(制御回路、操作部、表示部、さらにはデータ蓄積機能、通信機能等)と一体化された構成を撮像装置というものとする。
以下、本発明を適用した撮像装置の具体例を説明する。
図10は上記実施例のイメージセンサを用いたカメラ装置の構成例を示すブロック図である。
図10において、撮像部310は、例えば図1に示したイメージセンサを用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部320に出力する。
すなわち、撮像部310では、上述したイメージセンサの出力信号に対し、AGC(自動利得制御)、OB(オプティカルブラック)クランプ、CDS(相関二重サンプリング)、A/D変換といった処理を行い、デジタル撮像信号を生成して出力する。
図10は上記実施例のイメージセンサを用いたカメラ装置の構成例を示すブロック図である。
図10において、撮像部310は、例えば図1に示したイメージセンサを用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部320に出力する。
すなわち、撮像部310では、上述したイメージセンサの出力信号に対し、AGC(自動利得制御)、OB(オプティカルブラック)クランプ、CDS(相関二重サンプリング)、A/D変換といった処理を行い、デジタル撮像信号を生成して出力する。
なお、本例では、撮像部310内で撮像信号をデジタル信号に変換してシステムコントロール部320に出力する例について示しているが、撮像部310からアナログ撮像信号をシステムコントロール部320に送り、システムコントロール部320側でデジタル信号に変換する構成であってもよい。
また、撮像部310内での具体的な制御動作や信号処理等も従来から種々の方法が提供されており、本発明の撮像装置において特に限定しないことは勿論である。
また、撮像部310内での具体的な制御動作や信号処理等も従来から種々の方法が提供されており、本発明の撮像装置において特に限定しないことは勿論である。
また、撮像光学系300は、鏡筒内に配置されたズームレンズ301や絞り機構302等を含み、イメージセンサの受光部に被写体像を結像させるものであり、システムコントロール部320の指示に基づく駆動制御部330の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。
また、システムコントロール部320には、CPU321、ROM322、RAM323、DSP324、外部インターフェース325等が設けられている。
CPU321は、ROM322及びRAM323を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
DSP324は、撮像部310からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号(例えばYUV信号等)を生成する。
外部インターフェース325には、各種エンコーダやD/A変換器が設けられ、システムコントロール部320に接続される外部要素(本例では、ディスプレイ360、メモリ媒体340、操作パネル部350)との間で、各種制御信号やデータをやり取りする。
CPU321は、ROM322及びRAM323を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
DSP324は、撮像部310からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号(例えばYUV信号等)を生成する。
外部インターフェース325には、各種エンコーダやD/A変換器が設けられ、システムコントロール部320に接続される外部要素(本例では、ディスプレイ360、メモリ媒体340、操作パネル部350)との間で、各種制御信号やデータをやり取りする。
ディスプレイ360は、本カメラ装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。なお、このようなカメラ装置に組み込まれた小型表示器に加えて、外部の大型表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。
メモリ媒体340は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ341に対してメモリ媒体を交換可能なものとなっている。メモリ媒体340としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部350は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、CPU321は、この操作パネル部350からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
メモリ媒体340は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ341に対してメモリ媒体を交換可能なものとなっている。メモリ媒体340としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部350は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、CPU321は、この操作パネル部350からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
このようなカメラ装置に、本発明の固体撮像装置を適用することにより、有効なウインドウ切り出し機能を備えた高機能の撮像装置を提供できる。なお、以上の構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択することが可能であり、本発明の撮像装置は、種々の変形を幅広く含むものとする。
また、本発明の固体撮像装置及び撮像装置において、撮像対象(被写体)としては、人や景色等の一般的な映像に限らず、偽札検出器や指紋検出器等の特殊な微細画像パターンの撮像にも適用できるものである。
この場合の装置構成としては、図10に示した一般的なカメラ装置ではなく、さらに特殊な撮像光学系やパターン解析を含む信号処理系を含むことになり、この場合にも本発明の作用効果を十分発揮して、精密な画像検出を実現することが可能となる。
さらに、遠隔医療や防犯監視、個人認証等のように遠隔システムを構成する場合には、上述のようにネットワークと接続した通信モジュールを含む装置構成とすることも可能であり、幅広い応用が実現可能である。
この場合の装置構成としては、図10に示した一般的なカメラ装置ではなく、さらに特殊な撮像光学系やパターン解析を含む信号処理系を含むことになり、この場合にも本発明の作用効果を十分発揮して、精密な画像検出を実現することが可能となる。
さらに、遠隔医療や防犯監視、個人認証等のように遠隔システムを構成する場合には、上述のようにネットワークと接続した通信モジュールを含む装置構成とすることも可能であり、幅広い応用が実現可能である。
1……撮像画素部、2……タイミングジェネレータ、3……行走査回路、4……列走査回路、5……カラム回路、6……出力回路、7……読出し行選択デコーダ、8、9……縦続接続端子付きゲート、10……電圧レベルシフタ、11……画素、12……垂直信号線。
Claims (8)
- それぞれ光電変換部を有する複数の画素を2次元方向に配置した画素アレイ部と、
前記画素アレイ部の各画素行を画素列方向に走査し、各画素列の制御を行う行走査回路と、
前記行走査回路によって各画素行単位で読み出された画素信号に対し、各画素列毎に所定の信号処理を行う列信号処理部と、
前記列信号処理部を画素行方向に走査して後段の回路に出力する列走査回路とを有し、
前記行走査回路は、前記画素アレイ部の部分領域を選択して行走査を行う場合に、前記部分領域の始点より前の画素行と終点より後の画素行を選択する論理回路を備え、
前記論理回路で選択された画素行を前記部分領域の行走査に対応する所定のタイミングでリセットする、
ことを特徴とする固体撮像装置。 - 前記行走査回路は、前記部分領域の始点より前の画素行を前記始点となる画素行の走査に合わせてリセットし、前記部分領域の終点より後の画素行を前記終点となる画素行の走査に合わせてリセットすることを特徴とする請求項1記載の固体撮像装置。
- 前記行走査回路は、画素アレイ部の行走査によって各画素の読出し動作を行う回路であることを特徴とする請求項1記載の固体撮像装置。
- 前記行走査回路は、画素アレイ部の行走査によって各画素の電子シャッタ動作を行う回路であることを特徴とする請求項1記載の固体撮像装置。
- 固体撮像装置を用いた撮像部と、前記撮像部を制御する制御部と、前記撮像部を操作する操作部とを有し、
前記固体撮像装置は、
それぞれ光電変換部を有する複数の画素を2次元方向に配置した画素アレイ部と、
前記画素アレイ部の各画素行を画素列方向に走査し、各画素列の制御を行う行走査回路と、
前記行走査回路によって各画素行単位で読み出された画素信号に対し、各画素列毎に所定の信号処理を行う列信号処理部と、
前記列信号処理部を画素行方向に走査して後段の回路に出力する列走査回路とを有し、
前記行走査回路は、前記画素アレイ部の部分領域を選択して行走査を行う場合に、前記部分領域の始点より前の画素行と終点より後の画素行を選択する論理回路を備え、
前記論理回路で選択された画素行を前記部分領域の行走査に対応する所定のタイミングでリセットする、
ことを特徴とする撮像装置。 - 前記行走査回路は、前記部分領域の始点より前の画素行を前記始点となる画素行の走査に合わせてリセットし、前記部分領域の終点より後の画素行を前記終点となる画素行の走査に合わせてリセットすることを特徴とする請求項5記載の撮像装置。
- 前記行走査回路は、画素アレイ部の行走査によって各画素の読出し動作を行う回路であることを特徴とする請求項5記載の撮像装置。
- 前記行走査回路は、画素アレイ部の行走査によって各画素の電子シャッタ動作を行う回路であることを特徴とする請求項5記載の撮像装置。
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JP2007076704A JP2008236634A (ja) | 2007-03-23 | 2007-03-23 | 固体撮像装置及び撮像装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010093363A (ja) * | 2008-10-03 | 2010-04-22 | Sony Corp | 固体撮像素子およびその駆動方法、並びにカメラシステム |
US8390711B2 (en) | 2009-06-25 | 2013-03-05 | Sony Corporation | Solid-state imaging device with transfer signal used in different states to affect reset and accumulation times and imaging apparatus incorporating same |
CN104811634A (zh) * | 2013-12-29 | 2015-07-29 | 芯视达***公司 | 支持多种电压的紧凑型行解码器 |
CN110971843A (zh) * | 2018-10-01 | 2020-04-07 | 佳能株式会社 | 放射线摄像装置及其控制方法、放射线摄像*** |
-
2007
- 2007-03-23 JP JP2007076704A patent/JP2008236634A/ja active Pending
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