JP2008235767A - Semiconductor element and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a high breakdown voltage and reduced on-state resistance semiconductor element that is less affected by a SiC crystal defect exposed to a surface thereof, and to provide a method of manufacturing the same. <P>SOLUTION: A Schottky diode includes a Schottky electrode 2 formed on a carbon surface side 1a of a SiC thin layer body 1, and an ohmic electrode 3 formed on a silicon surface side 1b. The SiC thin layer body 1 is formed by cutting an ingot comprised of a n-type SiC crystal parallel to a transfer position of a base thereof and then polishing same as far as a predetermined thickness, and a carrier concentration is preferably determined to be low by using doped nitrogen or phosphorus. The thickness of the SiC thin layer body 1 is preferably determined according to the breakdown voltage of the Schotkky diode. This results in having a high breakdown voltage characteristics by allowing the thickness thereof to be 50 μm or more. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、炭化ケイ素（ＳｉＣ）を用いた高耐圧の半導体素子及びその製造方法に関する。   The present invention relates to a high breakdown voltage semiconductor element using silicon carbide (SiC) and a method for manufacturing the same.

近年、電力制御に用いられる半導体素子としてＳｉＣ材料を使用した素子が注目されている。ＳｉＣ材料は、高耐圧、低損失、高速作動といった特性を備えており、大電力用のショットキーダイオードやＭＯＳＦＥＴ等の開発が進められている。   In recent years, devices using SiC materials have attracted attention as semiconductor devices used for power control. SiC materials have characteristics such as high breakdown voltage, low loss, and high-speed operation, and development of Schottky diodes, MOSFETs, and the like for high power is being promoted.

図６は、従来のショットキーダイオード（図６（ａ））及びｐ−ｎ接合ダイオード（図６（ｂ））に関する模式図である。ショットキーダイオード１００は、ｎ+型ＳｉＣ基板１０１の上面にｎ-型ＳｉＣ層１０２を所定の厚さエピタキシャル成長させて積層し、ｎ-型ＳｉＣ層１０２の上面に金属層からなるショットキー電極層１０３を直接形成する。そして、ｎ+型ＳｉＣ基板１０１の下面には金属層からなるオーミック電極層１０４を形成する。 FIG. 6 is a schematic diagram relating to a conventional Schottky diode (FIG. 6A) and a pn junction diode (FIG. 6B). Schottky diode 100, n + on the upper surface of the mold SiC substrate 101 n - -type SiC layer 102 are stacked by a predetermined thickness epitaxial growth, n - made of a metal layer on the upper surface of the type SiC layer 102 schottky electrode layer 103 Form directly. Then, an ohmic electrode layer 104 made of a metal layer is formed on the lower surface of the n + type SiC substrate 101.

また、ｐ−ｎ接合ダイオード２００は、ｎ+型ＳｉＣ基板２０１の上面にｎ-型ＳｉＣ層２０２を所定の厚さエピタキシャル成長させて積層し、ｎ-型ＳｉＣ層２０２の上面にｐ型ＳｉＣ層２０３を積層する。そして、ｐ型ＳｉＣ層２０３の上面に金属層からなるオーミック電極２０４を形成し、ｎ+型ＳｉＣ基板２０１の下面に金属層からなるオーミック電極層２０５を形成する。 Further, p-n junction diode 200, the upper surface of the n + -type SiC substrate 201 n - -type a SiC layer 202 was laminated predetermined by the thickness of epitaxial growth, n - -type SiC layer p-type SiC layer 203 on the upper surface of the 202 Are laminated. Then, an ohmic electrode 204 made of a metal layer is formed on the upper surface of the p-type SiC layer 203, and an ohmic electrode layer 205 made of a metal layer is formed on the lower surface of the n + -type SiC substrate 201.

こうしたＳｉＣ材料を用いた半導体素子では、順方向の電流に対するオン抵抗が低く逆方向の印加電圧に対して高耐圧であることが望ましいが、ＳｉＣ基板に結晶欠陥が多いため、上述したようにＳｉＣ基板の上面にｎ-型ＳｉＣ層を積層して表面に露出する欠陥を少なくするようにしている。また、オーミック電極を形成するためにＳｉＣ基板を高いキャリア濃度に設定されており、低いキャリア濃度のＳｉＣ層を積層することで所定の耐圧を保持することができるため、ＳｉＣ基板表面へのｎ-型ＳｉＣ層の積層が従来より行われている。 In such a semiconductor element using a SiC material, it is desirable that the on-resistance with respect to the forward current is low and the withstand voltage is high with respect to the applied voltage in the reverse direction. However, since the SiC substrate has many crystal defects, as described above, the SiC An n − type SiC layer is laminated on the upper surface of the substrate to reduce defects exposed on the surface. Further, the SiC substrate to form an ohmic electrode are set to a high carrier concentration, it is possible to hold a predetermined breakdown voltage by stacking the SiC layer having a lower carrier concentration n of the SiC substrate surface - Conventionally, type SiC layers have been stacked.

例えば、特許文献１では、エピタキシャル薄膜成長面が、（１１−２０）面から＜０００１＞軸を中心に［０−１００］軸方向に−４５度以上４５度以下の範囲にある任意の一方向に、３度以上６０度以下、傾いた面である炭化珪素単結晶基板が記載されており、こうした基板を用いることによって、積層欠陥が非常に少なく、表面モフォロジーの優れたＳｉＣ単結晶エピタキシャル基板が得られる点が記載されている。また、特許文献２では、炭化珪素基板の表面に珪素層を成膜し、高温、減圧下で炭化珪素基板の表面に酸素ガスを供給して炭化珪素基板の表面から珪素層を除去して清浄化し、清浄化された表面に炭化珪素層をエピタキシャル成長させる点が記載されている。また、特許文献３では、炭化珪素基板上に炭化珪素からなるエピタキシャル層を形成する際に炭化珪素基板内に存在する結晶欠陥の上部を埋めるようにした点が記載されている。
特開２００３−３００７９７号公報 特開２００３−１２４１２６号公報 特開２００３−３３２５６３号公報 For example, in Patent Document 1, the epitaxial thin film growth surface is in an arbitrary direction in the range of −45 degrees or more and 45 degrees or less in the [0-100] axis direction around the <0001> axis from the (11-20) plane. Describes a silicon carbide single crystal substrate having a tilted surface of 3 degrees or more and 60 degrees or less. By using such a substrate, a SiC single crystal epitaxial substrate having very few stacking faults and excellent surface morphology can be obtained. The points obtained are described. In Patent Document 2, a silicon layer is formed on the surface of the silicon carbide substrate, and oxygen gas is supplied to the surface of the silicon carbide substrate at a high temperature and under reduced pressure to remove the silicon layer from the surface of the silicon carbide substrate and clean the surface. It describes that a silicon carbide layer is epitaxially grown on a cleaned and cleaned surface. Further, Patent Document 3 describes that an upper portion of a crystal defect existing in a silicon carbide substrate is filled when an epitaxial layer made of silicon carbide is formed on the silicon carbide substrate.
Japanese Patent Laid-Open No. 2003-300797 JP 2003-124126 A JP 2003-332563 A

ＳｉＣの単結晶は、図６に示すように、主要な面方位である［０００１］面と、［０００１］面に垂直な［１−１００］面及び［１１−２０］面を有しており、［０００１］面を種結晶の成長面として＜０００１＞方向に平行な方向に成長させる場合、成長結晶（ｃ面成長結晶）内には＜０００１＞方向に平行な方向にマイクロパイプ欠陥や螺旋転位等の結晶欠陥が多数発生することが知られている。また、［１１−２０］面のように［０００１］面から傾斜した面（６０〜１２０度）を成長面とした場合には、成長結晶（ａ面成長結晶）内ではマイクロパイプ欠陥や螺旋転位等の貫通転位による結晶欠陥がほとんど発生しないものの［０００１］面に平行な積層欠陥である基底面内転位が多数発生することが知られている。   As shown in FIG. 6, the SiC single crystal has a [0001] plane which is a main plane orientation, and a [1-100] plane and a [11-20] plane perpendicular to the [0001] plane. When the [0001] plane is used as a seed crystal growth plane and grown in a direction parallel to the <0001> direction, micropipe defects and spirals are formed in the growth crystal (c-plane grown crystal) in the direction parallel to the <0001> direction. It is known that many crystal defects such as dislocations occur. Further, when a plane (60 to 120 degrees) inclined from the [0001] plane such as the [11-20] plane is used as the growth plane, micropipe defects and screw dislocations are formed in the growth crystal (a-plane grown crystal). It is known that a large number of dislocations in the basal plane, which are stacking faults parallel to the [0001] plane, occur although crystal defects due to threading dislocations and the like hardly occur.

上述したように、インゴットからスライスされて形成されたＳｉＣ基板内には多数の結晶欠陥が発生しているため、エピタキシャル成長によるＳｉＣ層を積層しているが、エピタキシャル成長を行うためには、特許文献１に記載されているように、ＳｉＣ基板表面を基底面である［０００１］面に対して傾斜した面に形成する必要があり、そのため表面に基底面内転位が露出するようになる。図８に示すように、ＳｉＣ基板１０１を用いてショットキーダイオードを製造した場合、ＳｉＣ基板１０１内には基底面内転位１０５及び貫通転位１０６が生じており、ＳｉＣ基板１０１の表面が基底面と傾斜して形成されると基底面内転位１０５が表面に露出するようになる。   As described above, since a large number of crystal defects are generated in the SiC substrate formed by slicing from the ingot, the SiC layer formed by epitaxial growth is stacked. In order to perform epitaxial growth, Patent Document 1 Therefore, it is necessary to form the SiC substrate surface in a plane inclined with respect to the [0001] plane that is the basal plane, so that dislocations in the basal plane are exposed on the surface. As shown in FIG. 8, when a Schottky diode is manufactured using the SiC substrate 101, the basal plane dislocations 105 and the threading dislocations 106 are generated in the SiC substrate 101, and the surface of the SiC substrate 101 is different from the basal plane. If formed to be inclined, the basal plane dislocations 105 are exposed on the surface.

このように基底面内転位の終端が表面に露出しているとリーク電流の原因になり、耐圧の劣化を招くもので避ける必要がある。また、基底面内転位の終端が露出したままＳｉＣ基板表面に絶縁膜として酸化膜を形成した場合に、絶縁破壊を助長するおそれがある。   Thus, if the terminal end of the dislocation within the basal plane is exposed on the surface, it causes a leak current, which causes deterioration of the breakdown voltage, and should be avoided. In addition, when an oxide film is formed as an insulating film on the SiC substrate surface with the end of dislocations in the basal plane exposed, there is a risk of promoting dielectric breakdown.

したがって、ＳｉＣ基板内の結晶欠陥をできるだけ少なくする必要があるが、上述したようにｃ面成長結晶では貫通転位が多くなり、ａ面成長結晶では基底面内転位が多くなるため、両者の発生を同時に減少させたＳｉＣの単結晶の製造は困難なのが現状である。   Therefore, it is necessary to reduce the number of crystal defects in the SiC substrate as much as possible. However, as described above, the c-plane grown crystal has more threading dislocations and the a-plane grown crystal has more basal plane dislocations. At the same time, it is difficult to produce a single crystal of SiC that is simultaneously reduced.

そこで、本発明は、ＳｉＣ材料を用いて表面に露出する結晶欠陥の影響を受けることの少ない高耐圧で低いオン抵抗の半導体素子及びその製造方法を提供することを目的とするものである。   Accordingly, an object of the present invention is to provide a high breakdown voltage and low on-resistance semiconductor element that is less affected by crystal defects exposed on the surface using a SiC material, and a method for manufacturing the same.

本発明に係る半導体素子は、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断し所定の厚さまで研磨して形成されたＳｉＣ薄層体と、ＳｉＣ薄層体に直接形成された電極層とを備えていることを特徴とする。さらに、前記ＳｉＣ薄層体は、不純物のキャリア濃度が１０14〜１０16ｃｍ-3であることを特徴とする。さらに、前記ＳｉＣ薄層体は、表面の貫通転位の密度が１０2ｃｍ-2以下であることを特徴とする。さらに、前記電極層は、前記ＳｉＣ薄層体のカーボン面に形成されたショットキー電極層及び前記ＳｉＣ薄層体のシリコン面に形成されたオーミック電極層であることを特徴とする。さらに、前記ＳｉＣ薄層体は、カーボン面にｐ型ＳｉＣ領域が形成されており、前記電極層は、前記ｐ型ＳｉＣ領域及び前記ＳｉＣ薄層体のシリコン面に形成されたオーミック電極層であることを特徴とする。 A semiconductor device according to the present invention is formed directly on an SiC thin layer body formed by cutting an ingot made of n-type SiC crystal in parallel to dislocations in the basal plane and polishing it to a predetermined thickness. And an electrode layer. Further, the SiC thin layer body is characterized in that an impurity carrier concentration is 10 14 to 10 16 cm −3 . Furthermore, the SiC thin layer body is characterized in that the density of threading dislocations on the surface is 10 2 cm −2 or less. Furthermore, the electrode layer is a Schottky electrode layer formed on the carbon surface of the SiC thin layer body and an ohmic electrode layer formed on the silicon surface of the SiC thin layer body. Further, the SiC thin layer body has a p-type SiC region formed on a carbon surface, and the electrode layer is an ohmic electrode layer formed on the silicon surface of the p-type SiC region and the SiC thin layer body. It is characterized by that.

本発明に係る半導体素子の製造方法は、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断してＳｉＣ薄層体を形成し、ＳｉＣ薄層体のカーボン面にショットキー電極層を形成し、ＳｉＣ薄層体のシリコン面を所定の厚さになるまで研磨し、研磨されたシリコン面にオーミック電極を形成することを特徴とする。   In the method of manufacturing a semiconductor device according to the present invention, an ingot made of n-type SiC crystal is cut in parallel with dislocations in the basal plane to form a SiC thin layer, and a Schottky electrode layer is formed on the carbon surface of the SiC thin layer. Forming, polishing the silicon surface of the SiC thin layer body to a predetermined thickness, and forming an ohmic electrode on the polished silicon surface.

本発明に係る別の半導体素子の製造方法は、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断してＳｉＣ薄層体を形成し、ＳｉＣ薄層体のカーボン面にｐ型ＳｉＣ領域を形成し、形成されたｐ型ＳｉＣ領域にオーミック電極層を形成し、ＳｉＣ薄層体のシリコン面を所定の厚さになるまで研磨し、研磨されたシリコン面にオーミック電極を形成することを特徴とする。   Another method of manufacturing a semiconductor device according to the present invention is to cut an ingot made of n-type SiC crystal in parallel to dislocations in the basal plane to form a SiC thin layer, and p-type SiC is formed on the carbon surface of the SiC thin layer. Forming a region, forming an ohmic electrode layer in the formed p-type SiC region, polishing the silicon surface of the SiC thin layer body to a predetermined thickness, and forming an ohmic electrode on the polished silicon surface It is characterized by.

本発明は、上記のような構成を備えることで、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断し所定の厚さまで研磨して形成されたＳｉＣ薄層体を用いているので、基底面内転位が表面に露出しないため結晶欠陥による影響を少なくすることができる。そのため、エピタキシャル成長によるＳｉＣ層を積層する必要がなくＳｉＣ薄層体の表面に直接電極を形成することができ、簡単な構造の半導体素子とすることができる。   Since the present invention has the above-described configuration, it uses an SiC thin layer formed by cutting an ingot made of an n-type SiC crystal in parallel with dislocations in the basal plane and polishing it to a predetermined thickness. Since the basal plane dislocations are not exposed on the surface, the influence of crystal defects can be reduced. Therefore, it is not necessary to stack a SiC layer by epitaxial growth, and an electrode can be directly formed on the surface of the SiC thin layer body, so that a semiconductor device having a simple structure can be obtained.

また、研磨により所定の厚さに形成しているので、ＳｉＣ薄層体の厚さを適宜設定することが可能となり、例えば、５０μｍ以上の厚さに設定することで高耐圧の特性を持たせることができる。従来のようなＳｉＣ基板上へのエピタキシャル成長によるＳｉＣ層の積層の場合には、層厚を厚くすることは時間がかかるとともに厚くなると結晶欠陥か多くなるため実用的ではないが、本願発明のように研磨によりＳｉＣ薄層体を所定の厚さに設定することができれば、層厚を調整して種々の高耐圧の半導体素子を容易に製造することができる。   In addition, since it is formed to a predetermined thickness by polishing, it is possible to appropriately set the thickness of the SiC thin layer body. For example, by setting the thickness to 50 μm or more, a high breakdown voltage characteristic is provided. be able to. In the case of stacking SiC layers by epitaxial growth on a SiC substrate as in the past, it is not practical to increase the layer thickness because it takes time and increases the number of crystal defects. If the SiC thin layer body can be set to a predetermined thickness by polishing, various high breakdown voltage semiconductor elements can be easily manufactured by adjusting the layer thickness.

また、本願発明は、ＳｉＣ薄層体が従来の半導体素子のＳｉＣ層の機能を発揮するためＳｉＣ基板を備える必要がなく、その分オン抵抗を低下させることができる。   Further, in the present invention, since the SiC thin layer body exhibits the function of the SiC layer of the conventional semiconductor element, it is not necessary to provide a SiC substrate, and the on-resistance can be lowered accordingly.

また、本願発明に係る半導体素子は、ＳｉＣ薄層体における不純物のキャリア濃度と層厚により耐圧のレベルを決定することができ、キャリア濃度を１０14〜１０16ｃｍ-3とすれば、実用レベルの高耐圧にすることができる。 In addition, the semiconductor device according to the present invention can determine the breakdown voltage level based on the carrier concentration and the layer thickness of impurities in the SiC thin layer, and if the carrier concentration is 10 14 to 10 16 cm −3 , it is a practical level. High breakdown voltage can be achieved.

また、ＳｉＣ薄層体は、表面の貫通転位の密度が１０2ｃｍ-2以下とすれば、表面に露出する貫通転位の影響を小さくすることができる。上述したように、基底面内転位及び貫通転位は、結晶成長条件によりいずれか一方が増加すると他方が減少する関係にあり、一般に全体で１０4ｃｍ-2の結晶欠陥が存在すると言われている。そこで、本願発明では、貫通転位をできるだけ少なくして貫通転位を表面に露出しないようにし、その代わりＳｉＣ薄層体内の基底面内転位の数は増加するものの基底面内転位と平行に切断し基底面内転位の終端が表面に露出しないようにすることで、表面の結晶欠陥の影響を極力少なくすることが可能となる。そして、こうしたＳｉＣ薄層体を用いることで、製造された半導体素子の歩留りを良くすることができる。 Further, when the density of threading dislocations on the surface of the SiC thin layer body is 10 2 cm −2 or less, the influence of threading dislocations exposed on the surface can be reduced. As described above, basal plane dislocations and threading dislocations have a relationship in which one of them increases depending on the crystal growth conditions, and the other decreases, and it is generally said that there are 10 4 cm -2 crystal defects as a whole. . Therefore, in the present invention, the number of threading dislocations is minimized so that the threading dislocations are not exposed to the surface. Instead, although the number of dislocations in the basal plane in the SiC thin layer increases, it is cut parallel to the dislocations in the basal plane. By preventing the end of in-plane dislocations from being exposed to the surface, the influence of surface crystal defects can be minimized. And the yield of the manufactured semiconductor element can be improved by using such a SiC thin layer body.

貫通転位をできるだけ少なくする場合には、結晶成長させたインゴットの貫通転位をチェックして貫通転位のできるだけ少ないものを選択すればよく、貫通転位を１０2ｃｍ-2以下とした単結晶作製方法が報告されており（Nakamura et al;"Ultrahigh-quality silicon carbide single crystals", Nature 403, 1009-1012,26 August 2004）、こうした貫通転位の少ないものを選択するのが好ましい。 In order to reduce the number of threading dislocations as much as possible, it is sufficient to check the threading dislocations of the grown ingot and select one having as few threading dislocations as possible, and there is a method for producing a single crystal with threading dislocations of 10 2 cm −2 or less. It has been reported (Nakamura et al; "Ultra high-quality silicon carbide single crystals", Nature 403, 1009-1012, 26 August 2004), and it is preferable to select those having few threading dislocations.

また、電極層として、ＳｉＣ薄層体のカーボン面に形成されたショットキー電極層及びＳｉＣ薄層体のシリコン面に形成されたオーミック電極層を形成することで、ショットキー障壁の高いカーボン面を電極面とすることができ、ショットキーダイオードの特性を向上させることが可能となる。   Further, by forming a Schottky electrode layer formed on the carbon surface of the SiC thin layer body and an ohmic electrode layer formed on the silicon surface of the SiC thin layer body as the electrode layer, a carbon surface having a high Schottky barrier is formed. The electrode surface can be used, and the characteristics of the Schottky diode can be improved.

すなわち、従来のようにエピタキシャル成長によるＳｉＣ層の場合には、ＳｉＣ基板のシリコン面に積層していくので電極面がシリコン面となり、ショットキー障壁の高いカーボン面が利用できなかったが、本願発明では、インゴットの切断面に表出するカーボン面及びシリコン面がＳｉＣ薄層体の両面に表出していため、カーボン面をショットキー電極層の形成面に選択すればよい。   That is, in the case of a SiC layer by epitaxial growth as in the past, the electrode surface becomes a silicon surface because it is laminated on the silicon surface of the SiC substrate, and a carbon surface with a high Schottky barrier cannot be used. Since the carbon surface and the silicon surface exposed on the cut surface of the ingot are exposed on both surfaces of the SiC thin layer body, the carbon surface may be selected as the formation surface of the Schottky electrode layer.

そして、こうしたショットキーダイオードを製造する場合には、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断してＳｉＣ薄層体を形成し、ＳｉＣ薄層体のカーボン面にショットキー電極層を形成し、ＳｉＣ薄層体のシリコン面を所定の厚さになるまで研磨し、研磨されたシリコン面にオーミック電極を形成することで、容易に製造することができる。   When manufacturing such a Schottky diode, an ingot made of n-type SiC crystal is cut in parallel to the basal plane dislocations to form a SiC thin layer, and a Schottky electrode is formed on the carbon surface of the SiC thin layer. It can be easily manufactured by forming a layer, polishing the silicon surface of the SiC thin layer body to a predetermined thickness, and forming an ohmic electrode on the polished silicon surface.

また、ＳｉＣ薄層体のカーボン面にｐ型ＳｉＣ領域を形成し、電極層として、ＳｉＣ領域及びＳｉＣ薄層体のシリコン面にオーミック電極層を形成すれば、ショットキーダイオードと同様に、カーボン面にｐ型ＳｉＣ領域を形成することで、高耐圧のｐ−ｎ接合ダイオードを得ることができる。   In addition, if a p-type SiC region is formed on the carbon surface of the SiC thin layer body and an ohmic electrode layer is formed on the silicon surface of the SiC region and the SiC thin layer body as the electrode layer, the carbon surface is similar to the Schottky diode. By forming a p-type SiC region in this, a high breakdown voltage pn junction diode can be obtained.

そして、こうしたｐ−ｎ接合ダイオードを製造する場合には、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断してＳｉＣ薄層体を形成し、ＳｉＣ薄層体のカーボン面にｐ型ＳｉＣ領域を形成し、形成されたｐ型ＳｉＣ領域にオーミック電極層を形成し、ＳｉＣ薄層体のシリコン面を所定の厚さになるまで研磨し、研磨されたシリコン面にオーミック電極を形成することで、容易に製造することができる。   When manufacturing such a pn junction diode, an ingot made of n-type SiC crystal is cut in parallel to the dislocations in the basal plane to form a SiC thin layer, and p is formed on the carbon surface of the SiC thin layer. A SiC region is formed, an ohmic electrode layer is formed in the formed p-type SiC region, the silicon surface of the SiC thin layer is polished to a predetermined thickness, and an ohmic electrode is formed on the polished silicon surface By doing so, it can be manufactured easily.

以下、本発明に係る実施形態について詳しく説明する。なお、以下に説明する実施形態は、本発明を実施するにあたって好ましい具体例であるから、技術的に種々の限定がなされているが、本発明は、以下の説明において特に本発明を限定する旨明記されていない限り、これらの形態に限定されるものではない。   Hereinafter, embodiments according to the present invention will be described in detail. The embodiments described below are preferable specific examples for carrying out the present invention, and thus various technical limitations are made. However, the present invention is particularly limited in the following description. Unless otherwise specified, the present invention is not limited to these forms.

図１は、本発明に係る実施形態であるショットキーダイオードに関する概略断面図である。ショットキーダイオードは、ＳｉＣ薄層体１のカーボン面１ａ側にショットキー電極２が形成されており、シリコン面１ｂ側にはオーミック電極３が形成されている。   FIG. 1 is a schematic sectional view relating to a Schottky diode which is an embodiment according to the present invention. In the Schottky diode, a Schottky electrode 2 is formed on the carbon surface 1a side of the SiC thin layer body 1, and an ohmic electrode 3 is formed on the silicon surface 1b side.

ＳｉＣ薄層体１は、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断し所定の厚さまで研磨して形成されており、窒素又はリンをドーピングしたものを用いキャリア濃度は１０14〜１０16ｃｍ-3に設定するとよい。また、ＳｉＣ薄層体１の厚さは、ショットキーダイオードの耐圧に応じて設定すればよく、５０μｍ以上の厚さにすることでより高耐圧の特性を持たせることができる。 The SiC thin layer body 1 is formed by cutting an ingot made of n-type SiC crystal in parallel with dislocations in the basal plane and polishing it to a predetermined thickness, and using nitrogen or phosphorus doped, the carrier concentration is 10 14. It is good to set it to -10 16 cm -3 . Further, the thickness of the SiC thin layer body 1 may be set according to the breakdown voltage of the Schottky diode, and by setting the thickness to 50 μm or more, a higher breakdown voltage characteristic can be provided.

ショットキー電極２はチタン（Ｔｉ）により形成し、オーミック電極はニッケル（Ｎｉ）により形成すればよい。ショットキー電極２の終端では、電界集中を防止するために電界緩和構造を形成してもよい。   The Schottky electrode 2 may be formed of titanium (Ti), and the ohmic electrode may be formed of nickel (Ni). An electric field relaxation structure may be formed at the end of the Schottky electrode 2 in order to prevent electric field concentration.

ダイオードとしての特性である耐圧及びオン抵抗は、ＳｉＣ薄層体の厚さ及びキャリア濃度により適宜設定することができる。特に、研磨により厚さを容易に設定できるので、層厚の厚い高耐圧のショットキーダイオードを得ることができる。   The breakdown voltage and the on-resistance, which are characteristics as a diode, can be appropriately set according to the thickness and carrier concentration of the SiC thin layer body. In particular, since the thickness can be easily set by polishing, a high breakdown voltage Schottky diode having a large layer thickness can be obtained.

図２は、本発明に係る実施形態であるｐ−ｎ接合ダイオードに関する概略断面図である。ｐ−ｎ接合ダイオードは、ＳｉＣ薄層体４のカーボン面４ａ側にアルミニウム又はボロンをドーピングしたｐ型ＳｉＣ領域５が形成されており、その上面にオーミック電極６が形成されている。シリコン面４ｂ側にはオーミック電極７が形成されている。   FIG. 2 is a schematic cross-sectional view relating to a pn junction diode according to an embodiment of the present invention. In the pn junction diode, a p-type SiC region 5 doped with aluminum or boron is formed on the carbon surface 4a side of the SiC thin layer body 4, and an ohmic electrode 6 is formed on the upper surface thereof. An ohmic electrode 7 is formed on the silicon surface 4b side.

ＳｉＣ薄層体４は、ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断し所定の厚さまで研磨して形成されており、窒素又はリンをドーピングしたものを用いキャリア濃度は１０14〜１０16ｃｍ-3に設定するとよい。また、ＳｉＣ薄層体４の厚さは、ｐ−ｎ接合ダイオードの耐圧に応じて設定すればよく、５０μｍ以上の厚さにすることでより高耐圧の特性を持たせることができる。オーミック電極については、ニッケル（Ｎｉ）により形成すればよい。 The SiC thin layer body 4 is formed by cutting an ingot made of n-type SiC crystal in parallel to dislocations in the basal plane and polishing it to a predetermined thickness, and using nitrogen or phosphorus doped, the carrier concentration is 10 14. It is good to set it to -10 16 cm -3 . Further, the thickness of the SiC thin layer body 4 may be set according to the breakdown voltage of the pn junction diode, and a higher breakdown voltage characteristic can be obtained by setting the thickness to 50 μm or more. The ohmic electrode may be formed of nickel (Ni).

ダイオードとしての特性である耐圧及びオン抵抗は、ＳｉＣ薄層体の厚さ及びキャリア濃度により適宜設定することができる。特に、研磨により厚さを容易に設定できるので、層厚の厚い高耐圧のｐ−ｎ接合ダイオードを得ることができる。   The breakdown voltage and the on-resistance, which are characteristics as a diode, can be appropriately set according to the thickness and carrier concentration of the SiC thin layer body. In particular, since the thickness can be easily set by polishing, a high breakdown voltage pn junction diode with a thick layer can be obtained.

図３は、図１に示すショットキーダイオードの製造工程に関する説明図である。まず、ｎ型ＳｉＣ結晶からなるインゴット１０を複数個準備し、貫通転位の少ないものを選択する。なお、貫通転位の少ない結晶成長条件が確立されている場合にはインゴットをそのまま使用すればよい。   FIG. 3 is an explanatory diagram relating to a manufacturing process of the Schottky diode shown in FIG. First, a plurality of ingots 10 made of n-type SiC crystal are prepared, and those having few threading dislocations are selected. If crystal growth conditions with few threading dislocations are established, the ingot may be used as it is.

インゴットの転位の発生状態をチェックする方法としては、例えば、インゴット１０全体をエッチング液に浸漬してウェットエッチングを行うことでインゴット１０内部に発生している転位の終端を表面に露出させるとよい。転位が発生している箇所はエッチング速度が速くなるため、貫通転位の場合には終端がピット状に表出し、基底面内転位の場合には終端が線状に表出するようになる。こうした転位の終端の表出箇所を光学顕微鏡等で観察し、貫通転位が少ないものを選択する。その場合、貫通転位が１０2ｃｍ-2以下のものを選択するのが好ましい。 As a method for checking the state of occurrence of dislocations in the ingot, for example, the entire end of the ingot 10 is immersed in an etching solution and wet etching is performed to expose the end of dislocations generated in the ingot 10 on the surface. Since the etching rate is high at the location where the dislocation is generated, the terminal end appears in the form of pits in the case of threading dislocations, and the terminal end appears in the form of lines in the case of dislocations in the basal plane. Observe the appearance of the end of such dislocations with an optical microscope or the like, and select one with few threading dislocations. In that case, it is preferable to select one having threading dislocations of 10 2 cm −2 or less.

次に、選択されたインゴット１０の＜０００１＞軸を特定するためにインゴット１０にＸ線照射を行い、照射したＸ線の反射を解析して特定された＜０００１＞軸に直交する切断面Ｌ１及びＬ２に沿って切断する。インゴット１０は、貫通転位１２がほとんど生じることはないが、代わりに［０００１］面に平行な基底面内転位１１が多数発生するようになる。そのため、切断面Ｌ１及びＬ２は、基底面内転位１１に平行に設定されるようになる（図３（ａ））。   Next, in order to specify the <0001> axis of the selected ingot 10, the ingot 10 is irradiated with X-rays, and the cut surface L1 orthogonal to the <0001> axis specified by analyzing the reflection of the irradiated X-rays. And cut along L2. In the ingot 10, threading dislocations 12 hardly occur, but a large number of dislocations 11 in the basal plane parallel to the [0001] plane are generated instead. Therefore, the cut surfaces L1 and L2 are set parallel to the basal plane dislocation 11 (FIG. 3A).

切断された予備成形体１３は、切断により一方の面にカーボンが露出するカーボン面１３ａに形成され、他方の面にシリコンが露出するシリコン面１３ｂが形成される。そして、各面は基底面内転位１１に平行に設定されているため基底面内転位１１の終端が表面に露出する露出することがない。また、貫通転位は１０2ｃｍ-2以下となり、表面には結晶欠陥がほとんど露出していない（図３（ｂ））。 The cut preform 13 is formed on a carbon surface 13a where carbon is exposed on one surface by cutting, and a silicon surface 13b where silicon is exposed on the other surface. Since each surface is set parallel to the basal plane dislocations 11, the terminal ends of the basal plane dislocations 11 are not exposed to the surface. Further, the threading dislocation is 10 2 cm −2 or less, and crystal defects are hardly exposed on the surface (FIG. 3B).

次に、予備成形体１３のカーボン面１３ａ側にショットキー電極としてＴｉ電極２を形成する（図３（ｃ））。そして、予備成形体１３のシリコン面１３ｂ側から研磨装置１４により所定の厚さまで研磨する（図３（ｄ））。研磨後シリコン面１３ｂにオーミック電極としてＮｉ電極３を形成する（図３（ｅ））。以上の工程によりショットキーダイオードを製造することができる。   Next, a Ti electrode 2 is formed as a Schottky electrode on the carbon surface 13a side of the preform 13 (FIG. 3C). And it grind | polishes to predetermined thickness by the grinding | polishing apparatus 14 from the silicon surface 13b side of the preforming body 13 (FIG.3 (d)). After polishing, the Ni electrode 3 is formed as an ohmic electrode on the silicon surface 13b (FIG. 3E). A Schottky diode can be manufactured by the above process.

ＳｉＣ薄層体の表面には結晶欠陥がほとんど露出していないため、リーク電極の発生等による耐圧低下が抑えられ、高耐圧を安定して維持することができる。   Since almost no crystal defects are exposed on the surface of the SiC thin layered body, a decrease in breakdown voltage due to generation of a leak electrode or the like can be suppressed, and a high breakdown voltage can be stably maintained.

なお、図３に示す例では、ショットキー電極を形成した後研磨してオーミック電極を形成するようにしているが、オーミック電極の形成時の高温状態によりショットキー電極が影響を受ける場合には、最初に研磨を行ってオーミック電極を形成した後ショットキー電極を形成するようにすれば、オーミック電極の形成時の熱の影響を避けることができる。   In the example shown in FIG. 3, the ohmic electrode is formed by polishing after forming the Schottky electrode, but when the Schottky electrode is affected by the high temperature state at the time of forming the ohmic electrode, If the Schottky electrode is formed after the first polishing to form the ohmic electrode, the influence of heat during the formation of the ohmic electrode can be avoided.

図４は、図２に示すｐ−ｎ接合ダイオードの製造工程に関する説明図である。ショットキーダイオードの場合と同様に、ａ面成長結晶で作製されたｎ型ＳｉＣ結晶からなるインゴット２０を準備して切断し、予備成形体２３を作製する（図４（ａ）、（ｂ））。予備成形体２３の内部には、表面に平行な基底面内転位２１が生じているが、貫通転位２２はほとんど発生していない。次に、作製された予備成形体２３のカーボン面２３ａの一部領域にアルミニウム（Ａｌ）をドープしてｐ型ＳｉＣ領域２４を形成する（図４（ｃ））。次に、形成したｐ型ＳｉＣ領域２４の上面にオーミック電極としてＮｉ電極２５を形成する（図４（ｄ））。そして、予備成形体２３のシリコン面２３ｂ側から研磨装置２６により所定の厚さまで研磨する（図４（ｅ））。研磨後シリコン面２３ｂにオーミック電極としてＮｉ電極２６を形成する（図４（ｆ））。以上の工程によりｐ−ｎ接合ダイオードを製造することができる。   FIG. 4 is an explanatory diagram relating to a manufacturing process of the pn junction diode shown in FIG. As in the case of the Schottky diode, an ingot 20 made of an n-type SiC crystal made of an a-plane grown crystal is prepared and cut to produce a preform 23 (FIGS. 4A and 4B). . In the preform 23, dislocations 21 in the basal plane parallel to the surface are generated, but almost no threading dislocations 22 are generated. Next, aluminum (Al) is doped into a partial region of the carbon surface 23a of the prepared preform 23 to form a p-type SiC region 24 (FIG. 4C). Next, a Ni electrode 25 is formed as an ohmic electrode on the upper surface of the formed p-type SiC region 24 (FIG. 4D). And it grind | polishes to predetermined thickness with the grinding | polishing apparatus 26 from the silicon surface 23b side of the preforming body 23 (FIG.4 (e)). After polishing, a Ni electrode 26 is formed as an ohmic electrode on the silicon surface 23b (FIG. 4F). A pn junction diode can be manufactured by the above process.

こうして製造されたｐ−ｎ接合ダイオードについてもＳｉＣ薄層体の表面には結晶欠陥がほとんど露出していないため、リーク電流の発生を抑えて耐圧の低下を防止して高耐圧を安定して維持することができ、ＳｉＣ薄層体の厚さやキャリア濃度を調整することで所定の特性を持たせることが可能となる。   Since the pn junction diode manufactured in this way has almost no crystal defects exposed on the surface of the SiC thin layer body, it suppresses the generation of leakage current to prevent the breakdown voltage from decreasing and stably maintain a high breakdown voltage. It is possible to provide predetermined characteristics by adjusting the thickness of the SiC thin layer body and the carrier concentration.

以上説明した実施形態では、ショットキーダイオード及びｐ−ｎ接合ダイオードについて説明したが、これら以外の半導体素子でも本願発明のＳｉＣ薄層体を用いて製造することで、電極面の結晶欠陥の少なく高耐圧で安定した動作特性を備えた半導体素子を得ることができる。   In the embodiments described above, Schottky diodes and pn junction diodes have been described. However, by manufacturing other semiconductor elements using the SiC thin layer body of the present invention, the number of crystal defects on the electrode surface is small and high. A semiconductor element having stable operating characteristics with a withstand voltage can be obtained.

例えば、図５（ａ）に示すように、ＭＯＳ構造を備えた半導体素子にＳｉＣ薄層体を用いることができる。ＭＯＳ構造を形成する場合には、ＳｉＣ薄層体３０の上面に対して酸素雰囲気中で高温アニール処理を行うことでＳｉＯ2膜３１を形成し、ＳｉＯ2膜３１の上面に金属層３２を形成することで簡単に製造することができる。このようにして、例えば、ＭＯＳ構造にＳｉＣ薄層体を用いたダイオードやＦＥＴデバイスを作製できる。 For example, as shown in FIG. 5A, a SiC thin layer can be used for a semiconductor element having a MOS structure. In the case of forming a MOS structure, the SiO 2 film 31 is formed by performing high-temperature annealing on the upper surface of the SiC thin layer body 30 in an oxygen atmosphere, and the metal layer 32 is formed on the upper surface of the SiO 2 film 31. It can be easily manufactured. In this way, for example, a diode or FET device using a thin SiC layer in a MOS structure can be produced.

また、図５（ｂ）には、ＭＥＳＦＥＴに用いた場合の概略断面図を示している。上述のＳｉＣ薄層体と同様に作製したｎ型ＳｉＣ薄層体４０のカーボン面にドレイン電極４１及びソース電極４２を形成し、２つの電極の間にｐ型ＳｉＣのチャネル領域４４を形成してその上面にゲート電極４３を形成する。こうしたＭＥＳＦＥＴは、電極面に結晶欠陥が少なく高耐圧で安定した動作特性を有し、容易に製造することができる。   FIG. 5B shows a schematic cross-sectional view when used in a MESFET. A drain electrode 41 and a source electrode 42 are formed on the carbon surface of an n-type SiC thin layer body 40 produced in the same manner as the SiC thin layer body described above, and a p-type SiC channel region 44 is formed between the two electrodes. A gate electrode 43 is formed on the upper surface. Such a MESFET has few crystal defects on the electrode surface, has a stable operation characteristic with a high breakdown voltage, and can be easily manufactured.

本発明に係る実施形態に関する概略断面図である。It is a schematic sectional drawing regarding embodiment which concerns on this invention. 本発明に係る別の実施形態に関する概略断面図である。It is a schematic sectional drawing regarding another embodiment which concerns on this invention. 本発明に係る実施形態の製造工程に関する説明図である。It is explanatory drawing regarding the manufacturing process of embodiment which concerns on this invention. 本発明に係る別の実施形態の製造工程に関する説明図である。It is explanatory drawing regarding the manufacturing process of another embodiment which concerns on this invention. 本発明に係る別の実施形態に関する概略断面図である。It is a schematic sectional drawing regarding another embodiment which concerns on this invention. 従来の半導体素子に関する概略断面図である。It is a schematic sectional drawing regarding the conventional semiconductor element. ＳｉＣ結晶に関する説明図である。It is explanatory drawing regarding a SiC crystal. 従来の半導体素子に結晶欠陥を示す概略断面図である。It is a schematic sectional drawing which shows a crystal defect in the conventional semiconductor element.

符号の説明Explanation of symbols

１ ＳｉＣ薄層体
２ ショットキー電極
３ オーミック電極
４ ＳｉＣ薄層体
５ ｐ型ＳｉＣ領域
６ オーミック電極
７ オーミック電極 DESCRIPTION OF SYMBOLS 1 SiC thin layer body 2 Schottky electrode 3 Ohmic electrode 4 SiC thin layer body 5 p-type SiC area | region 6 Ohmic electrode 7 Ohmic electrode

Claims (7)

ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断し所定の厚さまで研磨して形成されたＳｉＣ薄層体と、ＳｉＣ薄層体に直接形成された電極層とを備えていることを特徴とする半導体素子。   A SiC thin layer body formed by cutting an ingot made of an n-type SiC crystal parallel to dislocations in the basal plane and polishing to a predetermined thickness, and an electrode layer directly formed on the SiC thin layer body A semiconductor element characterized by the above. 前記ＳｉＣ薄層体は、不純物のキャリア濃度が１０14〜１０16ｃｍ-3であることを特徴とする請求項１に記載の半導体素子。 2. The semiconductor element according to claim 1, wherein the SiC thin layer body has an impurity carrier concentration of 10 14 to 10 16 cm −3 . 前記ＳｉＣ薄層体は、表面の貫通転位の密度が１０2ｃｍ-2以下であることを特徴とする請求項１又は２に記載の半導体素子。 3. The semiconductor element according to claim 1, wherein the SiC thin layer has a density of threading dislocations on the surface of 10 2 cm −2 or less. 前記電極層は、前記ＳｉＣ薄層体のカーボン面に形成されたショットキー電極層及び前記ＳｉＣ薄層体のシリコン面に形成されたオーミック電極層であることを特徴とする請求項１から３のいずれかに記載の半導体素子。   The electrode layer is a Schottky electrode layer formed on a carbon surface of the SiC thin layer body and an ohmic electrode layer formed on a silicon surface of the SiC thin layer body. The semiconductor element in any one. 前記ＳｉＣ薄層体は、カーボン面にｐ型ＳｉＣ領域が形成されており、前記電極層は、前記ｐ型ＳｉＣ領域及び前記ＳｉＣ薄層体のシリコン面に形成されたオーミック電極層であることを特徴とする請求項１から３のいずれかに記載の半導体素子。   The SiC thin layer body has a p-type SiC region formed on a carbon surface, and the electrode layer is an ohmic electrode layer formed on the silicon surface of the p-type SiC region and the SiC thin layer body. 4. The semiconductor device according to claim 1, wherein the semiconductor device is characterized in that: ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断してＳｉＣ薄層体を形成し、ＳｉＣ薄層体のカーボン面にショットキー電極層を形成し、ＳｉＣ薄層体のシリコン面を所定の厚さになるまで研磨し、研磨されたシリコン面にオーミック電極を形成することを特徴とする半導体素子の製造方法。   An ingot made of n-type SiC crystal is cut in parallel to the dislocations in the basal plane to form a SiC thin layer, a Schottky electrode layer is formed on the carbon surface of the SiC thin layer, and the silicon surface of the SiC thin layer is A method for producing a semiconductor device, comprising polishing to a predetermined thickness and forming an ohmic electrode on the polished silicon surface. ｎ型ＳｉＣ結晶からなるインゴットを基底面内転位に平行に切断してＳｉＣ薄層体を形成し、ＳｉＣ薄層体のカーボン面にｐ型ＳｉＣ領域を形成し、形成されたｐ型ＳｉＣ領域にオーミック電極層を形成し、ＳｉＣ薄層体のシリコン面を所定の厚さになるまで研磨し、研磨されたシリコン面にオーミック電極を形成することを特徴とする半導体素子の製造方法。   An ingot made of n-type SiC crystal is cut in parallel to the dislocations in the basal plane to form a SiC thin layer body, a p-type SiC region is formed on the carbon surface of the SiC thin layer body, and the formed p-type SiC region A method of manufacturing a semiconductor device, comprising forming an ohmic electrode layer, polishing the silicon surface of the SiC thin layer body to a predetermined thickness, and forming an ohmic electrode on the polished silicon surface.
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