JP2008233304A - Image data processor - Google Patents
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Abstract
Description
本発明は、複数の画像形成装置から出力される画像データを画像処理する画像データ処理装置に関するものである。 The present invention relates to an image data processing apparatus that performs image processing on image data output from a plurality of image forming apparatuses.
従来の画像データ処理装置では、特許文献1に記載されているように、複数の画像形成装置から出力される画像データをフレームメモリそれぞれに取り込む。そして、各フレームメモリに取り込まれた各画像データを画像処理することにより、画像表示部の1画面上に同時に表示可能な画像データを生成していた。 In a conventional image data processing apparatus, as described in Patent Document 1, image data output from a plurality of image forming apparatuses is taken into each frame memory. Then, image data that can be simultaneously displayed on one screen of the image display unit is generated by performing image processing on each image data captured in each frame memory.
しかしながら、画像データをそれぞれ画像処理する複数の画像処理用プロセッサは、それぞれの内部に設けられた内部PLL回路で出力クロックを作っており、その出力クロックに基づいて画像処理を行う。そのため、各画像処理用プロセッサから出力される出力クロック間の同期がとれておらず、画像表示部において正常に画像を表示することができないという問題点があった。 However, each of a plurality of image processing processors that perform image processing on image data generates an output clock with an internal PLL circuit provided in each of the image data, and performs image processing based on the output clock. Therefore, there is a problem that the output clocks output from the image processing processors are not synchronized, and the image display unit cannot display an image normally.
本発明は、上記のような問題点を解決するためになされたものであり、各画像処理用プロセッサから出力される出力クロック間の同期をクロック単位でとることにより、画像表示部において正常に画像を表示することを目的とする。 The present invention has been made to solve the above-described problems. By synchronizing the output clocks output from the respective image processing processors in units of clocks, the image display unit can properly display images. Is intended to be displayed.
本発明に係る請求項1に係る画像データ処理装置は、基準クロックを出力する基準クロック出力回路と、複数の画像処理用プロセッサと、各前記画像処理用プロセッサごとに設けられ、対応する前記画像処理用プロセッサから出力される出力クロックを前記基準クロックに同期させる複数の同期手段とを備える。 An image data processing apparatus according to a first aspect of the present invention is provided with a reference clock output circuit that outputs a reference clock, a plurality of image processing processors, and the corresponding image processing processors. And a plurality of synchronizing means for synchronizing an output clock output from the processor for use with the reference clock.
本発明の画像データ処理装置によれば、各画像処理用プロセッサから出力される出力クロック間の同期をクロック単位でとることができるため、画像表示部において正常に画像を表示することができる。 According to the image data processing apparatus of the present invention, synchronization between output clocks output from each image processing processor can be achieved in units of clocks, so that an image can be normally displayed on the image display unit.
<実施の形態1>
図1は、本実施の形態に係る画像データ処理装置の構成を示すブロック図である。図に示すように、本実施の形態に係る画像データ処理装置60は、画像処理用プロセッサ1〜4と、外部PLL回路11〜14と、制御回路20と、基準クロック出力回路21と、画像入力回路31〜34とを備える。
<Embodiment 1>
FIG. 1 is a block diagram showing a configuration of an image data processing apparatus according to the present embodiment. As shown in the figure, an image
まず、図2を用いて、画像データ処理装置60の動作の一例について説明する。この図2は、図1の一部を抽出したものである。画像データ処理装置60には、図2に示すように、画像形成装置51から出力される画像データ、例えば、文字「A」が入力される。画像データ処理装置60は、画像入力回路31において画像データを受ける。そして、画像データ処理装置60は、画像処理用プロセッサ1において、制御回路20からの制御に応じて、上記画像データを画像処理することにより、画像表示部40の一部に表示可能な画像データを生成する。
First, an example of the operation of the image
そして、画像表示部40は、画像データ処理装置60で生成した画像データに基づいて画像を表示する。ここでは一例として、画像表示部40において、4分割した表示エリアの左上部分に、画像処理用プロセッサ1から出力される画像データの画像を表示する例を示している。
The
画像データ処理装置60は、図1に示される画像形成装置52〜54からの画像データについても、同様に画像処理用プロセッサ2〜4において画像処理を行うことにより、画像表示部40の残りの表示エリアに表示可能な画像データを生成する。こうして、画像データ処理装置60は、画像形成装置51〜54から出力される複数の画像データを画像処理して、画像表示部40の一画面上に同時に表示可能な画像データを生成する。
The image
次に、本実施の形態に係る画像データ処理装置の構成について説明する。図1に示す基準クロック出力回路21は、外部PLL回路11〜14それぞれに基準クロックを出力する。
Next, the configuration of the image data processing apparatus according to the present embodiment will be described. A reference
画像入力回路31〜34には、画像形成装置51〜54それぞれから出力される画像データが入力される。この画像入力回路31〜34は、例えば、AD変換回路またはデジタルインターフェイス回路であり、デジタル化した画像データを画像処理用プロセッサ1〜4に出力する。
Image data output from each of the
図3は、画像処理用プロセッサ1〜4のうち画像処理用プロセッサ1の構成を示すブロック図である。画像処理用プロセッサ1は、入力制御回路100と、画像処理回路101と、フレームメモリ102と、出力制御回路103と、制御インターフェイス回路(以下制御I/F回路)104と、内部PLL回路105とを備える。なお、以下、画像処理用プロセッサ1の構成について示すが、他の画像処理用プロセッサ2〜4の構成も同様である。
FIG. 3 is a block diagram illustrating a configuration of the image processing processor 1 among the image processing processors 1 to 4. The image processing processor 1 includes an
入力制御回路100には、画像入力回路31〜34から出力される画像データが入力される。そして、入力制御回路100は、入力された画像データの有効領域を切り出して、画像処理回路101に出力する。
Image data output from the
画像処理回路101は、制御I/F回路104を介して、画像処理用プロセッサ1外部に設けられた制御回路20から出力される制御信号により制御される。画像処理回路101は、フレームメモリ102を使用して、入力制御回路100から出力される画像データを画像処理、例えば、解像度変換、および、拡大縮小変換、および、フレームレート変換する。
The
内部PLL回路105には、後述する外部PLL回路11から出力されるリファレンスクロックが入力される。内部PLL回路105は、そのリファレンスクロックに基づいて、出力クロックとフィードバッククロックを生成する。そして、内部PLL回路105は、出力クロックを画像処理回路101および出力制御回路103に出力し、フィードバック用クロックを外部PLL回路105に出力する。
A reference clock output from an external PLL circuit 11 described later is input to the
図4は、内部PLL回路105の構成のうち、クロックの周波数を変換する構成のみ抽出したブロック図である。図に示されるように、内部PLL回路105は、L分周回路200と、M逓倍回路201と、2分周回路202と、M/2L分周回路203とを備える。
FIG. 4 is a block diagram in which only the configuration for converting the clock frequency is extracted from the configuration of the
L分周回路200は、外部PLL回路11から出力されるリファレンスクロックの周波数を1/L倍する。M逓倍回路201は、L分周回路200で分周したクロックの周波数をM倍する。2分周回路202は、M逓倍回路201で逓倍したクロックの周波数を1/2倍し、変換後のクロックを出力クロックとして画像処理回路101および出力制御回路103に出力する。
The L
M/2L分周回路203は、2分周回路202で分周したクロックの周波数を2L/M倍し、変換後のクロックをフィードバック用クロックとして外部PLL回路11に出力する。なお、M/Lは2以上の偶数であり、M/2Lは整数であるものとする。
The M / 2L
この内部PLL回路105の動作について、例えば、M/L=4(M=16、L=4)の場合について説明する。内部PLL回路105は、図4に示したL分周回路200、M逓倍回路201、2分周回路202を用いて、リファレンスクロックの2倍(=1/4×16×1/2)の周波数を有する出力クロックを、画像処理回路101および出力制御回路103に出力する。
The operation of the
こうして、画像処理用プロセッサ1は、内部PLL回路105により、出力クロックの周波数を、外部PLL回路11から出力されるリファレンスクロックの周波数のn倍(n=M/2L、nは整数)に変換する。なお、リファレンスクロックの周波数は、図1の基準クロック出力回路21から出力される基準クロックと同じ周波数を有する。そのため、画像処理用プロセッサ1は、出力クロックを、基準クロックの周波数のn倍で発振させる。上に示したように、M=16、L=4の場合は、n=2となる。
Thus, the image processor 1 converts the frequency of the output clock to n times the frequency of the reference clock output from the external PLL circuit 11 (n = M / 2L, where n is an integer) by the
仮に、図2の4分割した表示エリアに対する入力信号フォーマットが、有効画像エリアを1920画素×1080ライン、画像のドットクロックを145MHz、水平周波数を65KHz、垂直周波数を60Hzとする場合、画像処理用プロセッサ1は、145MHzの出力クロックを生成する必要がある。 If the input signal format for the four-divided display area in FIG. 2 is 1920 pixels × 1080 lines, the image dot clock is 145 MHz, the horizontal frequency is 65 KHz, and the vertical frequency is 60 Hz, the processor for image processing 1 needs to generate an output clock of 145 MHz.
この場合には、リファレンスクロックの周波数が72.5MHzであれば、画像処理用プロセッサ1は、内部PLL回路105によって、リファレンスクロックの周波数を2倍した145MHzの出力クロックを生成することができる。
In this case, if the frequency of the reference clock is 72.5 MHz, the image processing processor 1 can generate an output clock of 145 MHz that is twice the frequency of the reference clock by the
図3に示した画像処理回路101は、内部PLL回路105が発振する出力クロックに同期して画像データを画像処理し、画像処理後の画像データを出力制御回路103に出力する。出力制御回路103は、出力クロックと共に、画像処理回路101からの画像データを、所定のタイミングで画像表示部40に出力する制御を行う。
The
一方、内部PLL回路105は、図4に示したL分周回路200、M逓倍回路201、2分周回路202、M/2L分周回路203を用いて、リファレンスクロックと同じ周波数(=1/L×M×1/2×(2L/M))を有するフィードバック用クロックを、外部PLL回路11に出力する。
On the other hand, the
このため、リファレンスクロックの周波数が72.5MHzとした上述の例の場合には、画像処理用プロセッサ1は、内部PLL回路105によって、リファレンスクロックの周波数と同じ72.5MHzのフィードバック用クロックを生成する。
For this reason, in the case of the above example in which the frequency of the reference clock is 72.5 MHz, the image processing processor 1 uses the
図5は、出力制御回路103から出力される出力クロックと、内部PLL回路105から出力されるフィードバック用クロックとのタイミングチャートを示したものである。図に示すように、フィードバック用クロックは、出力クロックを1/2分周したクロックであり、出力クロックの立ち上がりに同期して、フィードバック用クロックは、立ち上がるか、または、立ち下がる。このように、画像処理用プロセッサ1は、出力クロックと、フィードバック用クロックとを同期させて、これらのクロックを出力する。
FIG. 5 shows a timing chart of the output clock output from the
以上のように、図1および図3に示した画像処理用プロセッサ1は、画像入力回路31から出力される画像データを画像処理、例えば、解像度変換、および、拡大縮小変換して出力画像データを生成する。そして、画像処理用プロセッサ1は、出力クロックと共に画像データを画像表示部40に出力するとともに、フィードバック用クロックを外部PLL回路11に出力する。
As described above, the image processing processor 1 shown in FIGS. 1 and 3 performs image processing on the image data output from the
図1に示す外部PLL回路11〜14には、対応する画像処理用プロセッサ1〜4から出力されるフィードバック用クロックと、基準クロック出力回路21から出力される基準クロックとが入力される。
The external PLL circuits 11 to 14 shown in FIG. 1 receive the feedback clock output from the corresponding image processing processors 1 to 4 and the reference clock output from the reference
複数の同期手段である外部PLL回路11〜14は、各画像処理用プロセッサ1〜4ごとに設けられ、対応する画像処理用プロセッサ1〜4から出力される出力クロックを基準クロックに同期させる。その動作を以下に示す。 The external PLL circuits 11 to 14 as a plurality of synchronization means are provided for each of the image processing processors 1 to 4 and synchronize output clocks output from the corresponding image processing processors 1 to 4 with the reference clock. The operation is shown below.
外部PLL回路11〜14は、本実施の形態では、対応する画像処理用プロセッサ1〜4から出力されるフィードバック用クロックの位相と、基準クロックの位相との比較に応じて制御されるリファレンスクロックを画像処理用プロセッサ1〜4に出力する。これにより、外部PLL回路11〜14は、対応する画像処理用プロセッサ1〜4から出力されるフィードバック用クロックの位相を、基準クロックの位相に同期させる。 In the present embodiment, the external PLL circuits 11 to 14 use a reference clock controlled in accordance with a comparison between the phase of the feedback clock output from the corresponding image processing processor 1 to 4 and the phase of the reference clock. Output to the image processing processors 1 to 4. As a result, the external PLL circuits 11 to 14 synchronize the phase of the feedback clock output from the corresponding image processing processors 1 to 4 with the phase of the reference clock.
一方、図5に示したように、画像処理用プロセッサ1〜4は、出力クロックとフィードバック用クロックとを同期させて、これらのクロックを出力する。このような動作により、外部PLL回路11〜14は、対応する画像処理用プロセッサ1〜4から出力される出力クロックを基準クロックに同期させることになる。 On the other hand, as shown in FIG. 5, the image processing processors 1 to 4 synchronize the output clock and the feedback clock and output these clocks. With such an operation, the external PLL circuits 11 to 14 synchronize the output clocks output from the corresponding image processing processors 1 to 4 with the reference clock.
なお、このリファレンスクロックは、基準クロックと同一周波数である。上述したように、リファレンスクロックとフィードバック用クロックは同一周波数である。そのため、基準クロック、リファレンスクロック、フィードバック用クロックは全て同一周波数である。 This reference clock has the same frequency as the reference clock. As described above, the reference clock and the feedback clock have the same frequency. Therefore, the reference clock, reference clock, and feedback clock all have the same frequency.
従来のデータ処理装置によれば、各画像処理用プロセッサ1〜4に同一位相のリファレンスクロックを入力しても、内部PLL回路105が備えるM逓倍回路201を外部から制御することができなかった。そのため、M逓倍回路201において、クロックの位相はM種類存在することになり、各画像処理用プロセッサ1〜4から出力される出力クロックの同期がとれていなかった。
According to the conventional data processing apparatus, even if a reference clock having the same phase is input to each of the image processing processors 1 to 4, the
しかし、以上のような本実施の形態に係る画像データ処理装置によれば、画像処理用プロセッサ1〜4から出力される出力クロックそれぞれを、1つの基準クロックに同期させる。このようにすることにより、各画像処理用プロセッサ1〜4から出力される出力クロック間の同期をクロック単位でとることができるため、画像表示部40において正常に画像を表示することができる。
However, according to the image data processing apparatus according to the present embodiment as described above, each of the output clocks output from the image processing processors 1 to 4 is synchronized with one reference clock. By doing in this way, since the synchronization between the output clocks output from each of the image processing processors 1 to 4 can be achieved in units of clocks, an image can be displayed normally on the
なお、本実施の形態では、4つの画像形成装置51〜54に対応させて4つの画像処理用プロセッサ1〜4を設けた場合について説明した。しかし、これに限ったものではなく、任意の複数の画像形成装置に対応させて任意の複数の画像処理用プロセッサを設けた場合であっても、同様の効果を得ることができる。
In the present embodiment, the case where the four image processing processors 1 to 4 are provided corresponding to the four
また、画像処理用プロセッサ1内の内部PLL回路105において、M/L=4として、出力クロックがリファレンスクロックの2倍の周波数となる場合について説明した。しかし、これに限ったものではなく、M/Lは2以上の偶数でさえあれば他の値であってもよい。
In the
また、画像処理用プロセッサ1内の内部PLL回路105の代わりに、クロックの周波数を変換する機能のみを有する専用回路を用いても、上述と同様の効果を得ることができる。
Even if a dedicated circuit having only a function of converting the clock frequency is used instead of the
<実施の形態2>
実施の形態1では、外部PLL回路11〜14は、基準クロック出力回路21から出力される基準クロックと、基準クロックと同一周波数のフィードバック用クロックとを位相比較した。つまり、画像処理用プロセッサ1〜4は、基準クロックと同一周波数のフィードバック用クロックを出力することを前提としていた。
<
In the first embodiment, the external PLL circuits 11 to 14 perform phase comparison between the reference clock output from the reference
本実施の形態では、画像処理用プロセッサ1〜4が、基準クロックと同一周波数のフィードバック用クロックを出力できない場合であっても、各画像処理用プロセッサ1〜4から出力される出力クロック間の同期をクロック単位でとることを目的とする。なお、以下、新たに説明しない構成については、実施の形態1と同様であるものとし、同一符号を付すものとする。 In this embodiment, even when the image processing processors 1 to 4 cannot output a feedback clock having the same frequency as that of the reference clock, synchronization between output clocks output from the image processing processors 1 to 4 is performed. Is intended to be taken in clock units. In the following description, configurations that are not newly described are the same as those in the first embodiment, and are denoted by the same reference numerals.
図6は、本実施の形態に係る画像データ処理装置の構成を示すブロック図である。図に示すように、複数の分周回路であるn分周回路71〜74は、各画像処理用プロセッサ1〜4ごとに設けられている。
FIG. 6 is a block diagram showing the configuration of the image data processing apparatus according to this embodiment. As shown in the figure, n
図7は、本実施の形態に係る画像データ処理装置の内部PLL回路105の構成を示すブロック図である。本実施の形態に係る内部PLL回路105は、実施の形態1の内部PLL回路105と同様、出力クロックを、基準クロックの周波数のM/2L倍で発振させて出力する。
FIG. 7 is a block diagram showing the configuration of the
実施の形態1の内部PLL回路105と異なる点は、本実施の形態の内部PLL回路105は、M/2L分周回路203を備えておらず、フィードバック用クロックをも、基準クロックの周波数のn(=M/2L)倍で発振させる点である。
The difference from the
図6に示されたn分周回路71〜74は、画像処理用プロセッサ1〜4から出力される出力クロックであるフィードバック用クロックを1/n倍する。そして、PLL回路である外部PLL回路11〜14は、対応するn分周回路71〜74からの出力を基準クロックに同期させる。
The n
以上のように構成される本実施の形態に係る画像データ処理装置は、M/2L分周回路203を画像処理用プロセッサ1〜4の内部に設ける代わりに、外部にn(=M/2L)分周回路71〜74を設けられている。そのため、画像処理用プロセッサ1〜4が、基準クロックと同一周波数のフィードバック用クロックを出力できない場合であっても、各画像処理用プロセッサ1〜4から出力される出力クロック間の同期をクロック単位でとることができる。
In the image data processing apparatus according to the present embodiment configured as described above, instead of providing the M / 2L
なお、本実施の形態では、画像処理用プロセッサ1〜4は、出力クロックとフィードバック用クロックとを出力した。しかし、これに限ったものではなく、画像処理用プロセッサ1〜4は出力クロックのみ出力する場合であってもよく、この場合には、出力クロックを分配してn分周回路に入力するようにすればよい。 In the present embodiment, the image processing processors 1 to 4 output the output clock and the feedback clock. However, the present invention is not limited to this, and the image processing processors 1 to 4 may output only the output clock. In this case, the output clock is distributed and input to the n divider circuit. do it.
1〜4 画像処理用プロセッサ、11〜14 外部PLL回路、20 制御回路、21 基準クロック出力回路、31〜34 画像入力回路、40 画像表示部、51〜54 画像形成装置、60 画像データ処理装置、71〜74 n分周回路、100 入力制御回路、101 画像処理回路、102 フレームメモリ、103 出力制御回路、104 制御I/F回路、105 内部PLL回路、200 L分周回路、201 M逓倍回路、202 2分周回路、203 M/2L分周回路。 1-4 processor for image processing, 11-14 external PLL circuit, 20 control circuit, 21 reference clock output circuit, 31-34 image input circuit, 40 image display unit, 51-54 image forming apparatus, 60 image data processing apparatus, 71-74 n divider circuit, 100 input control circuit, 101 image processing circuit, 102 frame memory, 103 output control circuit, 104 control I / F circuit, 105 internal PLL circuit, 200 L divider circuit, 201 M multiplier circuit, 202 Divide-by-2 circuit, 203 M / 2L-divide circuit.
Claims (2)
複数の画像処理用プロセッサと、
各前記画像処理用プロセッサごとに設けられ、対応する前記画像処理用プロセッサから出力される出力クロックを前記基準クロックに同期させる複数の同期手段とを備える、
画像データ処理装置。 A reference clock output circuit for outputting a reference clock; and
A plurality of image processing processors;
A plurality of synchronization means provided for each of the image processing processors, for synchronizing an output clock output from the corresponding image processing processor with the reference clock;
Image data processing device.
前記画像処理用プロセッサは、
前記出力クロックを、前記基準クロックの周波数のn倍で発振させ、
前記同期手段は、
対応する前記分周回路からの出力を前記基準クロックに同期させるPLL回路を含む、
請求項1に記載の画像データ処理装置。 A plurality of frequency dividing circuits provided for each of the image processing processors, each for multiplying an output clock output from the corresponding image processing processor by 1 / n (n is an integer);
The image processing processor includes:
Oscillating the output clock at n times the frequency of the reference clock;
The synchronization means includes
A PLL circuit that synchronizes the output from the corresponding divider circuit with the reference clock;
The image data processing apparatus according to claim 1.
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