JP2008227451A - イメージセンサ及びその製造方法 - Google Patents
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Abstract
【課題】本発明は、トランジスタ回路（circuitry）とフォトダイオードの新たな集積を提供できるイメージセンサ及びその製造方法を提供することを目的とする。
【解決手段】本発明によるイメージセンサは、下部配線を含むＣＭＯＳ回路（circuitry）が形成された基板と、上記基板の上に複数で分離されて形成された第１配線と、上記第１配線の間に平坦化されて形成された絶縁層と、上記絶縁層を含む基板の上に形成された真性層（intrinsic layer）と、上記真性層の上に形成された第２導電型伝導層とを含む。
【選択図】図１
【解決手段】本発明によるイメージセンサは、下部配線を含むＣＭＯＳ回路（circuitry）が形成された基板と、上記基板の上に複数で分離されて形成された第１配線と、上記第１配線の間に平坦化されて形成された絶縁層と、上記絶縁層を含む基板の上に形成された真性層（intrinsic layer）と、上記真性層の上に形成された第２導電型伝導層とを含む。
【選択図】図１
Description
本発明は、イメージセンサ及びその製造方法に関するものである。
一般に、イメージセンサ（Image sensor）は、光学的映像（optical image）を電気的信号に変換させる半導体素子であって、電荷結合素子（charge coupled device：ＣＣＤ）イメージセンサとＣＭＯＳ（Complementary Metal Oxide Silicon）イメージセンサ（Image sensor）（ＣＩＳ）とに大別される。
ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることによって、スイッチング方式により各単位画素の電気的信号を順次に検出して映像を具現する。
従来技術によるＣＭＯＳイメージセンサは、光信号を受けて電気信号に変えるフォトダイオード（Photo diode）領域（図示せず）と、この電気信号を処理するトランジスタ領域（図示せず）とに区分することができる。
ところが、従来技術によるＣＭＯＳイメージセンサは、フォトダイオードがトランジスタと水平に配置される構造である。
勿論、従来技術による水平型のＣＭＯＳイメージセンサによりＣＣＤイメージセンサの短所が解決されることはされたが、従来技術による水平型のＣＭＯＳイメージセンサには相変わらず問題点がある。
即ち、従来技術による水平型のＣＭＯＳイメージセンサによれば、フォトダイオードとトランジスタが基板の上に相互水平に隣接して製造される。これによって、フォトダイオードのための追加的な領域が要求され、これによって、フィルファクター（fill factor）領域を減少させ、またレゾリューション（Resolution）の可能性を制限する問題がある。
また、従来技術による水平型のＣＭＯＳイメージセンサによれば、フォトダイオードとトランジスタを同時に製造する工程に対する最適化を達成する点が非常に困難な問題がある。即ち、迅速なトランジスタ工程では、小さな面抵抗（low sheet resistance）のために、シャロージャンクション（shallow junction）が要求されるか、フォトダイオードには、このようなシャロージャンクション（shallow junction）が適切でないことがある。
また、従来技術による水平型のＣＭＯＳイメージセンサによれば、追加的なオンチップ（on-chip）機能がイメージセンサに付加されながら単位画素の大きさがイメージセンサの感度（sensitivity）を維持するために増加するか、またはフォトダイオードのための面積がピクセルサイズを維持するために減少されなければならない。ところが、ピクセルサイズが増加すれば、イメージセンサのレゾリューション（Resolution）が減少することになり、また、フォトダイオードの面積が減少すればイメージセンサの感度（sensitivity）が減少する問題が発生する。
本発明の目的は、トランジスタ回路（circuitry）とフォトダイオードの新しい集積を提供できるイメージセンサ及びその製造方法を提供することにある。
また、本発明の他の目的は、レゾリューション（Resolution）と感度（sensitivity）が共に改善できるイメージセンサ及びその製造方法を提供することにある。
また、本発明の更に他の目的は、垂直型のフォトダイオードを採用しながらフォトダイオード内にディフェクトを防止できるイメージセンサ及びその製造方法を提供することにある。
本発明によるイメージセンサは、下部配線を含むＣＭＯＳ回路（circuitry）が形成された基板と、上記基板の上に複数で分離されて形成された第１配線と、上記第１配線の間に平坦化されて形成された絶縁層と、上記絶縁層を含む基板の上に形成された真性層（intrinsic layer）と、上記真性層の上に形成された第２導電型伝導層とを含むことを特徴とする。
また、本発明によるイメージセンサの製造方法は、下部配線を含むＣＭＯＳ回路（circuitry）を基板の上に形成する段階と、上記基板の上に複数に分離された第１配線を形成する段階と、上記第１配線の上に絶縁層を形成する段階と、上記絶縁層を平坦化する段階と、上記平坦化した絶縁層の上に真性層（intrinsic layer）を形成する段階と、上記真性層の上に第２導電型伝導層を形成する段階と、を含むことを特徴とする。
本発明によるイメージセンサ及びその製造方法によれば、トランジスタ回路（circuitry）とフォトダイオードの垂直型集積を提供することができる。
以下、本発明によるイメージセンサ及びその製造方法について、添付図面を参照しつつ説明する。
本発明の説明において、各層の“上／下（on/under）”に形成されると記載される場合において、上／下（on/under）は直接（directly）または他の層を介して（indirectly）形成されるものを全て含む。
（第１実施形態）
図７は、第１実施形態によるイメージセンサの断面図である。
図７は、第１実施形態によるイメージセンサの断面図である。
第１実施形態によるイメージセンサは、下部配線１２０を含むＣＭＯＳ回路（circuitry）（図示せず）が形成された基板１１０、基板１１０の上に複数に分離されて形成された第１配線１４０、第１配線１４０の上に平坦化して形成された絶縁層１６０、絶縁層１６０の上に形成された真性層（intrinsic layer）１７０、及び真性層１７０の上に形成された第２導電型伝導層１８０を含むことができる。
この際、第１実施形態によるイメージセンサは、第２導電型伝導層１８０及び真性層１７０は、第１配線１４０のうち、どれか一つを露出するように一部を除去しており、上記残存する第２導電型伝導層１８０及び真性層１７０と、上記露出した第１配線１４０の上に形成された第２配線１９０を更に含むことができる。
一方、第１配線１４０の上には第１導電型伝導層１５０が更に形成されることができ、この場合、第２導電型伝導層１８０及び真性層１７０は、第１導電型伝導層１５０のうち、どれか一つを露出するように一部を除去しており、上記残存する第２導電型伝導層１８０及び真性層１７０と、上記露出した第１導電型伝導層１５０ａの上に形成された第２配線１９０を更に含むことができる。
第１実施形態によるイメージセンサによれば、トランジスタ回路（circuitry）とフォトダイオードの垂直型集積を提供することで、フィルファクター（fill factor）を１００％に近接させることができ、ひいては、ピクセルサイズで、従来技術より高い感度（sensitivity）を提供することができる。
また、第１実施形態によれば、同じレゾリューション（Resolution）のための工程費用を従来技術より低減することができ、各単位ピクセルは感度（sensitivity）の減少なしに、より複雑な回路（circuitry）を具現することができる。
また、第１実施形態により集積できる追加的なオンチップ回路（on-chip circuitry）は、イメージセンサのパフォーマンス（performance）を増加させ、延いては、素子の小型化及び製造費用を低減することができる。
また、第１実施形態によれば、平坦化した絶縁層の上に真性層を形成することによって、真性層に対する追加的な平坦化作業がないので、フォトダイオード内にデフェクトを防止することができる。
以下、図１乃至図７を参照して第１実施形態によるイメージセンサの製造方法を説明する。
まず、図１のように、下部配線１２０を含むＣＭＯＳ回路（circuitry）（図示せず）を基板１１０の上に形成する。
以後、基板１１０の上にバリアメタル１３０を形成することができる。バリアメタル１３０は、タングステン、チタニウム、タンタリウム、またはこれらの窒化物などで形成することができる。勿論、バリアメタル１３０は形成しなくてもよい。
以後、バリアメタル１３０の上に第１配線１４０を形成する。第１配線１４０は、金属、合金、またはシリサイドを含んだ多様な伝導性物質で形成することができる。例えば、第１配線１４０は、アルミニウム、銅、コバルトなどで形成することができる。
以後、第１配線１４０の上に第１導電型伝導層１５０を形成する。一方、場合によっては、第１導電型伝導層１５０を形成しないで、以後の工程を進行することもできる。第１導電型伝導層１５０は、本実施形態で採用するＰＩＮダイオードのＮ層の役割をすることができる。即ち、第１導電型伝導層１５０は、Ｎタイプ導電型伝導層とすることができるが、これに限定されるのではない。
第１導電型伝導層１５０は、Ｎドーピングされた非晶質シリコン（n-doped amorphous silicon）を利用して形成することができるが、これに限定されるのではない。即ち、第１導電型伝導層１５０は、非晶質シリコンに、ゲルマニウム、炭素、窒素、または酸素などを添加してａ−Ｓｉ：Ｈ、ａ−ＳｉＧｅ：Ｈ、ａ−ＳｉＣ、ａ−ＳｉＨ：Ｈ ａ−ＳｉＯ：Ｈなどで形成することもできる。
第１導電型伝導層１５０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどにより形成することができる。例えば、第１導電型伝導層１５０は、シランガス（ＳｉＨ４）にＰＨ３、Ｐ２Ｈ５などを混合してＰＥＣＶＤにより非晶質シリコンで形成することができる。
第１導電型伝導層１５０は、約４００〜１０００Åとして形成することができる。
第１導電型伝導層１５０は、約４００〜１０００Åとして形成することができる。
次に、図２のように、複数に分離された第１配線１４０などを形成する。
即ち、図１のように、第１導電型伝導層１５０が形成された状態で、所定の第１マスクパターン（図示せず）をマスクとして利用してエッチングを進行することによって、複数の分離された第１導電型伝導層１５０、第１配線１４０、及びバリアメタル１３０を形成する。
このような分離工程により単位ピクセルの間のクロストークなどを防止することができる。
次に、図３のように、上記分離された第１導電型伝導層１５０を含む基板１１０の上に絶縁層１６０を形成する。絶縁層１６０により単位ピクセル間を確実に絶縁することができる。例えば、絶縁層１６０は、酸化物、窒化物、または低誘電性物質（low-k dielectric）などで形成されることができる。
次に、図４のように、絶縁層１６０を平坦化する工程を進行する。
特に、第１実施形態では、絶縁層１６０を予め平坦化することによって、以後に形成される真性層１７０などに対する平坦化工程を進行しないことによって、フォトダイオード内のディフェクト発生を最小化し、ディフェクトによる暗電流などを防止することができる。
絶縁層１６０の平坦化方法には、化学機械的研磨（ＣＭＰ）などを利用することができる。
以後、上記平坦化された絶縁層１６０を含む基板１１０に対する洗浄工程を行うこととできる。
次に、図５のように、平坦化された絶縁層１６０を含む基板１１０の上に真性層（intrinsic layer）１７０を形成する。真性層１７０は、実施形態で採用するＰＩＮダイオードのＩ層の役割をすることができる。
真性層１７０は、非晶質シリコン（n-doped amorphous silicon）を利用して形成することができる。真性層１７０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどにより形成されることができる。例えば、真性層１７０は、シランガス（ＳｉＨ４）などを利用してＰＥＣＶＤにより非晶質シリコンで形成することができる。
一方、真性層１７０は、４，０００Å以上に形成しなければならないが、その理由は真性層１７０が４，０００Å未満の場合には４，０００Å以上の長い波長の光が真性層１７０で吸収できないことによる。例えば、真性層１７０は、約４，０００〜１２，０００Åで形成することができる。
その後、真性層１７０の上に第２導電型伝導層１８０を形成する。第２導電型伝導層１８０は、真性層１７０の形成と連続工程により形成することができる。第２導電型伝導層１８０は、実施形態で採用するＰＩＮダイオードのＰ層の役割をすることができる。即ち、第２導電型伝導層１８０は、Ｐタイプ導電型伝導層とすることができるが、これに限定されるのではない。
第２導電型伝導層１８０は、Ｐドーピングされた非晶質シリコン（p-doped amorphous silicon）を利用して形成することができるが、これに限定されるのではない。
第２導電型伝導層１８０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどにより形成することができる。例えば、第２導電型伝導層１８０は、シランガス（ＳｉＨ４）にボロンなどを混合してＰＥＣＶＤにより非晶質シリコンで形成することができる。
第２導電型伝導層１８０は、１，０００Å以下に形成しなければならないが、第２導電型伝導層１８０が１，０００Åを超える場合には、１，０００Åを超える波長の光が第２導電型伝導層１８０で吸収されるが、第２導電型伝導層１８０で生成される光電子（photo-electrons）は、真性層１７０のように能率的に生成できない問題があるためである。例えば、第２導電型伝導層１８０は、約１００〜１，０００Åで形成することによって、最適のＰタイプ導電型伝導層の役割をすることができる。
次に、図６のように、第２導電型伝導層１８０及び真性層１７０の一部を除去して、上記第１導電型伝導層のうち、どれか一つの第１導電型伝導層１５０ａを露出させる。この際、第１導電型伝導層１５０が形成されない場合には、第１配線１４０のうち、どれか一つが露出させることができる。
次に、図７のように、上記残存する第２導電型伝導層１８０及び真性層１７０と、上記露出した第１導電型伝導層１５０ａの上に第２配線１９０を形成する。
第２配線１９０は、光の透過性が高く、かつ伝導性が高い透明電極で形成することができる。例えば、第２配線１９０は、ＩＴＯ（indium tin oxide）またはＣＴＯ（cardium tin oxide）などで形成されることができる。
以後、第２配線１９０に対するパターン工程を進めることができる。
第１実施形態によるイメージセンサの製造方法によれば、トランジスタ回路（circuitry）とフォトダイオードの垂直型集積を提供することで、フィルファクター（fill factor）を１００％に近接させることができ、ひいては、ピクセルサイズで、従来技術より高い感度（sensitivity）を提供することができる。
また、第１実施形態によれば、同じレゾリューション（Resolution）のための工程費用を従来技術より低減することができ、各単位ピクセルは、感度（sensitivity）の減少なしに、より複雑な回路（circuitry）を具現することができる。
また、第１実施形態により集積できる追加的なオンチップ回路（on-chip circuitry）は、イメージセンサのパフォーマンス（performance）を増加させ、延いては、素子の小型化及び製造費用を低減することができる。
また、第１実施形態によれば、平坦化された絶縁層の上に真性層を形成することによって、真性層に対する追加的な平坦化作業がないので、フォトダイオード内にディフェクトを防止することができる。
（第２実施形態）
図８は、第２実施形態によるイメージセンサの断面図である。
図８は、第２実施形態によるイメージセンサの断面図である。
第２実施形態は、第１実施形態とは異なり、フォトダイオードの第２配線１９５とＣＭＯＳ回路の下部配線１２０ａとを直接接触させることに特徴がある。
即ち、第２実施形態において、第２導電型伝導層１８０、真性層１７０、及び絶縁層１６０の一部は、下部配線１２０のうち、第１配線１４０と接触しない下部配線１２０ａを露出させるように除去される。
以後、上記残存する第２導電型伝導層１８０及び真性層１７０と、絶縁層１６０と、上記露出した下部配線１２０ａと、の上に第２配線１９５が形成することができる。
以後、第２配線１９５に対するパターン工程を進めることができる。
本発明によれば、トランジスタ回路（circuitry）とフォトダイオードの垂直型集積によりフィルファクター（fill factor）を１００％に近接させることができる。
また、本発明によれば、垂直型集積により、同一なピクセルサイズで、従来技術より高い感度（sensitivity）を提供することができる。
また、本発明によれば、同一なレゾリューション（Resolution）のための工程費用を従来技術より低減することができる。
また、本発明によれば、各単位ピクセルは感度（sensitivity）の減少なしに、より複雑な回路（circuitry）を具現することができる。
また、本発明により集積できる追加的なオンチップ回路（on-chip circuitry）は、イメージセンサのパフォーマンス（performance）を増加させ、延いては、素子の小型化及び製造費用を低減することができる。
また、本発明によれば、垂直型のフォトダイオードを採用しながらフォトダイオード内にディフェクトを防止することができる。
１１０・・基板、１４０・・第１配線、１５０・・第１導電型伝導層、１６０・・絶縁層、１７０・・真性層、１８０・・第２導電型伝導層、１９０・・第２配線。
Claims (12)
- 下部配線を含むＣＭＯＳ回路が形成された基板と、
前記基板の上に複数に分離されて形成された第１配線と、
前記第１配線の間に平坦化されて形成された絶縁層と、
前記絶縁層を含む基板の上に形成された真性層と、
前記真性層の上に形成された第２導電型伝導層と
を含むことを特徴とするイメージセンサ。 - 前記第２導電型伝導層及び前記真性層は、前記第１配線のうち、どれか一つを露出するように一部を除去しており、
残存する前記第２導電型伝導層、真性層、及び前記露出した第１配線の上に形成された第２配線を更に含むことを特徴とする請求項１記載のイメージセンサ。 - 前記第２導電型伝導層、前記真性層、及び前記絶縁層の一部は、前記下部配線のうち、前記第１配線と接触しない下部配線を露出させるように除去しており、
前記残存する第２導電型伝導層、真性層、絶縁層、及び前記露出した下部配線の上に形成された第２配線を更に含むことを特徴とする請求項１記載のイメージセンサ。 - 前記第１配線と前記下部配線との間に形成されたバリアメタルを更に含むことを特徴とする請求項１記載のイメージセンサ。
- 前記真性層と前記第１配線との間に形成された第１導電型伝導層を更に含むことを特徴とする請求項１記載のイメージセンサ。
- 下部配線を含むＣＭＯＳ回路を基板の上に形成する段階と、
前記基板の上に複数で分離された第１配線を形成する段階と、
前記第１配線の上に絶縁層を形成する段階と、
前記絶縁層を平坦化する段階と、
前記平坦化した絶縁層の上に真性層を形成する段階と、
前記真性層の上に第２導電型伝導層を形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。 - 前記第２導電型伝導層及び前記真性層の一部を除去して前記第１配線のうち、どれか一つを露出する段階と、
残存する前記第２導電型伝導層、真性層、及び前記露出した第１配線の上に第２配線を形成する段階と、
を更に含むことを特徴とする請求項６記載のイメージセンサの製造方法。 - 前記第２導電型伝導層及び前記真性層の一部を除去して前記絶縁層の一部を露出する段階と、
前記露出された絶縁層を一部エッチングして前記下部配線のうち、前記第１配線と接触しない下部配線を露出させる段階と、
前記残存する第２導電型伝導層、真性層、絶縁層、及び前記露出された下部配線の上に第２配線を形成する段階と、
を更に含むことを特徴とする請求項６記載のイメージセンサの製造方法。 - 前記絶縁層を平坦化する段階は、
前記絶縁層を化学機械的研磨により平坦化することを特徴とする請求項６記載のイメージセンサの製造方法。 - 前記第１配線を形成する前に前記基板の上にバリアメタルを形成する段階を更に含むことを特徴とする請求項６記載のイメージセンサの製造方法。
- 前記真性層を形成する前に、前記第１配線の上に第１導電型伝導層を形成する段階を更に含むことを特徴とする請求項６記載のイメージセンサの製造方法。
- 前記絶縁層を平坦化する段階の後に、前記基板を洗浄する段階を更に含むことを特徴とする請求項６記載のイメージセンサの製造方法。
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