JP2008227263A - Solid imaging apparatus and its manufacturing method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To reduce noise of an FD portion without altering manufacturing conditions and driving conditions of a transistor of a CMOS imaging sensor. <P>SOLUTION: A photodiode (sensor portion) 210, a readout transistor (transfer gate) 220, and the FD portion 230 are provided on a silicon substrate 200. The edge part of the photodiode 210 side and the edge part of the FD 230 side of the surface 222A facing the silicon substrate 200 of a gate electrode 222 of the readout transistor 220 have, respectively, tapering shapes 222B sloping toward the direction gradually separating outward from the silicon substrate surface. With such a tapering shape, the electric field between the gate portion and the FD portion can be reduced, thereby reducing the FD noises. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、例えばＣＭＯＳイメージセンサのように画素内に光電変換部で蓄積した信号電荷を画素トランジスタによって読み出し、画素信号に変換する構造の固体撮像装置及びその製造方法に関する。   The present invention relates to a solid-state imaging device having a structure in which, for example, a signal charge accumulated in a pixel by a photoelectric conversion unit in a pixel is read by a pixel transistor and converted into a pixel signal, such as a CMOS image sensor, and a manufacturing method thereof.

近年、ＣＭＯＳイメージセンサに代表される増幅型の固体撮像装置の開発が活発化しており、各種のカメラ装置や携帯電話機等に用いられている。
一般にＣＭＯＳイメージセンサは、同一半導体基板上に、フォトダイオードを含む複数の画素を２次元方向に配置した撮像領域と、この撮像領域の外部に形成された周辺回路領域とを設けたものである。
そして、撮像領域には、各画素毎に、受光量に応じた信号電荷を生成し、蓄積するフォトダイオードと、フォトダイオードの信号電荷をＦＤ（フローティングデフュージョン）部に読み出す読み出しトランジスタ（転送ゲート）と、ＦＤの電位に応じた画素信号を生成する増幅トランジスタと、画素信号を出力する画素を選択する選択トランジスタと、ＦＤをリセットするリセットトランジスタ等の各種画素トランジスタとを設け、各画素のフォトダイオードで検出した信号電荷を各画素トランジスタの駆動によって画素信号に変換し、画素列毎に設けた信号線より出力する。 In recent years, amplification-type solid-state imaging devices represented by CMOS image sensors have been actively developed, and are used in various camera devices and mobile phones.
In general, a CMOS image sensor is provided with an imaging region in which a plurality of pixels including photodiodes are arranged in a two-dimensional direction and a peripheral circuit region formed outside the imaging region on the same semiconductor substrate.
In the imaging region, a signal charge corresponding to the amount of received light is generated for each pixel, and a photodiode to be stored and a readout transistor (transfer gate) for reading the signal charge of the photodiode to an FD (floating diffusion) unit A pixel transistor that generates a pixel signal corresponding to the potential of the FD, a selection transistor that selects a pixel that outputs the pixel signal, and various pixel transistors such as a reset transistor that resets the FD. The signal charges detected in (1) are converted into pixel signals by driving each pixel transistor, and output from a signal line provided for each pixel column.

また、周辺回路領域には、画素アレイ部に各種の制御パルスを供給して画素信号の読み出しを制御する駆動制御回路、読み出された画素信号に対して各種の信号処理を行う信号処理回路、駆動電源を生成する電源制御回路等が設けられている。
また、半導体基板上には、絶縁膜、トランジスタの駆動電極膜、配線膜、遮光膜といった積層膜が順次形成され、さらに平坦化膜等を介してカラーフィルタ、マイクロレンズ等が形成されている。
このようなＣＭＯＳイメージセンサでは、各画素トランジスタの駆動によって各画素のフォトダイオードに蓄積した信号電荷を各画素毎に画素信号に変換し、これを画素列毎に出力して後段の信号処理回路に送り、ノイズ除去や信号処理等を施して出力する。 Further, in the peripheral circuit region, a drive control circuit that controls reading of pixel signals by supplying various control pulses to the pixel array unit, a signal processing circuit that performs various signal processing on the read pixel signals, A power supply control circuit for generating a drive power supply is provided.
A laminated film such as an insulating film, a transistor driving electrode film, a wiring film, and a light shielding film is sequentially formed on the semiconductor substrate, and a color filter, a microlens, and the like are further formed through a planarization film.
In such a CMOS image sensor, the signal charge accumulated in the photodiode of each pixel is converted into a pixel signal for each pixel by driving each pixel transistor, and this is output for each pixel column and is output to the signal processing circuit in the subsequent stage. Send, noise removal, signal processing, etc., and output.

また、フォトダイオードとしては、例えばシリコン基板の上層に形成されたＰ型ウェル領域に対し、Ｎ型イオン領域を設けるとともに、その表面にＰ型イオン領域を設けたＨＡＤ構造のものが採用されている。
また、読み出しトランジスタはソース・ドレイン領域のうちの一方をフォトダイオード領域と共有する状態で配置されており、また、読み出しトランジスタのソース・ドレイン領域とリセットトランジスタのソース・ドレイン領域とＦＤ部が共有した構造で形成されている。
そして、フォトダイオードから信号電荷を読み出す際には、読み出しトランジスタがオンしてフォトダイオードの信号電荷をＦＤ部に転送し、これによるＦＤ部の電位変動を増幅トランジスタで検出し、画素信号に変換する。また、信号電荷をリセットする際には、リセットトランジスタがオンしてＦＤ部を電源電位に接続する。 As the photodiode, for example, a photodiode having an HAD structure in which an N-type ion region is provided in a P-type well region formed in an upper layer of a silicon substrate and a P-type ion region is provided on the surface thereof is employed. .
The read transistor is arranged in a state where one of the source / drain regions is shared with the photodiode region, and the FD portion is shared by the source / drain region of the read transistor, the source / drain region of the reset transistor, and the FD portion. It is formed with a structure.
When the signal charge is read from the photodiode, the reading transistor is turned on, the signal charge of the photodiode is transferred to the FD portion, and the potential fluctuation of the FD portion due to this is detected by the amplification transistor and converted into a pixel signal. . When resetting the signal charge, the reset transistor is turned on to connect the FD portion to the power supply potential.

ところで、上述のようなＣＭＯＳイメージセンサは、撮像領域から周辺回路領域にわたる全領域にかけて、通常の半導体装置を作成する場合と同様のＣＭＯＳ・ＬＳＩプロセスで作成できる利点がある。
したがって、画素内の各トランジスタやその他のトランジスタも共通の工程で作成しており、上述のように読み出しトランジスタ及びリセットトランジスタのソース・ドレイン領域で共有するＦＤ部についても他のトランジスタのソース・ドレイン領域と共通のイオン注入工程によって作成していた。
また近年では、各トランジスタのソース・ドレイン領域にＬＤＤ（lightly doped drain）構造を採用することが行われている（例えば特許文献１参照）。 By the way, the CMOS image sensor as described above has an advantage that it can be produced by the same CMOS / LSI process as that for producing a normal semiconductor device over the entire region from the imaging region to the peripheral circuit region.
Therefore, each transistor in the pixel and other transistors are formed in a common process, and the FD portion shared by the source / drain regions of the readout transistor and the reset transistor as described above is also used for the source / drain regions of the other transistors. And created by a common ion implantation process.
In recent years, an LDD (lightly doped drain) structure has been adopted for the source / drain regions of each transistor (see, for example, Patent Document 1).

図６は従来のＬＤＤ構造を採用したＣＭＯＳイメージセンサのＦＤ部周辺の構造を示す断面図である。
図示のように、このＣＭＯＳイメージセンサは、シリコン基板４００の上層にフォトダイオード４１０、読み出しトランジスタ４２０、ＦＤ部４３０を設けたものである。
フォトダイオード４１０は、Ｎ型領域４１１の表層にＰ＋型領域４１２を形成したＨＡＤ構造となっている。
ＦＤ部４３０は、読み出しトランジスタ４２０とリセットトランジスタ（図示せず）のソース・ドレイン領域を共有したものであり、Ｎ型不純物濃度の高いＳＤ領域４３１の周辺にＮ型不純物濃度の低いＬＤＤ領域４３２を設けたものである。このようにソース・ドレイン領域の周辺部に不純物濃度の小さいＬＤＤ領域を設けることにより、濃度分布をなだらかにして、ドレイン電界を緩和したものである。
また、読み出しトランジスタ４２０はフォトダイオード４１０とＦＤ部４３０との間に形成されるチャネル上にゲート絶縁膜を介して読み出しゲート電極４２１を配置したものである。
なお、このＣＭＯＳイメージセンサは、図６に示す構造の上層に複数層の配線膜と層間絶縁膜、平坦化膜、カラーフィルタ、マイクロレンズ等を配した構造となっている。 FIG. 6 is a cross-sectional view showing the structure around the FD portion of a CMOS image sensor employing a conventional LDD structure.
As shown in the figure, this CMOS image sensor is provided with a photodiode 410, a read transistor 420, and an FD portion 430 in the upper layer of a silicon substrate 400.
The photodiode 410 has a HAD structure in which a P + type region 412 is formed on the surface layer of the N type region 411.
The FD portion 430 shares the source / drain regions of the read transistor 420 and the reset transistor (not shown), and an LDD region 432 having a low N-type impurity concentration is provided around the SD region 431 having a high N-type impurity concentration. It is provided. Thus, by providing the LDD region having a low impurity concentration in the peripheral portion of the source / drain region, the concentration distribution is made smooth and the drain electric field is relaxed.
In the read transistor 420, a read gate electrode 421 is disposed on a channel formed between the photodiode 410 and the FD portion 430 through a gate insulating film.
This CMOS image sensor has a structure in which a plurality of wiring films, an interlayer insulating film, a planarizing film, a color filter, a microlens, and the like are arranged on the upper layer of the structure shown in FIG.

ところで、このようなＣＭＯＳイメージセンサにおいては、表面の欠陥やダングリングボンドによって形成されるＴｒａｐ準位を介して発生する白点を防ぐため、（１）センサ部は表面部分をＰ型で覆うＨＡＤ構造を採用し、（２）ゲート部が転送時以外は負電位（例えば−１Ｖ）になる構成となっている。
しかし、電荷が転送されるＦＤ部（ドレイン）は、表面はＮ型がむき出しになっているため、これに起因するノイズの問題を有している。
この現象は、いわゆるＧＩＤＬと呼ばれており、負電位（例えば−１Ｖ）がかかったゲート部と、表面がＮ型でむき出しのＦＤ部の間で形成された空乏層ができ、ゲート部下に回り込んだＮ型領域の伝導帯と価電子帯が曲げられ、電界が強くなることとあいまって、価電子帯の電子が伝導帯に飛び込む現象である。
具体的には、負電位（−１Ｖ）をかけているゲート部と、表面がＮ型でむき出しのＦＤ部の間で電界が強くなり、ＧＩＤＬによって発生する電荷がＦＤ部に飛び込み、それが白点（いわゆるＦＤ白点）として測定されている。
特に、ＦＤ部のノイズが問題になる時間は、フォトダイオード部の電荷を転送する前に行うリセットから、転送された電荷がアンプで増幅されるまでの、数μｓｅｃという短時間である。ここで発生するノイズが、無視できない量になってきた。
特開２００５−１０８３４１号公報 By the way, in such a CMOS image sensor, in order to prevent white spots generated through trap levels formed by surface defects or dangling bonds, (1) the sensor unit has a HAD that covers the surface portion with a P-type. The structure is adopted, and (2) the gate portion is configured to have a negative potential (for example, -1 V) except during transfer.
However, the surface of the FD portion (drain) to which charges are transferred has an N-type surface, and thus has a problem of noise caused by this.
This phenomenon is called so-called GIDL, and a depletion layer is formed between the gate part to which a negative potential (for example, -1V) is applied and the surface of the N-type exposed FD part. This is a phenomenon in which electrons in the valence band jump into the conduction band in combination with the bending of the conduction band and valence band of the N-type region and the strengthening of the electric field.
Specifically, the electric field is strengthened between the gate part to which a negative potential (-1 V) is applied and the surface of the FD part having an N-type surface, and the electric charge generated by GIDL jumps into the FD part. It is measured as a point (so-called FD white point).
In particular, the time when the noise of the FD portion becomes a problem is a short time of several μsec from the reset performed before transferring the charge of the photodiode portion to the amplification of the transferred charge by the amplifier. The amount of noise generated here has become an amount that cannot be ignored.
JP 2005-108341 A

上述のように従来のＣＭＯＳイメージセンサでは、ＦＤ部周辺の構造に起因してＧＩＤＬによるＦＤ白点が生じ、画質の劣化を招くという問題があった。
特に、ＣＭＯＳイメージセンサでは、ＬＤＤのイオン注入やゲート絶縁膜、電源電圧は、トランジスタの駆動能力が低下するため、変更することはできない。そのため、上述したＦＤ白点は低減することが困難であった。 As described above, the conventional CMOS image sensor has a problem in that an FD white point due to GID is generated due to the structure around the FD portion, resulting in deterioration of image quality.
In particular, in the CMOS image sensor, the LDD ion implantation, the gate insulating film, and the power supply voltage cannot be changed because the driving capability of the transistor is lowered. For this reason, it has been difficult to reduce the above-described FD white spots.

そこで本発明は、従来の素子構造や駆動条件を変えることなく、ＦＤ部周辺の構造に起因するＧＩＤＬによるＦＤ白点を低減し、画質の向上を図ることができる固体撮像装置及びその製造方法を提供することを目的とする。   Therefore, the present invention provides a solid-state imaging device and a method for manufacturing the same that can reduce FD white spots due to GIDL caused by the structure around the FD section and improve image quality without changing the conventional element structure and driving conditions. The purpose is to provide.

上述の目的を達成するため、本発明の固体撮像装置は、受光量に応じた信号電荷を蓄積する複数の光電変換部と、前記光電変換部に蓄積された信号電荷をフローティングデフュージョン部に読み出す読み出しトランジスタと、前記フローティングデフュージョン部の電位変動を画素信号に変換する増幅トランジスタとを有し、前記読み出しトランジスタのゲート電極は、半導体基板に対向する面が、少なくとも前記フローティングデフュージョン部側の端部において、外方に向かって徐々に半導体基板面から離間する方向に削られた切り欠き形状を有することを特徴とする。   In order to achieve the above object, a solid-state imaging device of the present invention reads a plurality of photoelectric conversion units that accumulate signal charges according to the amount of received light, and signal charges accumulated in the photoelectric conversion units to a floating diffusion unit. A readout transistor; and an amplification transistor that converts a potential fluctuation of the floating diffusion portion into a pixel signal. The gate electrode of the readout transistor has a surface facing the semiconductor substrate at least at an end on the floating diffusion portion side. The portion has a notch shape that is gradually cut away from the semiconductor substrate surface toward the outside.

また、本発明の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極膜を積層する工程と、前記電極膜上にフォトレジストを積層してゲート電極パターンに対応するパターニングを行う工程と、前記フォトレジストをマスクとして異方性エッチングを行い、前記ゲート電極膜を中途位置まで削ることにより、側壁保護膜を有する開口を形成する工程と、前記側壁保護膜をマスクとして等方性エッチングを行い、前記開口内のゲート電極膜の残存膜を除去する工程とを有することを特徴とする。   The manufacturing method of the present invention includes a step of laminating a gate electrode film on a semiconductor substrate via a gate insulating film, a step of laminating a photoresist on the electrode film, and performing patterning corresponding to the gate electrode pattern; Performing anisotropic etching using the photoresist as a mask and cutting the gate electrode film halfway to form an opening having a sidewall protective film; and performing isotropic etching using the sidewall protective film as a mask. And removing the remaining film of the gate electrode film in the opening.

本発明の固体撮像装置によれば、読み出しトランジスタのゲート電極のＦＤ部側の端部を切り欠き形状としたことにより、ゲート部とＦＤ部の間の電界を弱めることができ、高い電源電圧を採用できるとともに、ゲート部の負電位を低くすることができ、白点等のノイズを抑制できる効果がある。
また本発明の製造方法では、読み出しトランジスタやリセットトランジスタのＦＤ部に近接するゲート部を形成する場合に、ゲート電極のＦＤ部側の端部を切り欠き形状に形成できることから、ゲート部とＦＤ部の間の電界を弱めることができ、高い電源電圧を採用できるとともに、ゲート部の負電位を低くすることができ、白点等のノイズを抑制できる効果がある。 According to the solid-state imaging device of the present invention, the electric field between the gate part and the FD part can be weakened by making the end part on the FD part side of the gate electrode of the readout transistor into a notch shape, and a high power supply voltage can be obtained. In addition to being able to be adopted, the negative potential of the gate portion can be lowered, and noise such as white spots can be suppressed.
Further, in the manufacturing method of the present invention, when the gate portion close to the FD portion of the read transistor or the reset transistor is formed, the end portion on the FD portion side of the gate electrode can be formed in a notch shape. The electric field can be weakened, a high power supply voltage can be adopted, the negative potential of the gate portion can be lowered, and noise such as white spots can be suppressed.

図１は本発明の実施例における固体撮像装置の具体例を示す平面図であり、ＣＭＯＳイメージセンサの例を示している。また、図２は図１に示す固体撮像装置の画素内の回路構成を示す回路図である。
本実施例の固体撮像装置は、図１に示すように、２次元方向に配置された複数の画素１６によって撮像領域を構成する画素アレイ部２０と、画素アレイ部２０の各画素を垂直方向に走査して画素信号の読み出し動作を制御する垂直走査回路２１と、画素アレイ部２０の各画素列（カラム）から導かれた垂直信号線２８を制御する負荷ＭＯＳトランジスタ回路２４と、画素アレイ部２０の各画素列から読み出された画素信号を取り込み、相関二重サンプリング処理によるノイズ除去を行うＣＤＳ回路２６と、ＣＤＳ回路２６の画素信号を水平信号線２７に出力する水平選択トランジスタ回路２６と、水平選択トランジスタ回路２６を水平方向に順次選択して画素信号の出力を制御する水平走査回路２２とを有する。
そして、水平信号線２７に出力された画素信号はバッファアンプを介して後段の回路に伝送される。 FIG. 1 is a plan view showing a specific example of a solid-state imaging device in an embodiment of the present invention, and shows an example of a CMOS image sensor. FIG. 2 is a circuit diagram showing a circuit configuration in a pixel of the solid-state imaging device shown in FIG.
As shown in FIG. 1, the solid-state imaging device of the present embodiment includes a pixel array unit 20 that forms an imaging region by a plurality of pixels 16 arranged in a two-dimensional direction, and each pixel of the pixel array unit 20 is arranged in the vertical direction. A vertical scanning circuit 21 that scans and controls a pixel signal reading operation, a load MOS transistor circuit 24 that controls a vertical signal line 28 led from each pixel column of the pixel array unit 20, and a pixel array unit 20 A CDS circuit 26 that takes in pixel signals read from each pixel column and removes noise by correlated double sampling processing, a horizontal selection transistor circuit 26 that outputs pixel signals of the CDS circuit 26 to a horizontal signal line 27, A horizontal scanning circuit 22 for sequentially selecting the horizontal selection transistor circuit 26 in the horizontal direction and controlling the output of the pixel signal.
The pixel signal output to the horizontal signal line 27 is transmitted to the subsequent circuit through the buffer amplifier.

また、各画素１６は、図２に示すように、入射した光を光電変換するフォトダイオード（ＰＤ）１と、光電変換された電気信号を転送パルス（ΦＴＲＧ）に基づいてフローティングデフュージョン（ＦＤ）部３に転送するトランジスタ（ＴＧ）１２と、リセットパルス（ΦＲＳＴ）に基づいてＦＤ部３の電位を電源電圧ＶＤＤにリセットするリセットトランジスタ（ＲＳＴ）１４、ＦＤ部３の電位変動を電圧信号または電流信号に変換する増幅トランジスタ（ＡＭＰ）１３と、選択信号（ΦＳＥＬ）に基づいて増幅トランジスタ１３の出力を垂直信号線２８に接続する選択トランジスタ１５とを有する。
したがって、画素１６の近傍には、垂直方向に垂直信号線２８や電源線２３等が配線され、水平方向に読み出し線１７、リセット線１８、選択線１９等が配線されている。 Further, as shown in FIG. 2, each pixel 16 includes a photodiode (PD) 1 that photoelectrically converts incident light, and a floating diffusion (FD) based on a transfer pulse (ΦTRG) of the photoelectrically converted electric signal. The transistor (TG) 12 transferred to the unit 3, the reset transistor (RST) 14 that resets the potential of the FD unit 3 to the power supply voltage VDD based on the reset pulse (ΦRST), and the potential fluctuation of the FD unit 3 as a voltage signal or current An amplification transistor (AMP) 13 that converts the signal into a signal and a selection transistor 15 that connects the output of the amplification transistor 13 to the vertical signal line 28 based on the selection signal (ΦSEL).
Therefore, in the vicinity of the pixel 16, a vertical signal line 28, a power supply line 23, and the like are wired in the vertical direction, and a readout line 17, a reset line 18, a selection line 19, and the like are wired in the horizontal direction.

次に、このようなＣＭＯＳイメージセンサにおいて、ＧＩＤＬに起因したＦＤ白点ノイズの発生原理と本実施例における解決方法について説明する。
本発明の発明者等は、従来のＣＭＯＳイメージセンサにおけるトランジスタの駆動能力を落とすことなく、ＦＤ白点を低減する方法を提供するために、ＧＩＤＬによってＦＤ白点が発生するメカニズムを定量的に調べた。
まず、シミュレーションによって、ゲート部とＦＤ部との間の電界を計算した。
図７はゲート−ＦＤ間の電界値とＦＤ白点の関係を示す説明図であり、横軸が最大電界値（Ｖ／μｍ）、縦軸が白点数を示し、異なる電圧下で測定したものである。この図７からＦＤ白点は最大電界が強くなると増加することを示している。特に、最大電界が１００（Ｖ／μｍ）以上になると、ＦＤ白点の個数が増加することがわかる。
そこで、ここでは最大電界の目標値を１００（Ｖ／μｍ）に設定して、それ以下にするための条件や構造を考察した。 Next, the principle of generation of FD white spot noise caused by GIDL and the solution in this embodiment in such a CMOS image sensor will be described.
The inventors of the present invention quantitatively investigated the mechanism by which GIDL generates an FD white spot in order to provide a method for reducing the FD white spot without reducing the driving capability of a transistor in a conventional CMOS image sensor. It was.
First, the electric field between the gate part and the FD part was calculated by simulation.
FIG. 7 is an explanatory diagram showing the relationship between the electric field value between the gate and the FD and the FD white spot, where the horizontal axis indicates the maximum electric field value (V / μm), the vertical axis indicates the number of white spots, and is measured under different voltages. It is. FIG. 7 shows that the FD white spot increases as the maximum electric field increases. In particular, it can be seen that the number of FD white spots increases when the maximum electric field is 100 (V / μm) or more.
Therefore, here, the condition and structure for setting the target value of the maximum electric field to 100 (V / μm) and lowering it were considered.

次に、ＦＤ白点が発生するメカニズムについて説明する。
ＦＤ白点は、全ての画素ではなく、一部の画素で生じていることは図７から分かる。そのため、正常な画素では発生せず、表面のＴｒａｐ準位を介して引き起こされていると考えられている。
これと同様のことは、ＧＩＤＬのＭｏｄｅｌ式（非特許文献１参照）を使って考察できる。すなわち、格子欠陥のないＳｉ基板では、測定で得られるような量のＦＤ白点をＧＩＤＬのＭｏｄｅｌ式を使って得ることはできない。
また、バンドギャップが小さくなる要因(例えば、欠陥格子などで生ずるＴｒａｐ準位など)が関係していると考えられる。
また、負電位を−１Ｖから−１．５Ｖまで低くすると、ＦＤ白点のレベルが上昇する。そして、Ｍｏｄｅｌ式では、電界が１０Ｖ／μｍ変わると、白点の発生レベルが１桁変化する。 Next, a mechanism for generating the FD white spot will be described.
It can be seen from FIG. 7 that the FD white spot is generated not in all pixels but in some pixels. For this reason, it does not occur in normal pixels and is considered to be caused through the trap level of the surface.
The same thing can be considered using GIDL's Model equation (see Non-Patent Document 1). That is, with an Si substrate having no lattice defects, an amount of FD white spot that can be obtained by measurement cannot be obtained using the GIDL Model equation.
In addition, it is considered that a factor for reducing the band gap (for example, a trap level generated in a defect lattice or the like) is related.
Further, when the negative potential is lowered from -1V to -1.5V, the level of the FD white point increases. In the Model formula, when the electric field changes by 10 V / μm, the white spot generation level changes by one digit.

このように、電界が強くなるとＦＤ白点が上昇するということについても、測定とＭｏｄｅｌの間で相関が取れている。
このことから、ＦＤ白点は、ゲートとＦＤの間の最大電界が問題になっていることがわかる。つまり、電界を低下させることが解決となる。
そこで、シミュレーションを使って問題点の解決をはかった。
図８はシミュレーションで得られたゲート部とＦＤ部の配置を簡略化して示す断面図である。
図示のように、シリコン基板１００の上層にＦＤ部１１０（Ｎ型領域）が形成され、それに近接してポリシリコン製のゲート電極１２０が配置されている。
このようなシミュレーションによる考察を経て次の結果を得た。
（１）ゲート部とＦＤ部の間で電界が最大となるところは、ゲート電極端の最表面部分である。
（２）そのゲート電極端の最表面部分の最大電界強度は、ゲート部下にＮ型領域がどれぐらい回り込んでいるかで決まる。
（３）ゲート部下に回り込むＮ型領域は、ＬＤＤのイオン注入で決まっている。
（４）ＬＤＤのイオン注入の調節やゲート部の構造でゲート部とＦＤ部の間の最大電界強度を弱めることができる。 As described above, the correlation between the measurement and the Model is also obtained in that the FD white point increases as the electric field becomes stronger.
From this, it can be seen that the maximum electric field between the gate and the FD is a problem for the FD white spot. That is, reducing the electric field is a solution.
Therefore, we tried to solve the problem using simulation.
FIG. 8 is a cross-sectional view showing a simplified arrangement of the gate portion and the FD portion obtained by simulation.
As shown in the drawing, an FD portion 110 (N-type region) is formed in an upper layer of the silicon substrate 100, and a polysilicon gate electrode 120 is disposed in the vicinity thereof.
The following results were obtained through such simulation.
(1) The place where the electric field is maximized between the gate portion and the FD portion is the outermost surface portion of the gate electrode end.
(2) The maximum electric field strength at the outermost surface portion of the gate electrode end is determined by how much the N-type region wraps under the gate portion.
(3) The N-type region that goes under the gate is determined by LDD ion implantation.
(4) The maximum electric field strength between the gate part and the FD part can be weakened by adjusting the ion implantation of the LDD and the structure of the gate part.

そこで、このような考察からゲート部とＦＤ部の電界を弱めることを考える。
そのための有効な手段として、以下のようなものが想定できる。
（１）ＦＤ部に注入されるＬＤＤのイオン注入によるドーズ量を下げる。
（２）ＦＤ部に注入されるＬＤＤのイオン注入の領域をゲート部の端部から少し離す（斜め打ちにすることなどで実現可能）。
しかし、画素と周辺回路でＬＤＤのイオン注入工程を共通化している場合が多く、ＬＤＤの条件は変更せずに問題の解決を図ることが好ましい。 Therefore, it is considered to weaken the electric field between the gate portion and the FD portion from such consideration.
The following can be assumed as effective means for that purpose.
(1) The dose amount by ion implantation of LDD implanted in the FD portion is lowered.
(2) A region of ion implantation of LDD implanted into the FD portion is slightly separated from the end portion of the gate portion (this can be realized by using an oblique strike).
However, in many cases, the pixel and peripheral circuits share the LDD ion implantation process, and it is preferable to solve the problem without changing the LDD conditions.

そこで次に、ゲート部の形状を変えることで電界を弱めることを考える。ゲート部の形状を変えることについては、以下のように様々な方法が想定できる。
（Ａ）ゲート電極の端部の膜厚を厚くする（ＲＴＡなどのアニール）。
目標値：ゲート電極の端部の膜厚を１０μｍ以上厚くする。
図９はこの場合の例を示している。図示のように、ゲート電極の端部１２０Ａが厚く形成されている。
根拠：図１０はゲート電極の端部の膜厚を厚くしたときの最大電界の変化を表しており、縦軸は最大電圧、横軸は膜厚を厚くした量を示している。
この図から、ゲート電極の端部の膜厚を１０ｎｍ以上厚くすると、最大電界は１００（Ｖ／μｍ）になることがわかる。
製法：ＩＭＸ００９で既に試作済みだが、この方法だと２〜３ｎｍほどの膜厚の変化だと思われる。
目標値を得るためには長い時間のアニールが必要だが、それほど長い時間のアニールをすることはできない。 Next, consider reducing the electric field by changing the shape of the gate portion. Various methods can be assumed for changing the shape of the gate portion as follows.
(A) The film thickness at the end of the gate electrode is increased (annealing such as RTA).
Target value: Increase the thickness of the end of the gate electrode by 10 μm or more.
FIG. 9 shows an example of this case. As shown in the figure, the end 120A of the gate electrode is formed thick.
Rationale: FIG. 10 shows the change in the maximum electric field when the thickness of the end portion of the gate electrode is increased, the vertical axis indicates the maximum voltage, and the horizontal axis indicates the amount of the increased thickness.
From this figure, it can be seen that the maximum electric field becomes 100 (V / μm) when the thickness of the end portion of the gate electrode is increased by 10 nm or more.
Production method: IMX009 has already been prototyped, but this method seems to change the film thickness by about 2 to 3 nm.
A long time of annealing is required to obtain the target value, but it cannot be annealed for a long time.

（Ｂ）ゲート電極端の形状を逆テーバ形状にする(エッチング)。
目標値：ゲート電極の上部と下部で１０ｎｍ以上の差がでるほど逆テーパにする。
根拠：図１０から、ゲート電極 の上部と下部で１０ｎｍ以上の差がでると、最大電界は１００（Ｖ／μｍ）になることと予想できる。
製法：既に例えば特許文献１に開示されている。 (B) The shape of the end of the gate electrode is changed to an inverted Taber shape (etching).
Target value: As the difference of 10 nm or more appears between the upper part and the lower part of the gate electrode, the taper is reversed.
Rationale: From FIG. 10, it can be expected that the maximum electric field will be 100 (V / μm) if there is a difference of 10 nm or more between the upper and lower parts of the gate electrode.
Production method: Already disclosed in Patent Document 1, for example.

（Ｃ）ゲート電極の端部を削る(エッチング)。
目標値：ゲート電極の端部を１０ｎｍ以上削る(図３を参照)。
根拠：図１０から、ゲート電極の端部の形状を下面（基板側に対向した面）から１０ｎｍ以上削ると、最大電界は１００（Ｖ／μｍ）になることがわかる。
製法：ポリシリコン製ゲート電極をエッチングする際、最初は異方性エッチングで垂直に削っていく。そして、ゲート電極の下面に近くなると等方性エッチングに切り替えて、ゲート電極の下面側の端部を削る。
以上の結果、（Ａ）の方法では目標となる最大電界の低減は実現できない。また、（Ｂ）の方法は公知である。そこで、本実施例では、（Ｃ）の方法を採用して問題の解決を図るものである。 (C) The end of the gate electrode is cut (etching).
Target value: The edge of the gate electrode is shaved by 10 nm or more (see FIG. 3).
Grounds: FIG. 10 shows that the maximum electric field becomes 100 (V / μm) when the shape of the end of the gate electrode is shaved by 10 nm or more from the lower surface (the surface facing the substrate side).
Manufacturing method: When a polysilicon gate electrode is etched, it is first etched vertically by anisotropic etching. Then, when it becomes close to the lower surface of the gate electrode, switching to isotropic etching is performed, and the end on the lower surface side of the gate electrode is shaved.
As a result, the target maximum electric field reduction cannot be realized by the method (A). The method (B) is known. Therefore, in this embodiment, the method (C) is adopted to solve the problem.

図３は本発明の実施例によるゲート電極の構造を示す断面図であり、読み出しトランジスタ（転送ゲート）の例を示している。
図示のように、このＣＭＯＳイメージセンサは、シリコン基板２００の上層にフォトダイオード（センサ部）２１０、読み出しトランジスタ（転送ゲート）２２０、ＦＤ部２３０を設けたものである。
そして、読み出しトランジスタ２２０のゲート電極２２２は、シリコン基板２００に対向する面２２２Ａが、フォトダイオード２１０側の端部、及びＦＤ部２３０側の端部において、外方に向かって徐々にシリコン基板面から離間する方向に削られたテーパ形状部２２２Ｂを有している。
ゲート電極２２２はポリシリコン膜より形成され、ゲート絶縁膜（図示せず）を介してシリコン基板上に積層されており、後述の製造方法によって端部のテーパ形状部２２２Ｂが形成されている。このテーパ形状部は、シリコン基板面に最も近い部分と最も離間した部分との段差αが１０ｎｍ以上（１００ｎｍ以内）であるものとする。
なお、本実施例の説明では、ゲート電極の端部に設けた切り欠き部をテーパ形状部と称しているが、必ずしもまっすぐなテーパ面状に形成されている必要はなく、後述する等方性エッチングによって自然な形状で削られていれば良く、シリコン基板面から十分な間隔（例えば１０ｎｍ以上）だけ離間した形状であれば十分な効果を期待できるものである。 FIG. 3 is a cross-sectional view showing the structure of a gate electrode according to an embodiment of the present invention, and shows an example of a read transistor (transfer gate).
As shown in the figure, this CMOS image sensor is provided with a photodiode (sensor part) 210, a read transistor (transfer gate) 220, and an FD part 230 on the upper layer of a silicon substrate 200.
Then, the gate electrode 222 of the read transistor 220 has a surface 222A facing the silicon substrate 200 that gradually moves outward from the silicon substrate surface at the end on the photodiode 210 side and the end on the FD portion 230 side. The taper-shaped portion 222B is cut away in the separating direction.
The gate electrode 222 is formed of a polysilicon film and is stacked on a silicon substrate via a gate insulating film (not shown), and an end tapered portion 222B is formed by a manufacturing method described later. In this tapered portion, the step α between the portion closest to the silicon substrate surface and the portion farthest away is 10 nm or more (within 100 nm).
In the description of this embodiment, the notched portion provided at the end of the gate electrode is referred to as a tapered portion. A natural shape may be cut by etching, and a sufficient effect can be expected if the shape is separated from the silicon substrate surface by a sufficient distance (for example, 10 nm or more).

また、図では省略しているが、本例のＣＭＯＳイメージセンサにおいても、ＦＤ部はＬＤＤ構造を採用し、センサ部はＨＡＤ構造を採用し、ゲート部が転送時以外は負電位（例えば−１Ｖ）になる構成となっている。
また、図３は読み出しトランジスタのゲート電極形状を示したが、ＦＤ部と隣接するリセットトランジスタのゲート電極についても同様の形状とすることで、ノイズの低減を行うことができる。また、本例では、ゲート電極の両側の端部を削った例を示したが、必要に応じてマスク等の変更を行うことにより、転送ゲートやリセットゲートのＦＤ部側の端部だけを削るような構成とすることも可能である。 Although not shown in the figure, also in the CMOS image sensor of this example, the FD portion adopts the LDD structure, the sensor portion adopts the HAD structure, and the gate portion has a negative potential (for example, −1V) except when transferring. ).
3 shows the shape of the gate electrode of the read transistor, the noise can be reduced by making the gate electrode of the reset transistor adjacent to the FD portion the same shape. Further, in this example, the example in which the end portions on both sides of the gate electrode are cut is shown, but only the end portion on the FD portion side of the transfer gate or the reset gate is cut by changing the mask or the like as necessary. Such a configuration is also possible.

図４は図３に示すゲート電極を作成する場合の製造工程を示す断面図である。
まず、図４（Ａ）において、シリコン基板２００上にはゲート絶縁膜となるシリコン酸化膜２０１が形成され、その上面に、ＣＶＤによって電極膜となるポリシリコン膜２２１を積層する。
次に、図４（Ｂ）では、ポリシリコン膜２２１上にフォトレジスト２４０を積層し、これをフォトリソグラフィ技術を用いてゲート電極パターンに対応するパターニングを行う。
次に、図４（Ｃ）では、フォトレジスト２４０をマスクとして異方性エッチングを行い、ポリシリコン膜２２１を中途位置（シリコン酸化膜２０１から１０ｎｍ〜１００ｎｍだけ上方位置）まで削る。これにより、図４（Ｄ）に示すように、内側面に側壁保護膜２５１を有する開口２５０を形成する。
次に、図４（Ｅ）では、側壁保護膜２５１をマスクとして等方性エッチングを行い、開口２５０内のポリシリコン膜２２１の残存膜２２１Ａを除去する。これにより、開口２５０の底面近傍の内側部が削れ、端部にテーパ形状部２２２Ｂを有するゲート電極２２２が形成される。
この後、図４（Ｆ）では、アッシング、ウエット洗浄、フォトレジスト除去を行うことにより、図４（Ｇ）に示すようなゲート電極２２０を得ることができる。この後、シリコン基板へのイオン注入を行い、ＬＤＤ等の領域を形成していく。 FIG. 4 is a cross-sectional view showing a manufacturing process for producing the gate electrode shown in FIG.
First, in FIG. 4A, a silicon oxide film 201 to be a gate insulating film is formed on a silicon substrate 200, and a polysilicon film 221 to be an electrode film is stacked on the upper surface thereof.
Next, in FIG. 4B, a photoresist 240 is stacked on the polysilicon film 221, and this is subjected to patterning corresponding to the gate electrode pattern using a photolithography technique.
Next, in FIG. 4C, anisotropic etching is performed using the photoresist 240 as a mask, and the polysilicon film 221 is cut to a midway position (a position above the silicon oxide film 201 by 10 nm to 100 nm). Thereby, as shown in FIG. 4D, an opening 250 having a sidewall protective film 251 is formed on the inner surface.
Next, in FIG. 4E, isotropic etching is performed using the sidewall protective film 251 as a mask, and the remaining film 221A of the polysilicon film 221 in the opening 250 is removed. As a result, the inner portion near the bottom surface of the opening 250 is scraped, and the gate electrode 222 having the tapered portion 222B at the end is formed.
After that, in FIG. 4F, the gate electrode 220 as shown in FIG. 4G can be obtained by performing ashing, wet cleaning, and photoresist removal. Thereafter, ions are implanted into the silicon substrate to form regions such as LDD.

以上のようにして作成されたイメージセンサでは、以下のような効果を得ることが期待できる。
まず、従来のトランジスタ製造条件、駆動条件を変えることなく、ＦＤ白点を減らすことができる。すなわち、ＦＤ部の負電位はチャージポンプによって内部発生しているため、電源電圧が高ければ、それだけ負電位が低くなり、ＦＤ白点には不利になるが、ゲート電極とＦＤ部の間の電界を弱めることで、高い電源電圧を採用することができ、高い電源電圧を採用できることで用途の幅が広がる。また、負電位を低くできると、白点などのノイズ低減にもつながる。
一方、負電位レベルを高めることで、オーバーフローバリアを高くすることができ、飽和電荷を多くすることができる。 The image sensor produced as described above can be expected to obtain the following effects.
First, FD white spots can be reduced without changing conventional transistor manufacturing conditions and driving conditions. That is, since the negative potential of the FD portion is internally generated by the charge pump, the higher the power supply voltage, the lower the negative potential, which is disadvantageous for the FD white spot, but the electric field between the gate electrode and the FD portion. By weakening the power supply voltage, a high power supply voltage can be adopted, and the use of a high power supply voltage broadens the range of applications. In addition, if the negative potential can be lowered, noise such as white spots can be reduced.
On the other hand, by increasing the negative potential level, the overflow barrier can be increased and the saturation charge can be increased.

以上、本発明による固体撮像装置の具体的な実施例について説明したが、本発明はさらに種々の変形が可能である。例えば、上記実施例では、１画素内に４つのトランジスタ（読み出し、リセット、増幅、選択）を設けた構成を前提にして説明しているが、例えば選択トランジスタを省略した３トランジスタ構成のものや、行選択と列選択の２つのトランジスタを設けた５トランジスタ構成のものも提案されており、いずれも方式においても本発明を適用できるものである。
また、本発明の適用できる固体撮像装置は、図示のような２次元エリア型のＣＭＯＳイメージセンサに限らず、１次元配列のリニアセンサ型の固体撮像装置にも適用可能であり、ＦＤ部を有する固体撮像装置に広くできるものである。 The specific embodiments of the solid-state imaging device according to the present invention have been described above, but the present invention can be further modified in various ways. For example, in the above embodiment, the description is given on the assumption that four transistors (reading, reset, amplification, and selection) are provided in one pixel. For example, a three-transistor configuration in which the selection transistor is omitted, A five-transistor configuration having two transistors for row selection and column selection has also been proposed, and the present invention can be applied to any method.
The solid-state imaging device to which the present invention can be applied is not limited to the two-dimensional area type CMOS image sensor as shown in the figure, and can be applied to a one-dimensional array linear sensor type solid-state imaging device, and has an FD section. It can be widely applied to solid-state imaging devices.

また、固体撮像装置は１チップ上にイメージセンサ等を構成したものに限らず、撮像部と信号処理部や光学系がまとめてパッケージ化されたモジュールであってもよい。また、カメラシステムや携帯電話器に利用される装置であってもよい。なお、本発明では、ＣＭＯＳイメージセンサの機能を単体で有する構成を固体撮像装置といい、固体撮像装置と他の要素（制御回路、操作部、表示部、さらにはデータ蓄積機能、通信機能等）と一体化された構成を撮像装置というものとする。   The solid-state imaging device is not limited to an image sensor or the like configured on one chip, and may be a module in which an imaging unit, a signal processing unit, and an optical system are packaged together. Moreover, the apparatus utilized for a camera system or a mobile telephone device may be used. In the present invention, a configuration having a CMOS image sensor function alone is called a solid-state imaging device, and the solid-state imaging device and other elements (control circuit, operation unit, display unit, data storage function, communication function, etc.) An integrated configuration is referred to as an imaging device.

以下、本発明を適用した撮像装置の具体例を説明する。
図５は本例のＣＭＯＳイメージセンサを用いたカメラ装置の構成例を示すブロック図である。
図５において、撮像部３１０は、例えば図１に示したＣＭＯＳイメージセンサを用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部３２０に出力する。
すなわち、撮像部３１０では、上述したＣＭＯＳイメージセンサの出力信号に対し、ＡＧＣ（自動利得制御）、ＯＢ（オプティカルブラック）クランプ、ＣＤＳ（相関二重サンプリング）、Ａ／Ｄ変換といった処理を行い、デジタル撮像信号を生成して出力する。 Hereinafter, a specific example of an imaging apparatus to which the present invention is applied will be described.
FIG. 5 is a block diagram showing a configuration example of a camera apparatus using the CMOS image sensor of this example.
In FIG. 5, an imaging unit 310 performs imaging of a subject using, for example, the CMOS image sensor shown in FIG. 1, and outputs an imaging signal to a system control unit 320 mounted on the main board.
That is, the imaging unit 310 performs processing such as AGC (automatic gain control), OB (optical black) clamping, CDS (correlated double sampling), and A / D conversion on the output signal of the above-described CMOS image sensor, and performs digital processing. An imaging signal is generated and output.

なお、本例では、撮像部３１０内で撮像信号をデジタル信号に変換してシステムコントロール部３２０に出力する例について示しているが、撮像部３１０からアナログ撮像信号をシステムコントロール部３２０に送り、システムコントロール部３２０側でデジタル信号に変換する構成であってもよい。
また、撮像部３１０内での具体的な制御動作や信号処理等も従来から種々の方法が提供されており、本発明の撮像装置において特に限定しないことは勿論である。 In this example, an example in which an imaging signal is converted into a digital signal and output to the system control unit 320 in the imaging unit 310 is shown. However, an analog imaging signal is sent from the imaging unit 310 to the system control unit 320, and the system The control unit 320 may convert to a digital signal.
Various methods have been conventionally provided for specific control operations, signal processing, and the like in the imaging unit 310, and it is needless to say that the imaging device of the present invention is not particularly limited.

また、撮像光学系３００は、鏡筒内に配置されたズームレンズ３０１や絞り機構３０２等を含み、ＣＭＯＳイメージセンサの受光部に被写体像を結像させるものであり、システムコントロール部３２０の指示に基づく駆動制御部３３０の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。   The imaging optical system 300 includes a zoom lens 301 and an aperture mechanism 302 disposed in a lens barrel, and forms a subject image on the light receiving unit of the CMOS image sensor. Under the control of the drive control unit 330 based on this, each part is mechanically driven to perform control such as autofocus.

また、システムコントロール部３２０には、ＣＰＵ３２１、ＲＯＭ３２２、ＲＡＭ３２３、ＤＳＰ３２４、外部インターフェース３２５等が設けられている。
ＣＰＵ３２１は、ＲＯＭ３２２及びＲＡＭ３２３を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
ＤＳＰ３２４は、撮像部３１０からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号（例えばＹＵＶ信号等）を生成する。
外部インターフェース３２５には、各種エンコーダやＤ／Ａ変換器が設けられ、システムコントロール部３２０に接続される外部要素（本例では、ディスプレイ３３０、メモリ媒体３４０、操作パネル部３５０）との間で、各種制御信号やデータをやり取りする。 The system control unit 320 includes a CPU 321, a ROM 322, a RAM 323, a DSP 324, an external interface 325, and the like.
The CPU 321 uses the ROM 322 and the RAM 323 to send an instruction to each part of the camera apparatus to control the entire system.
The DSP 324 performs various kinds of signal processing on the imaging signal from the imaging unit 310, thereby generating a still image or moving image video signal (for example, a YUV signal) in a predetermined format.
The external interface 325 is provided with various encoders and D / A converters, and with external elements (in this example, the display 330, the memory medium 340, and the operation panel unit 350) connected to the system control unit 320. Various control signals and data are exchanged.

ディスプレイ３３０は、本カメラ装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。なお、このようなカメラ装置に組み込まれた小型表示器に加えて、外部の大型表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。
メモリ媒体３４０は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ３４１に対してメモリ媒体を交換可能なものとなっている。メモリ媒体３４０としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部３５０は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、ＣＰＵ３２１は、この操作パネル部３５０からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。 The display 330 is a small display such as a liquid crystal panel incorporated in the camera apparatus, and displays a captured image. In addition to the small display device incorporated in such a camera device, it is of course possible to transmit the image data to an external large display device for display.
The memory medium 340 can appropriately store images taken on, for example, various memory cards, and can replace the memory medium with the memory medium controller 341, for example. As the memory medium 340, in addition to various memory cards, a disk medium using magnetism or light can be used.
The operation panel unit 350 is provided with input keys for a user to give various instructions when performing a photographing operation with the camera device. The CPU 321 monitors an input signal from the operation panel unit 350, Various operation controls are executed based on the input contents.

このようなカメラ装置に、本発明の固体撮像装置を適用することにより、高品位の撮像装置を提供できる。なお、以上の構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択することが可能であり、本発明の撮像装置は、種々の変形を幅広く含むものとする。   By applying the solid-state imaging device of the present invention to such a camera device, a high-quality imaging device can be provided. In the above configuration, unit devices and unit modules as system components, a combination method, a set size, and the like can be appropriately selected based on the actual state of commercialization and the like. The device shall include a wide variety of variations.

また、本発明の固体撮像装置及び撮像装置において、撮像対象（被写体）としては、人や景色等の一般的な映像に限らず、偽札検出器や指紋検出器等の特殊な微細画像パターンの撮像にも適用できるものである。
この場合の装置構成としては、図５に示した一般的なカメラ装置ではなく、さらに特殊な撮像光学系やパターン解析を含む信号処理系を含むことになり、この場合にも本発明の作用効果を十分発揮して、精密な画像検出を実現することが可能となる。
さらに、遠隔医療や防犯監視、個人認証等のように遠隔システムを構成する場合には、上述のようにネットワークと接続した通信モジュールを含む装置構成とすることも可能であり、幅広い応用が実現可能である。 In the solid-state imaging device and imaging device of the present invention, the imaging target (subject) is not limited to a general image such as a person or a landscape, but a special fine image pattern such as a counterfeit bill detector or a fingerprint detector. It can also be applied to.
The apparatus configuration in this case is not the general camera apparatus shown in FIG. 5, but further includes a special imaging optical system and a signal processing system including pattern analysis. In this case as well, the operational effects of the present invention are included. This makes it possible to realize accurate image detection.
Furthermore, when configuring a remote system such as telemedicine, security monitoring, personal authentication, etc., it is also possible to configure the device configuration including a communication module connected to the network as described above, and a wide range of applications can be realized. It is.

本発明の実施例における固体撮像装置の具体例を示す平面図である。It is a top view which shows the specific example of the solid-state imaging device in the Example of this invention. 図１に示す固体撮像装置の画素内の回路構成を示す回路図である。FIG. 2 is a circuit diagram showing a circuit configuration in a pixel of the solid-state imaging device shown in FIG. 1. 本発明の実施例によるＣＭＯＳイメージセンサのＦＤ部周辺の構造を示す断面図である。It is sectional drawing which shows the structure of FD part periphery of the CMOS image sensor by the Example of this invention. 図３に示すＣＭＯＳイメージセンサの製造工程を示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the CMOS image sensor shown in FIG. 3. 本発明の他の実施例におけるカメラ装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the camera apparatus in the other Example of this invention. 従来のＬＤＤ構造を採用したＣＭＯＳイメージセンサのＦＤ部周辺の構造を示す断面図である。It is sectional drawing which shows the structure of the FD part periphery of the CMOS image sensor which employ | adopted the conventional LDD structure. 従来のイメージセンサにおけるＦＤ部周辺の最大電界とＦＤ白点の関係を示す説明図である。It is explanatory drawing which shows the relationship between the maximum electric field of the periphery of FD part in a conventional image sensor, and FD white spot. 従来のイメージセンサにおけるＦＤ部周辺の電界分布を示す断面図である。It is sectional drawing which shows the electric field distribution around the FD part in the conventional image sensor. 従来のイメージセンサにおけるゲート部形状を示す断面図である。It is sectional drawing which shows the gate part shape in the conventional image sensor. 従来のイメージセンサにおいてゲート電極の膜厚を大きくしたときの最大電界の変化を示す説明図である。It is explanatory drawing which shows the change of the maximum electric field when the film thickness of a gate electrode is enlarged in the conventional image sensor.

符号の説明Explanation of symbols

２００……シリコン基板、２１０……フォトダイオード、２２０……読み出しトランジスタ、２２２Ｂ……テーパ形状部、２３０……ＦＤ部。   200... Silicon substrate, 210... Photodiode, 220... Readout transistor, 222 B... Tapered portion, 230.

Claims (11)

受光量に応じた信号電荷を蓄積する複数の光電変換部と、
前記光電変換部に蓄積された信号電荷をフローティングデフュージョン部に読み出す読み出しトランジスタと、
前記フローティングデフュージョン部の電位変動を画素信号に変換する増幅トランジスタとを有し、
前記読み出しトランジスタのゲート電極は、半導体基板に対向する面が、少なくとも前記フローティングデフュージョン部側の端部において、外方に向かって徐々に半導体基板面から離間する方向に削られた切り欠き形状を有する、
ことを特徴とする固体撮像装置。 A plurality of photoelectric conversion units that accumulate signal charges according to the amount of received light; and
A read transistor for reading out signal charges accumulated in the photoelectric conversion unit to a floating diffusion unit;
An amplification transistor that converts a potential fluctuation of the floating diffusion portion into a pixel signal;
The gate electrode of the read transistor has a notch shape in which a surface facing the semiconductor substrate is cut away in a direction gradually separating from the semiconductor substrate surface toward the outside at least at the end on the floating diffusion portion side. Have
A solid-state imaging device. 前記フローティングデフュージョン部の電位をリセットするリセットトランジスタとを有し、前記リセットトランジスタのゲート電極は、半導体基板に対向する面が、少なくとも前記フローティングデフュージョン部側の端部において、外方に向かって徐々に半導体基板面から離間する方向に削られた切り欠き形状を有することを特徴とする請求項１記載の固体撮像装置。   A reset transistor that resets the potential of the floating diffusion portion, and the gate electrode of the reset transistor has a surface facing the semiconductor substrate facing outward at least at an end portion on the floating diffusion portion side. The solid-state imaging device according to claim 1, wherein the solid-state imaging device has a notch shape gradually cut away in a direction away from the semiconductor substrate surface. 前記ゲート電極の端部の切り欠き形状は、前記半導体基板面に最も近い部分と最も離間した部分との段差が１０ｎｍ以上あることを特徴とする請求項１記載の固体撮像装置。   2. The solid-state imaging device according to claim 1, wherein the notch shape at the end of the gate electrode has a step of 10 nm or more between a portion closest to the semiconductor substrate surface and a portion farthest from the semiconductor substrate surface. 前記ゲート電極は、ポリシリコン膜より形成された電極であることを特徴とする請求項１記載の固体撮像装置。   The solid-state imaging device according to claim 1, wherein the gate electrode is an electrode formed of a polysilicon film. 前記半導体基板に形成されるトランジスタのソースドレイン領域がＬＤＤ構造を有することを特徴とする請求項１記載の固体撮像装置。   2. The solid-state imaging device according to claim 1, wherein a source / drain region of a transistor formed on the semiconductor substrate has an LDD structure. 半導体基板上にゲート絶縁膜を介してゲート電極膜を積層する工程と、
前記電極膜上にフォトレジストを積層してゲート電極パターンに対応するパターニングを行う工程と、
前記フォトレジストをマスクとして異方性エッチングを行い、前記ゲート電極膜を中途位置まで削ることにより、側壁保護膜を有する開口を形成する工程と、
前記側壁保護膜をマスクとして等方性エッチングを行い、前記開口内のゲート電極膜の残存膜を除去する工程と、
を有することを特徴とする固体撮像装置の製造方法。 Laminating a gate electrode film on a semiconductor substrate via a gate insulating film;
Laminating a photoresist on the electrode film and performing patterning corresponding to the gate electrode pattern;
Performing anisotropic etching using the photoresist as a mask and cutting the gate electrode film halfway to form an opening having a sidewall protective film;
Performing isotropic etching using the sidewall protective film as a mask to remove the remaining film of the gate electrode film in the opening;
A method for manufacturing a solid-state imaging device. 前記等方性エッチングの後、アッシング、ウエット洗浄、フォトレジスト除去を行うことを特徴とする請求項６記載の固体撮像装置の製造方法。   7. The method of manufacturing a solid-state imaging device according to claim 6, wherein after the isotropic etching, ashing, wet cleaning, and photoresist removal are performed. 前記フォトレジスト除去の後、前記半導体基板へのイオン注入を行うことを特徴とする請求項７記載の固体撮像装置の製造方法。   8. The method of manufacturing a solid-state imaging device according to claim 7, wherein ion implantation into the semiconductor substrate is performed after the removal of the photoresist. 前記異方性エッチングによってゲート電極膜を中途位置まで削る工程は、ゲート電極膜を下面から１０ｎｍ〜１００ｎｍの位置まで削ることを特徴とする請求項６記載の固体撮像装置の製造方法。   7. The method of manufacturing a solid-state imaging device according to claim 6, wherein the step of shaving the gate electrode film to the halfway position by the anisotropic etching comprises shaving the gate electrode film to a position of 10 nm to 100 nm from the lower surface. 前記ゲート電極膜を積層する工程は、ポリシリコン膜をＣＶＤによって積層する工程であることを特徴とする請求項６記載の固体撮像装置の製造方法。   7. The method of manufacturing a solid-state imaging device according to claim 6, wherein the step of laminating the gate electrode film is a step of laminating a polysilicon film by CVD. 前記半導体基板に形成されるトランジスタのソースドレイン領域がＬＤＤ構造を有することを特徴とする請求項６記載の固体撮像装置の製造方法。   7. The method of manufacturing a solid-state imaging device according to claim 6, wherein a source / drain region of a transistor formed on the semiconductor substrate has an LDD structure.

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