JP2008217379A - Serial transfer method - Google Patents
Serial transfer method Download PDFInfo
- Publication number
- JP2008217379A JP2008217379A JP2007053581A JP2007053581A JP2008217379A JP 2008217379 A JP2008217379 A JP 2008217379A JP 2007053581 A JP2007053581 A JP 2007053581A JP 2007053581 A JP2007053581 A JP 2007053581A JP 2008217379 A JP2008217379 A JP 2008217379A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- data
- serial
- module
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Information Transfer Systems (AREA)
Abstract
Description
本発明は、マスタモジュールと複数のスレーブモジュール間をクロック同期式のシリアルバスで結合し、データを転送するシリアル転送方式に関する。 The present invention relates to a serial transfer system in which a master module and a plurality of slave modules are coupled by a clock synchronous serial bus to transfer data.
図3はクロック同期式のシリアル転送方式のバス結合を示し、この方式における動作タイミングを図4に示す。同期用のクロック信号CLKはマスタモジュール1が出力し、システム全体の転送タイミングを制御する。ライトアクセス時はマスタモジュール1がクロックCLKの立ち下がりに同期してデータ信号DATを出力し、スレーブモジュール21〜23はCLKの立ち上がりでDATを取り込む。リードアクセス時はスレーブモジュール21〜23がCLKの立ち下がりに同期してデータ信号DATを出力し、マスタモジュール1はCLKの立ち上がりでDATを取り込む。
FIG. 3 shows the bus connection of the clock synchronous serial transfer system, and the operation timing in this system is shown in FIG. A clock signal CLK for synchronization is output by the
このようなシリアル転送方式は、マスタモジュールと多数のスレーブモジュールのバス結合が1系統のため、全スレーブモジュールで転送速度を単一にせざるを得ない。この対策として、高速転送が可能なスレーブモジュールのみ高速転送したい場合、高速転送が可能なスレーブモジュールに転送する場合はスレーブモジュールのアドレスを低速転送し、それ以降のデータ転送を高速で行い、低速転送のスレーブモジュールに転送する場合はアドレスおよびデータを低速で行うようクロックCLKを制御するものがある(例えば、特許文献1参照)。
図3の構成には3つの問題がある。1つは図4で示すようにリード時、ライト時ともCLKの立ち上がりでDATを取り込むため、セットアップ時間tSとホールド時間tHを満たす必要がある。2つの信号間の遅延差tSKWが大きくなった場合、これらを満たせなくなる。この要因にはCLKとDATの負荷容量の差がある。スレーブモジュールのCLKとDATの入力において、CLKは単方向ICの入力側に接続し、DATは双方向ICに接続することが一般的である。この入力ICの違いにより容量に差が生じる。そして、スレーブモジュールの枚数が多くなるほど、容量の差が大きくなり、遅延差も大きくなる。 There are three problems with the configuration of FIG. One is that, as shown in FIG. 4, DAT is taken in at the rising edge of CLK both at the time of reading and at the time of writing. When the delay difference tSKW between the two signals becomes large, these cannot be satisfied. This factor includes a difference in load capacity between CLK and DAT. In the CLK and DAT inputs of the slave module, CLK is generally connected to the input side of the unidirectional IC, and DAT is generally connected to the bidirectional IC. A difference in capacitance occurs due to the difference in the input IC. As the number of slave modules increases, the capacity difference increases and the delay difference also increases.
したがって、スレーブモジュールの枚数が多いほど、セットアップ時間tSとホールド時間tHの余裕が減るので、CLKの周波数を下げて周期を大きくし、セットアップ時間tSとホールド時間tHを確保する。これによって転送速度が遅くなってしまう。 Therefore, as the number of slave modules increases, the margin of the setup time tS and the hold time tH decreases. Therefore, the CLK frequency is lowered to increase the period, and the setup time tS and the hold time tH are secured. This slows down the transfer rate.
2つめの問題は、スレーブモジュールを複数接続する場合は、マスタモジュールから見てCLKとDATはマルチドロップになり、スレーブモジュール毎に負荷形態が異なるため、CLKとDATの遅延差が異なる。この解析には分布定数で解析する必要が生じ、複雑になる。 The second problem is that when a plurality of slave modules are connected, CLK and DAT are multi-drop as seen from the master module, and the load form differs for each slave module, so the delay difference between CLK and DAT differs. This analysis requires analysis with distributed constants, and is complicated.
3つめの問題は、クロックCLKとデータ信号DATが1系統で済むが、マスタモジュールが1つのスレーブモジュールとデータ転送中は他のスレーブモジュールとデータ転送は不可能で、同時に転送要求が発生した場合は待ち時間が必要になり効率が悪い。 The third problem is that the clock CLK and the data signal DAT need only be one system, but when the master module is transferring data to one slave module, data transfer with other slave modules is not possible, and transfer requests occur simultaneously. Is inefficient because it requires waiting time.
本発明の目的は、クロック信号線とデータ信号線の転送遅延差にも高速転送を容易にし、転送要求が同時発生する場合の効率良い転送ができるシリアル転送方式を提供することにある。 An object of the present invention is to provide a serial transfer system that facilitates high-speed transfer even for transfer delay differences between a clock signal line and a data signal line, and that enables efficient transfer when transfer requests occur simultaneously.
本発明は、前記の課題を解決するため、マスタモジュールと各スレーブモジュールを1対1接続にしたシリアルバス構成とすること、マスタモジュール内にはライトアクセスデータ用のパラレル−シリアル変換器とリードアクセスデータ用のシリアル−パラレル変換器を設けてスレーブモジュール別の各データ線を通してデータ転送を行うこと、スレーブモジュール毎に周波数の異なるクロック信号によるデータ転送を行うこと、クロック選択にはマスタモジュール内のレジスタとマルチプレクサによる可変設定、またはディジタルスイッチとマルチプレクサによる半固定設定とするものであり、以下の方式を特徴とする。 In order to solve the above problems, the present invention has a serial bus configuration in which a master module and each slave module are connected in a one-to-one connection, and a parallel-serial converter for write access data and a read access in the master module. A serial-parallel converter for data is provided to perform data transfer through each data line for each slave module, to perform data transfer using a clock signal having a different frequency for each slave module, and to select a register in the master module And a variable setting by a multiplexer or a semi-fixed setting by a digital switch and a multiplexer.
(1)マスタモジュールと複数のスレーブモジュール間をクロック同期式のシリアルバスで結合し、データを転送するシリアル転送方式であって、
前記マスタモジュールと各スレーブモジュールを1対1接続にしたシリアルバス構成としたことを特徴とする。
(1) A serial transfer method in which a master module and a plurality of slave modules are coupled by a clock synchronous serial bus to transfer data,
A serial bus configuration in which the master module and each slave module are connected one-to-one is used.
(2)前記マスタモジュールは、ライトアクセスデータ用のパラレル−シリアル変換器とリードアクセスデータ用のシリアル−パラレル変換器を設けてスレーブモジュール別の各データ線を通してデータ転送を行うことを特徴とする。 (2) The master module includes a parallel-serial converter for write access data and a serial-parallel converter for read access data, and performs data transfer through each data line for each slave module.
(3)前記マスタモジュールは、スレーブモジュール毎に周波数の異なるクロック信号をマルチプレクサで選択することでスレーブモジュールの個々の転送速度に合わせたデータ転送を行うことを特徴とする。 (3) The master module performs data transfer in accordance with individual transfer rates of the slave modules by selecting clock signals having different frequencies for each slave module with a multiplexer.
(4)前記マスタモジュールは、クロック選択にはマスタモジュール内のレジスタによる可変設定、またはディジタルスイッチによる半固定設定としたことを特徴とする。 (4) The master module is characterized in that the clock is selected by a variable setting by a register in the master module or a semi-fixed setting by a digital switch.
以上のとおり、本発明によれば、クロック信号線とデータ信号線の転送遅延差にも高速転送を容易にし、転送要求が同時発生する場合の効率良い転送ができる効果がある。具体的には、以下の効果がある。 As described above, according to the present invention, the transfer delay difference between the clock signal line and the data signal line can be easily transferred at high speed, and the transfer can be efficiently performed when transfer requests occur simultaneously. Specifically, the following effects are obtained.
・クロック信号CLKとデータ信号DATの信号線をスレーブモジュール分用意し、マスタモジュールとスレーブモジュールを1対1接続のシリアルバス構成とすることで、CLKとDATの負荷容量の差がスレーブモジュールの枚数に依存せず、セットアップ時間とホールド時間を一定にできる。よって、従来方式より転送速度を向上できる。 -The signal lines of the clock signal CLK and the data signal DAT are prepared for the slave modules, and the master module and the slave modules have a one-to-one serial bus configuration, so that the difference in the load capacity between the CLK and DAT is the number of slave modules. The setup time and hold time can be made constant without depending on. Therefore, the transfer rate can be improved over the conventional method.
・クロック信号CLKとデータ信号DATの信号線をスレーブモジュール分用意し、マスタモジュールとスレーブモジュールを1対1接続のシリアルバス構成とすることで、CLKとDATの送信端と受信端が固定でき、全スレーブモジュールにおいてCLKとDATの遅延差を均一化できる。 -The signal lines of the clock signal CLK and the data signal DAT are prepared for the slave module, and the master module and the slave module have a one-to-one connection serial bus configuration, so that the transmission end and reception end of the CLK and DAT can be fixed, The delay difference between CLK and DAT can be made uniform in all slave modules.
・ライトアクセスデータ用のパラレル−シリアル変換器P/Sとリードアクセスデータ用のシリアル−パラレル変換器S/Pをスレーブモジュール分用意することによって、マスタモジュールと複数のスレーブモジュール間の転送をほぼ同時に行うことが可能になる。 -By preparing the parallel-serial converter P / S for write access data and the serial-parallel converter S / P for read access data for the slave modules, transfer between the master module and a plurality of slave modules is almost simultaneously performed. It becomes possible to do.
・スレーブモジュール毎に周波数の異なるクロック信号CLKを選択することによって、スレーブモジュール毎にCLKの周波数を選択可能になり、最適な転送速度を選択できる。 By selecting a clock signal CLK having a different frequency for each slave module, the frequency of CLK can be selected for each slave module, and an optimum transfer rate can be selected.
・クロック信号はレジスタによる可変設定により、スレーブモジュール毎に周波数の異なるクロックを容易に変更できる。 -The clock signal can be easily changed with a different frequency for each slave module by variable setting with a register.
・ディジタルスイッチによるクロック信号の半固定設定により、マスタモジュール内のCPUの負荷を軽減しながら転送可能な速度を容易に変更できる。 -The semi-fixed setting of the clock signal by the digital switch can easily change the transferable speed while reducing the load on the CPU in the master module.
(実施形態1)
図1は、本発明の実施形態を示すシステム構成図である。同図に示すように、シリアルバスは、クロック信号CLKの線とデータ信号DATの線をスレーブモジュールの個数分だけ用意し、マスタモジュール1とスレーブモジュール21〜23間を1対1接続の構成にする。
(Embodiment 1)
FIG. 1 is a system configuration diagram showing an embodiment of the present invention. As shown in the figure, for the serial bus, the clock signal CLK line and the data signal DAT line are prepared for the number of slave modules, and the
このシリアルバス構成により、CLKの信号線とDATの信号線の負荷容量の差がスレーブモジュールの設置個数に依存することがない。これにより、セットアップ時間とホールド時間を一定にできる。よって、従来方式より転送速度を向上できる。 With this serial bus configuration, the difference in load capacity between the CLK signal line and the DAT signal line does not depend on the number of installed slave modules. Thereby, the setup time and the hold time can be made constant. Therefore, the transfer rate can be improved over the conventional method.
また、モジュール毎のクロック信号CLKとデータ信号DATの遅延差発生を回避することができる。すなわち、クロック信号CLKとデータ信号DATの送信端と受信端が固定でき、全スレーブモジュールにおいてCLKとDATの遅延差を均一化できる。 Further, it is possible to avoid the occurrence of a delay difference between the clock signal CLK and the data signal DAT for each module. That is, the transmission end and the reception end of the clock signal CLK and the data signal DAT can be fixed, and the delay difference between CLK and DAT can be made uniform in all slave modules.
次に、マスタモジュール1には、ライトアクセスデータ用のパラレル−シリアル変換器P/Sと、リードアクセスデータ用のシリアル−パラレル変換器S/Pをスレーブモジュールの個数分用意し、マスタモジュール1と複数のスレーブモジュール21〜23間のほぼ同時のデータ転送を可能にする。なお、マスタモジュール1内ではCPUと変換器P/S、または変換器S/Pとの間のデータ授受をパラレルバスで行い、マスタモジュール1と複数のスレーブモジュール21〜23間のほぼ同時の転送データを高速処理する。
Next, in the
次に、マスタモジュール1内にスレーブモジュール毎のクロックCLKを選択できるようにしたマルチプレクサMUXを設ける。スレーブモジュール毎に周波数の異なるクロックφ1〜φ3を用意し、これらクロックφ1〜φ3をマルチプレクサMUXで選択可能にし、転送可能な速度を選択することができるようにする。これにより、スレーブモジュールが高速または低速の転送速度という違いある場合にもそれらに最適な転送速度でデータ転送が可能になる。なお、このクロック選択に際して、ライトアクセスデータ用のパラレル−シリアル変換器P/Sと、リードアクセスデータ用のシリアル−パラレル変換器S/Pの変換速度も同期させる。
Next, a multiplexer MUX is provided in the
次に、マスタモジュール1内にクロック信号CLKを選択するマルチプレクサMUXのクロック選択をレジスタREGで行う。ソフトウェア設定でスレーブモジュール毎に周波数の異なるクロックφ1〜φ3を選択可能にし、転送可能な速度を選択することができるようにする。これにより、スレーブモジュールが転送速度が低速のものから高速のものに交換された場合など、システムの高速化を図る場合にクロックの選択のみで済む。
Next, the clock selection of the multiplexer MUX that selects the clock signal CLK in the
(実施形態2)
本実施形態によるシステム構成を図2に示す。同図が図1と異なる部分は、マスタモジュール1内にCLKを選択するマルチプレクサMUXのクロック選択をディジタルスイッチDSWで行う点にある。
(Embodiment 2)
A system configuration according to this embodiment is shown in FIG. 1 is different from FIG. 1 in that a clock of a multiplexer MUX that selects CLK in the
このスイッチ設定によるクロック選択により、スレーブモジュール毎に周波数の異なるクロックφ1〜φ3の半固定選択を可能にし、実施形態1に比べてCPUの負荷を軽減しながら転送可能な速度を容易に変更可能とする。 By selecting the clock by this switch setting, it is possible to select semi-fixed clocks φ1 to φ3 having different frequencies for each slave module, and it is possible to easily change the transferable speed while reducing the CPU load compared to the first embodiment. To do.
1 マスタモジュール
21〜23 スレーブモジュール
P/S パラレル−シリアル変換器
S/P シリアル−パラレル変換器
MUX マルチプレクサ
REG レジスタ
DSW ディジタルスイッチ
1
Claims (4)
前記マスタモジュールと各スレーブモジュールを1対1接続にしたシリアルバス構成としたことを特徴とするシリアル転送方式。 A serial transfer system that transfers data by connecting a master module and multiple slave modules via a clock synchronous serial bus.
A serial transfer system characterized in that the master module and each slave module are connected in a one-to-one connection.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007053581A JP2008217379A (en) | 2007-03-05 | 2007-03-05 | Serial transfer method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007053581A JP2008217379A (en) | 2007-03-05 | 2007-03-05 | Serial transfer method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008217379A true JP2008217379A (en) | 2008-09-18 |
Family
ID=39837345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007053581A Pending JP2008217379A (en) | 2007-03-05 | 2007-03-05 | Serial transfer method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008217379A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102369303B1 (en) * | 2020-11-23 | 2022-03-03 | (주)고도기연 | Apparatus for frequency synchronization and ultrasonic oscillator using the same |
-
2007
- 2007-03-05 JP JP2007053581A patent/JP2008217379A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102369303B1 (en) * | 2020-11-23 | 2022-03-03 | (주)고도기연 | Apparatus for frequency synchronization and ultrasonic oscillator using the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7668022B2 (en) | Integrated circuit for clock generation for memory devices | |
JP5401453B2 (en) | Clock frequency adjustment for semiconductor devices | |
CN103353725A (en) | PCI interface protocol based array expandable data collection system realized by adopting FPGA (field programmable gate array) | |
CN103297055A (en) | Device for achieving multipath serial ADC synchronization by adopting FPGA | |
CN104022775A (en) | FIFO protocol based digital interface circuit for SerDes technology | |
JP2009527829A (en) | Common analog interface for multiple processor cores | |
EP3200089B1 (en) | Method, apparatus, communication equipment and storage media for determining link delay | |
JP2021507363A (en) | Serial communication device | |
US9349488B2 (en) | Semiconductor memory apparatus | |
JP2011151675A (en) | Reception circuit, information processing device, and buffer control method | |
CN113474746A (en) | Low power memory with on-demand bandwidth boost | |
CN108121679A (en) | A kind of embedded SoC system bus and its protocol conversion bridge-set | |
JPH02201567A (en) | Separately clock-operated monolithic skew-decreasing plan for data transfer | |
JP2012181724A (en) | Clock synchronizing circuit and semiconductor integrated circuit | |
CN103592594B (en) | Circuit test system and circuit testing method | |
Hafeez et al. | IP core of Serial Peripheral Interface (SPI) with AMBA APB interface | |
JP2013527541A (en) | High speed interface for daisy chained devices | |
US10725959B2 (en) | Serial peripheral interface round robin mode system and apparatus | |
JP2008217379A (en) | Serial transfer method | |
US10049763B2 (en) | Semiconductor memory apparatus | |
JP5856413B2 (en) | Semiconductor system, semiconductor memory device, and data output method using the same | |
JP5107152B2 (en) | CPU operating clock tuned PLC bus system | |
TWI847719B (en) | Data transmission apparatus and method having clock gating mechanism | |
JP2000057051A (en) | Memory subsystem | |
KR100651888B1 (en) | Apparatus and method for asynchronous interfacing |