JP2008216096A

JP2008216096A - 半導体集積回路装置のテストシステム

Info

Publication number: JP2008216096A
Application number: JP2007055201A
Authority: JP
Inventors: Masaaki Fujino; 正昭藤野
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-03-06
Filing date: 2007-03-06
Publication date: 2008-09-18

Abstract

【課題】半導体集積回路装置（ＬＳＩ）のテストシステムにおいて、ＬＳＩテスト時の消費電流を低減することができる技術を提供する。
【解決手段】複数の被試験デバイスＤＵＴ１〜ＤＵＴ４を一度にテストする半導体集積回路装置のテストシステムにおいて、被試験デバイスＤＵＴ１〜ＤＵＴ４とＬＳＩテスタ１００とを結ぶ信号線の間に、被試験デバイスＤＵＴ１〜ＤＵＴ４ごとにそれぞれ遅延時間の異なる遅延ユニットＤＬＹ１〜ＤＬＹ４を設ける。
【選択図】図１

Description

本発明は、半導体集積回路装置のテストシステムに関し、特に、複数の半導体集積回路装置を一度にテストする半導体集積回路装置のテストシステムの構成に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、半導体集積回路装置（以下、単に「ＬＳＩ」という。）のテストシステムにおいては、以下の技術が考えられる。

近年、論理ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）に対して、ＭｅｍｏｒｙＢＩＳＴ（ＢｕｉｌｔｉｎＳｅｌｆＴｅｓｔ）やＬｏｇｉｃＢＩＳＴ等、ＤＦＴ（ＤｅｓｉｇｎＦｏｒＴｅｓｔ）ツールによるＢＩＳＴ回路付加の適用が拡大している。そして、これらの機能を利用した実速度（ａｔ−ｓｐｅｅｄ）テストの適用も始まっている。

例えば、ＢＩＳＴを適用したテスト方式として、非特許文献１に記載された技術がある。非特許文献１の手法を圧縮パターンテスト方式と呼ぶ。この手法は、スキャンテストの欠点であるテストデータ量の増大、及びテスト用外部ピン数の増大の対策として、圧縮した入力パターンをチップ内で展開するパターン展開回路と、テスト結果の出力パターンをチップ内で圧縮するパターン圧縮回路とをＬＳＩチップ内に設けている、という特徴を持つ。図３に圧縮パターンテスト方式の概略構成を示す。
「エンベデット・デタミニスティック・テスト・フォ・ロウ・コスト・マニュファクチャリング・テスト（ＥｍｂｅｄｄｅｄＤｅｔｅｒｍｉｎｉｓｔｉｃＴｅｓｔＦｏｒＬｏｗＣｏｓｔＭａｎｕｆａｃｔｕｒｉｎｇＴｅｓｔ）」、Ｐｒｏｃ．ＩＴＣ、２００２年、ｐ．３０１−３１０

ところで、前記のような半導体集積回路装置のテストシステムの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、前記のようなＢＩＳＴ回路付加や実速度テストを大規模高速論理ＬＳＩに適用した場合、テスト時の電力増大により正常にテストできなくなる恐れがある。

非特許文献１の圧縮パターンテスト方式では、テスト生成アルゴリズムを用いて生成されたテストパターンを圧縮してＬＳＩテスタからＬＳＩチップに印加し、ＬＳＩチップ内でそれを展開してスキャンチェーンに送る（スキャンシフト）ことにより、所望のテストパターンをＬＳＩチップ内に実現する。しかし、アルゴリズムで値が確定されなかった部分に関してはランダムな値が設定される。このため、大規模高速論理回路ではスキャンシフト動作時に内部論理回路における活性化率（論理値の変化する比率）が大きくなり、このため消費電力が増大するという問題がある。

また、ＬＳＩチップ内に搭載される各種ＤＦＴのＢＩＳＴ回路は、ＬＳＩテスタでの測定時間をより短くするため、そのＢＩＳＴ動作時の内部論理回路における活性化率（論理値の変化する比率）が大きくなり、このため電力が増大するという問題がある。

そして、ＬＳＩテスタにおける測定時のＬＳＩチップ電力が大きくなることにより、そのＬＳＩチップを測定するＬＳＩテスタ側の電力供給量が不足するという問題が生じる。このことは一度に複数のＬＳＩチップを測定する場合、更なる問題となる。

また、１つのＬＳＩチップ測定についても電力が大きくなることにより、ＬＳＩチップ外の測定冶具やプローブカード等のダメージを大きくし、ＬＳＩチップが正しく測定できない問題や、最悪の場合は測定しているＬＳＩチップそのものがプローブカードのダメージが原因で破壊する問題もある。

そこで、本発明の１つの目的は、半導体集積回路装置のテストシステムにおいて、ＬＳＩテスト時の消費電流を低減することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体集積回路装置は、複数の半導体集積回路装置を一度にテストする半導体集積回路装置のテストシステムにおいて、前記複数の半導体集積回路装置とテスタとを結ぶ信号線の間に、前記半導体集積回路装置ごとにそれぞれ遅延時間の異なる遅延ユニットを設けたことを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

半導体集積回路装置のテストシステムにおいて、ＬＳＩテスト時の消費電流を低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は本発明の一実施の形態による半導体集積回路装置（ＬＳＩ）のテストシステムの構成を示すブロック図、図２は本発明の一実施の形態による半導体集積回路装置のテストシステムにおいて、テスト時のピーク電流低減効果を示す図である。

まず、図１により、本実施の形態によるＬＳＩテストシステムの構成の一例を説明する。本実施の形態のＬＳＩテストシステムは、例えばＬＳＩチップ又はパッケージングされたＬＳＩをテストするテストシステムである。このテストシステムは、例えば、ＬＳＩテスタ１００と、複数の遅延ユニットＤＬＹ１〜４などから構成されている。遅延ユニットＤＬＹ１〜４は、テスト対象であるＬＳＩ、すなわち被試験デバイスＤＵＴ（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ）１〜４と、ＬＳＩテスタ１００とを結ぶ信号線の間に挿入されている。遅延ユニットＤＬＹ１〜４は、被試験デバイスＤＵＴ（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ）１〜４用の測定冶具上に搭載される。遅延ユニットＤＬＹ１〜４のそれぞれは、複数の遅延素子から構成される。その遅延素子の数は、被試験デバイスＤＵＴ１〜４のそれぞれの信号線の本数で決まる。被試験デバイスＤＵＴ１〜４は、一般に、同一品種のＬＳＩであり、その複数のＬＳＩが一度に測定される。

なお、本実施の形態では、一例として遅延ユニットが４個の場合で説明するが、これに限定されるものではなく、一度に測定される被試験デバイス（ＬＳＩ）の数に応じて増減する。

一度にＮ個（Ｎは自然数）のＬＳＩチップを試験する冶具上に、ＬＳＩチップ個別に対応した遅延素子を設けることにより、ＬＳＩテストシステム上でのピーク電流を削減する。この遅延ユニットＤＬＹ１〜４の構成を適正化することにより、擬似的な同時測定時間を得ることが可能となる。

また、これらの遅延素子によりＳＣＡＮテスト時のシフト動作、キャプチャ動作を同時測定する。ＬＳＩチップ毎に測定タイミングをずらして、見かけ上のピーク電流削減を実現する。本実施の形態によるピーク電流の低減比較を図２に示す。従来のＬＳＩテストシステムでは、一度に複数個のＬＳＩチップに電流が流れるため、ピーク電流は図２の２０１のような波形であった。本実施の形態によるＬＳＩテストシステムにおいては、ピーク電流は図２の２０２のように、被試験デバイスＤＵＴ１〜４で分散して電流が流れるため、ピーク電流が低減する。

したがって、ＬＳＩテスタ１００と被試験デバイスＤＵＴ１〜４との間に信号遅延素子を設け、この遅延素子による信号遅延時間を同時に測定するＤＵＴ毎に任意に調整することにより、擬似的に同時多数個測定を実現することができる。

また、ＬＳＩチップ外の測定冶具側に遅延ユニットＤＬＹ１〜４を搭載するため、ＬＳＩチップの面積増加、ピーク電力削減構造の増設及びその検証工数等が一切発生せず、多数個同時測定が可能となる。

また、ＬＳＩチップ内の構成は、被試験デバイスが測定される際、多数個同時測定であるか否かにより影響を受けることがない。

また、例えば、準汎用的なＬＳＩチップのピン数を想定し、あらかじめそのピン数に応じたＬＳＩテスタ用測定冶具を用意しておき、その測定治具上に前記の遅延ユニットＤＬＹ１〜４を搭載し、適用可能製品への使いまわしを行い、開発期間、コストの低減に寄与する。例えば、６４、１２８、２５６、５１２、１０２４ピン等の代表的なＬＳＩピン数を想定した本発明を適用した冶具をＬＳＩチップ側の開発スケジュールとは関係なく準備し、該当するＬＳＩチップが完成したら即時に測定可能とする。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、すべての論理ＬＳＩの測定に適用可能であり、特に大規模高速論理ＬＳＩの測定に好適である。

本発明の一実施の形態によるＬＳＩテストシステムの構成を示すブロック図である。本発明の一実施の形態によるＬＳＩテストシステムにおいて、テスト時のピーク電流低減効果を示す図である。本発明の前提として検討したＬＳＩテストシステムの構成を示す図である。

符号の説明

１００ＬＳＩテスタ
ＤＬＹ１〜４遅延ユニット
ＤＵＴ１〜４被試験デバイス

Claims

複数の半導体集積回路装置を一度にテストする半導体集積回路装置のテストシステムであって、
前記複数の半導体集積回路装置とテスタとを結ぶ信号線の間に、前記半導体集積回路装置ごとにそれぞれ遅延時間の異なる遅延ユニットを設けたことを特徴とする半導体集積回路装置のテストシステム。
請求項１記載の半導体集積回路装置のテストシステムにおいて、
前記遅延ユニットは、前記半導体集積回路装置ごとに遅延値が適正化された複数の遅延素子を有することを特徴とする半導体集積回路装置のテストシステム。
請求項１記載の半導体集積回路装置のテストシステムにおいて、
前記遅延ユニットは、テスタ用測定治具に搭載されていることを特徴とする半導体集積回路装置のテストシステム。
請求項３記載の半導体集積回路装置のテストシステムにおいて、
前記テスタ用測定治具は、前記半導体集積回路装置のピン数が固定化された準汎用治具であることを特徴とする半導体集積回路装置のテストシステム。