JP2008216096A - 半導体集積回路装置のテストシステム - Google Patents
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Abstract
【課題】半導体集積回路装置(LSI)のテストシステムにおいて、LSIテスト時の消費電流を低減することができる技術を提供する。
【解決手段】複数の被試験デバイスDUT1〜DUT4を一度にテストする半導体集積回路装置のテストシステムにおいて、被試験デバイスDUT1〜DUT4とLSIテスタ100とを結ぶ信号線の間に、被試験デバイスDUT1〜DUT4ごとにそれぞれ遅延時間の異なる遅延ユニットDLY1〜DLY4を設ける。
【選択図】図1
【解決手段】複数の被試験デバイスDUT1〜DUT4を一度にテストする半導体集積回路装置のテストシステムにおいて、被試験デバイスDUT1〜DUT4とLSIテスタ100とを結ぶ信号線の間に、被試験デバイスDUT1〜DUT4ごとにそれぞれ遅延時間の異なる遅延ユニットDLY1〜DLY4を設ける。
【選択図】図1
Description
本発明は、半導体集積回路装置のテストシステムに関し、特に、複数の半導体集積回路装置を一度にテストする半導体集積回路装置のテストシステムの構成に適用して有効な技術に関する。
本発明者が検討した技術として、例えば、半導体集積回路装置(以下、単に「LSI」という。)のテストシステムにおいては、以下の技術が考えられる。
近年、論理LSI(Large Scale Integrated Circuit)に対して、MemoryBIST(Built in Self Test)やLogicBIST等、DFT(Design For Test)ツールによるBIST回路付加の適用が拡大している。そして、これらの機能を利用した実速度(at−speed)テストの適用も始まっている。
例えば、BISTを適用したテスト方式として、非特許文献1に記載された技術がある。非特許文献1の手法を圧縮パターンテスト方式と呼ぶ。この手法は、スキャンテストの欠点であるテストデータ量の増大、及びテスト用外部ピン数の増大の対策として、圧縮した入力パターンをチップ内で展開するパターン展開回路と、テスト結果の出力パターンをチップ内で圧縮するパターン圧縮回路とをLSIチップ内に設けている、という特徴を持つ。図3に圧縮パターンテスト方式の概略構成を示す。
「エンベデット・デタミニスティック・テスト・フォ・ロウ・コスト・マニュファクチャリング・テスト(Embedded Deterministic Test For Low Cost Manufacturing Test)」、Proc.ITC、2002年、p.301−310
「エンベデット・デタミニスティック・テスト・フォ・ロウ・コスト・マニュファクチャリング・テスト(Embedded Deterministic Test For Low Cost Manufacturing Test)」、Proc.ITC、2002年、p.301−310
ところで、前記のような半導体集積回路装置のテストシステムの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
例えば、前記のようなBIST回路付加や実速度テストを大規模高速論理LSIに適用した場合、テスト時の電力増大により正常にテストできなくなる恐れがある。
非特許文献1の圧縮パターンテスト方式では、テスト生成アルゴリズムを用いて生成されたテストパターンを圧縮してLSIテスタからLSIチップに印加し、LSIチップ内でそれを展開してスキャンチェーンに送る(スキャンシフト)ことにより、所望のテストパターンをLSIチップ内に実現する。しかし、アルゴリズムで値が確定されなかった部分に関してはランダムな値が設定される。このため、大規模高速論理回路ではスキャンシフト動作時に内部論理回路における活性化率(論理値の変化する比率)が大きくなり、このため消費電力が増大するという問題がある。
また、LSIチップ内に搭載される各種DFTのBIST回路は、LSIテスタでの測定時間をより短くするため、そのBIST動作時の内部論理回路における活性化率(論理値の変化する比率)が大きくなり、このため電力が増大するという問題がある。
そして、LSIテスタにおける測定時のLSIチップ電力が大きくなることにより、そのLSIチップを測定するLSIテスタ側の電力供給量が不足するという問題が生じる。このことは一度に複数のLSIチップを測定する場合、更なる問題となる。
また、1つのLSIチップ測定についても電力が大きくなることにより、LSIチップ外の測定冶具やプローブカード等のダメージを大きくし、LSIチップが正しく測定できない問題や、最悪の場合は測定しているLSIチップそのものがプローブカードのダメージが原因で破壊する問題もある。
そこで、本発明の1つの目的は、半導体集積回路装置のテストシステムにおいて、LSIテスト時の消費電流を低減することができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明による半導体集積回路装置は、複数の半導体集積回路装置を一度にテストする半導体集積回路装置のテストシステムにおいて、前記複数の半導体集積回路装置とテスタとを結ぶ信号線の間に、前記半導体集積回路装置ごとにそれぞれ遅延時間の異なる遅延ユニットを設けたことを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
半導体集積回路装置のテストシステムにおいて、LSIテスト時の消費電流を低減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図1は本発明の一実施の形態による半導体集積回路装置(LSI)のテストシステムの構成を示すブロック図、図2は本発明の一実施の形態による半導体集積回路装置のテストシステムにおいて、テスト時のピーク電流低減効果を示す図である。
まず、図1により、本実施の形態によるLSIテストシステムの構成の一例を説明する。本実施の形態のLSIテストシステムは、例えばLSIチップ又はパッケージングされたLSIをテストするテストシステムである。このテストシステムは、例えば、LSIテスタ100と、複数の遅延ユニットDLY1〜4などから構成されている。遅延ユニットDLY1〜4は、テスト対象であるLSI、すなわち被試験デバイスDUT(Device Under Test)1〜4と、LSIテスタ100とを結ぶ信号線の間に挿入されている。遅延ユニットDLY1〜4は、被試験デバイスDUT(Device Under Test)1〜4用の測定冶具上に搭載される。遅延ユニットDLY1〜4のそれぞれは、複数の遅延素子から構成される。その遅延素子の数は、被試験デバイスDUT1〜4のそれぞれの信号線の本数で決まる。被試験デバイスDUT1〜4は、一般に、同一品種のLSIであり、その複数のLSIが一度に測定される。
なお、本実施の形態では、一例として遅延ユニットが4個の場合で説明するが、これに限定されるものではなく、一度に測定される被試験デバイス(LSI)の数に応じて増減する。
一度にN個(Nは自然数)のLSIチップを試験する冶具上に、LSIチップ個別に対応した遅延素子を設けることにより、LSIテストシステム上でのピーク電流を削減する。この遅延ユニットDLY1〜4の構成を適正化することにより、擬似的な同時測定時間を得ることが可能となる。
また、これらの遅延素子によりSCANテスト時のシフト動作、キャプチャ動作を同時測定する。LSIチップ毎に測定タイミングをずらして、見かけ上のピーク電流削減を実現する。本実施の形態によるピーク電流の低減比較を図2に示す。従来のLSIテストシステムでは、一度に複数個のLSIチップに電流が流れるため、ピーク電流は図2の201のような波形であった。本実施の形態によるLSIテストシステムにおいては、ピーク電流は図2の202のように、被試験デバイスDUT1〜4で分散して電流が流れるため、ピーク電流が低減する。
したがって、LSIテスタ100と被試験デバイスDUT1〜4との間に信号遅延素子を設け、この遅延素子による信号遅延時間を同時に測定するDUT毎に任意に調整することにより、擬似的に同時多数個測定を実現することができる。
また、LSIチップ外の測定冶具側に遅延ユニットDLY1〜4を搭載するため、LSIチップの面積増加、ピーク電力削減構造の増設及びその検証工数等が一切発生せず、多数個同時測定が可能となる。
また、LSIチップ内の構成は、被試験デバイスが測定される際、多数個同時測定であるか否かにより影響を受けることがない。
また、例えば、準汎用的なLSIチップのピン数を想定し、あらかじめそのピン数に応じたLSIテスタ用測定冶具を用意しておき、その測定治具上に前記の遅延ユニットDLY1〜4を搭載し、適用可能製品への使いまわしを行い、開発期間、コストの低減に寄与する。例えば、64、128、256、512、1024ピン等の代表的なLSIピン数を想定した本発明を適用した冶具をLSIチップ側の開発スケジュールとは関係なく準備し、該当するLSIチップが完成したら即時に測定可能とする。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、すべての論理LSIの測定に適用可能であり、特に大規模高速論理LSIの測定に好適である。
100 LSIテスタ
DLY1〜4 遅延ユニット
DUT1〜4 被試験デバイス
DLY1〜4 遅延ユニット
DUT1〜4 被試験デバイス
Claims (4)
- 複数の半導体集積回路装置を一度にテストする半導体集積回路装置のテストシステムであって、
前記複数の半導体集積回路装置とテスタとを結ぶ信号線の間に、前記半導体集積回路装置ごとにそれぞれ遅延時間の異なる遅延ユニットを設けたことを特徴とする半導体集積回路装置のテストシステム。 - 請求項1記載の半導体集積回路装置のテストシステムにおいて、
前記遅延ユニットは、前記半導体集積回路装置ごとに遅延値が適正化された複数の遅延素子を有することを特徴とする半導体集積回路装置のテストシステム。 - 請求項1記載の半導体集積回路装置のテストシステムにおいて、
前記遅延ユニットは、テスタ用測定治具に搭載されていることを特徴とする半導体集積回路装置のテストシステム。 - 請求項3記載の半導体集積回路装置のテストシステムにおいて、
前記テスタ用測定治具は、前記半導体集積回路装置のピン数が固定化された準汎用治具であることを特徴とする半導体集積回路装置のテストシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007055201A JP2008216096A (ja) | 2007-03-06 | 2007-03-06 | 半導体集積回路装置のテストシステム |
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Publications (1)
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JP2008216096A true JP2008216096A (ja) | 2008-09-18 |
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Family Applications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011106835A (ja) * | 2009-11-12 | 2011-06-02 | Advantest Corp | 電気回路および試験装置 |
-
2007
- 2007-03-06 JP JP2007055201A patent/JP2008216096A/ja active Pending
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