JP2008211187A - 半導体パッケージ及びその製造方法 - Google Patents

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Gi-Jo Jung
ギ ヨ ユン
In Soo Kang
イン スー カン
Jong Heon Kim
ヨン ヒン キム
Seung Dae Baek
ソン デ ベク
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Nepes Corp
NEPES Pte Ltd
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Abstract

【課題】厚さが極めて薄くて構造が簡単なＢＧＡパッケージを提供する。
【解決手段】複数の誘電体層及び少なくとも一つの再配線層１１６，１３４を含む多層薄膜構造物１１０と、該多層薄膜構造物の一面に配置されて前記再配線層と電気的に接続される半導体チップ１３０と、前記多層薄膜構造物の他の一面に形成されたソルダバンプ１２５を含む半導体パッケージ１００を提供する。前記多層薄膜構造物は、半導体パッケージの基板として機能し、別途の基板なしで軽薄短小のＢＧＡパッケージを具現化できる。
【選択図】図２

Description

本発明は、半導体パッケージ及びその製造方法に関するものであり、詳細にはパッケージ用基板を使用せず、多層薄膜構造物に半導体チップを直接接合した、軽薄短小の半導体パッケージ及びウエハーレベルまたはキャリアレベルでの製造方法を提案する。
半導体装置は、一つの基板に多数の電気的デバイスを集積して多様な動作を具現化できる。そのために、様々な最先端の製造法が使用されており、製造される装置内の各素子は、さらに微小サイズの部品として小型化されている趨勢である。
最近は、半導体装置のパッケージ技術を発展させて、高集積化及び高容量化された半導体システムが提案されている。半導体パッケージ技術は、ワイヤボンディングから、チップスケールを具現化できるフリップチップボンディング技術へと変化して、市場の要求に応えている。
図１は、既存のボールグリッドアレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ１０について構造の一例を示した断面図である。個別半導体チップ１４が、パッケージ用基板１２の一面に接着層２０を介して接合されていて、半導体チップの一部分と基板の一部分がワイヤ１６によって電気的に接続されている。基板の下面には多数のソルダバンプ１８が形成されており、基板上面には、半導体チップ及びワイヤを覆うように保護モールディング３０が形成される。
このように従来技術では、半導体チップのパッケージのために所定厚さの基板が必要とされた。半導体チップの動作時に基板上面のワイヤから基板下面のソルダバンプに至る電気的な配線を通じて信号が伝達される。しかし、最近の半導体装置の発展によって、半導体装置の動作速度が非常に速くなり、パッケージ内の配線長が長くなると、高速動作時または大容量信号処理時に信号の遅延や歪みが深刻になり、各種応用器機に対する要求事項を満足することができないという問題がある。
また、パッケージに対して所定厚さの基板が要求されるため、パッケージ全体の大きさ及び厚さを減らすのにも限界があり、そのことが通信機器や電子装置の小型化またはスリム化の障害になっている。
そして、各種積層型パッケージまたはシステムパッケージの具現化においても、既存のＢＧＡパッケージ技術は限界を有しており、大量生産にとって効果的ではない。
したがって、本発明の目的は、厚さが極めて薄くて構造が簡単な新しいＢＧＡパッケージを提供することである。
また、本発明の他の目的は、電気的配線の長さが短くて高速動作に有利なＢＧＡパッケージを提供することである。
本発明のまた他の目的は、積層が容易で表面実装が可能なＢＧＡパッケージを提供することである。
そればかりではなく、本発明のまた他の目的は、大量生産に有利で工程が単純であり、かつ不良率を顕著に減少させたＢＧＡパッケージ製造方法を提供することである。
その他、本発明の他の目的及び特徴は、後述する詳細な説明でさらに具体的に提示される。
前記目的を達成するために、本発明は、複数の誘電体層及び少なくとも一つの再配線層を含む多層薄膜構造物と、該多層薄膜構造物の一面に配置されて前記再配線層と電気的に接続される半導体チップと、前記多層薄膜構造物の他の一面に形成されたソルダバンプを含む半導体パッケージを提供する。
前記半導体チップは、一つ以上の再配線層を含むことができ、または再配線層なしで前記多層薄膜構造物に接合することもできる。前記半導体チップは、多層薄膜構造物とバンプまたはワイヤによって電気的に接続することができ、複数の半導体チップを積層したままで多層薄膜構造物の一面に配置することもできる。また、複数の半導体チップを多層薄膜構造物に配置する場合、ある半導体チップは多層薄膜構造物とバンプによって電気的に接続され、他の半導体チップは多層薄膜構造物とワイヤによって電気的に接続する構造に形成することができる。
前記多層薄膜構造物の一面には、前記半導体チップの側方に形成されたモールディング部をさらに含む。該モールディング部は、半導体チップの上面の高さ以下の厚みをもって形成され、これにより半導体パッケージ全体の厚さを最小化できる。
本発明による多層薄膜構造物は、半導体パッケージの基板に使用されてフリップチップパッケージを具現化できる。ウエハーレベルまたはキャリア（ｃａｒｒｉｅｒ）レベルで複数のパッケージを同時に形成することができるので、工程が単純でかつ大量生産に有利である。
また、前記多層薄膜構造物は、その内部に薄膜受動素子を埋め込むことにより、付加的な機能を果たすこともできる。この薄膜受動素子は、例えば、キャパシター（コンデンサ）、インダクター、抵抗のうち、少なくとも一つを含むことができる。
前記多層薄膜構造物の再配線層とソルダバンプとの間には、少なくとも一つの金属層を形成することができ、該金属層には、電極パッドと下地金属層（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌ）を含むことができる。
本発明による半導体パッケージは、極度に軽薄短小化したパッケージの具現化のみならず、複数のパッケージを垂直方向に積層することが非常に容易である。具体的には、複数の誘電体層及び少なくとも一つの再配線層を含む多層薄膜構造物と、該多層薄膜構造物の一面に配置されて前記再配線層と電気的に接続される半導体チップと、前記多層薄膜構造物の他の一面に形成されたソルダバンプと、を含む複数の半導体パッケージが、前記ソルダバンプによって電気的に接続されて垂直方向に配置されている積層型半導体パッケージを提供する。この場合、あるＢＧＡパッケージは、ソルダバンプを通じて他のＢＧＡパッケージにおける多層薄膜構造物の一面と電気的に接続することができる。また、ＢＧＡパッケージを垂直方向に積層し、または別途の印刷回路基板に水平方向に実装することで、システム化したパッケージを具現化できる。本発明による軽薄短小化した積層型パッケージは、通信機器、ディスプレイ、その他各種電子機器の小型化及びスリム化を可能にし、該パッケージを適用した製品の競争力を高めることに寄与する。
また、本発明は、複数の誘電体層及び少なくとも一つの再配線層を含む多層薄膜構造物を形成する工程と、前記多層薄膜構造物の一面に半導体チップを整列させて前記再配線層と電気的に接続させる工程と、前記多層薄膜構造物の他の一面にソルダバンプを形成する工程を含む半導体パッケージ製造方法を提供する。
前記多層薄膜構造物は、ウエハーレベルまたはキャリアレベルで形成することが好ましく、半導体チップとの電気的な接続及びソルダバンプの形成が完了した後、個別のパッケージに分離することで、全体的な工程を単純化することができる。
前記半導体チップは、ウエハーレベルで形成した後、やはりウエハーレベルで半導体チップのテストを経て、動作特性に優れた半導体チップのみを選別的に多層薄膜構造物に接合させることで、半導体チップの不良率を最大限に減少させ、高品質のパッケージ製品を提供することができる。
また、パッケージ用基板を使用することなく、マイクロメートル程度の極薄膜構造物を半導体チップのパッケージ製造に利用して、パッケージ厚を極小化させて、モールディング部を局部的に形成して多層薄膜構造物の機械的な支持力を補完できる。そして、ウエハーレベルで半導体チップを形成した後、ウエハーの後面を薄型化（ｔｈｉｎｉｎｇ）する工程をさらに含むことで、極度に薄型化したＢＧＡパッケージを具現化できる。
前記多層薄膜構造物については、ウエハーまたはキャリア上に接着層を形成して、該接着層上に下地金属層（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌ）、電極パッド、誘電層、再配線層等を形成する。そして、多層薄膜構造物に半導体チップを電気的に接続させた後、ウエハーまたはキャリアを多層薄膜構造物から除去する。
本発明によれば、ウエハーレベルまたはキャリアレベルで多層薄膜構造物と半導体チップが接続された複数のパッケージを同時に製造した後、個別のパッケージに分離することにより、大量生産に有利となり、製造費用を低減できる。
図２は、本発明の一実施例によるＢＧＡパッケージ１００を示しており、下部の多層薄膜構造物１１０の上面に半導体チップ１３０を接合した薄型のパッケージ１００を示す。下部の多層薄膜構造物１１０は、誘電層と再配線層からなる極薄膜形態の構造物であり、理解を助けるために図面上では実際より誇張して図示しているが、実際の厚さは、１ミリメートル未満とされ、マイクロメートル程度にすることが好ましい。
前記多層薄膜構造物１１０の内部に形成されている再配線層１１６は、その一部が導電性バンプ１２０を介してその上面の半導体チップ１３０と電気的に接続される。前記半導体チップ１３０は、再配線層１３４を含むことができ、その場合、再配線層１３４の一部が前記導電性バンプ１２０と接触することで、多層薄膜構造物と電気的に接続される。
前記多層薄膜構造物１１０は、その下面に少なくとも一つのソルダバンプ１２５を形成して外部回路に実装し、あるいは他のパッケージと電気的に接続することができる。また、図示のように、多層薄膜構造物１１０の上面には前記半導体チップ１３０の側方にモールディング部１４０が局部的に形成されていて、多層薄膜構造物１１０の機械的な支持力を補完している。前記モールディング部１４０は、半導体チップ１３０の側方にのみ局部的に形成されていて、その高さは半導体チップ１３０の上面を超過しないため、半導体チップの厚さとほぼ同程度とされた極めて薄いＢＧＡパッケージを具現化できる。それだけではなく、半導体チップ１３０の上面は、モールディング部が形成されることなく外部に露出しているので、半導体チップ１３０の高速動作時の熱を外部に放散させる上で有利である。
また、前記モールディング部１４０が形成されない半導体チップ１３０の上面に、図示しない放熱体（ｈｅａｔ ｓｐｒｅａｄｅｒ）をさらに付着して半導体チップ１３０の放熱性を向上させることもできる。
本発明によるＢＧＡパッケージは、軽薄短小化のみならず、複数のパッケージを水平方向に外部回路基板に実装し、または垂直方向に積層することが容易である。図３は、積層型パッケージ２００を例示しており、上部のパッケージ（Ｉ）と下部のパッケージ（ＩＩ）が別途の積層用基板なしに直接ソルダバンプで接合されている。上部パッケージ（Ｉ）のソルダバンプが、下部パッケージ（ＩＩ）の多層薄膜構造物の一方の側に電気的に接続され、積層パッケージの厚さを大幅に減少させることができる。
このようなＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプの積層パッケージは、例えば高容量のメモリーが要求される電子機器や通信機器等に適用して最終製品（ｃｏｎｓｕｍｅｒ ｐｒｏｄｕｃｔ）の信頼性と価値をさらに高めることができる。
さらに、本発明によるＢＧＡパッケージでは、一つ以上の半導体チップを多層薄膜構造物に積層させた構造も可能である。図４を参照すると、パッケージ３００では、多層薄膜構造物３１０上に二つの半導体チップ３２０、３３０が垂直方向に積層されて互いに接合している。下部半導体チップ３２０は、ソルダバンプ３１２を通じて多層薄膜構造物と電気的に接続されており、上部半導体チップ３３０は、ワイヤ３３５を通じて多層薄膜構造物と電気的に接続されている。それとは異なり、積層された半導体チップの大きさを異にして上部半導体チップと下部半導体チップを全て多層薄膜構造物にソルダバンプでフリップチップボンディングにより接続することもできる。また、三つ以上の半導体チップを一つの多層薄膜構造物の上に積層させることも可能である。積層する各々の半導体チップは、接着層３２５を介して相互に接合することもできる。
本発明によるＢＧＡパッケージは、ウエハーレベルまたはキャリアレベルで製造することで薄型化が可能であり、大量生産に有利である。
図５〜図２０は、本発明の一実施例によるＢＧＡパッケージ製造工程を示している。図５〜図９に、パッケージ基板として機能する多層薄膜構造物の製造工程を示す。
まず、多層の薄膜構造物を形成するために、ウエハーまたはキャリア１１１を準備する。キャリア１１１の上面に薄膜構造物の形成及び（工程完了後の）キャリア除去のための接合層１１２を形成し、その上に下地金属層（ＵＢＭ）１１３を形成する（図５）。この下地金属層１１３は、金属または合金から形成される一つ以上のレイヤーを含むことができる。
下地金属層１１３には、例えば銅（Ｃｕ）、銅合金（Ｃｕ−ａｌｌｏｙ）、ニッケル（Ｎｉ）、ニッケル合金（Ｎｉ−ａｌｌｏｙ）、タングステン（Ｗ）、タングステン合金（Ｗ−ａｌｌｏｙ）、チタン（Ｔｉ）、チタン合金（Ｔｉ−ａｌｌｏｙ）、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−ａｌｌｏｙ）、クロム（Ｃｒ）、クロム合金（Ｃｒ−ａｌｌｏｙ）、金（Ａｕ）、金合金（Ａｕ−ａｌｌｏｙ）、パラジウム（Ｐｄ）、パラジウム合金（Ｐｄ−ａｌｌｏｙ）、アンチモン（Ｓｂ）、アンチモン合金（Ｓｂ−ａｌｌｏｙ）、インジウム（Ｉｎ）、インジウム合金（Ｉｎ−ａｌｌｏｙ）、ビスマス（Ｂｉ）、ビスマス合金（Ｂｉ−ａｌｌｏｙ）、白金（Ｐｔ）、白金合金（Ｐｔ−ａｌｌｏｙ）の中から一つ以上の物質を選択して、１層または２層以上の多層構造に形成することができる。
前記下地金属層１１３の上面の一部分には、ソルダバンプ接続用電極パッド１１４を形成して（図６）、この電極パッドが露出するように第１誘電層１１５を形成する（図７）。第１誘電層１１５を形成した後、局部的な蝕刻により電極パッド１１４を露出させることができる。そのために行なわれるフォトレジスト塗布、露光工程、部分的蝕刻工程等は、すでに当業者によく知られているので詳しい説明は省略する。
第１誘電層１１５の上面には、局部的に再配線層１１６を形成し（図８）、この再配線層を局部的に露出させるように第２誘電層１１７を形成する（図９）。
なお、説明の便宜上、ウエハーまたはキャリア１１１上には一つの個別多層薄膜構造物のみを図示したが、実際にはウエハーレベルまたはキャリアレベルで複数のパッケージ用多層薄膜構造物を同時に形成して、これを最終工程の完了後に個別のパッケージに分割する。
ウエハーレベルまたはキャリアレベルで多層薄膜構造物を形成することにより、全体的な厚さとサイズ調整が容易であって、結果的に厚さが薄くて小サイズのＢＧＡパッケージを製造できる。また、電極パッドから、外部との電気的な接続用のソルダバンプまでの配線長が非常に短く、高速動作時における信号の遅延や歪みの発生を抑制することができる。
次に、図１０〜図１３にてウエハーレベルでの半導体チップの製造工程を示す。
まず、ウエハーレベルで製造された半導体チップ１３０を準備する。半導体チップ１３０は、ウエハー上に複数形成されているが、便宜上、単一チップについて図式化して説明する。半導体チップ１３０の内部には、例えばトランジスター、ダイオード、電気的配線等の多数の薄膜素子（図示しない）を含むことができ、半導体チップは、メモリーまたは論理回路等であり得る。
半導体チップ１３０の上面の一部分に電極パッド１３１を形成して、電極パッドが露出するように第１誘電層１３２を形成する（図１０）。次に、前記電極パッド１３１と電気的に接触する下地金属層１３３を形成した後（図１１）、その上に再配線層１３４を形成して下地金属層１１３と再配線層１３４を局部的に蝕刻してパターン化を行う（図１２）。
最後に、再配線層１３４の一部が局部的に露出するように、前記再配線層１３４上に第２誘電層１３５を形成する（図１３）。
本発明において、半導体チップは再配線層を含むこともできるが、後述する他の実施例のように再配線層を形成しない場合もある。
ウエハーレベルで形成された半導体チップは、個別チップに分離する前にウエハーレベルでのテストを経る。ウエハーレベルでのテストの後、動作特性に優れ、不良のないチップを選別してパッケージに使用する。
半導体チップのテスト前またはテスト後には、ソルダバンプの形成以前にウエハーレベルでウエハー薄型化（ｔｈｉｎｎｉｎｇ）工程を遂行して、半導体チップの厚さをさらに減少させることができる。
次に、図１４乃至図２０にて半導体チップと多層薄膜構造物の接合工程を示す。
テストを経て選別された、動作特性に優れた半導体チップ１３０’をウエハーレベルまたはキャリアレベルで多層薄膜構造物１１０’に整列させる（図１４）。多層薄膜構造物１１０’の再配線層１１６の露出した部位に導電性バンプ１２０を形成し、または半導体チップの再配線層の露出した部位に導電性バンプを形成して半導体チップ１３０’と多層薄膜構造物１１０’を電気的に接続させる（図１５）。
接続が完了した後、多層薄膜構造物１１０’の形成用にその下面に接合されているキャリア（またはウエハー）１１１を除去する（図１６）。その次に、多層薄膜構造物の下面の下地金属層１１３を部分的に除去する（図１７）。下地金属層１１３は、例えば二つ以上の金属層１１３ａ、１１３ｂで構成することができ、再配線層１１６と電気的に接続した部位に下地金属層を全部残しておくこともでき、一部の層は除去することもできる。図１８は、図１７のソルダバンプの形成領域（Ｘ）を拡大した図面であり、ソルダバンプの形成部位において、再配線層１１６、電極パッド１１４、そして下地金属層の一部レイヤー１１３ｂで構成された多層構造を示している。
次に、多層薄膜構造物の一面において、半導体チップの側方にモールディング部１４０を局部的に形成する（図１９）。モールディング部１４０はキャリア（またはウエハー）１１１を多層薄膜構造物から除去する前に形成することもできる。
最後に、多層薄膜構造物１１０’の下面に残っている下地金属層１１３と接触するようにソルダバンプ１２５を形成して、本発明のＢＧＡパッケージを完成する（図２０）。下地金属層１１３に形成されるソルダバンプは、ボールアタッチ（ｂａｌｌ ａｔｔａｃｈ）、電気メッキ、無電解メッキ、プリンティング、スパッタ（ｓｐｕｔｔｅｒ）等の方法で形成することができる。
本発明によるＢＧＡパッケージにおいて、多層薄膜構造物に配置される半導体チップは、前述した実施例と異なって再配線層を含まないこともあり得る。
図２１は、本発明の他の実施例によるＢＧＡパッケージ４００の断面を示すものであり、半導体チップ４３０は、再配線層なしで多層薄膜構造物４１０とソルダバンプ４１２で接続していることが分かる。
一方、本発明のまた他の実施例によるＢＧＡパッケージ５００は、図２２に示すように、半導体チップ５３０をワイヤ５３５によって多層薄膜構造物５１０と電気的に接続することができる。この場合、半導体チップ５３０の下面に接着層５２５を形成して多層薄膜構造物５１０の一面に接合させる。
図２３は、本発明のまた他の実施例によるＢＧＡパッケージ６００の断面を示すものであり、多層薄膜構造物の内部に薄膜型素子が埋め込まれている。この薄膜型素子は、例えばインダクター６１２やキャパシター６１４等の受動素子を含むことができる。このように薄膜型素子を含んだ多層薄膜構造物は、前述した図２〜図４のＢＧＡパッケージにも同様に適用できる。
次に、再配線層がない半導体チップを多層薄膜構造物に適用してＢＧＡパッケージを具現化する製造工程を図２４〜図３１に示す。
図２４の多層薄膜構造物では、キャリア（またはウエハー）５１１上に接合層５１２と下地金属層５１３を形成してから、電極パッド５１４、第１誘電層５１５、第１再配線層５１６、第２誘電層５１７を順次に積層する。この構造は、先の実施例で第２誘電層が形成されている多層薄膜構造物（図９参照）と同様の形態である。
第１再配線層５１６が形成されている多層薄膜構造物にキャリアレベルまたはウエハーレベルで第２再配線層５１８を形成して第１再配線層５１６と部分的に接続し（図２５）、第３誘電層５１９を形成して第２再配線層５１８を局部的に露出させる（図２６）。
次に、ウエハーレベルでの製造後にテストを経て選別された半導体チップ５３０を、多層薄膜構造物の上面に接合させる（図２７）。半導体チップの接合のために別途の接着層５２５を利用することもできる。
その次に、ワイヤ５３５によって、半導体チップ５３０の一部分と多層薄膜構造物の第２再配線層５１８の露出部を電気的に接続させる（図２８）。その次に、多層薄膜構造物５１０の下面に接合されているキャリア（またはウエハー）５１１を除去し、続いて多層薄膜構造物の下面の下地金属層を部分的に除去する（図２９）。
次に、多層薄膜構造物５１０と半導体チップ５３０の上面において、前記ワイヤ５３５を覆うようにモールディング部５４０を形成する（図３０）。
最後に、多層薄膜構造物の下面に残っている下地金属層５１３と接触するようにソルダバンプ５２７を形成して、本発明のＢＧＡパッケージを完成させる（図３１）。
本発明において、第１誘電層、第２誘電層、または第３誘電層は、例えばポリイミド、ＢＣＢ、シリコン酸化物、シリコン窒化物等の誘電体材料で形成することができ、再配線層は銅や金、アルミニウム、タングステン等の物質で形成することができる。しかし、これら以外の物質を使用して誘電層や再配線層を形成することができ、使用する物質について特別な制限はない。
以上で、本発明の好ましい実施例を例示的に説明したが、本発明の範囲はこのような特定の実施例のみに限定されないので、本発明は本発明の思想及び特許請求の範囲に記載した範疇において多様な形態で修正、変更、または改善することができるだろう。
以上で詳しく見たように、本発明によると、多層薄膜構造物は半導体パッケージの基板として機能し、別途の基板なしに軽薄短小化したＢＧＡパッケージを具現化できる。また、ウエハーレベルまたはキャリアレベルで複数のパッケージを同時に形成することができるので、工程が単純でありながらも大量生産に有利である。また、複数の半導体チップをウエハーレベルで同時に形成した後、やはりウエハーレベルで半導体チップのテストを経て動作特性に優れた半導体チップのみを選別的に多層薄膜構造物に接合させることで、半導体チップの不良率を最大限に減少させた、高品質のパッケージ製品を提供できる。
多層薄膜構造物は、内部に薄膜受動素子を埋め込んで付加的な機能を果たすこともでき、ＢＧＡパッケージを垂直方向に積層し、また別途の印刷回路基板上にて水平方向に実装して、システム化されたパッケージを具現化できる。本発明による軽薄短小化したＢＧＡパッケージは、通信機器、ディスプレイ、その他の各種電子機器の小型化及びスリム化を可能にし、該パッケージを適用した製品の競争力を高めることに寄与する。
既存のＢＧＡパッケージ構造を示した断面図である。 本発明の一実施例による半導体パッケージ構造を示した断面図である。 本発明による積層型半導体パッケージ構造を示した断面図である。 本発明による他の積層型半導体パッケージ構造を示した断面図である。 本発明の一実施例によるウエハーレベルまたはキャリアレベルでの多層薄膜構造物の製造工程を示した断面図である。 本発明の一実施例によるウエハーレベルまたはキャリアレベルでの多層薄膜構造物の製造工程を示した断面図である。 本発明の一実施例によるウエハーレベルまたはキャリアレベルでの多層薄膜構造物の製造工程を示した断面図である。 本発明の一実施例によるウエハーレベルまたはキャリアレベルでの多層薄膜構造物の製造工程を示した断面図である。 本発明の一実施例によるウエハーレベルまたはキャリアレベルでの多層薄膜構造物の製造工程を示した断面図である。 本発明の一実施例によるウエハーレベルでの半導体チップ製造工程を示した断面図である。 本発明の一実施例によるウエハーレベルでの半導体チップ製造工程を示した断面図である。 本発明の一実施例によるウエハーレベルでの半導体チップ製造工程を示した断面図である。 本発明の一実施例によるウエハーレベルでの半導体チップ製造工程を示した断面図である。 本発明の一実施例による半導体パッケージ製造工程を示した断面図である。 本発明の一実施例による半導体パッケージ製造工程を示した断面図である。 本発明の一実施例による半導体パッケージ製造工程を示した断面図である。 本発明の一実施例による半導体パッケージ製造工程を示した断面図である。 本発明の一実施例による半導体パッケージ製造工程を示した断面図である。 本発明の一実施例による半導体パッケージ製造工程を示した断面図である。 本発明の一実施例による半導体パッケージ製造工程を示した断面図である。 本発明の他の実施例による半導体パッケージ構造を示した断面図である。 本発明のさらに別の実施例による半導体パッケージ構造を示した断面図である。 本発明のさらにまた別の実施例による半導体パッケージ構造を示した断面図である。 本発明の他の実施例による半導体パッケージ製造工程を示した断面図である。 本発明の他の実施例による半導体パッケージ製造工程を示した断面図である。 本発明の他の実施例による半導体パッケージ製造工程を示した断面図である。 本発明の他の実施例による半導体パッケージ製造工程を示した断面図である。 本発明の他の実施例による半導体パッケージ製造工程を示した断面図である。 本発明の他の実施例による半導体パッケージ製造工程を示した断面図である。 本発明の他の実施例による半導体パッケージ製造工程を示した断面図である。 本発明の他の実施例による半導体パッケージ製造工程を示した断面図である。
符号の説明
１００：ＢＧＡパッケージ １１０：多層薄膜構造物
１１２：接合層 １１３：下地金属層
１１４：電極パッド １１５：第１誘電層
１１６：再配線層 １１７：第２誘電層
１２０：導電性バンプ １２５：ソルダバンプ
１３０：半導体チップ １３１：電極パッド
１３２：第１誘電層 １３３：下地金属層
１３４：再配線層 １３５：第２誘電層
１４０：モールディング部

Claims (25)

  1. 複数の誘電体層及び少なくとも一つの再配線層を含む多層薄膜構造物と、
    前記多層薄膜構造物の一面に配置されて前記再配線層と電気的に接続される半導体チップと、
    前記多層薄膜構造物の他の一面に形成されたソルダバンプとを含む半導体パッケージ。
  2. 前記半導体チップが、再配線層を含む請求項１に記載の半導体パッケージ。
  3. 前記半導体チップが、バンプによって前記多層薄膜構造物と電気的に接続される請求項１に記載の半導体パッケージ。
  4. 前記半導体チップが、ワイヤによって前記多層薄膜構造物と電気的に接続される請求項１に記載の半導体パッケージ。
  5. 前記多層薄膜構造物の一面において、前記半導体チップの側方に形成されたモールディング部を含む請求項１に記載の半導体パッケージ。
  6. 前記モールディング部が、前記半導体チップの上面の高さ以下に形成された請求項５に記載の半導体パッケージ。
  7. 前記半導体チップの上面に少なくとも一つの他の半導体チップが積層されている請求項１に記載の半導体パッケージ。
  8. 前記半導体チップがバンプによって前記多層薄膜構造物と電気的に接続され、前記他の半導体チップはワイヤによって前記多層薄膜構造物と電気的に接続される請求項７に記載の半導体パッケージ。
  9. 前記多層薄膜構造物が、薄膜受動素子を内蔵している請求項１に記載の半導体パッケージ。
  10. 前記薄膜受動素子が、キャパシター、インダクター、抵抗のうち、少なくとも一つを含む請求項９に記載の半導体パッケージ。
  11. 前記多層薄膜構造物の再配線層とソルダバンプとの間には、少なくとも一つの金属層が形成されている請求項１に記載の半導体パッケージ。
  12. 前記金属層が、電極パッドと下地金属層を含む請求項１１に記載の半導体パッケージ。
  13. 接触向上層としての前記下地金属層が金（Ａｕ）を含む請求項１２に記載の半導体パッケージ。
  14. 前記多層薄膜構造物が、再配線層と電気的に接続される他の再配線層を含む請求項１に記載の半導体パッケージ。
  15. 前記半導体チップが、ワイヤで前記他の再配線層と電気的に接続される請求項１４に記載の半導体パッケージ。
  16. 前記半導体チップの上面に接触する放熱体をさらに含む請求項１に記載の半導体パッケージ。
  17. 複数の誘電体層及び少なくとも一つの再配線層を含む多層薄膜構造物と、該多層薄膜構造物の一面に配置されて前記再配線層と電気的に接続される半導体チップと、前記多層薄膜構造物の他の一面に形成されたソルダバンプとを含む複数の半導体パッケージが、前記ソルダバンプによって電気的に接続されて垂直方向に配置されている積層型半導体パッケージ。
  18. 複数の誘電体層及び少なくとも一つの再配線層を含む多層薄膜構造物を形成する工程と、
    前記多層薄膜構造物の一面に半導体チップを整列させて該半導体チップを前記再配線層と電気的に接続させる工程と、
    前記多層薄膜構造物の他の一面にソルダバンプを形成する工程とを含む半導体パッケージの製造方法。
  19. 前記多層薄膜構造物が、ウエハーレベルまたはキャリアレベルで形成される請求項１８に記載の半導体パッケージの製造方法。
  20. 前記半導体チップをウエハーレベルで形成する工程と、
    ウエハーレベルで前記半導体チップをテストする工程と、
    ウエハーレベルの前記半導体チップを個別に分離する工程とを含む請求項１８に記載の半導体パッケージの製造方法。
  21. ウエハーレベルで前記半導体チップを形成した後、ウエハーの後面を薄型化する工程をさらに含む請求項２０に記載の半導体パッケージの製造方法。
  22. 前記多層薄膜構造物は、ウエハーまたはキャリア上に接着層を形成する工程と、
    前記接着層上に下地金属層を形成する工程と、
    前記下地金属層上に局部的に電極パッドを形成する工程と、
    前記電極パッドを露出させるように前記下地金属層上に第１誘電層を形成する工程と、
    前記電極パッドと電気的に接続する再配線層を形成する工程と、
    前記再配線層が局部的に露出するように第２誘電層を形成する工程を含む請求項１８に記載の半導体パッケージの製造方法。
  23. 前記多層薄膜構造物に前記半導体チップを電気的に接続した後、ウエハーまたはキャリアを前記多層薄膜構造物から除去する工程を含む請求項２２に記載の半導体パッケージの製造方法。
  24. 前記多層薄膜構造物の一面にモールディング部を形成する工程を含む請求項１８に記載の半導体パッケージの製造方法。
  25. 前記多層薄膜構造物と前記半導体チップが接続されたパッケージを、ウエハーレベルまたはキャリアレベルで個別のパッケージに分離する工程を含む請求項１８に記載の半導体パッケージの製造方法。
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