JP2008205289A - Manufacturing method of circuit board - Google Patents
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Abstract
Description
本発明は、半導体装置の搭載等に用いられる回路基板の製造方法に関する。 The present invention relates to a method of manufacturing a circuit board used for mounting a semiconductor device.
近年、プリント配線板の微細化、多層化、及び電子部品の高密度実装化が急速に進められており、プリント配線板の構造としてビルドアップ多層配線構造に関する検討が活発に行われている。ビルドアップ多層配線構造では、複数の配線層間に絶縁膜が形成されており、また、配線層間の導通をとるために、ビアホールとよばれる微細な孔が絶縁膜に形成されている。ビアホールは、感光性樹脂を用いたフォトリソグラフィ技術により形成されたり、レーザの照射により形成されたりしている。また、配線層の形成に当たっては、無電解めっき処理及び電気めっき処理によって、孔が形成されている絶縁膜上に大部分が銅からなる導体膜が形成され、このパターニングが行われている。そして、絶縁膜の形成、孔の形成及び配線層の形成等が繰り返し行われている。このようなビルドアップ多層配線構造によれば、回路の集積度の向上が可能となる。なお、無電解めっきの前処理では、触媒としてパラジウムが使用されている。 In recent years, miniaturization and multilayering of printed wiring boards and high-density mounting of electronic components have been promoted rapidly, and studies on build-up multilayer wiring structures as active printed wiring boards have been actively conducted. In the build-up multilayer wiring structure, an insulating film is formed between a plurality of wiring layers, and fine holes called via holes are formed in the insulating film in order to establish conduction between the wiring layers. The via hole is formed by a photolithography technique using a photosensitive resin, or is formed by laser irradiation. Further, in forming the wiring layer, a conductive film consisting mostly of copper is formed on the insulating film in which the holes are formed by electroless plating and electroplating, and this patterning is performed. And formation of an insulating film, formation of a hole, formation of a wiring layer, etc. are performed repeatedly. According to such a build-up multilayer wiring structure, the degree of circuit integration can be improved. In the pretreatment for electroless plating, palladium is used as a catalyst.
但し、絶縁膜を構成する樹脂と無電解めっき法により形成された無電解めっき銅との密着性が低い。そこで、従来、この密着性を高めるための処理として、次のような処理が行われている。即ち、樹脂からなる絶縁膜の表面をデスミア処理液でエッチング（化学研磨）し、１０点平均表面粗さが２μｍ以上の微細突起を形成した後、無電解めっき処理を行う。このような処理によれば、無電解めっき銅の膜が微細突起のアンカー作用により絶縁膜の表面に強固に固定され、０．８ｋｇｆ／ｃｍ程度のピール強度が得られる。 However, the adhesion between the resin constituting the insulating film and the electroless plated copper formed by the electroless plating method is low. Therefore, conventionally, as a process for improving the adhesion, the following process is performed. That is, the surface of the insulating film made of resin is etched (chemically polished) with a desmear treatment solution to form fine protrusions having a 10-point average surface roughness of 2 μm or more, and then an electroless plating process is performed. According to such treatment, the electroless plated copper film is firmly fixed to the surface of the insulating film by the anchoring action of the fine protrusions, and a peel strength of about 0.8 kgf / cm can be obtained.
しかし、このような処理が行われると、無電解めっきの触媒として使用されるパラジウムが、配線層のパターニング後でも、表面粗さの影響で配線間に残存し、特性及び信頼性が低下してしまう。このため、パラジウムを除去する種々の方法が提案されている。 However, when such treatment is performed, palladium used as a catalyst for electroless plating remains between the wirings even after patterning of the wiring layer due to the effect of surface roughness, and the characteristics and reliability deteriorate. End up. For this reason, various methods for removing palladium have been proposed.
例えば、シアン及び硫黄系添加剤（硫黄系有機材料）を用いた方法が知られている。硫黄系添加剤は、銅の溶解防止のために添加されている。この方法によれば、シアン及び硫黄系添加剤を混合したパラジウム除去液を用いることで、銅配線の溶解を抑制しながらパラジウムを効果的に除去することができる。しかしながら、シアンの使用には、管理が困難であり、環境面での影響が極めて大きく、コスト削減が困難である等の様々な問題がある。この方法の他に、ヨウ素を用いた方法、及び酸と硫黄系材料とを混合した方法も提案されているが、いずれも環境負荷が大きい薬品を用いる等の大きな問題が残っている。 For example, a method using cyan and a sulfur-based additive (sulfur-based organic material) is known. A sulfur-based additive is added to prevent dissolution of copper. According to this method, by using a palladium removing liquid in which cyan and a sulfur-based additive are mixed, palladium can be effectively removed while suppressing dissolution of copper wiring. However, the use of cyan has various problems such as difficulty in management, extremely large environmental impact, and difficulty in cost reduction. In addition to this method, a method using iodine and a method in which an acid and a sulfur-based material are mixed have been proposed, but all of them still have serious problems such as using chemicals with a large environmental load.
また、パラジウムが残存していると、その後の無電解めっき（表層の無電解Ｎｉめっき等）時に不要な部分に無電解めっき膜が析出し、配線間ショート等が発生することがある。この問題に対しては、パラジウムの価数を酸化により０価から２価に変化させることで、活性を下げる処理が提案されている。しかしながら、この処理によれば、その後の無電解めっきによる金属析出は生じないものの、パラジウムが除去されているわけではないため、信頼性低下の原因となる。また、デスミア処理液等を用いて絶縁膜ごと除去する方法も提案されているが、この方法では、絶縁膜の表面が荒れてしまい、高周波特性が劣化してしまう。 In addition, if palladium remains, an electroless plating film may be deposited on unnecessary portions during subsequent electroless plating (such as electroless Ni plating on the surface layer), which may cause a short circuit between wirings. In order to solve this problem, there has been proposed a process for reducing the activity by changing the valence of palladium from 0 to 2 by oxidation. However, according to this treatment, although metal deposition due to subsequent electroless plating does not occur, palladium is not removed, which causes a decrease in reliability. In addition, a method for removing the entire insulating film using a desmear treatment liquid or the like has been proposed. However, this method causes the surface of the insulating film to become rough and deteriorates the high-frequency characteristics.
本発明は、容易にパラジウム等の触媒を除去することができる回路基板の製造方法を提供することを目的とする。 An object of this invention is to provide the manufacturing method of the circuit board which can remove catalysts, such as palladium, easily.
本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明に想到した。 The inventor of the present application has come up with the following invention as a result of intensive studies to solve the above problems.
本発明に係る回路基板の製造方法では、絶縁樹脂膜上に触媒を用いて無電解めっき膜を形成し、その後、前記無電解めっき膜上に電気めっき膜を形成する。また、無電解めっき膜の形成と電気めっき膜の形成との間、又は電気めっき膜の形成後に、前記無電解めっき膜を選択的に除去する。また、前記無電解めっき膜を形成する前に、前記絶縁樹脂膜上に、感光により前記触媒との密着性が低下する化合物からなる化合物膜を形成し、その後、前記化合物膜のうちで、平面視において、前記無電解めっき膜のうちで選択的に除去される領域と重なる領域に光を照射する。 In the method for producing a circuit board according to the present invention, an electroless plating film is formed on an insulating resin film using a catalyst, and then an electroplating film is formed on the electroless plating film. Further, the electroless plating film is selectively removed between the formation of the electroless plating film and the electroplating film or after the formation of the electroplating film. In addition, before forming the electroless plating film, a compound film made of a compound whose adhesion to the catalyst is reduced by photosensitivity is formed on the insulating resin film. In view, light is irradiated to a region of the electroless plating film that overlaps a region that is selectively removed.
本発明によれば、感光により触媒との密着性が低下する化合物の膜を形成し、この化合物膜の所定の領域に光を照射するので、シアン等の取り扱いが煩雑な薬品を用いずとも、触媒を容易に除去することができる。このため、信頼性及び特性が優れた回路基板を得ることができる。 According to the present invention, a film of a compound whose adhesion to the catalyst is lowered by photosensitivity is formed, and light is irradiated to a predetermined region of the compound film, so that a chemical such as cyan can be used without using a complicated chemical. The catalyst can be easily removed. For this reason, a circuit board having excellent reliability and characteristics can be obtained.
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１Ａ乃至図１Ｉは、本発明の実施形態に係る多層回路基板の製造方法を工程順に示す断面図である。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. 1A to 1I are cross-sectional views showing a method of manufacturing a multilayer circuit board according to an embodiment of the present invention in the order of steps.
先ず、図１Ａに示すように、表面から裏面まで貫通するプラグ２が内部に形成され、表面に配線３を含む回路が形成された基板１の両面に絶縁樹脂膜４を形成する。次に、絶縁樹脂膜４に、配線３まで達するビアホール５を形成する。なお、基板１は、例えばガラス繊維強化樹脂から構成されている。また、配線３は、例えば銅系の材料から構成されている。絶縁樹脂膜４の材料としては、例えば、ポリイミド樹脂又はエポキシ樹脂を用いる。なお、以下の説明では、主に基板１の表面側についての処理について述べるが、基板１の裏面側についても同様の処理を行う。
First, as shown in FIG. 1A,
次いで、図１Ｂに示すように、絶縁樹脂膜４上に、浸漬法又はスプレーを用いた吹き付け法等により感光性化合物膜６を形成する。感光性化合物膜６の厚さは、例えば数分子分（ナノメートルオーダー）である。但し、感光性化合物膜６は固体状である必要はなく、液膜状であってもよい。また、感光性化合物膜６は、光の照射（感光）によりパラジウムとの密着性が低下する材料から構成されており、このような材料としては、カップリング剤、トリアジンチオール及びニトロ安息香酸が挙げられる。また、感光性化合物膜６を構成する材料には、２以上の官能基が含まれていることが望ましい。なお、絶縁樹脂膜４の材料は、このような感光性化合物膜６との結合が強固になるものであることが望ましく、上述のポリイミド樹脂及びエポキシ樹脂は望ましい材料であるといえる。
Next, as shown in FIG. 1B, a
カップリング剤としては、シランカップリング剤を用いることが望ましい。また、カップリング剤の分子中に、アミノ基、メルカプト基、エポキシ基、イミダゾール基、ビニル基、アミノ基、ジアルキルアミノ基、及びピリジン基の少なくとも１つが含まれていることが望ましい。 As the coupling agent, it is desirable to use a silane coupling agent. Moreover, it is desirable that at least one of an amino group, a mercapto group, an epoxy group, an imidazole group, a vinyl group, an amino group, a dialkylamino group, and a pyridine group is contained in the molecule of the coupling agent.
トリアジンチオールとしては、メルカプト基がトリアジン環に２つ以上存在するものを用いることが望ましく、特にトリアジンチオールトリチオールを用いることが望ましい。 As the triazine thiol, it is desirable to use one having two or more mercapto groups in the triazine ring, and it is particularly desirable to use triazine thiol trithiol.
ニトロ安息香酸としては、ニトロ安息香酸、ニトロフタル酸、ニトロサリチル酸又はこれらのアルカリ金属塩を用いることが望ましい。 As nitrobenzoic acid, it is desirable to use nitrobenzoic acid, nitrophthalic acid, nitrosalicylic acid, or alkali metal salts thereof.
その後、図１Ｃに示すように、感光性化合物膜６の所定の領域に対する露光（光照射）を行うことにより、この領域を感光部６ａに変化させる。ここで、所定の領域は、絶縁樹脂膜４上の配線の形成予定領域以外の領域である。つまり、感光性化合物膜６のうちで、その上に配線が形成されない予定の領域を感光部６ａとする。この結果、感光部６ａのパラジウムとの密着性がその前と比較して低下する。
Thereafter, as shown in FIG. 1C, exposure (light irradiation) of a predetermined region of the
なお、この露光では、一般的なフォトレジストの露光に用いられるｉ線（波長：３６５ｎｍ）又はｇ線（波長：４０５ｎｍ）等を用い、波長が２００ｎｍ未満の光が含まれていないことが望ましい。つまり、波長が２００ｎｍ以上の光のみを照射することが望ましい。これは、波長が２００ｎｍ未満の短波長の光が含まれている場合には、感光性化合物膜６に含まれるカップリング剤等が分解されてしまい、感光部６ａが形成されなくなることがあるためである。
In this exposure, it is desirable that i-line (wavelength: 365 nm) or g-line (wavelength: 405 nm) used for general photoresist exposure is used and light having a wavelength of less than 200 nm is not included. In other words, it is desirable to irradiate only light having a wavelength of 200 nm or more. This is because when light having a short wavelength of less than 200 nm is included, the coupling agent and the like contained in the
続いて、図１Ｄに示すように、配線３とその上に形成する予定の無電解めっき膜との密着性を向上させるために、配線３に対するデスミア処理液を用いたエッチング（化学研磨）を行う。この時、ビアホール５内で配線３上に形成されている感光性化合物膜６が除去され、その後に配線３のエッチングが行われる。次に、同じく図１Ｄに示すように、パラジウムの触媒を用いて銅の無電解めっきを行うことにより、配線３、感光性化合物膜６、及び感光部６ａ上に無電解めっき膜７を形成する。
Subsequently, as shown in FIG. 1D, in order to improve the adhesion between the
次いで、図１Ｅに示すように、全面にフォトレジスト膜８を形成する。フォトレジスト膜８の材料としては、ネガ型の材料を用いることが望ましい。これは、後のフォトレジスト膜８を露光する工程において、感光部６ａを形成する際に用いたフォトマスクを用いることができるからである。
Next, as shown in FIG. 1E, a photoresist film 8 is formed on the entire surface. As a material for the photoresist film 8, it is desirable to use a negative type material. This is because the photomask used in forming the
その後、図１Ｆに示すように、フォトレジスト膜８の所定の領域に対する露光を行い、更に現像を行うことにより、レジストパターン９を形成する。レジストパターン９としては、絶縁樹脂膜４上の配線の形成予定領域を露出するものを形成する。つまり、レジストパターン９は、配線が形成されない予定の領域を覆うこととなる。従って、平面視では、レジストパターン９と感光部６ａとが重なり合うこととなる。このため、フォトレジスト膜８の材料としてネガ型の材料が用いられていれば、２種類のフォトマスクを準備しておくことは必要とされず、同一のフォトマスクを用いることができるのである。
Thereafter, as shown in FIG. 1F, a predetermined region of the photoresist film 8 is exposed and further developed to form a resist
続いて、図１Ｇに示すように、レジストパターン９から露出している無電解めっき膜７上に、電気めっき法により銅めっき膜１０を形成する。
Subsequently, as shown in FIG. 1G, a
次に、図１Ｈに示すように、レジストパターン９を除去する。
Next, as shown in FIG. 1H, the resist
次いで、図１Ｉに示すように、銅めっき膜１０から露出している無電解めっき膜７を、例えば過硫酸アンモニウム液等の銅エッチング液を用いて除去する。この時、本実施形態では、無電解めっき膜７のうちで除去されている部分は、感光部６ａに接している部分であり、感光部６ａのパラジウムとの密着性は極めて低くなっている。従って、無電解めっき膜７の除去と同時に、従来の方法では残存しているパラジウムも除去される。
Next, as shown in FIG. 1I, the
その後、絶縁樹脂膜４の形成から、無電解めっき膜７の選択的な除去までの処理を繰り返し行うことにより、ビルドアップ多層配線構造の多層回路基板を完成させる。
Thereafter, the processes from the formation of the insulating
このような本実施形態によれば、パラジウムを用いた前処理の前に、感光によりパラジウムとの密着性が低くなる材料からなる感光性化合物膜６に対する選択的な感光を行っているため、無電解めっき膜７の選択的な除去の際に容易にパラジウムを除去することができる。従って、シアン等の取り扱いが困難な薬品を用いずとも、信頼性及び特性が高い多層回路基板を製造することができる。
According to the present embodiment as described above, since the
なお、上述の実施形態では、銅めっき膜１０を形成した後に、無電解めっき膜７の選択的な除去を行っているが、無電解めっき膜７の選択的な除去を行った後に、銅めっき膜１０を形成してもよい。この場合、無電解めっき膜７の選択的な除去の前に、無電解めっき膜７上に、無電解めっき膜７のうちで除去する予定の領域のみを開口するポジ型のレジストパターンを形成することが望ましい。レジストパターンの開口部が上述の実施形態と反対になるため、ポジ型のレジストパターンを形成することとすれば、感光部６ａの形成時と同一のフォトマスクを用いることができるからである。
In the above-described embodiment, the
また、無電解めっき処理の触媒はパラジウムに限定されず、感光性化合物膜の材料も、感光により触媒との密着性が低下するものであれば、上述のものに限定されない。更に、回路基板における配線層の数は特に限定されない。 Further, the catalyst for the electroless plating treatment is not limited to palladium, and the material of the photosensitive compound film is not limited to the above-described one as long as the adhesion to the catalyst is reduced by the light exposure. Furthermore, the number of wiring layers in the circuit board is not particularly limited.
次に、本願発明者等が実際に行った実験の内容及び結果について説明する。 Next, the contents and results of experiments actually conducted by the inventors of the present application will be described.
（第１の実験）
第１の実験では、先ず、熱硬化性エポキシ樹脂膜を最表層に有する回路基板に３００Ｗで５分間のプラズマ処理を行った。次に、この回路基板に対して、濃度が１質量％のγ−アミノプロピルトリエトキシシラン（ＫＢＥ−９０３：信越化学工業社製）水溶液で浸漬処理し、１００℃で３０分間のベークで乾燥させることにより、カップリング剤を含有する化合物膜を形成した。熱硬化性エポキシ樹脂膜が絶縁樹脂膜６に相当し、回路基板が基板１、プラグ２及び配線３を組み合わせたものに相当し、化合物膜が感光性化合物膜６に相当する。
(First experiment)
In the first experiment, first, a plasma treatment at 300 W for 5 minutes was performed on a circuit board having a thermosetting epoxy resin film as the outermost layer. Next, the circuit board is dipped in an aqueous solution of γ-aminopropyltriethoxysilane (KBE-903: manufactured by Shin-Etsu Chemical Co., Ltd.) having a concentration of 1% by mass, and dried by baking at 100 ° C. for 30 minutes. As a result, a compound film containing a coupling agent was formed. The thermosetting epoxy resin film corresponds to the insulating
次いで、フォトマスクを用いて配線を形成しない部分にのみｉ線を２０００ｍＪ／ｃｍ2のエネルギで照射した。その後、パラジウムを用いて無電解めっきの前処理を行った後、ロームアンドハース社製の無電解めっき液を用いて厚さが０．３μｍの無電解銅めっき膜を形成した。続いて、ドライフィルムレジスト（ＲＹ３２２５、日立化成社製）をラミネートし、これをパターニングすることにより幅が２０μｍのレジストパターンを形成した。なお、レジストパターンは、ｉ線の照射が行われていない領域上に残存させた。次に、レジストパターンをマスクとし、過硫酸アンモニウム液を用いて無電解銅めっき膜をパターニングした。この結果、無電解銅めっき膜のうちで、ｉ線の照射が行われた領域が除去され、ｉ線の照射が行われていない領域が残存した。そして、銅の電解めっきを行うことにより、残存している無電解銅めっき膜上に厚さが２０μｍの配線を形成した。化合物膜のｉ線の照射が行われた領域が感光部６ａに相当し、無電解銅めっき膜が無電解めっき膜７に相当し、ドライフィルムレジストがフォトレジスト膜８に相当し、配線が銅めっき膜１０に相当する。但し、この実験でのレジストパターンは、レジストパターン９とは反対である。即ち、レジストパターン９では、配線を形成する予定の領域を開口しているが、この実験でのレジストパターンは配線を形成しない予定の領域を開口している。これは、上述の実施形態では、銅めっき膜１０の形成後に無電解めっき膜７の選択的な除去を行うこととしているのに対し、この実験では無電解銅めっき膜の選択的な除去を行った後に配線を形成することとしたからである。
Next, i-line was irradiated with an energy of 2000 mJ / cm 2 only to a portion where wiring was not formed using a photomask. Thereafter, pretreatment of electroless plating was performed using palladium, and then an electroless copper plating film having a thickness of 0.3 μm was formed using an electroless plating solution manufactured by Rohm and Haas. Subsequently, a dry film resist (RY3225, manufactured by Hitachi Chemical Co., Ltd.) was laminated and patterned to form a resist pattern having a width of 20 μm. Note that the resist pattern was left on a region where i-ray irradiation was not performed. Next, using the resist pattern as a mask, the electroless copper plating film was patterned using an ammonium persulfate solution. As a result, in the electroless copper plating film, a region where i-line irradiation was performed was removed, and a region where i-line irradiation was not performed remained. Then, copper electroplating was performed to form a wiring having a thickness of 20 μm on the remaining electroless copper plating film. The region of the compound film irradiated with i-line corresponds to the
そして、配線間に無電解めっきの触媒であるパラジウムが残存しているか否かを、Ｘ線光電子分光分析装置（ＸＰＳ：X-ray Photoelectron Spectroscopy）を用いて確認したところ、パラジウムは残存していなかった。 Then, it was confirmed by using an X-ray photoelectron spectroscopy (XPS) whether or not palladium, which is a catalyst for electroless plating, remained between the wirings. As a result, no palladium remained. It was.
また、配線の形成後に、新たに熱硬化性エポキシ樹脂をラミネートし、１８０℃で１時間の加熱によりエポキシ樹脂を硬化させてエポキシ樹脂膜を形成した。そして、この回路基板に対してプレッシャークッカーテスト（１２１℃、９９％）を行ったところ、抵抗変動は見られず、耐湿性が高いことが確認された。 Further, after the wiring was formed, a new thermosetting epoxy resin was laminated, and the epoxy resin was cured by heating at 180 ° C. for 1 hour to form an epoxy resin film. And when the pressure cooker test (121 degreeC, 99%) was performed with respect to this circuit board, resistance fluctuation was not seen but it was confirmed that moisture resistance is high.
（第２の実験）
第２の実験では、化合物膜の形成方法を第１の実験とは異ならせた。即ち、回路基板に対して、濃度が１質量％の２，４，６−トリメルカプト−１，３，５−トリアジン１ナトリウム塩（サンチオールＮ−１、三協化成社製）水溶液で浸漬処理し、１００℃で３０分間のベークで乾燥させることにより、トリアジンチオールを含有する化合物膜を形成した。他の処理は、第１の実験と同様とした。
(Second experiment)
In the second experiment, the method for forming the compound film was different from that in the first experiment. That is, the circuit board is immersed in an aqueous solution of 2,4,6-trimercapto-1,3,5-triazine monosodium salt (Sunthiol N-1, manufactured by Sankyo Kasei Co., Ltd.) having a concentration of 1% by mass. Then, a compound film containing triazine thiol was formed by drying by baking at 100 ° C. for 30 minutes. Other processing was the same as in the first experiment.
そして、配線間に無電解めっきの触媒であるパラジウムが残存しているか否かを、ＸＰＳを用いて確認したところ、パラジウムは残存していなかった。 And it was confirmed using XPS whether palladium which is a catalyst of electroless plating remained between wirings, and palladium did not remain.
また、第１の実験と同様に、配線の形成後に、新たに熱硬化性エポキシ樹脂をラミネートし、１８０℃で１時間の加熱によりエポキシ樹脂を硬化させてエポキシ樹脂膜を形成した。そして、この回路基板に対してプレッシャークッカーテスト（１２１℃、９９％）を行ったところ、抵抗変動は見られず、耐湿性が高いことが確認された。 Similarly to the first experiment, after the wiring was formed, a new thermosetting epoxy resin was laminated, and the epoxy resin was cured by heating at 180 ° C. for 1 hour to form an epoxy resin film. And when the pressure cooker test (121 degreeC, 99%) was performed with respect to this circuit board, resistance fluctuation was not seen but it was confirmed that moisture resistance is high.
（第３の実験）
第３の実験では、化合物膜の形成方法を第１の実験とは異ならせた。即ち、回路基板に対して、濃度が１質量％の４−ニトロ安息香酸（関東化学社製）水溶液で浸漬処理し、１００℃で３０分間のベークで乾燥させることにより、ニトロ安息香酸を含有する化合物膜を形成した。他の処理は、第１の実験と同様とした。
(Third experiment)
In the third experiment, the method for forming the compound film was different from that in the first experiment. That is, it is immersed in 4-nitrobenzoic acid (manufactured by Kanto Chemical Co., Inc.) aqueous solution having a concentration of 1% by mass with respect to the circuit board and dried by baking at 100 ° C. for 30 minutes to contain nitrobenzoic acid. A compound film was formed. Other processing was the same as in the first experiment.
そして、配線間に無電解めっきの触媒であるパラジウムが残存しているか否かを、ＸＰＳを用いて確認したところ、パラジウムは残存していなかった。 And it was confirmed using XPS whether palladium which is a catalyst of electroless plating remained between wirings, and palladium did not remain.
また、第１の実験と同様に、配線の形成後に、新たに熱硬化性エポキシ樹脂をラミネートし、１８０℃で１時間の加熱によりエポキシ樹脂を硬化させてエポキシ樹脂膜を形成した。そして、この回路基板に対してプレッシャークッカーテスト（１２１℃、９９％）を行ったところ、抵抗変動は見られず、耐湿性が高いことが確認された。 Similarly to the first experiment, after the wiring was formed, a new thermosetting epoxy resin was laminated, and the epoxy resin was cured by heating at 180 ° C. for 1 hour to form an epoxy resin film. And when the pressure cooker test (121 degreeC, 99%) was performed with respect to this circuit board, resistance fluctuation was not seen but it was confirmed that moisture resistance is high.
（第４の実験）
第４の実験では、化合物膜への光照射を省略したことを除き第１の実験と同様の処理を行った。そして、配線間に無電解めっきの触媒であるパラジウムが残存しているか否かを、ＸＰＳを用いて確認したところ、パラジウムが残存していた。これは、光照射が省略されたために、化合物膜の全体がパラジウムとの密着性が高い状態のまま、パラジウムを用いた前処理が行われ、パラジウムの除去が不十分となったからである。
(Fourth experiment)
In the fourth experiment, the same treatment as in the first experiment was performed except that the light irradiation to the compound film was omitted. And it was confirmed using XPS whether palladium which is a catalyst of electroless plating remained between wirings, and palladium remained. This is because light irradiation was omitted, and thus the pretreatment using palladium was performed while the entire compound film was in a state of high adhesion to palladium, and the removal of palladium became insufficient.
また、第１の実験と同様に、配線の形成後に、新たに熱硬化性エポキシ樹脂をラミネートし、１８０℃で１時間の加熱によりエポキシ樹脂を硬化させてエポキシ樹脂膜を形成した。そして、この回路基板に対してプレッシャークッカーテスト（１２１℃、９９％）を行ったところ、１００時間後で１０％以上の抵抗変動が観測され、耐湿性が低いことが確認された。これは、配線間にパラジウムが残存していたからである。 Similarly to the first experiment, after the wiring was formed, a new thermosetting epoxy resin was laminated, and the epoxy resin was cured by heating at 180 ° C. for 1 hour to form an epoxy resin film. And when the pressure cooker test (121 degreeC, 99%) was performed with respect to this circuit board, the resistance fluctuation | variation of 10% or more was observed 100 hours later, and it was confirmed that moisture resistance is low. This is because palladium remained between the wirings.
（第５の実験）
第５の実験では、化合物膜の形成を省略したことを除き第１の実験と同様の処理を行った。つまり、第５の実験では光照射を化合物膜に対してではなく、回路基板の最表層に位置する熱硬化性エポキシ樹脂膜に対して行った。そして、配線間に無電解めっきの触媒であるパラジウムが残存しているか否かを、ＸＰＳを用いて確認したところ、パラジウムが残存していた。これは、化合物膜の形成が省略されたために、熱硬化性エポキシ樹脂膜がパラジウムとの密着性が高い状態のまま、パラジウムを用いた前処理が行われ、パラジウムの除去が不十分となったからである。つまり、光照射を熱硬化性エポキシ樹脂膜に行ったとしてもパラジウムの除去が容易になるのではない。
(Fifth experiment)
In the fifth experiment, the same treatment as in the first experiment was performed except that the formation of the compound film was omitted. That is, in the fifth experiment, light irradiation was performed not on the compound film but on the thermosetting epoxy resin film located on the outermost layer of the circuit board. And it was confirmed using XPS whether palladium which is a catalyst of electroless plating remained between wirings, and palladium remained. This is because the formation of the compound film was omitted, so the pre-treatment using palladium was performed while the thermosetting epoxy resin film was in a state of high adhesion to palladium, and the removal of palladium was insufficient. It is. That is, even if light irradiation is performed on the thermosetting epoxy resin film, removal of palladium is not facilitated.
また、第１の実験と同様に、配線の形成後に、新たに熱硬化性エポキシ樹脂をラミネートし、１８０℃で１時間の加熱によりエポキシ樹脂を硬化させてエポキシ樹脂膜を形成した。そして、この回路基板に対してプレッシャークッカーテスト（１２１℃、９９％）を行ったところ、１００時間後で１０％以上の抵抗変動が観測され、耐湿性が低いことが確認された。これは、配線間にパラジウムが残存していたからである。 Similarly to the first experiment, after the wiring was formed, a new thermosetting epoxy resin was laminated, and the epoxy resin was cured by heating at 180 ° C. for 1 hour to form an epoxy resin film. And when the pressure cooker test (121 degreeC, 99%) was performed with respect to this circuit board, the resistance fluctuation | variation of 10% or more was observed 100 hours later, and it was confirmed that moisture resistance is low. This is because palladium remained between the wirings.
以下、本発明の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.
（付記１）
絶縁樹脂膜上に触媒を用いて無電解めっき膜を形成する工程と、
前記無電解めっき膜上に電気めっき膜を形成する工程と、
前記無電解めっき膜を選択的に除去する工程と、
を有する回路基板の製造方法であって、
前記無電解めっき膜を形成する工程の前に、
前記絶縁樹脂膜上に、光照射により前記触媒との密着性が低下する化合物からなる化合物膜を形成する工程と、
前記化合物膜のうちで、平面視において、前記無電解めっき膜のうちで選択的に除去される領域と重なる領域に光を照射する工程と、
を有することを特徴とする回路基板の製造方法。
(Appendix 1)
Forming an electroless plating film on the insulating resin film using a catalyst;
Forming an electroplating film on the electroless plating film;
Selectively removing the electroless plating film;
A circuit board manufacturing method comprising:
Before the step of forming the electroless plating film,
Forming on the insulating resin film a compound film made of a compound whose adhesion to the catalyst is reduced by light irradiation;
Of the compound film, in a plan view, irradiating light to a region overlapping with a region selectively removed in the electroless plating film;
A method of manufacturing a circuit board, comprising:
（付記２）
前記化合物膜として、２以上の官能基を有する化合物を含有する膜を形成することを特徴とする付記１に記載の回路基板の製造方法。
(Appendix 2)
The method for manufacturing a circuit board according to
（付記３）
前記化合物膜として、シランカップリング剤、トリアジンチオール及びニトロ安息香酸からなる群から選択された少なくとも１種の化合物を含有する膜を形成することを特徴とする付記１に記載の回路基板の製造方法。
(Appendix 3)
The method for producing a circuit board according to
（付記４）
前記触媒として、パラジウムを用いることを特徴とする付記１乃至３のいずれか１項に記載の回路基板の製造方法。
(Appendix 4)
4. The method of manufacturing a circuit board according to any one of
（付記５）
前記光を照射する工程において、波長が２００ｎｍ以上の光のみを照射することを特徴とする付記１乃至４のいずれか１項に記載の回路基板の製造方法。
(Appendix 5)
The method for manufacturing a circuit board according to any one of
（付記６）
前記絶縁樹脂膜として、ポリイミド樹脂膜又はエポキシ樹脂膜を用いることを特徴とする付記１乃至５のいずれか１項に記載の回路基板の製造方法。
(Appendix 6)
6. The circuit board manufacturing method according to any one of
（付記７）
前記電気めっき膜を前記無電解めっき膜上に選択的に形成し、
前記無電解めっき膜を選択的に除去する工程において、前記電気めっき膜が形成されていない領域を除去することを特徴とする付記１乃至６のいずれか１項に記載の回路基板の製造方法。
(Appendix 7)
Selectively forming the electroplated film on the electroless plated film;
The method for manufacturing a circuit board according to any one of
（付記８）
前記電気めっき膜を形成する工程の前に、前記無電解めっき膜上に、前記電気めっき膜を形成する予定の領域のみを開口するネガ型のレジストパターンを形成する工程を有することを特徴とする付記７に記載の回路基板の製造方法。
(Appendix 8)
Before the step of forming the electroplating film, the method includes a step of forming a negative resist pattern that opens only a region where the electroplating film is to be formed on the electroless plating film. A method for manufacturing a circuit board according to
（付記９）
前記電気めっき膜を形成する工程の前に、前記無電解めっき膜を選択的に除去し、
前記電気めっき膜を残存している前記無電解めっき膜上に形成することを特徴とする付記１乃至６のいずれか１項に記載の回路基板の製造方法。
(Appendix 9)
Prior to the step of forming the electroplated film, the electroless plated film is selectively removed,
The circuit board manufacturing method according to any one of
（付記１０）
前記無電解めっき膜を選択的に除去する工程の前に、前記無電解めっき膜上に、前記無電解めっき膜のうちで除去する予定の領域のみを開口するポジ型のレジストパターンを形成する工程を有することを特徴とする付記９に記載の回路基板の製造方法。
(Appendix 10)
Before the step of selectively removing the electroless plating film, a step of forming on the electroless plating film a positive resist pattern that opens only a region to be removed in the electroless plating film The method for manufacturing a circuit board according to
１：基板
２：プラグ
３：配線
４：絶縁樹脂膜
５：ビアホール
６：感光性化合物膜
６ａ：感光部
７：無電解めっき膜
８：フォトレジスト膜
９：レジストパターン
１０：銅めっき膜
1: Substrate 2: Plug 3: Wiring 4: Insulating resin film 5: Via hole 6:
Claims (5)
前記無電解めっき膜上に電気めっき膜を形成する工程と、
前記無電解めっき膜を選択的に除去する工程と、
を有する回路基板の製造方法であって、
前記無電解めっき膜を形成する工程の前に、
前記絶縁樹脂膜上に、光照射により前記触媒との密着性が低下する化合物からなる化合物膜を形成する工程と、
前記化合物膜のうちで、平面視において、前記無電解めっき膜のうちで選択的に除去される領域と重なる領域に光を照射する工程と、
を有することを特徴とする回路基板の製造方法。 Forming an electroless plating film on the insulating resin film using a catalyst;
Forming an electroplating film on the electroless plating film;
Selectively removing the electroless plating film;
A circuit board manufacturing method comprising:
Before the step of forming the electroless plating film,
Forming on the insulating resin film a compound film made of a compound whose adhesion to the catalyst is reduced by light irradiation;
Of the compound film, in a plan view, irradiating light to a region overlapping with a region selectively removed in the electroless plating film;
A method of manufacturing a circuit board, comprising:
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05195235A (en) * | 1992-01-17 | 1993-08-03 | Tekunia Iwate Kyodo Kumiai | Plating method of nonconductive material |
| JP2003234573A (en) * | 2002-02-07 | 2003-08-22 | Fujitsu Ltd | Method of manufacturing multilayer wiring board, and multilayer wiring board manufactured by the same |
| JP2005213547A (en) * | 2004-01-28 | 2005-08-11 | Ebara Udylite Kk | Removing liquid and removing method for metal precipitation catalyst adhering to resin surface, and method for manufacturing printed wiring board using the same |
| JP2005243991A (en) * | 2004-02-27 | 2005-09-08 | International Display Technology Kk | Metal wiring forming method and metal wiring circuit formed thereby |
| JP2007017921A (en) * | 2005-07-06 | 2007-01-25 | Iwate Univ | Printed circuit board and method for producing the same |
| JP2007035995A (en) * | 2005-07-28 | 2007-02-08 | Fujitsu Ltd | Copper surface treatment liquid, method for manufacturing laminate and laminate |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05195235A (en) * | 1992-01-17 | 1993-08-03 | Tekunia Iwate Kyodo Kumiai | Plating method of nonconductive material |
| JP2003234573A (en) * | 2002-02-07 | 2003-08-22 | Fujitsu Ltd | Method of manufacturing multilayer wiring board, and multilayer wiring board manufactured by the same |
| JP2005213547A (en) * | 2004-01-28 | 2005-08-11 | Ebara Udylite Kk | Removing liquid and removing method for metal precipitation catalyst adhering to resin surface, and method for manufacturing printed wiring board using the same |
| JP2005243991A (en) * | 2004-02-27 | 2005-09-08 | International Display Technology Kk | Metal wiring forming method and metal wiring circuit formed thereby |
| JP2007017921A (en) * | 2005-07-06 | 2007-01-25 | Iwate Univ | Printed circuit board and method for producing the same |
| JP2007035995A (en) * | 2005-07-28 | 2007-02-08 | Fujitsu Ltd | Copper surface treatment liquid, method for manufacturing laminate and laminate |
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