JP2008204582A - 不揮発性ram - Google Patents
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Abstract
【課題】アプリケーションに頻繁にアクセスされている際にも、予め設定された一部または全ての領域のデータの保護を行う不揮発性RAMを提供する。
【解決手段】本発明の不揮発性メモリは、ランダムにデータの読み書きを行う不揮発性RAMであり、イニシャライズ信号が入力されると、遮断制御信号を出力するとともに、メモリのいずれか、あるいは全てをイニシャライズするイニシャライズ手段と、遮断制御信号が入力されると、イニシャライズが行われている期間、外部からのアクセスを遮断するアクセス遮断手段とを有する。
【選択図】図1
【解決手段】本発明の不揮発性メモリは、ランダムにデータの読み書きを行う不揮発性RAMであり、イニシャライズ信号が入力されると、遮断制御信号を出力するとともに、メモリのいずれか、あるいは全てをイニシャライズするイニシャライズ手段と、遮断制御信号が入力されると、イニシャライズが行われている期間、外部からのアクセスを遮断するアクセス遮断手段とを有する。
【選択図】図1
Description
本発明は、電源を落としてもデータが消えず、ランダムなアクセスが行える不揮発性RAMに関する。
周知のように、不揮発性半導体記憶装置としては、ユーザによるオンボード(On-Boad)による書き換えが可能なROM(Read Only Memory)であるフラッシュメモリ等の不揮発性メモリがある。
上記フラッシュメモリには、電源を落としてもデータが残るため、その保持データの捏造・漏洩を防ぐために、保持データの書き換えを禁止する手段(以下、プロテクト機能)、および、保持データの読み出しを禁止する手段(以下、セキュリティ機能)を有するものとして、以下に示すような技術が用いられている。
メモリをアクセスして、セキュリティ機能の解除方法が知られた場合にも、保持データが捏造・漏洩されるのを防止する機能が開示されている(例えば、特許文献1参照)。
上記フラッシュメモリには、電源を落としてもデータが残るため、その保持データの捏造・漏洩を防ぐために、保持データの書き換えを禁止する手段(以下、プロテクト機能)、および、保持データの読み出しを禁止する手段(以下、セキュリティ機能)を有するものとして、以下に示すような技術が用いられている。
メモリをアクセスして、セキュリティ機能の解除方法が知られた場合にも、保持データが捏造・漏洩されるのを防止する機能が開示されている(例えば、特許文献1参照)。
また、パスワードの検証回数に制限をかけ強制的にデータ消去を行うことでアクセス権限を有しない第3者にデータが漏洩することを防止するメモリカードが開示されている(例えば、特許文献2参照)。
さらに、電源投入直後におけるセキュリティ/プロテクト機能の誤動作によるデータの漏洩・誤書き込みを防止する機能を有する書き換えが可能なROMの構成が開示されている(例えば、特許文献3参照)。
さらに、電源投入直後におけるセキュリティ/プロテクト機能の誤動作によるデータの漏洩・誤書き込みを防止する機能を有する書き換えが可能なROMの構成が開示されている(例えば、特許文献3参照)。
また、ICカードとして、電源機構の電力が枯渇するとフラッシュメモリなどの書き換え可能なROMに記録されたデータが消去され、セキュリティの高いデータが永久的にICカード内の不揮発性メモリに残ることがなく、他のユーザにセキュリティの高いデータが悪用されることのない技術が開示されている(例えば、特許文献4参照)。
書き換え可能なROMの特定領域に対する書込みを許可したり、書換えを禁止する技術が開示されている(例えば、特許文献5参照)。
フラッシュメモリの復旧動作に関して、停電時に誤書込みされた恐れのある領域のみを履歴データをもとに初期化(消去)する技術が開示されている(例えば特許文献6参照)。
書き換え可能なROMの特定領域に対する書込みを許可したり、書換えを禁止する技術が開示されている(例えば、特許文献5参照)。
フラッシュメモリの復旧動作に関して、停電時に誤書込みされた恐れのある領域のみを履歴データをもとに初期化(消去)する技術が開示されている(例えば特許文献6参照)。
上述したように、書き換えが可能なROMなどのメモリは、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)等の揮発性メモリと異なり、電源を落としてもデータが保持されるため、その保持データを捏造等の不正アクセスからの保護をする機能を有するものがある。
特開2001−014871号公報
特開2005−11151号公報
特開2004−38569号公報
特開2005−202719号公報
特開2004−287541号公報
特開2005−56144号公報
しかしながら、上述した特許文献1から特許文献6に示す技術は、不揮発性メモリ、例えばフラッシュメモリのように、データを書き込む前に必ずデータを消去し、再書き込み可能なROMに適用して有効な構成となっている。したがって、上記従来の技術は、電源を落とした際に、情報として残しておくべきデータ、例えばプログラムコード等を記憶するデータ記憶用として用いていられる不揮発性メモリに対して有効な技術である。すなわち、上述した不揮発性メモリにおいては、データの書き込み及び消去に対し、読み出しと異なる電圧、及び読み出しに対してデータの書き込み及び消去により時間を必要とするためである。
一方、今後不揮発性を持ち、かつ同一電圧により高速な読み出しと書換えができる、いわゆる不揮発性RAMを、ワーク領域に使うシステムが出現することが予想される。
一方、今後不揮発性を持ち、かつ同一電圧により高速な読み出しと書換えができる、いわゆる不揮発性RAMを、ワーク領域に使うシステムが出現することが予想される。
このようなシステムにおいては、あるアプリケーションの実行が終了したあと、本来ならば不要になるはずのワーク領域に残されたデータが不正に読み取られることを防止する手段が必要になる。
現在のシステムにおいては、ワーク領域においてDRAMやSRAM等の揮発性RAMが使われるため、電源を落とせば自動的にデータはなくなり、このようなセキュリティ機能は必要とされていない。
一方、不揮発性RAMをワークエリアに用いた場合、計算途中のデータや、本来であれば消去されるデータが残っている状態にて、他のアプリケーションに頻繁にアクセスされるため、従来のデータが書き換え可能なROMとしての不揮発性メモリにおけるセキュリティ処理にては対応できない。
現在のシステムにおいては、ワーク領域においてDRAMやSRAM等の揮発性RAMが使われるため、電源を落とせば自動的にデータはなくなり、このようなセキュリティ機能は必要とされていない。
一方、不揮発性RAMをワークエリアに用いた場合、計算途中のデータや、本来であれば消去されるデータが残っている状態にて、他のアプリケーションに頻繁にアクセスされるため、従来のデータが書き換え可能なROMとしての不揮発性メモリにおけるセキュリティ処理にては対応できない。
本発明は、このような事情に鑑みてなされたもので、アプリケーションに頻繁にアクセスされている際にも、予め設定された一部または全ての領域のデータの保護を行う不揮発性RAM形態の不揮発性メモリを提供することを目的とする。
本発明の不揮発性メモリは、ランダムにデータの読み書きを行う不揮発性RAMであり、イニシャライズ信号が入力されると、遮断制御信号を出力するとともに、メモリのいずれか、あるいは全てをイニシャライズするイニシャライズ手段と、前記遮断制御信号が入力されると、イニシャライズが行われている期間、外部からのアクセスを遮断するアクセス遮断手段とを有することを特徴とする。
本発明の不揮発性メモリは、前記メモリ領域が複数のメモリアレイに分割されており、前記イニシャライズ手段が、予め設定されたメモリアレイの消去を行うことを特徴とする。
本発明の不揮発性メモリは、予め設定された前記メモリアレイに対して書き込みを禁止するプロテクト動作、及びアクセスの有無による読み出し制限を行うプロテクト手段をさらに有することを特徴とする。
本発明の不揮発性メモリは、前記メモリアレイのイニシャライズの有無を示すレジスタをさらに有し、前記イニシャライズ手段が前記レジスタを参照して、設定されているメモリアレイをイニシャライズすることを特徴とする。
本発明の不揮発性メモリは、前記レジスタが電源切断された場合にも、データを保持することを特徴とする。
本発明の不揮発性メモリは、電源が投入されたことを示す電源投入検出回路をさらに有し、該電源投入回路が電源が投入されたことを検出した場合、前記イニシャライズ信号を出力することを特徴とする。
本発明の不揮発性メモリは、入力された外部命令がイニシャライズ命令か否かを検出する外部命令検出手段をさらに有し、該外部命令検出手段が前記外部命令がイニシャライズ命令であることを検出した場合、前記イニシャライズ信号を出力することを特徴とする。
本発明の不揮発性メモリは、前記イニシャライズ手段がイニシャライズにおいて、イニシャライズを行うことが設定されたメモリアレイにおける全てのメモリ素子のデータを1または0のいずれかを書き込むことを特徴とする。
本発明の不揮発性メモリは、前記メモリ素子が2端子の抵抗素子を有し、この抵抗素子における抵抗値の変化によりデータを記憶するものであり、イニシャライズが前記抵抗素子の2端子のそれぞれに予め設定された電圧を印加することにより、1または0を書き込むことにより行うことを特徴とする。
本発明の不揮発性メモリ制御方法は、上述した不揮発性メモリを用いたコンピュータシステムにおいて、該不揮発性メモリの制御を行う不揮発性メモリ制御方法であり、コンピュータが前記不揮発性メモリに対し、イニシャライズ命令を出力する過程と、コンピュータが前記イニシャライズが終了したか否かを確認する過程と、コンピュータが電源を切断する過程とを有することを特徴とする。
本発明の半導体装置は、上記記載のいずれかの不揮発性メモリと、マイクロプロセッサとを積層して構成したことを特徴とする。
本発明のコンピュータシステムは、上記いずれかに記載の不揮発性メモリと、マイクロプロセッサとを積層して構成した半導体装置と、入出力装置とから構成されることを特徴とする。
以上説明したように、本発明によれば、不揮発性RAMをコンピュータシステムのワークメモリ(演算処理などにおける中間データを一時的に記憶するワークエリアに用いるメモリ)として用いた場合、データアクセスが頻繁にされている際に、あるアプリケーションが終了すると、他のデータを削除するなどの処理を行い、他のアプリケーションによる中間データの読み込みを防止し、データの漏洩を防止できる効果が得られる。
また、本発明によれば、電源投入時において、外部から制御することなく、予め設定したメモリアレイあるいは全メモリ領域をイニシャライズすることにより、不必要な処理を行うことなく、記憶されているデータの漏洩を防止することができるため、セキュリティを向上させることができる。
また、本発明によれば、電源切断時において、外部から簡単なコマンドを入力することにより、予め設定したメモリアレイあるいは全メモリ領域をイニシャライズすることにより、記憶されているデータの漏洩を防止することができるため、セキュリティを向上させることができる。
また、本発明によれば、電源切断時において、外部から簡単なコマンドを入力することにより、予め設定したメモリアレイあるいは全メモリ領域をイニシャライズすることにより、記憶されているデータの漏洩を防止することができるため、セキュリティを向上させることができる。
<第1の実施形態>
以下、本発明の第1の実施形態による不揮発性メモリを図面を参照して説明する。図1はこの第1の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性RAM1は、入出力回路2、イニシャライズ機能設定レジスタ3、イニシャライズ領域設定レジスタ4、イニシャライズ制御回路5、電源投入検出回路6、メモリアレイ制御回路7、カラムデコーダ71〜74、ロウデコーダ81〜84及びメモリ領域Sが設けられている。
入出力回路2は、データ信号、コマンド信号及びアドレス信号の入力処理、及びメモリから読み出されたデータの出力処理を行う。
以下、本発明の第1の実施形態による不揮発性メモリを図面を参照して説明する。図1はこの第1の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性RAM1は、入出力回路2、イニシャライズ機能設定レジスタ3、イニシャライズ領域設定レジスタ4、イニシャライズ制御回路5、電源投入検出回路6、メモリアレイ制御回路7、カラムデコーダ71〜74、ロウデコーダ81〜84及びメモリ領域Sが設けられている。
入出力回路2は、データ信号、コマンド信号及びアドレス信号の入力処理、及びメモリから読み出されたデータの出力処理を行う。
上記メモリ領域Sは、複数に分割されており、例えば本実施形態においてはS1,S2,S3及びS4の4つのメモリアレイに分割されている。
イニシャライズ機能設定レジスタ3は、外部からのコマンドにより設定されるレジスタであり、上記メモリ領域Sのイニシャライズの実行の有無が設定され、例えば「1」が記憶されている場合(フラグが立っている場合)にイニシャライズを実行し、一方「0」が記憶されている場合(フラグが立っていない場合)にイニシャライズを実行しないことを示している。
イニシャライズ機能設定レジスタ3は、外部からのコマンドにより設定されるレジスタであり、上記メモリ領域Sのイニシャライズの実行の有無が設定され、例えば「1」が記憶されている場合(フラグが立っている場合)にイニシャライズを実行し、一方「0」が記憶されている場合(フラグが立っていない場合)にイニシャライズを実行しないことを示している。
イニシャライズ領域設定レジスタ4は、外部からのコマンドにより設定されるレジスタであり、メモリ領域が分割されたメモリセルのいずれか、例えば、本実施形態においては、メモリ領域Sが分割されたメモリセルアレイS1,S2,S3及びS4のいずれか、または全てをイニシャライズ対象として設定するレジスタである。ここで、イニシャライズ領域設定レジスタ4は、イニシャライズ対象のメモリセルアレイ各々に対応するレジスタのビットが設けられており、各ビットが「1」または「0」にて設定されることにより、イニシャライズ対象のメモリセルアレイの設定をすることとなっており、ビットに「1」が設定されている場合(フラグが立っている場合)に、このビットに対応するメモリセルアレイがイニシャライズ対象であることを示し、一方、ビットに「0」が設定されている場合(フラグが立っていない場合)に、このビットに対応するメモリセルアレイがイニシャライズ対象でないことを示す。
例えば、イニシャライズ領域設定レジスタ4において、メモリアレイS1,S2及びS3に対応するビットに「1」が設定されており、メモリアレイS4に対応するビットに「0」が設定されていると、メモリアレイS1,S2及びS3を、ランダムアクセスが可能なワークメモリの領域として用い、メモリアレイS4をデータを固定するプログラムを格納する領域として用いる設定となる。
一方、イニシャライズ領域設定レジスタ4において、メモリアレイS1,S2,S3及びS4の全てに対応するビットに「1」が設定されていると、メモリアレイS1,S2,S3及びS4の全てをワークメモリの領域として用いる設定となる。
一方、イニシャライズ領域設定レジスタ4において、メモリアレイS1,S2,S3及びS4の全てに対応するビットに「1」が設定されていると、メモリアレイS1,S2,S3及びS4の全てをワークメモリの領域として用いる設定となる。
電源投入検出回路6は、不揮発性RAM1の図示しない電源端子に、電源が接続された際、電源電圧が入力することにより起動した後、イニシャライズ制御回路5に対して、投入検出信号を出力する。
イニシャライズ制御回路5は、上記投入検出信号が入力されると、上記イニシャライズ機能設定レジスタ3のフラグが立っていることを検出すると、入出力回路2に対して遮断制御信号を出力するとともに、上記イニシャライズ領域設定レジスタ4に設定されているメモリアレイにおける各メモリセルのイニシャライズを行う。また、イニシャライズ制御回路5は、イニシャライズ対象の全てのメモリアレイのイニシャライズが終了すると、上記遮断制御信号の出力を停止する。
イニシャライズ制御回路5は、上記投入検出信号が入力されると、上記イニシャライズ機能設定レジスタ3のフラグが立っていることを検出すると、入出力回路2に対して遮断制御信号を出力するとともに、上記イニシャライズ領域設定レジスタ4に設定されているメモリアレイにおける各メモリセルのイニシャライズを行う。また、イニシャライズ制御回路5は、イニシャライズ対象の全てのメモリアレイのイニシャライズが終了すると、上記遮断制御信号の出力を停止する。
ここで、イニシャライズ制御回路5は、イニシャライズ処理において、イニシャライズ対象のメモリアレイの全メモリ素子に対し、「0」または「1」のいずれか、例えば「1」を書き込んで初期設定を行うよう構成されている場合、イニシャライズ対象のメモリアレイの全メモリ素子に対して「1」を書き込む。
また、イニシャライズ制御回路5は、イニシャライズ機能設定レジスタ3のフラグが立っていないことを検出すると、以降のイニシャライズの処理を行わない。
上記入出力回路2は、イニシャライズ制御回路5から遮断制御信号が入力されると、この遮断制御信号が入力されている期間、データ信号、アドレス信号及びコマンド信号などの入力信号が入力されても、不揮発性RAM1における他の内部回路に対して出力しない状態(アクセス遮断状態)となる。
また、イニシャライズ制御回路5は、イニシャライズ機能設定レジスタ3のフラグが立っていないことを検出すると、以降のイニシャライズの処理を行わない。
上記入出力回路2は、イニシャライズ制御回路5から遮断制御信号が入力されると、この遮断制御信号が入力されている期間、データ信号、アドレス信号及びコマンド信号などの入力信号が入力されても、不揮発性RAM1における他の内部回路に対して出力しない状態(アクセス遮断状態)となる。
メモリアレイ制御回路7は、入力されるコマンドにて設定される読み出しモード等に対応し、入力されるアドレスに対応したメモリアレイ(S1〜S4)におけるメモリ素子に対し、データの書き込み及び読み出しの動作を行う。
カラムデコーダ71〜74は、それぞれ対応するメモリアレイ内において、メモリアレイ制御回路7から入力されるアドレスの一部(カラムアドレス)に対応するメモリ素子の列を選択する。
ロウデコーダ81〜84は、それぞれ対応するメモリアレイ内において、メモリアレイ制御回路7から入力されるアドレスの一部(ロウアドレス)に対応するメモリ素子の行を選択する。上述したメモリ素子の列と行との交差点にあるメモリ素子に対して、データの書き込み及び読み出し処理が行われる。
カラムデコーダ71〜74は、それぞれ対応するメモリアレイ内において、メモリアレイ制御回路7から入力されるアドレスの一部(カラムアドレス)に対応するメモリ素子の列を選択する。
ロウデコーダ81〜84は、それぞれ対応するメモリアレイ内において、メモリアレイ制御回路7から入力されるアドレスの一部(ロウアドレス)に対応するメモリ素子の行を選択する。上述したメモリ素子の列と行との交差点にあるメモリ素子に対して、データの書き込み及び読み出し処理が行われる。
次に、図2を参照して、第1の実施形態における不揮発性メモリのイニシャライズ処理の動作について説明する。図2は第1の実施形態における不揮発性メモリのイニシャライズ処理の動作例を示すフローチャートである。
ステップS01において、ボード上に搭載した後に、不揮発性RAM1を使用する初期設定として、マイクロプロセッサ等が出力するレジスタ設定のコマンドにより、イニシャライズ領域設定レジスタ4に対し、ワークメモリの領域として、すなわちイニシャライズ対象のメモリアレイを設定する。ここで、一例として、マイクロプロセッサは、イニシャライズ領域設定レジスタ4において、メモリアレイS1〜S3各々に対応するビットにフラグを立て、メモリセルアレイS4に対応するビットにフラグを立てない設定を行う。
次に、ステップS02において、ステップS01と同様の初期設定として、イニシャライズ機能設定レジスタ3に対して、上記イニシャライズ対象のメモリアレイのイニシャライズの有無を示すフラグ設定を行う。
ステップS01において、ボード上に搭載した後に、不揮発性RAM1を使用する初期設定として、マイクロプロセッサ等が出力するレジスタ設定のコマンドにより、イニシャライズ領域設定レジスタ4に対し、ワークメモリの領域として、すなわちイニシャライズ対象のメモリアレイを設定する。ここで、一例として、マイクロプロセッサは、イニシャライズ領域設定レジスタ4において、メモリアレイS1〜S3各々に対応するビットにフラグを立て、メモリセルアレイS4に対応するビットにフラグを立てない設定を行う。
次に、ステップS02において、ステップS01と同様の初期設定として、イニシャライズ機能設定レジスタ3に対して、上記イニシャライズ対象のメモリアレイのイニシャライズの有無を示すフラグ設定を行う。
そして、ステップS03において、上記マイクロプロセッサは、メモリアレイS4にアプリケーションを動作するプログラムを書き込み、このプログラムにより、メモリアレイS1〜S3をワークメモリとして用いて、通常のアプリケーション動作を行う。
次に、ステップS04において、ユーザは所定の処理が終了したとして、コンピュータボードの電源を落とす。
そして、ステップS05において、ユーザは他の処理を行うため、コンピュータボードの電源を投入する。
これにより、電源投入検出回路6は、電源が投入されたことを検出し、投入検出信号をイニシャライズ制御回路5に対して出力する。
次に、ステップS04において、ユーザは所定の処理が終了したとして、コンピュータボードの電源を落とす。
そして、ステップS05において、ユーザは他の処理を行うため、コンピュータボードの電源を投入する。
これにより、電源投入検出回路6は、電源が投入されたことを検出し、投入検出信号をイニシャライズ制御回路5に対して出力する。
この結果、ステップS06において、イニシャライズ制御回路5は、投入検出信号が入力されると、イニシャライズ機能設定レジスタ3にフラグが立っているか否かを検出し、フラグが立っていることを検出した場合、入出力回路2に対して遮断制御信号を出力するとともに、イニシャライズ領域設定レジスタ4のビットにフラグが立っているメモリアレイS1からS3に対するイニシャライズ処理を開始する。
また、入出力回路2は、遮断制御信号が入力されることにより、入力されるデータ信号、アドレス信号及びコマンド信号が入力されても、内部回路に対して出力しない入力遮断状態となる。
そして、イニシャライズ制御回路5は、メモリアレイS1からS3に対するイニシャライズ処理が終了すると、遮断制御信号の出力を停止する。
これにより、入出力回路2は、遮断制御信号が入力されなくなるため、入力遮断状態から、入力されるデータ信号、アドレス信号及びコマンド信号が入力されると、内部回路に対して出力する入力状態に遷移する。
また、入出力回路2は、遮断制御信号が入力されることにより、入力されるデータ信号、アドレス信号及びコマンド信号が入力されても、内部回路に対して出力しない入力遮断状態となる。
そして、イニシャライズ制御回路5は、メモリアレイS1からS3に対するイニシャライズ処理が終了すると、遮断制御信号の出力を停止する。
これにより、入出力回路2は、遮断制御信号が入力されなくなるため、入力遮断状態から、入力されるデータ信号、アドレス信号及びコマンド信号が入力されると、内部回路に対して出力する入力状態に遷移する。
<第2の実施形態>
以下、本発明の第2の実施形態による不揮発性メモリを図面を参照して説明する。図3はこの第2の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性RAM1は、入出力回路2、イニシャライズコマンド解釈回路10、イニシャライズ領域設定レジスタ4、イニシャライズ制御回路5、メモリアレイ制御回路7、カラムデコーダ71〜74、ロウデコーダ81〜84及びメモリ領域Sが設けられている。第1の実施形態と異なる点は、イニシャライズ機能設定レジスタ3及び電源投入検出回路6が無く、イニシャライズコマンド解釈回路10が新たに設けられている点である。図1の第1の実施形態と同様の構成には同一の符号を付し、この説明を省略する。
以下、本発明の第2の実施形態による不揮発性メモリを図面を参照して説明する。図3はこの第2の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性RAM1は、入出力回路2、イニシャライズコマンド解釈回路10、イニシャライズ領域設定レジスタ4、イニシャライズ制御回路5、メモリアレイ制御回路7、カラムデコーダ71〜74、ロウデコーダ81〜84及びメモリ領域Sが設けられている。第1の実施形態と異なる点は、イニシャライズ機能設定レジスタ3及び電源投入検出回路6が無く、イニシャライズコマンド解釈回路10が新たに設けられている点である。図1の第1の実施形態と同様の構成には同一の符号を付し、この説明を省略する。
第1の実施形態による不揮発性RAM1は、予めイニシャライズ機能設定レジスタ3に、電源投入時に行うイニシャライズ処理の有無が書き込まれ、電源投入時に、この有無によりイニシャライズ処理の実行及び非実行が制御されていた。
それに対して、この第2の実施形態による不揮発性RAM1は、外部からのイニシャライズを示すコマンドが入力された際に、イニシャライズを行うように構成されている。
以下、本第2の実施形態による不揮発性RAM1の構成を、第1の実施形態と異なる点のみを説明する。
それに対して、この第2の実施形態による不揮発性RAM1は、外部からのイニシャライズを示すコマンドが入力された際に、イニシャライズを行うように構成されている。
以下、本第2の実施形態による不揮発性RAM1の構成を、第1の実施形態と異なる点のみを説明する。
イニシャライズコマンド解釈回路10は、外部から入力されたコマンドが、イニシャライズ処理の実行を指示するイニシャライズコマンドか否かの検出を行う。
すなわち、イニシャライズコマンド解釈回路10は、入出力回路2を介して外部から入力されるコマンドを読み込み、このコマンドのデータ列が内部に設定されているイニシャライズコマンドのデータ列と一致するか否かを検出し、一致したことを検出した場合、イニシャライズコマンドが入力したと判定し、イニシャライズ制御回路5に対して、イニシャライズ制御信号を出力し、一方、一致しないことを検出した場合、何も出力しない。
すなわち、イニシャライズコマンド解釈回路10は、入出力回路2を介して外部から入力されるコマンドを読み込み、このコマンドのデータ列が内部に設定されているイニシャライズコマンドのデータ列と一致するか否かを検出し、一致したことを検出した場合、イニシャライズコマンドが入力したと判定し、イニシャライズ制御回路5に対して、イニシャライズ制御信号を出力し、一方、一致しないことを検出した場合、何も出力しない。
イニシャライズ制御回路5は、上記イニシャライズ制御信号が入力されると、入出力回路2に対して遮断制御信号を出力するとともに、上記イニシャライズ領域設定レジスタ4に設定されているメモリアレイにおける各メモリセルのイニシャライズを行う。
また、イニシャライズ制御回路5は、イニシャライズ対象の全てのメモリアレイのイニシャライズが終了すると、上記遮断制御信号の出力を停止する。
また、イニシャライズ制御回路5は、イニシャライズ対象の全てのメモリアレイのイニシャライズが終了すると、上記遮断制御信号の出力を停止する。
次に、図4を参照して、第2の実施形態における不揮発性メモリのイニシャライズ処理の動作について説明する。図4は第2の実施形態における不揮発性メモリのイニシャライズ処理の動作例を示すフローチャートである。
ステップS11は、第1の実施形態の不揮発性RAM1の図2のステップS1と同様のため、説明を省略する。
次に、ステップS12において、例えば、ユーザがイニシャライズ命令を、図示しない入装置(例えば、キーボードなど)から入力すると、コンピュータボード上のマイクロプロセッサから、不揮発性RAM1に対してイニシャライズコマンドが出力される。
これにより、イニシャライズコマンド解釈回路10は、入出力回路2を介して、コマンドを入力し、このコマンドがイニシャライズコマンドか否かの検出を行う。
ステップS11は、第1の実施形態の不揮発性RAM1の図2のステップS1と同様のため、説明を省略する。
次に、ステップS12において、例えば、ユーザがイニシャライズ命令を、図示しない入装置(例えば、キーボードなど)から入力すると、コンピュータボード上のマイクロプロセッサから、不揮発性RAM1に対してイニシャライズコマンドが出力される。
これにより、イニシャライズコマンド解釈回路10は、入出力回路2を介して、コマンドを入力し、このコマンドがイニシャライズコマンドか否かの検出を行う。
そして、ステップS13において、イニシャライズコマンド解釈回路10は、入力されるコマンドがイニシャライズコマンドであることを検出すると、入出力回路2に対して遮断制御信号を出力するとともに、イニシャライズ領域設定レジスタ4のビットにフラグが立っているメモリアレイS1からS3に対するイニシャライズ処理を開始する。
また、入出力回路2は、遮断制御信号が入力されることにより、入力されるデータ信号、アドレス信号及びコマンド信号が入力されても、内部回路に対して出力しない入力遮断状態となる。
また、入出力回路2は、遮断制御信号が入力されることにより、入力されるデータ信号、アドレス信号及びコマンド信号が入力されても、内部回路に対して出力しない入力遮断状態となる。
次に、ステップS14において、イニシャライズ制御回路5は、メモリアレイS1からS3に対するイニシャライズ処理が終了すると、遮断制御信号の出力を停止する。
これにより、入出力回路2は、遮断制御信号が入力されなくなるため、入力遮断状態から、入力されるデータ信号、アドレス信号及びコマンド信号が入力されると、内部回路に対して出力する入力状態に遷移する。
次に、ステップS15において、ユーザは所定の処理が終了したとして、コンピュータボードの電源を落とす。
そして、ステップS16において、他のユーザが処理を行うため、コンピュータボードの電源を投入するが、このとき、前のユーザが使用したデータがワークメモリの領域には残っておらず、他のユーザに重要な中間データを読み取られることがない。
これにより、入出力回路2は、遮断制御信号が入力されなくなるため、入力遮断状態から、入力されるデータ信号、アドレス信号及びコマンド信号が入力されると、内部回路に対して出力する入力状態に遷移する。
次に、ステップS15において、ユーザは所定の処理が終了したとして、コンピュータボードの電源を落とす。
そして、ステップS16において、他のユーザが処理を行うため、コンピュータボードの電源を投入するが、このとき、前のユーザが使用したデータがワークメモリの領域には残っておらず、他のユーザに重要な中間データを読み取られることがない。
<第3の実施形態>
以下、本発明の第3の実施形態による不揮発性メモリを図面を参照して説明する。図5はこの第3の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性RAM1は、入出力回路2、イニシャライズコマンド解釈回路10、イニシャライズ領域設定レジスタ4、イニシャライズ制御回路5、メモリアレイ制御回路7、書込プロテクト領域設定レジスタ11、読出制限領域設定レジスタ12、カラムデコーダ71〜74、ロウデコーダ81〜84及びメモリ領域Sが設けられている。
第2実施形態と異なる点は、書込プロテクト領域設定レジスタ11及び読出制限領域設定レジスタ12が新たに設けられている点である。図1の第1の実施形態及び図3の第2の実施形態の不揮発性RAM1と同様の構成には同一の符号を付し、この説明を省略する。
以下、本発明の第3の実施形態による不揮発性メモリを図面を参照して説明する。図5はこの第3の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性RAM1は、入出力回路2、イニシャライズコマンド解釈回路10、イニシャライズ領域設定レジスタ4、イニシャライズ制御回路5、メモリアレイ制御回路7、書込プロテクト領域設定レジスタ11、読出制限領域設定レジスタ12、カラムデコーダ71〜74、ロウデコーダ81〜84及びメモリ領域Sが設けられている。
第2実施形態と異なる点は、書込プロテクト領域設定レジスタ11及び読出制限領域設定レジスタ12が新たに設けられている点である。図1の第1の実施形態及び図3の第2の実施形態の不揮発性RAM1と同様の構成には同一の符号を付し、この説明を省略する。
書込プロテクト領域設定レジスタ11は、外部からのコマンドにより設定されるレジスタであり、メモリ領域が分割されたメモリセルのいずれか、例えば、本実施形態においては、メモリ領域Sが分割されたメモリセルアレイS1,S2,S3及びS4のいずれか、または全てを、データの書き込みを禁止する書込プロテクト対象として設定するレジスタである。ここで、書込プロテクト領域設定レジスタ11は、書込プロテクト対象のメモリセルアレイ各々に対応するレジスタのビットが設けられており、各ビットが「1」または「0」にて設定されることにより、書込プロテクト対象のメモリセルアレイを設定することとなっており、ビットに「1」が設定されている場合(フラグが立っている場合)に、このビットに対応するメモリセルアレイが書込プロテクト対象であることを示し、一方、ビットに「0」が設定されている場合(フラグが立っていない場合)に、このビットに対応するメモリセルアレイが書込プロテクト対象でないことを示す。
例えば、書込プロテクト領域設定レジスタ11において、メモリアレイS1,S2及びS3に対応するビットに「0」が設定されており、メモリアレイS4に対応するビットに「1」が設定されていると、メモリアレイS1,S2及びS3をワークメモリの領域として用い、メモリアレイS4をデータを固定するプログラムを格納する領域として用いる設定となる。
一方、書込プロテクト領域設定レジスタ11において、メモリアレイS1,S2,S3及びS4の全てに対応するビットに「1」が設定されていると、メモリアレイS1,S2,S3及びS4の全てを書き換えられては困る固定データの領域として用いる設定となる。
一方、書込プロテクト領域設定レジスタ11において、メモリアレイS1,S2,S3及びS4の全てに対応するビットに「1」が設定されていると、メモリアレイS1,S2,S3及びS4の全てを書き換えられては困る固定データの領域として用いる設定となる。
読出制限領域設定レジスタ12は、外部からのコマンドにより設定されるレジスタであり、メモリ領域が分割されたメモリセルのいずれか、例えば、本実施形態においては、メモリ領域Sが分割されたメモリセルアレイS1,S2,S3及びS4のいずれか、または全てを、データの読み出しに制限を設ける読出制限対象として設定するレジスタである。ここで、読出制限領域設定レジスタ12は、読出制限対象のメモリセルアレイ各々に対応するレジスタのビットが設けられており、各ビットが「1」または「0」にて設定されることにより、読出制限対象のメモリセルアレイを設定することとなっており、ビットに「1」が設定されている場合(フラグが立っている場合)に、このビットに対応するメモリセルアレイが読出制限対象であることを示し、一方、ビットに「0」が設定されている場合(フラグが立っていない場合)に、このビットに対応するメモリセルアレイが読出制限対象でないことを示す。
例えば、読出制限領域設定レジスタ12において、メモリアレイS1,S2及びS3に対応するビットに「0」が設定されており、メモリアレイS4に対応するビットに「1」が設定されていると、メモリアレイS1,S2及びS3をワークメモリの領域として用い、メモリアレイS4を読み出しを制限したい重要なデータを格納する領域として用いる設定となる。
一方、読出制限領域設定レジスタ12において、メモリアレイS1,S2,S3及びS4の全てに対応するビットに「1」が設定されていると、メモリアレイS1,S2,S3及びS4の全てを、読み出しを制限したい重要データを記憶する領域として用いる設定となる。
一方、読出制限領域設定レジスタ12において、メモリアレイS1,S2,S3及びS4の全てに対応するビットに「1」が設定されていると、メモリアレイS1,S2,S3及びS4の全てを、読み出しを制限したい重要データを記憶する領域として用いる設定となる。
上述した読出制限のメモリアレイのアクセスは、パスワードを含むコマンドを不揮発性RAM1に、データの読み出し処理を行う前に与える。
これにより、読出制限制御回路14は、入力されるコマンドに含まれるパスワードのビット列が、予め内部に設定したパスワードのビット列と一致しないことを検出した場合、一般的に知られている方法(例えば、ロウデコーダ及びカラムデコーダの動作を停止させる等)により、読出制限領域設定レジスタ12のフラグが立っているビットに対応するメモリアレイからのデータの読出を行わせない制御を行う。
これにより、読出制限制御回路14は、入力されるコマンドに含まれるパスワードのビット列が、予め内部に設定したパスワードのビット列と一致しないことを検出した場合、一般的に知られている方法(例えば、ロウデコーダ及びカラムデコーダの動作を停止させる等)により、読出制限領域設定レジスタ12のフラグが立っているビットに対応するメモリアレイからのデータの読出を行わせない制御を行う。
一方、読出制限制御回路14は、入力されるパスワードと内部に記憶されたパスワードとが同一であることを検出した場合、読出制限領域設定レジスタ12のフラグが立っているビットに対応するメモリアレイであっても、データの読出を行わる通常の制御を行う。
書込プロテクト制御回路13は、データの書込処理が行われる際(書込コマンドが検出されると)、書込プロテクト領域設定レジスタ11のフラグの立っているビットに対応するメモリアレイに対する書込処理を、一般的に知られている方法(例えば、ロウデコーダ及びカラムデコーダの動作を停止させる等)により、メモリ素子に対するデータの書込をプロテクトする。
書込プロテクト制御回路13は、データの書込処理が行われる際(書込コマンドが検出されると)、書込プロテクト領域設定レジスタ11のフラグの立っているビットに対応するメモリアレイに対する書込処理を、一般的に知られている方法(例えば、ロウデコーダ及びカラムデコーダの動作を停止させる等)により、メモリ素子に対するデータの書込をプロテクトする。
<不揮発性RAMの構成>
次に、図6及び図7を用いて、上述した各本実施形態におけるメモリ素子、すなわち固体電解質を用いた抵抗変化型メモリ素子の説明を行う。図6は大容量の不揮発性RAMのメモリアレイの回路を示す概念図である。また、図7は図6における抵抗変化型メモリ素子及びその近傍の断面構造を示す概念図である。ここで用いるメモリ素子は、抵抗変化型メモリ素子であり、電流を流すことにより抵抗値が変化する個体電解質からなる抵抗素子であり、MOSトランジスタQMと組み合わせてメモリ素子として用いる。各本実施形態におけるMOSトランジスタは例えばnチャネル型である。
各図において、RMは、固体電解質中の金属イオンの酸化還元反応によるフィラメントの形成/消失により抵抗値が変化することを用いた不揮発性メモリセルである。
次に、図6及び図7を用いて、上述した各本実施形態におけるメモリ素子、すなわち固体電解質を用いた抵抗変化型メモリ素子の説明を行う。図6は大容量の不揮発性RAMのメモリアレイの回路を示す概念図である。また、図7は図6における抵抗変化型メモリ素子及びその近傍の断面構造を示す概念図である。ここで用いるメモリ素子は、抵抗変化型メモリ素子であり、電流を流すことにより抵抗値が変化する個体電解質からなる抵抗素子であり、MOSトランジスタQMと組み合わせてメモリ素子として用いる。各本実施形態におけるMOSトランジスタは例えばnチャネル型である。
各図において、RMは、固体電解質中の金属イオンの酸化還元反応によるフィラメントの形成/消失により抵抗値が変化することを用いた不揮発性メモリセルである。
すなわち、抵抗素子RMは、チタン電極と銅電極との間に固体電解質を挟んだ構造となっており、固体電解質(例えば、硫化銅)中での原子(イオン)移動を利用しており、一方のチタン電極と他方の銅電極との間に、負電圧を印加することにより、個体電解質内にて酸化・還元反応が起こり、電解質中に金属架橋が形成されオン状態(低抵抗の状態)となる。一方、チタン電極と銅電極との間に、正電圧を印加することにより、逆の反応から金属架橋が消滅しオフ状態(高抵抗の状態)となる。
データの書込処理において、「0」データの書込みを、ロウセレクト信号線WLと、カラムセレクト信号線YSとを、それぞれ「H」レベルにし、MOSトランジスタQM、QA(QA1〜QAmの対応するいずれか)及びQB(QB1〜QBmの対応するいずれか)をオン状態とし、書込対象の特定のメモリ素子を選択する。そして、書き込みに必要な電流値の書込電流を、ライトドライバ側から仮想接地線VSLへと流し、この書込電流によってRMの抵抗値を高くすることにより行う。
一方、データの書込処理において、「1」データの書込みを、電流を上述した「0」の書込の場合と反対方向、すなわち仮想接地線VSL側からライトドライバ側へと流し、RMの抵抗値を低下させることにより行う。
一方、データの書込処理において、「1」データの書込みを、電流を上述した「0」の書込の場合と反対方向、すなわち仮想接地線VSL側からライトドライバ側へと流し、RMの抵抗値を低下させることにより行う。
また、読み出し処理において、ロウセレクト信号線WLとカラムセレクト信号線YSとの双方を「H」レベルにし、読み出し対象の特定のメモリ素子を選択し、リードアンプがI/O線を介して仮想接地線VSLへと流れる検出電流値と、図示しない基準値と比較・増幅することにより、RMの抵抗値が大(基準電流値より検出電流値が小さい)/小(基準電流値より検出電流値が大きい)を判定する。
なお、配線VDLはビット線BLとソース線SLとのプリチャージ電圧を供給する配線である。この配線VDLにより、MOSトランジスタQD1〜QDm及びQC1〜QCmがオン状態(PCが「H」レベル)において、読み出し前にメモリ素子が接続されているビット線BL及びソース線SLのMOSトランジスタがオン状態となり、メモリ素子はビットラインBLと接地ラインSLとが同電位に保持され、プリチャージが行われる。
なお、配線VDLはビット線BLとソース線SLとのプリチャージ電圧を供給する配線である。この配線VDLにより、MOSトランジスタQD1〜QDm及びQC1〜QCmがオン状態(PCが「H」レベル)において、読み出し前にメモリ素子が接続されているビット線BL及びソース線SLのMOSトランジスタがオン状態となり、メモリ素子はビットラインBLと接地ラインSLとが同電位に保持され、プリチャージが行われる。
また、プリチャージの後、PCが「L」レベルとなり、MOSトランジスタQD1〜QDm及びQC1〜QCmがオフ状態となり、ビット線BLとソース線SLとが配線VDLに対してフローティング状態となり、ロウセレクト信号線WLとカラムセレクト信号線YSとにより選択されたメモリ素子と、同一のビット線BL及びソース線SLに接続されているメモリ素子は、メモリ素子を選択するMOSトランジスタQMがオフしているために電流が流れず、読み出されたりデータが書き換えられることは無い。
上記ロウセレクト信号線WLはロウデコーダ8nにより、入力されるロウアドレスをデコード処理することにより生成される。また、上記カラムセレクト信号線YSはカラムデコーダ7nにより、入力されるカラムアドレスをデコード処理することにより生成される。
このメモリ素子は、数10nsにてデータの書き換え及び読み出しが可能であり、しかもフラッシュメモリとは異なり、書換え前にデータを消去する必要が無く、また書き込みベリファイも必要無いため、ワークメモリとして用いられるRAMとして使用することが可能である。
上記ロウセレクト信号線WLはロウデコーダ8nにより、入力されるロウアドレスをデコード処理することにより生成される。また、上記カラムセレクト信号線YSはカラムデコーダ7nにより、入力されるカラムアドレスをデコード処理することにより生成される。
このメモリ素子は、数10nsにてデータの書き換え及び読み出しが可能であり、しかもフラッシュメモリとは異なり、書換え前にデータを消去する必要が無く、また書き込みベリファイも必要無いため、ワークメモリとして用いられるRAMとして使用することが可能である。
図7において、基板100上に、ソース及びドレインの拡散層を形成し、ゲート電極が形成されMOSトランジスタQA1〜QAm、QB1〜QBm、QD1〜QDm、QC1〜QCm及びQMが形成され、複数の配線層であるカラムセレクト信号線YSm、ビット線BLm(配線VDL)、ワードセレクト信号WLn(配線PC)各層の配線が、それぞれ絶縁膜を介して形成されている。
抵抗素子RMは、MOSトランジスタQMのドレインに接続されたプラグPmと、ビット線BL(例えば、図3においてはビット線BLm)との間に形成されている。
抵抗素子RMは、MOSトランジスタQMのドレインに接続されたプラグPmと、ビット線BL(例えば、図3においてはビット線BLm)との間に形成されている。
<不揮発性RAMのイニシャライズ>
図6及び図8を用いて、各本実施形態における不揮発性RAMのイニシャライズ処理について説明する。図8は本発明における各実施形態における不揮発性RAMのイニシャライズの動作例を示すフローチャートである。
イニシャライズ制御回路5において、イニシャライズの前の段階として、イニシャライズが開始されると、ビット線BLとソース線SLのプリチャージが終了し、共にVDL電位のままフローティング状態となる(ステップS21)。このとき、ロウセレクト信号線WLとカラムセレクト信号線YSとは、全て「L」レベルに制御されている。
図6及び図8を用いて、各本実施形態における不揮発性RAMのイニシャライズ処理について説明する。図8は本発明における各実施形態における不揮発性RAMのイニシャライズの動作例を示すフローチャートである。
イニシャライズ制御回路5において、イニシャライズの前の段階として、イニシャライズが開始されると、ビット線BLとソース線SLのプリチャージが終了し、共にVDL電位のままフローティング状態となる(ステップS21)。このとき、ロウセレクト信号線WLとカラムセレクト信号線YSとは、全て「L」レベルに制御されている。
次に、仮想接地ラインVSLをグラウンド(接地)電位に設定し(ステップS22)、ライトドライバを駆動してI/O線を電源電位に設定する(ステップS23)。
そして、仮想接地ラインVSLとI/O線とが、それぞれ所定の電位(接地電位、電源電位)に到達した後、全てのロウセレクト信号線WLを「H」レベルにし、選択MOSトランジスタQMをオン状態にする(ステップS24)。
次に、全てのカラムセレクト信号線YSを「H」レベルにし、MOSトランジスタQA及びQBの全てをオン状態にする(ステップS25)。
そして、仮想接地ラインVSLとI/O線とが、それぞれ所定の電位(接地電位、電源電位)に到達した後、全てのロウセレクト信号線WLを「H」レベルにし、選択MOSトランジスタQMをオン状態にする(ステップS24)。
次に、全てのカラムセレクト信号線YSを「H」レベルにし、MOSトランジスタQA及びQBの全てをオン状態にする(ステップS25)。
上述した状態を一定時間保つことにより、全てのメモリ素子の抵抗RMに「0」のデータを同時に書き込むこととなり、メモリ素子がイニシャライズ(高抵抗化)されることとなる(ステップS26)。このイニシャライズに必要な電流値は、1つのメモリ素子単位にて数〜数10μA程度必要となるため、大きなメモリ領域(メモリ素子数が多いメモリアレイ)のイニシャライズを実行するためには、1K〜10K個単位のメモリ素子数のブロックにメモリアレイを分割して、このブロックをシリーズに、イニシャライズを順番に実行することが適当である。
なお、このメモリ素子は、従来の不揮発性メモリのように、一旦データを消去してデータを書き込む必要が無く、DRAMやSRAMのように、ランダムなアドレスに対してアクセスし、データの読み出し及び書き込みができるランダムアクセスが可能であり、すでに述べたように高速に、データの書き換えが可能であるため、このようにブロック化してシリーズにイニシャライズする方法においても、それにかかる時間は、例えば1Gビットの容量としても1秒以下で済み実用に耐えうる。
また、フラッシュメモリのような昇圧電源や、消去ベリファイなどの制御も不要なため、電源を投入したらすぐにイニシャライズを実行することができる。
また、フラッシュメモリのような昇圧電源や、消去ベリファイなどの制御も不要なため、電源を投入したらすぐにイニシャライズを実行することができる。
<不揮発性RAMの応用1>
図9を用いて、本発明による各実施形態における不揮発性RAMを、携帯型小型電子機器への適用に適した形態に実装した例を説明する。図9は上記不揮発性RAMを実装したパッケージ形態の断面を示す概念図である。
具体的には、図9(a),(b)及び(c)がSIP(System In a Package)として、例えば、プロセッサのLSIチップと積層し、一つのパッケージとしている。
図9を用いて、本発明による各実施形態における不揮発性RAMを、携帯型小型電子機器への適用に適した形態に実装した例を説明する。図9は上記不揮発性RAMを実装したパッケージ形態の断面を示す概念図である。
具体的には、図9(a),(b)及び(c)がSIP(System In a Package)として、例えば、プロセッサのLSIチップと積層し、一つのパッケージとしている。
図9(a)は不揮発性RAMと上記LSIチップとを積層してそれぞれの電極パッドをボンディングワイヤによりパッケージ基板に電気的に接続し、1つのパッケージに封止した構造となっている。また、図9(b)は不揮発性RAMのチップと、LSIチップとの相互の電極パッド間をマイクロ半田ボールにて接続して、1つのパッケージに封止した構造となっている。また、図9(c)は不揮発性RMAチップの複数チップを積層し、各不揮発性RAMチップ間をSi(シリコン)貫通電極により接続し、そのSi貫通電極により、LSIチップの電極に接続し、1つのパッケージに封止した構造となっている。また、図9(d)は、POP(Package On a Package)として、プロセッサを実装したパッケージと、大容量不揮発性RAMを2枚積層したパッケージとを重ね、1つの電子部品パッケージとした形態としている。
図9(a)から図9(d)の形態ように実装することにより、ボードにおける不揮発性RAMと上記LSIチップとの実装面積を削減することができ、携帯電話等の携帯型小型電子機器の小型化及び製造コストの削減の実現が可能である。
<不揮発性RAMの応用2>
図10は、本発明による各実施形態における不揮発性RAMを実装したシステムの構成例を示す概念図である。
すなわち、外部からのアクセスを遮断し、その間にメモリ領域の予め設定された一部領域(メモリアレイ)のデータをイニシャライズする機能を有するとともに、イニシャライズ対象となっていない上記以外の領域(メモリアレイ)には書込みプロテクト、及び/又は読み出し制限をかけることができる本実施形態による不揮発性RAMと、メディアプロセッサとを、図9に示す形態にて1パッケージに積層したSIPを、ベースバンドプロセッサに組み合わせて構成された携帯電話システムのブロック図を示す。
図10は、本発明による各実施形態における不揮発性RAMを実装したシステムの構成例を示す概念図である。
すなわち、外部からのアクセスを遮断し、その間にメモリ領域の予め設定された一部領域(メモリアレイ)のデータをイニシャライズする機能を有するとともに、イニシャライズ対象となっていない上記以外の領域(メモリアレイ)には書込みプロテクト、及び/又は読み出し制限をかけることができる本実施形態による不揮発性RAMと、メディアプロセッサとを、図9に示す形態にて1パッケージに積層したSIPを、ベースバンドプロセッサに組み合わせて構成された携帯電話システムのブロック図を示す。
不揮発性RAMと上記LSIチップとが1パッケージに封止されており、このパッケージとベースバンドプロセッサとのパッケージとにより、ボード上のシステム構成がシンプルになり、システムを形成するボードを縮小することが可能となり、製造コストの低減及びシステムの小型化が実現できる。
さらに、本発明のセキュリティ機能により、不揮発性RAMが実装された携帯電話等の携帯型小型電子機器を万一紛失した際にもデータの改ざん及び漏洩を防止することできる。
さらに、本発明のセキュリティ機能により、不揮発性RAMが実装された携帯電話等の携帯型小型電子機器を万一紛失した際にもデータの改ざん及び漏洩を防止することできる。
1…不揮発性RAM
2…入出力回路
3…イニシャライズ機能設定レジスタ
4…イニシャライズ領域設定レジスタ
5…イニシャライズ制御回路
6…電源投入検出回路
7…メモリアレイ制御回路
10…イニシャライズコマンド解釈回路
11…書込プロテクト領域設定レジスタ
12…読出制限領域設定レジスタ
13…書込プロテクト制御回路
14…読出制限制御回路
71,72,73,74…カラムデコーダ
81,82,83,84…ロウデコーダ
100…基板
S…メモリ領域
S1,S2,S3,S4…メモリアレイ
QA1,QAm、QB1,QBm、QC1,QCm,QD1,QDm,QM…MOSトランジスタ
2…入出力回路
3…イニシャライズ機能設定レジスタ
4…イニシャライズ領域設定レジスタ
5…イニシャライズ制御回路
6…電源投入検出回路
7…メモリアレイ制御回路
10…イニシャライズコマンド解釈回路
11…書込プロテクト領域設定レジスタ
12…読出制限領域設定レジスタ
13…書込プロテクト制御回路
14…読出制限制御回路
71,72,73,74…カラムデコーダ
81,82,83,84…ロウデコーダ
100…基板
S…メモリ領域
S1,S2,S3,S4…メモリアレイ
QA1,QAm、QB1,QBm、QC1,QCm,QD1,QDm,QM…MOSトランジスタ
Claims (12)
- ランダムにデータの読み書きを行う不揮発性RAMであり、
イニシャライズ信号が入力されると、遮断制御信号を出力するとともに、メモリのいずれか、あるいは全てをイニシャライズするイニシャライズ手段と、
前記遮断制御信号が入力されると、イニシャライズが行われている期間、外部からのアクセスを遮断するアクセス遮断手段と
を有することを特徴とする不揮発性メモリ。 - 前記メモリが複数のメモリアレイに分割されており、
前記イニシャライズ手段が、予め設定されたメモリアレイの消去を行う
ことを特徴とする請求項1記載の不揮発性メモリ。 - 予め設定された前記メモリアレイに対して書き込みを禁止するプロテクト動作、及びアクセスの有無による読み出し制限を行うプロテクト手段をさらに有することを特徴とする請求項2に記載の不揮発性メモリ。
- 前記メモリアレイのイニシャライズの有無を示すレジスタをさらに有し、
前記イニシャライズ手段が前記レジスタを参照して、設定されているメモリアレイをイニシャライズすることを特徴とする請求項2または請求項3に記載の不揮発性メモリ。 - 前記レジスタが電源切断された場合にも、データを保持することを特徴とする請求項4に記載の不揮発性メモリ。
- 電源が投入されたことを示す電源投入検出回路をさらに有し、
該電源投入回路が電源が投入されたことを検出した場合、前記イニシャライズ信号を出力することを特徴とする請求項1から請求項5のいずれかに記載の不揮発性メモリ。 - 入力された外部命令がイニシャライズ命令か否かを検出する外部命令検出手段をさらに有し、
該外部命令検出手段が前記外部命令がイニシャライズ命令であることを検出した場合、前記イニシャライズ信号を出力することを特徴とする請求項1から請求項5のいずれかに記載の不揮発性メモリ。 - 前記イニシャライズ手段がイニシャライズにおいて、イニシャライズを行うことが設定されたメモリアレイにおける全てのメモリ素子のデータを1または0のいずれかを書き込むことを特徴とする請求項1から請求項7のいずれかに記載の不揮発性メモリ。
- 前記メモリ素子が2端子の抵抗素子を有し、この抵抗素子における抵抗値の変化によりデータを記憶するものであり、
イニシャライズが前記抵抗素子の2端子のそれぞれに予め設定された電圧を印加することにより、1または0を書き込むことにより行うことを特徴とする請求項8記載の不揮発性メモリ。 - 前記請求項7に記載した不揮発性メモリを用いたコンピュータシステムにおいて、該不揮発性メモリの制御を行う不揮発性メモリ制御方法であり、
コンピュータが前記不揮発性メモリに対し、イニシャライズ命令を出力する過程と、
コンピュータが前記イニシャライズが終了したか否かを確認する過程と、
コンピュータが電源を切断する過程と
を有することを特徴とするコンピュータシステム。 - 請求項1から請求項9のいずれかに記載の不揮発性メモリと、
マイクロプロセッサと
を積層して構成したことを特徴とする半導体装置。 - 請求項1から請求項9のいずれかに記載の不揮発性メモリと、マイクロプロセッサとを積層して構成した半導体装置と、
入出力装置と
から構成されるコンピュータシステム。
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