JP2008197646A - 表示パネルの駆動装置及び駆動方法 - Google Patents
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Abstract
【課題】表示パネルの駆動装置及び駆動方法を提供する。
【解決手段】本発明の表示パネルの駆動装置は、タイミング制御部、ライン保存部、フレーム保存部、及び画像補償部を備える。タイミング制御部は、CPUインターフェース方式で相互連結された外部システムから外部水平同期信号を受信する。ライン保存部は、外部システムから伝送されたn(nは自然数)番目フレーム画像信号を外部水平同期信号に基づいてライン単位で保存する。フレーム保存部は、外部水平同期信号に基づいてn−1番目フレーム画像信号を保存する。画像補償部は、ライン保存部及びフレーム保存部から外部水平同期信号に基づいてそれぞれ出力されたn番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する。これによって、CPUインターフェースモードで動画像の表示品質を向上させることができる。
【選択図】図2
【解決手段】本発明の表示パネルの駆動装置は、タイミング制御部、ライン保存部、フレーム保存部、及び画像補償部を備える。タイミング制御部は、CPUインターフェース方式で相互連結された外部システムから外部水平同期信号を受信する。ライン保存部は、外部システムから伝送されたn(nは自然数)番目フレーム画像信号を外部水平同期信号に基づいてライン単位で保存する。フレーム保存部は、外部水平同期信号に基づいてn−1番目フレーム画像信号を保存する。画像補償部は、ライン保存部及びフレーム保存部から外部水平同期信号に基づいてそれぞれ出力されたn番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する。これによって、CPUインターフェースモードで動画像の表示品質を向上させることができる。
【選択図】図2
Description
本発明は、表示パネルの駆動装置及び駆動方法に関し、より詳細には、CPUインターフェースモードを有する表示パネルの駆動装置及び駆動方法に関する。
近年、中小型液晶表示装置の市場が拡大するに従い、液晶表示装置に対して要求される条件が多様になっている。例えば、デジタルカメラやDMB(digital multimedia broadcasting)のような動画像の具現が必要な中小型液晶表示装置では、高画質及び高品質画像の具現が要求される。
しかし、現在、中小型液晶表示装置は、主に静止画像を表示するように具現されることから、液晶の応答速度が遅くなっており、階調間の応答速度は更に遅い。全階調間の応答速度を動画像表示で容易にするためには、オーバードライビング(Overdriving)技術が適用されなければならない。オーバードライビング技術は、フレーム単位の画像信号を比較し、現在入力されたフレーム画像信号を補償する技術である。例えば、N−1番目フレーム画像信号と連続するN番目フレーム画像信号を比較してN−1番目フレーム補償画像信号を出力する技術である。従って、オーバードライビング技術は、入力される画像信号と補償されて出力される画像信号との間で同期が必要である。
現在、中小型液晶表示装置は、CPUインターフェース方式によって外部システムの外部クロック信号に同期して受信した画像信号を液晶表示装置内のフレームメモリに保存し、液晶表示装置内で内部的に生成された内部クロック信号に同期させてフレームメモリに保存された画像信号を表示パネルに出力する方式を有する。
即ち、外部システムから実時間に画像信号が伝送されないので、受信した画像信号と表示パネルに出力される画像信号との間で同期が合わなくなる。これによって、CPUインターフェース方式を適用する中小型液晶表示装置は、オーバードライビング技術を適用することができないという問題点がある。
そこで、本発明は、上記従来の問題点に鑑みてなされたもので、本発明の目的は、CPUインターフェースモードで動画像の表示品質を向上するための表示パネルの駆動装置を提供することにある。
本発明の他の目的は、この表示パネルの駆動方法を提供することにある。
上記目的を達成するためになされた本発明の一特徴による表示パネルの駆動装置は、タイミング制御部、ライン保存部、フレーム保存部、及び画像補償部を備える。前記タイミング制御部は、CPUインターフェース方式で相互連結された外部システムから外部水平同期信号を受信する。前記ライン保存部は、前記外部システムから伝送されたn(nは自然数)番目フレーム画像信号を前記外部水平同期信号に基づいてライン単位で保存する。前記フレーム保存部は、前記外部水平同期信号に基づいてn−1番目フレーム画像信号を保存する。前記画像補償部は、前記ライン保存部及び前記フレーム保存部から前記外部水平同期信号に基づいてそれぞれ出力された前記n番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する。
上記目的を達成するためになされた本発明の他の特徴による表示パネルの駆動装置は、クロック発生部、タイミング制御部、ライン保存部、フレーム保存部、及び画像補償部を備える。前記クロック発生部は、内部水平同期信号及び内部垂直同期信号を生成する。前記タイミング制御部は、CPUインターフェース方式で相互連結された外部システムに前記内部水平同期信号及び前記内部垂直同期信号を伝送する。前記ライン保存部は、前記外部システムから前記内部水平同期信号に同期して伝送されたn(nは自然数)番目フレーム画像信号を受信してライン単位で保存する。前記フレーム保存部は、前記内部水平同期信号に基づいて前記n−1番目フレーム画像信号を保存する。前記画像補償部は、前記ライン保存部及び前記フレーム保存部から前記内部水平同期信号に基づいてそれぞれ出力された前記n番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する。
上記目的を達成するためになされた本発明の一特徴による表示パネルの駆動方法は、CPUインターフェース方式で相互連結された外部システムから伝送された外部水平同期信号及びn(nは自然数)番目フレーム画像信号を受信する段階と、前記n番目フレーム画像信号を前記外部水平同期信号に基づいてライン単位で保存する段階と、前記外部水平同期信号に基づいて予め保存されたn−1番目フレーム画像信号及びn番目フレーム画像信号を出力する段階と、前記n番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する段階と、前記n番目フレーム補償画像信号をアナログ形態の補償画像信号に変換して出力する段階と、を有する。
上記目的を達成するためになされた本発明の他の特徴による表示パネルの駆動方法は、内部水平同期信号及び内部垂直同期信号を生成する段階と、CPUインターフェース方式で相互連結された外部システムに前記内部水平同期信号及び前記内部垂直同期信号を伝送する段階と、前記外部システムから前記内部水平同期信号に同期して伝送されたn(nは自然数)番目フレーム画像信号を受信してライン単位で保存する段階と、前記内部水平同期信号に基づいて予め保存されたn−1番目フレーム画像信号及びn番目フレーム画像信号を出力する段階と、前記n番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する段階と、前記n番目フレーム補償画像信号をアナログ形態の補償画像信号に変換して出力する段階と、を有する。
このような本発明の表示パネルの駆動装置及び駆動方法によれば、CPUインターフェース方式を有する中小型表示装置において、ライン単位の画像信号を保存するライン保存部を具備することにより、n−1番目フレーム画像信号とn番目フレーム画像信号との間の入出力同期を合わせてn番目フレームの補償画像信号を生成することができる。これによって、CPUインターフェース方式を有する中小型表示装置で動画像の表示品質を向上させることができる。
以下、本発明の表示パネルの駆動装置及び駆動方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。なお、同じ構成要素には同じ図面符号を付与し、重複する説明は簡略に説明する。
図1は、本発明の一実施例による表示装置の平面図である。
図1を参照すると、表示装置は、表示パネル100、駆動装置200、及びフレキシブル印刷回路基板300を含む。
フレキシブル印刷回路基板(以下、FPC)300は、外部システム(図示せず)と駆動装置200を電気的に連結する。外部システムと駆動装置200は、CPUインターフェース方式で相互連結され、画像信号と制御信号を送信及び受信する。
表示パネル100は、複数の画素部が形成された表示領域DAと、表示領域DAを取り囲む周辺領域PAとで形成される。各画素部Pには、対応するゲート配線GL及びソース配線DLに連結されたスイッチング素子TFTと、スイッチング素子TFTに連結された液晶キャパシタCLC、及び液晶キャパシタCLCに連結されたストレージキャパシタCSTを含む。
周辺領域PAには、駆動装置200及びゲート駆動部110が配置される。駆動装置200は、チップ形態でソース配線DLの一端部に対応する周辺領域PAに実装される。ゲート駆動部110は、ゲート配線GLの一端部に対応する周辺領域PAに集積されるか、チップ形態で実装される。
駆動装置200は、外部システムからCPUインターフェース方式で伝送されたn番目フレーム画像信号と予め保存されたn−1番目画像信号を利用してn番目フレーム補償画像信号を生成して表示パネル100のソース配線に出力する。ここでnは自然数である。
ゲート駆動部110は、駆動装置200から供給されたゲート制御信号に基づいて、ゲート配線にゲート信号を出力する。
図2は、図1の駆動装置の一実施例によるブロック図である。
図1及び図2を参照すると、本実施例による駆動装置200aは、タイミング制御部210、レジスタ213、クロック発生部215、電圧発生部220、ライン保存部230、フレーム保存部240、画像補償部250、ソース駆動部260、及びゲート制御部270を含む。
タイミング制御部210は、外部システムからCPUインターフェース方式で伝送された外部クロック信号ECK及び外部水平同期信号EHSに基づいて、駆動装置200aを制御する制御信号を出力する。制御信号は、ライン保存部230、フレーム保存部240、画像補償部250、及びソース駆動部260を制御するソース制御信号210dとゲート制御部270を制御するゲート制御信号210gを含む。
レジスタ213は、外部水平同期信号EHSを利用してフレーム画像信号の開始点を記録する。クロック発生部215は、レジスタ213に記録されたフレーム画像信号の開始点に基づいて、内部垂直同期信号IVSを生成してタイミング制御部210に供給する。結果的に、タイミング制御部210は、外部クロック信号ECK、外部水平同期信号EHS、及び内部垂直同期信号IVSに基づいて、ソース制御信号210d及びゲート制御信号210gを発生する。
電圧発生部220は、タイミング制御部210の制御によって駆動電圧を生成する。駆動電圧は、ゲート制御部270に供給されるゲート電圧VL、VH、ソース駆動部260に供給される基準ガンマ電圧VREF、表示パネル100に供給される共通電圧VCOMを含む。
ライン保存部230は、外部水平同期信号EHSに同期したソース制御信号210dに基づいて、外部システムから伝送されたn番目フレームFnの画像信号をライン単位で保存し、ライン単位で画像補償部250及びフレーム保存部240に出力する。ライン保存部230はラインラッチ又はラインメモリであり、好ましくは少なくとも2ライン以上の画像信号を保存する。
フレーム保存部240は、外部水平同期信号EHSに同期したソース制御信号210dに基づいて、予め保存されたn−1番目フレームFn−1の画像信号をライン単位で画像補償部250に出力し、ライン保存部230から出力されたn番目フレームFnの画像信号を保存する。
例えば、ライン保存部230にn番目フレームFnのk番目ラインの画像信号の保存が完了すると、ライン保存部230は、n番目フレームのk番目ラインの画像信号を画像補償部250に出力してフレーム保存部240に保存する。一方、フレーム保存部240は、n−1番目フレームFn−1のk番目ラインの画像信号を画像補償部250に出力する。
画像補償部250には、n番目フレームFnのk番目ラインの画像信号230Lとn−1番目フレームFn−1のk番目ラインの画像信号240Lが入力される。画像補償部250は、n−1番目フレームの画像信号とn番目フレームの画像信号に対応して補償画像信号又は演算パラメーターがマッピングされたルックアップテーブル(Look Up Table:LUT)を含む。画像補償部250は、ルックアップテーブルを利用してn番目フレームのk番目ラインの補償画像信号Fn’を生成してソース駆動部260に出力する。
ソース駆動部260は、ライン単位の補償画像信号をアナログ形態の補償画像信号(D1、D2、…、Dk)に変換して表示パネル100のソース配線に出力する。ここでkは、自然数である。
ゲート制御部270は、タイミング制御部210から供給されたゲート制御信号210gと電圧発生部220から供給されたゲート電圧VL、VHをレベルシフトしてゲート駆動部110に供給する。即ち、ゲート駆動部110には、垂直開始信号STV、第1クロック信号CK、第2クロック信号CKB、及びゲートオン電圧VDD、及びゲートオフ電圧VSSが供給される。
図3は、図1の駆動装置の他の実施例によるブロック図である。
図1及び図3を参照すると、本実施例による駆動装置200bは、タイミング制御部210、電圧発生部220、ライン保存部230、フレーム保存部240、画像補償部250、ソース駆動部260、及びゲート制御部270を含む。
タイミング制御部210は、外部システムからCPUインターフェース方式で伝送された外部クロック信号ECK、外部水平同期信号EHS、及び外部垂直同期信号EVSに同期した制御信号を生成して駆動装置200bを制御する。
即ち、本実施例の駆動装置200bは、外部システムから外部垂直同期信号EVSを更に受信する。これによって図1及び図2の実施例の駆動装置200aのように、レジスタ213を利用して内部垂直同期信号IVSを別途に生成する必要がない。
以下、電圧発生部220、ライン保存部230、フレーム保存部240、画像補償部250、ソース駆動部260、及びゲート制御部270の動作は、図2の実施例と実質的に同じなので、詳細な説明は省略する。
図4は、図2及び図3に示した駆動装置の駆動方法を示す流れ図である。以下では、図2の駆動装置を参照して本実施例の駆動方法を説明する。
図1、図2、及び図4を参照すると、駆動装置200aは、外部システムから受信した外部クロック信号ECK及び外部水平同期信号EHSに同期して受信したn番目フレームFnのk番目ラインの画像信号をライン保存部230に保存する(ステップS410)。
ライン保存部230にn番目フレームFnのk番目ラインの画像信号が保存されると、n番目フレームFnのk番目ラインの画像信号230Lを画像補償部250に出力する(ステップS420)。
フレーム保存部240は、外部水平同期信号EHSに同期させ、予め保存されたn−1番目フレームFn−1のk番目ラインの画像信号240Lを画像補償部250に出力する(ステップS420)。
画像補償部250は、n番目フレームFnのk番目ラインの画像信号230Lとn−1番目フレームFn−1のk番目ラインの画像信号240Lを利用してn番目フレームのk番目ラインの補償画像信号Fn’を出力する(ステップS430)。
ソース駆動部260は、n番目フレームのk番目ラインの補償画像信号Fn’を、基準ガンマ電圧VREFを利用してアナログ形態の補償画像信号(D1、D2、…、Dk)に変換する(ステップS440)。
ソース駆動部260は、アナログ形態のn番目フレームのk番目ラインの補償画像信号(D1、D2、…、Dk)をソース配線に出力する(ステップS450)。
一方、ゲート駆動部110は、タイミング制御部210の制御によってゲート信号を表示パネル100のゲート配線に出力する。ソース配線にk番目ラインの補償画像信号Fn’が出力される間、k番目ラインに対応するゲート配線GLkにゲート信号が印加される。これによって表示パネル100には補償画像信号が表示される(ステップS460)。
図5は、図1の駆動装置の更に他の実施例によるブロック図である。
図1及び図5を参照すると、本実施例による駆動装置200cは、タイミング制御部210、レジスタ213、クロック発生部215、電圧発生部220、ライン保存部230、フレーム保存部240、画像補償部250、ソース駆動部260、及びゲート制御部270を含む。
タイミング制御部210は、外部システムからCPUインターフェース方式で伝送された外部クロック信号ECK及び外部水平同期信号EHSに同期した制御信号を生成して駆動装置200cを制御する。制御信号は、画像信号を処理するライン保存部230、フレーム保存部240、画像補償部250、及びソース駆動部260を制御するソース制御信号210dとゲート制御部270を制御するゲート制御信号210gを含む。
レジスタ213は、外部水平同期信号EHSを利用してフレーム画像信号の開始点を記録する。
クロック発生部215は、レジスタ213に記録されたフレーム画像信号の開始点を利用して内部垂直同期信号IVSを生成する。クロック発生部215は、外部水平同期信号EHSを分割してピクセルクロック信号PCKを生成する。
クロック発生部215は、内部垂直同期信号IVS及びピクセルクロック信号PCKをタイミング制御部210に供給する。結果的に、タイミング制御部210は、外部クロック信号ECK、外部水平同期信号EHS、内部垂直同期信号IVS、及びピクセルクロック信号PCKに基づいて、ソース制御信号210d及びゲート制御信号210gを発生する。
電圧発生部220は、タイミング制御部210の制御によって駆動電圧を生成する。駆動電圧は、ゲート制御部270に供給されるゲート電圧VL、VH、ソース駆動部260に供給される基準ガンマ電圧VREF、表示パネル100に供給される共通電圧VCOMを含む。
ライン保存部230は、外部水平同期信号EHS及びピクセルクロック信号PCKに同期したソース制御信号210dに基づいて、外部システムから伝送されたn番目フレームFnの画像信号をライン単位で保存し、n番目フレームFnの画像信号をピクセル単位で画像補償部250及びフレーム保存部240に出力する。
フレーム保存部240は、外部水平同期信号EHS及びピクセルクロック信号PCKに同期したソース制御信号210dに基づいて、保存されたn−1番目フレームFn−1の画像信号をピクセル単位で画像補償部250に出力する。又、フレーム保存部240は、ライン保存部230から出力されたn番目フレームFnの画像信号を保存する。
例えば、ライン保存部230にn番目フレームFnのk番目ラインの画像信号の保存が完了すると、ライン保存部230は、n番目フレームのk番目ラインのピクセル画像信号230Pを画像補償部250に出力する。一方、フレーム保存部240は、n−1番目フレームFn−1のk番目ラインのピクセル画像信号240Pを画像補償部250に出力する。
画像補償部250には、n番目フレームFnのピクセル画像信号230Pとn−1番目フレームFn−1のピクセル画像信号240Pが入力される。画像補償部250は、n番目フレームのピクセル画像信号230Pとn−1番目フレームのピクセル画像信号240Pに対応するn番目フレームのピクセル補償画像信号Fn’をソース駆動部260に出力する。
ソース駆動部260は、ピクセル単位の補償画像信号をライン単位の補償画像信号にグルーピングし、グルーピングされたライン単位の補償画像信号をアナログ形態の補償画像信号(D1、D2、…、Dk)に変換して表示パネル100のソース配線に出力する。
ゲート制御部270は、タイミング制御部210から供給されたゲート制御信号210gと電圧発生部220から供給されたゲート電圧VL、VHをレベルシフトしてゲート駆動部110に供給する。即ち、ゲート駆動部110には、垂直開始信号STV、第1クロック信号CK、第2クロック信号CKB、及びゲートオン電圧VDD、及びゲートオフ電圧VSSが供給される。
図6は、図1の駆動装置の更に他の実施例によるブロック図である。
図1及び図6を参照すると、本実施例による駆動装置200dは、タイミング制御部210、クロック発生部215、電圧発生部220、ライン保存部230、フレーム保存部240、画像補償部250、ソース駆動部260、及びゲート制御部270を含む。
タイミング制御部210は、外部システムから受信した外部クロック信号ECK、外部水平同期信号EHS、及び外部垂直同期信号EVSに同期した制御信号を生成して駆動装置200dを制御する。
即ち、本実施例の駆動装置200dは、図5の実施例と比較して外部システムから外部垂直同期信号EVSを更に受信する。これによって、図5の実施例の駆動装置200cのように、レジスタ213を利用して内部垂直同期信号IVSを別途に生成する必要がない。
以下、ピクセルクロック信号PCKを生成するクロック発生部215、電圧発生部220、ライン保存部230、フレーム保存部240、画像補償部250、ソース駆動部260、及びゲート制御部270の動作は、図5での実施例と実質的に同じなので、詳細な説明は省略する。
図3の実施例がライン単位で画像信号を補償する反面、図5の実施例及び図6の実施例はピクセル単位で画像信号を補償する。これによって、高解像度である場合、画像補償部で処理するデータ量が増加して画像補償部のロジック回路が大きくなるという短所を補完することができる。
図7は、図5及び図6に示した駆動装置の駆動方法を示す流れ図である。以下では、図5の駆動装置を参照して他の実施例の駆動方法を説明する。
図1、図5、及び図7を参照すると、駆動装置200cは、外部システムから受信した外部クロック信号ECK及び外部水平同期信号EHSに同期したn番目フレームFnのk番目ラインの画像信号をライン保存部230に保存する(ステップS510)。
ライン保存部230にn番目フレームFnのk番目ラインの画像信号が保存されると、外部水平同期信号EHSを分割して生成されたピクセルクロック信号PCKに同期させてn番目フレームFnのk番目ラインの画像信号をピクセル単位で出力する。即ち、ライン保存部230は、n番目フレームFnのピクセル画像信号230Pを画像補償部250に出力する(ステップS520)。
フレーム保存部240は、ピクセルクロック信号PCKに同期させ、予め保存されたn−1番目フレームFn−1のk番目ラインの画像信号をピクセル単位で出力する。即ち、フレーム保存部240は、n−1番目フレームFn−1のピクセル画像信号240Pを画像補償部250に出力する(ステップS520)。
画像補償部250は、n番目フレームFnのピクセル画像信号230Pとn−1番目フレームFn−1のピクセル画像信号240Pを利用してn番目フレームのピクセル補償画像信号Fn’を出力する(ステップS530)。
ソース駆動部260は、n番目フレームのピクセル補償画像信号Fn’をライン単位でグルーピングし、ライン単位のn番目フレームの補償画像信号Fn’を、基準ガンマ電圧VREFを利用してアナログ形態の補償画像信号(D1、D2、…、Dk)に変換する(ステップS540)。
ソース駆動部260は、アナログ形態のn番目フレームのk番目ラインの補償画像信号(D1、D2、…Dk)をソース配線に出力する(ステップS550)。
一方、ゲート駆動部110は、タイミング制御部210の制御によってゲート信号を表示パネル100のゲート配線に出力する。ソース配線にk番目ラインの補償画像信号Fn’が出力される間、k番目ラインに対応するゲート配線GLkにゲート信号が印加される。これによって、表示パネル100には補償画像信号が表示される(ステップS560)。
図8は、図1の駆動装置の更に他の実施例によるブロック図である。
図1及び図8を参照すると、本実施例の駆動装置200eは、タイミング制御部210、クロック発生部215、電圧発生部220、ライン保存部230、フレーム保存部240、画像補償部250、ソース駆動部260、及びゲート制御部270を含む。
タイミング制御部210は、クロック発生部215から生成された内部水平同期信号IHS及び内部垂直同期信号IVSを外部システムに伝送する。外部システムは、内部水平同期信号IHS及び内部垂直同期信号IVSに同期した画像信号Fn_DATAを駆動装置300eに伝送する。
タイミング制御部210は、内部水平同期信号IHS及び内部垂直同期信号IVSに同期した制御信号を生成して駆動装置200eを制御する。制御信号は、画像信号を処理するライン保存部230、フレーム保存部240、画像補償部250、及びソース駆動部260を制御するソース制御信号210dとゲート制御部270を制御するゲート制御信号210gを含む。
電圧発生部220は、タイミング制御部210の制御によって駆動電圧を生成する。駆動電圧は、ゲート制御部270に供給されるゲート電圧VL、VH、ソース駆動部260に供給される基準ガンマ電圧VREF、表示パネル100に供給される共通電圧VCOMを含む。
ライン保存部230は、内部水平同期信号IHS及び内部垂直同期信号IVSに同期して外部システムから伝送されたn番目フレームFnの画像信号をライン単位で保存し、n番目フレームFnの画像信号をライン単位で画像補償部250及びフレーム保存部240に出力する。
フレーム保存部240は、内部水平同期信号IHS及び内部垂直同期信号IVSに同期したソース制御信号210dに基づいて、予め保存されたn−1番目フレームFn−1の画像信号をライン単位で画像補償部250に出力する。又、フレーム保存部240には、ライン保存部230から出力されたn番目フレームFnの画像信号が保存される。
例えば、ライン保存部230にn番目フレームFnのk番目ラインの画像信号の保存が完了すると、ライン保存部230は、n番目フレームのk番目ラインの画像信号を画像補償部250に出力してフレーム保存部240に保存する。一方、フレーム保存部240は、n−1番目フレームFn−1のk番目ラインの画像信号を画像補償部250に出力する。
画像補償部250には、n番目フレームFnのk番目ラインの画像信号230Lとn−1番目フレームFn−1のk番目ラインの画像信号240Lが入力される。画像補償部250は、n−1番目フレームの画像信号と、n番目フレームの画像信号に対応して補償画像信号又は演算パラメーターがマッピングされたルックアップテーブル(LUT)を含む。画像補償部250は、ルックアップテーブルを利用してn番目フレームのk番目ラインの補償画像信号Fn’をソース駆動部260に出力する。
ソース駆動部260は、ライン単位の補償画像信号をアナログ形態の補償画像信号(D1、D2、…、Dk)に変換して表示パネル100のソース配線に出力する。ここでkは自然数である。
ゲート制御部270は、タイミング制御部210から供給されたゲート制御信号210gと電圧発生部220から供給されたゲート電圧VL、VHをレベルシフトしてゲート駆動部110に供給する。即ち、ゲート駆動部110には、垂直開始信号STV、第1クロック信号CK、第2クロック信号CKB、及びゲートオン電圧VDD、及びゲートオフ電圧VSSが供給される。
図9は、図8に示した駆動装置の駆動方法を示す流れ図である。
図1、図8、及び図9を参照すると、駆動装置200eは、外部システムに内部水平同期信号IHS及び内部垂直同期信号IVSを伝送する(ステップS610)。
駆動装置200eでは、外部システムからCPUインターフェース方式で内部水平同期信号IHS及び内部垂直同期信号IVSに同期して受信されたn番目フレームFnのk番目ラインの画像信号がライン保存部230に保存される(ステップS620)。
ライン保存部230にn番目フレームFnのk番目ラインの画像信号が保存されると、内部水平同期信号IHSに同期させ、保存されたn番目フレームFnのk番目ラインの画像信号230Lを画像補償部250に出力する(ステップS630)。
フレーム保存部240は、内部水平同期信号IHSに同期させ、予め保存されたn−1番目フレームFn−1のk番目ラインの画像信号240Lを画像補償部250に出力する(S630)。
画像補償部250は、n番目フレームFnのk番目ラインの画像信号230Lとn−1番目フレームFn−1のk番目ラインの画像信号240Lを利用してn番目フレームのk番目ラインの補償画像信号Fn’を出力する(ステップS640)。
ソース駆動部260は、n番目フレームのk番目ラインの補償画像信号Fn’を基準ガンマ電圧VREFを利用してアナログ形態の補償画像信号(D1、D2、…、Dk)に変換する(ステップS650)。
ソース駆動部260は、アナログ形態のn番目フレームのk番目ラインの補償画像信号(D1、D2、…、Dk)をソース配線に出力する(ステップS660)。
一方、ゲート駆動部110は、ソース配線にk番目ラインの補償画像信号Fn’が出力される間、k番目ラインに対応するゲート配線GLkにゲート信号を印加する。これによって、表示パネル100には補償画像信号が表示される(ステップS670)。
図10は、図1の駆動装置の更に他の実施例によるブロック図である。
図1及び図10を参照すると、本実施例の駆動装置200fは、タイミング制御部210、クロック発生部215、電圧発生部220、ライン保存部230、フレーム保存部240、画像補償部250、ソース駆動部260、及びゲート制御部270を含む。
タイミング制御部210は、クロック発生部215から生成された内部水平同期信号IHS、内部垂直同期信号IVS、及びピクセルクロック信号PCKを外部システムに伝送する。
外部システムは、内部水平同期信号IHS、内部垂直同期信号IVS、及びピクセルクロック信号PCKに同期した画像信号Fn_DATAを駆動装置200eに伝送する。即ち、本実施例は、図8の実施例に対して、ピクセルクロック信号PCKを外部システムに更に伝送することにより、外部システムから伝送される画像信号をピクセル単位まで同期させる。
タイミング制御部210は、内部水平同期信号IHS、内部垂直同期信号IVS、及びピクセルクロック信号PCKに同期した制御信号を生成して駆動装置200fを制御する。制御信号は、画像信号を処理するライン保存部230、フレーム保存部240、画像補償部250、及びソース駆動部260を制御するソース制御信号210dとゲート制御部270を制御するゲート制御信号210gを含む。
電圧発生部220は、タイミング制御部210の制御によって駆動電圧を生成する。駆動電圧は、ゲート制御部270に供給されるゲート電圧VL、VH、ソース駆動部260に供給される基準ガンマ電圧VREF、表示パネル100に供給される共通電圧VCOMを含む。
ライン保存部230は、内部水平同期信号IHS、内部垂直同期信号IVS、及びピクセルクロック信号PCKに同期して外部システムから伝送されたn番目フレームFnの画像信号をライン単位で保存し、n番目フレームFnの画像信号をピクセル単位で画像補償部250及びフレーム保存部240に出力する。
フレーム保存部240は、ピクセルクロック信号PCKに同期したソース制御信号210dに基づいて、予め保存されたn−1番目フレームFn−1の画像信号をピクセル単位で画像補償部250に出力し、ライン保存部230から出力されたn番目フレームFnの画像信号を保存する。
例えば、ライン保存部230にn番目フレームFnのk番目ラインの画像信号の保存が完了すると、ライン保存部230は、n番目フレームのk番目ラインのピクセル画像信号230Pを画像補償部250に出力する。一方、フレーム保存部240は、n−1番目フレームFn−1のk番目ラインのピクセル画像信号240Pを画像補償部250に出力する。
画像補償部250には、n番目フレームFnのピクセル画像信号230Pとn−1番目フレームFn−1のピクセル画像信号240Pが入力される。画像補償部250は、補償された画像信号又は演算パラメーターがn−1番目フレームの画像信号及びn番目フレームの画像信号に対応してマッピングされたルックアップテーブルを含む。画像補償部250はルックアップテーブルを利用して、n番目フレームのピクセル画像信号230Pとn−1番目フレームのピクセル画像信号240Pに対応してn番目フレームのピクセル補償画像信号Fn’をソース駆動部260に出力する。
ソース駆動部260は、ピクセル単位の補償画像信号Fn’をライン単位の補償画像信号にグルーピングし、ライン単位でグルーピングされた補償画像信号をアナログ形態の補償画像信号(D1、D2、…、Dk)に変換して表示パネル100のソース配線に出力する。
ゲート制御部270は、タイミング制御部210から供給されたゲート制御信号210gと電圧発生部220から供給されたゲート電圧VL、VHをレベルシフトしてゲート駆動部110に供給する。即ち、ゲート駆動部110には、垂直開始信号STV、第1クロック信号CK、第2クロック信号CKB及びゲートオン電圧VDD及びゲートオフ電圧VSSが出力される。
図11は、図10に示した駆動装置の駆動方法を示す流れ図である。
図1、図10、及び図11を参照すると、駆動装置200fは、外部システムに内部水平同期信号IHS、内部垂直同期信号IVS、及びピクセルクロック信号PCKを伝送する(ステップS710)。
駆動装置200fでは、外部システムからCPUインターフェース方式で内部水平同期信号IHS、内部垂直同期信号IVS、及びピクセルクロック信号PCKに同期して受信されたn番目フレームFnのk番目ラインの画像信号がライン保存部230に保存される(ステップS720)。
ライン保存部230にn番目フレームFnのk番目ラインの画像信号が保存されると、ピクセルクロック信号PCKに同期させてn番目フレームFnのk番目ラインの画像信号をピクセル単位で出力する。即ち、ライン保存部230は、n番目フレームFnのピクセル画像信号230Pを画像補償部250に出力する(ステップS730)。
フレーム保存部240は、ピクセルクロック信号PCKに同期させ、予め保存されたn−1番目フレームFn−1のk番目ラインの画像信号をピクセル単位で出力する。即ち、フレーム保存部240は、n−1番目フレームFn−1のピクセル画像信号240Pを画像補償部250に出力する(ステップS730)。
画像補償部250は、n番目フレームFnのピクセル画像信号230Pとn−1番目フレームFn−1のピクセル画像信号240Pを利用してn番目フレームのピクセル補償画像信号Fn’を出力する(ステップS740)。
ソース駆動部260は、n番目フレームのピクセル補償画像信号Fn’をライン単位でグルーピングし、ライン単位のn番目フレームの補償画像信号Fn’を基準ガンマ電圧VREFを利用してアナログ形態の補償画像信号(D1、D2、…、Dk)に変換する(ステップS750)。
ソース駆動部260は、アナログ形態のn番目フレームのk番目ラインの補償画像信号(D1、D2、…、Dk)をソース配線に出力する(ステップS760)。
一方、ゲート駆動部110は、タイミング制御部210の制御によってゲート信号を表示パネル100のゲート配線に出力する。ソース配線にk番目ラインの補償画像信号Fn’が出力される間、k番目ラインに対応するゲート配線GLkにゲート信号が印加される。これによって、表示パネル100には補償画像信号が表示される(ステップS770)。
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
100 表示パネル
110 ゲート駆動部
200、200a、200b、200c、200d、200e、200f 駆動装置
210 タイミング制御部
210d ソース制御信号
210g ゲート制御信号
213 レジスタ
215 クロック発生部
220 電圧発生部
230 ライン保存部
240 フレーム保存部
250 画像補償部
260 ソース駆動部
270 ゲート制御部
200、200a、200b、200c、200d、200e、200f 駆動装置
300 フレキシブル印刷回路基板
110 ゲート駆動部
200、200a、200b、200c、200d、200e、200f 駆動装置
210 タイミング制御部
210d ソース制御信号
210g ゲート制御信号
213 レジスタ
215 クロック発生部
220 電圧発生部
230 ライン保存部
240 フレーム保存部
250 画像補償部
260 ソース駆動部
270 ゲート制御部
200、200a、200b、200c、200d、200e、200f 駆動装置
300 フレキシブル印刷回路基板
Claims (26)
- CPUインターフェース方式で相互連結された外部システムから外部水平同期信号を受信するタイミング制御部と、
前記外部システムから伝送されたn(nは自然数)番目フレーム画像信号を前記外部水平同期信号に基づいてライン単位で保存するライン保存部と、
前記外部水平同期信号に基づいてn−1番目フレーム画像信号を保存するフレーム保存部と、
前記ライン保存部及び前記フレーム保存部から前記外部水平同期信号に基づいてそれぞれ出力された前記n番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する画像補償部と、を備えることを特徴とする表示パネルの駆動装置。 - 前記n番目フレーム補償画像信号をアナログ形態の補償画像信号に変換して出力するソース駆動部を更に備えることを特徴とする請求項1記載の表示パネルの駆動装置。
- 前記外部水平同期信号を利用してフレームの開始点を記録するレジスタと、
前記レジスタに記録された前記フレームの開始点を利用して内部垂直同期信号を生成するクロック発生部と、を更に備えることを特徴とする請求項1記載の表示パネルの駆動装置。 - 前記タイミング制御部は、前記内部垂直同期信号を利用して前記ライン保存部、前記フレーム保存部、及び前記画像補償部を制御することを特徴とする請求項3記載の表示パネルの駆動装置。
- 前記クロック発生部は、前記外部水平同期信号を分割してピクセルクロック信号を生成することを特徴とする請求項3記載の表示パネルの駆動装置。
- 前記ライン保存部は、前記ピクセルクロック信号に同期させて前記n番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項5記載の表示パネルの駆動装置。
- 前記フレーム保存部は、前記ピクセルクロック信号に同期させて前記n−1番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項6記載の表示パネル駆動装置。
- 前記画像補償部は、前記ピクセル単位で出力された前記n番目及びn−1番目フレーム画像信号を利用して前記ピクセル単位のn番目フレーム補償画像信号を生成することを特徴とする請求項7記載の表示パネルの駆動装置。
- 前記タイミング制御部は、前記外部システムから外部垂直同期信号を受信することを特徴とする請求項1記載の表示パネルの駆動装置。
- 前記タイミング制御部は、前記外部垂直同期信号に基づいて前記ライン保存部、前記フレーム保存部、及び前記画像補償部を制御することを特徴とする請求項9記載の表示パネルの駆動装置。
- 内部水平同期信号及び内部垂直同期信号を生成するクロック発生部と、
CPUインターフェース方式で相互連結された外部システムに前記内部水平同期信号及び前記内部垂直同期信号を伝送するタイミング制御部と、
前記外部システムから前記内部水平同期信号に同期して伝送されたn(nは自然数)番目フレーム画像信号を受信してライン単位で保存するライン保存部と、
前記内部水平同期信号に基づいて前記n−1番目フレーム画像信号を保存するフレーム保存部と、
前記ライン保存部及び前記フレーム保存部から前記内部水平同期信号に基づいてそれぞれ出力された前記n番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する画像補償部と、を備えることを特徴とする表示パネルの駆動装置。 - 前記n番目フレーム補償画像信号をアナログ形態の補償画像信号に変換して出力するソース駆動部を更に備えることを特徴とする請求項11記載の表示パネルの駆動装置。
- 前記クロック発生部はピクセルクロック信号を更に生成し、
前記タイミング制御部は前記ピクセルクロック信号を前記外部システムに伝送することを特徴とする請求項11記載の表示パネルの駆動装置。 - 前記外部システムは、前記ピクセルクロック信号に同期した画像信号を伝送することを特徴とする請求項13記載の表示パネルの駆動装置。
- 前記タイミング制御部は、前記ピクセルクロック信号を利用して前記ライン保存部、前記フレーム保存部、及び前記画像補償部を制御することを特徴とする請求項13記載の表示パネルの駆動装置。
- 前記ライン保存部は、前記ピクセルクロック信号に同期させて前記n番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項13記載の表示パネルの駆動装置。
- 前記フレーム保存部は、前記ピクセルクロック信号に同期させて前記n−1番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項16記載の表示パネルの駆動装置。
- 前記画像補償部は、前記ピクセル単位で出力された前記n番目及びn−1番目フレーム画像信号を利用して前記ピクセル単位のn番目フレーム補償画像信号を生成することを特徴とする請求項17記載の表示パネルの駆動装置。
- CPUインターフェース方式で相互連結された外部システムから伝送された外部水平同期信号及びn(nは自然数)番目フレーム画像信号を受信する段階と、
前記n番目フレーム画像信号を前記外部水平同期信号に基づいてライン単位で保存する段階と、
前記外部水平同期信号に基づいて予め保存されたn−1番目フレーム画像信号及びn番目フレーム画像信号を出力する段階と、
前記n番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する段階と、
前記n番目フレーム補償画像信号をアナログ形態の補償画像信号に変換する段階と、
前記アナログ形態の補償画像信号を出力する段階と、を有することを特徴とする表示パネルの駆動方法。 - 前記外部水平同期信号を分割してピクセルクロック信号を生成する段階を更に有することを特徴とする請求項19記載の表示パネルの駆動方法。
- 前記n−1番目フレーム画像信号及びn番目フレーム画像信号を出力する段階は、
前記ピクセルクロック信号に基づいて予め保存されたn−1番目フレーム画像信号及びn番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項20記載の表示パネルの駆動方法。 - 前記n番目フレーム補償画像信号を生成する段階は、
前記ピクセル単位で出力された前記n番目及びn−1番目フレーム画像信号を利用して前記ピクセル単位のn番目フレーム補償画像信号を生成することを特徴とする請求項21記載の表示パネルの駆動方法。 - 内部水平同期信号及び内部垂直同期信号を生成する段階と、
CPUインターフェース方式で相互連結された外部システムに前記内部水平同期信号及び前記内部垂直同期信号を伝送する段階と、
前記外部システムから前記内部水平同期信号に同期して伝送されたn(nは自然数)番目フレーム画像信号を受信してライン単位で保存する段階と、
前記内部水平同期信号に基づいて予め保存されたn−1番目フレーム画像信号及びn番目フレーム画像信号を出力する段階と、
前記n番目及びn−1番目フレーム画像信号を利用してn番目フレーム補償画像信号を生成する段階と、
前記n番目フレーム補償画像信号をアナログ形態の補償画像信号に変換する段階と、
前記アナログ形態の補償画像信号を出力する段階と、を有することを特徴とする表示
パネルの駆動方法。 - ピクセルクロック信号を生成する段階と、
前記ピクセルクロック信号を前記外部システムに伝送する段階と、
前記外部システムから前記ピクセルクロック信号に同期した画像信号を受信する段階と、を更に有することを特徴とする請求項23記載の表示パネルの駆動方法。 - 前記n−1番目フレーム画像信号及びn番目フレーム画像信号を出力する段階は、
前記ピクセルクロック信号に基づいて予め保存されたn−1番目フレーム画像信号及びn番目フレーム画像信号をピクセル単位で出力することを特徴とする請求項24記載の表示パネルの駆動方法。 - 前記n番目フレーム補償画像信号を生成する段階は、
前記ピクセル単位で出力された前記n番目及びn−1番目フレーム画像信号を利用して前記ピクセル単位のn番目フレーム補償画像信号を生成することを特徴とする請求項25記載の表示パネルの駆動方法。
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