JP2008182206A - 半導体装置 - Google Patents
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Abstract
【解決手段】直列に接続され、第1の入力端子部から出力端子部へ整流作用を示す複数の整流素子と、第2の入力端子部に接続され、互いに反転する信号が入力される第1の配線及び第2の配線と、それぞれ第1の電極、絶縁膜及び第2の電極を有し、昇圧された電位を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第1の電極及び第2の電極が導電膜で設けられた容量素子と、少なくとも第2の電極が半導体膜で設けられた容量素子とを有し、複数の容量素子において少なくとも1段目の容量素子を第1の電極及び第2の電極が導電膜で設けられた容量素子とする。
【選択図】図1
Description
(実施の形態1)
(実施の形態2)
(実施の形態3)
(実施の形態4)
本実施の形態では、上記実施の形態で示した無線で情報の送受信が可能である半導体装置の利用形態の一例について説明する。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図10を用いて説明する。
101 入力端子部
102 入力端子部
103 出力端子部
104 ダイオード
105 容量素子
106 インバータ
110 基板
111 絶縁膜
113 半導体膜
114 半導体膜
115 絶縁膜
117 導電膜
118 導電膜
119 絶縁膜
154 導電膜
205 容量素子
218 導電膜
231 導電膜
400 基板
401 アンテナ回路
402 アンテナ
403 共振容量
404 クロック発生回路
405 電源回路
406 平滑化回路
407 昇圧回路
408 ダイオード
409 平滑化容量
410 ダイオード群
411 容量素子群
412 制御回路
413 メモリ回路
500 電源
501 アンテナ回路
502 アンテナ回路
503 共振容量
504 容量
505 ダイオード
506 ダイオード
507 平滑化容量
508 レギュレータ回路
509 ダイオード
510 容量
511 昇圧回路
107a 配線
107b 配線
113a チャネル形成領域
113b 不純物領域
114a 領域
114b 不純物領域
120a 導電膜
120b 導電膜
121a 導電膜
121b 導電膜
Claims (7)
- 直列に接続され、第1の入力端子部から出力端子部へ整流作用を示す複数の整流素子と、
第2の入力端子部に接続され、互いに反転する信号が入力される第1の配線及び第2の配線と、
それぞれ第1の電極、絶縁膜及び第2の電極を有する複数の容量素子とから構成される昇圧回路を有し、
前記第1の電極は、前記複数の整流素子において、隣接して設けられた一方の整流素子の出力部及び他方の整流素子の入力部に接続され、
前記第2の電極は、前記第1の配線又は前記第2の配線に接続されており、
前記複数の容量素子は、前記第1の電極及び前記第2の電極が導電膜で設けられた容量素子と、少なくとも前記第2の電極が半導体膜で設けられた容量素子とを有し、
前記複数の容量素子において、少なくとも1段目の容量素子は前記第1の電極及び前記第2の電極が導電膜で設けられた容量素子であることを特徴とする半導体装置。 - 請求項1において、
前記第1の電極が半導体膜で設けられた容量素子を構成する絶縁膜は、前記1段目の容量素子を構成する絶縁膜より膜厚が小さいことを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記整流素子は、ダイオード接続の薄膜トランジスタであり、
前記薄膜トランジスタのゲート電極と、前記1段目の容量素子の第1の電極と、前記第2の電極が半導体膜で設けられた容量素子の第1の電極とが同一の材料で設けられていることを特徴とする半導体装置。 - 直列に接続され、第1の入力端子部から出力端子部へ整流作用を示す第1の整流素子、第2の整流素子及び第3の整流素子を少なくとも含む複数の整流素子と、
第2の入力部に接続された第1の配線及び第2の配線と、
1段目に設けられる第1の容量素子と2段目に設けられる第2の容量素子とを具備する複数の容量素子とから構成される昇圧回路を有し、
前記複数の容量素子は、第1の電極及び第2の電極が導電膜で設けられた容量素子と、少なくとも第2の電極が半導体膜で設けられた容量素子とを有し、
前記第1の容量素子の第1の電極は前記第1の整流素子の出力部と前記第2の整流素子の入力部に接続され、前記第1の容量素子の第2の電極は前記第1の配線に接続され、
前記第2の容量素子の第1の電極は前記第2の整流素子の出力部と前記第3の整流素子の入力部に接続され、前記第2の容量素子の第2の電極は前記第2の配線に接続され、
少なくとも第1の容量素子は、第1の電極及び第2の電極が導電膜で設けられた容量素子であることを特徴とする半導体装置。 - 請求項4において、
前記第2の容量素子は、前記第2の電極が半導体膜で設けられた容量素子であることを特徴とする半導体装置。 - 請求項4又は請求項5において、
前記第1の整流素子、前記第2の整流素子及び前記第3の整流素子は、ダイオード接続の薄膜トランジスタであることを特徴とする半導体装置。 - 請求項6において、
前記薄膜トランジスタのゲート電極と、前記第1の容量素子の第1の電極と、前記第2の電極が半導体膜で設けられた容量素子の第1の電極とが同一の材料で設けられていることを特徴とする半導体装置。
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