JP2008182133A - レーザ捺印方法および捺印システム - Google Patents

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Abstract

【課題】安価にかつ簡便に捺印位置を調整できるレーザ捺印方法およびレーザ捺印システムを提供すること。
【解決手段】半導体パッケージの表面にレーザ捺印装置を使用して捺印する方法であって、外形ラインを有する第１の半導体パッケージに、前記レーザ捺印装置で設計外形ラインを描くガイドレーザ光を照射する工程と、前記ガイドレーザ光が描く前記設計外形ラインと、前記第１の半導体パッケージの外形ラインとが一致するように、前記第１の半導体パッケージを移動する工程と、前記第１の半導体パッケージと同形の捺印対象の第２の半導体パッケージを、前記第１の半導体パッケージの移動後の位置に配置し、前記第２の半導体パッケージに、前記レーザ捺印装置からレーザ光を照射して捺印する工程と、を含むことを特徴とする捺印方法。
【選択図】図８

Description

本発明は、レーザ捺印方法および捺印システムに関する。
近年、半導体パッケージは、半導体装置の小型化に伴い、ますます小型化が進んでいるため、捺印の位置ずれの許容範囲が狭くなりつつある。
従来の半導体パッケージのボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、以下「ＢＧＡ」と呼ぶ）概略図を図１〜４に示す。図１に示される半導体パッケージ１は、パッケージ裏面に、格子状に配列された外部端子（半田ボール７０５）を備え、多ピン化および高密度化が図られたタイプの半導体パッケージであり、捺印が施されている。従来の半導体パッケージの捺印方法では、生産効率を高めるために、図２および３に示すように、基板またはテープ７００上にＩＣチップ７０２をＡｕワイヤ７０３で接続したものを複数個配列させ、エポキシ樹脂７０１で封止した後、この基板またはテープ７００を、パッケージダイサ７０６により切断して、図１に示される半導体パッケージ１を得る。ここで、基板またはテープ７００の表面および裏面（半田ボール面）７０４には、パッケージ外形ライン７０８が印刷されている。また、図４に示すように、基板またはテープ７００の裏面７０４には、パッケージダイサ用アライメントマーク７０７が印刷されている。このパッケージダイサ７０６による基板またはテープ７００の切断は、基板またはテープ７００の裏面７０４に印刷されているパッケージダイサ用アライメントマーク７０７に合わせて行われる。
この半導体パッケージ１に捺印する工程は、上記の切断工程の前に行われる。捺印は、図５に示されるように、レーザ捺印装置７０９により、所定の文字をエポキシ樹脂７０１の上に印刷することにより行われる。半田ボール７０５は、捺印工程および切断工程前に、搭載される。基板またはテープ７００の表面（捺印面）には、エポキシ樹脂７０１が封止されているため、この基板またはテープ７００の表面に印刷されたパッケージ外形ライン７０８は、見えない状態となっている。
そのため、この捺印工程において、捺印位置を調整する作業が必要である。捺印位置の調整は以下のようにして行われる。
まず、図５に示すように、レーザ捺印装置７０９からレーザ光７１１を照射し、レーザ光センターをエポキシ樹脂７０１上にスポット状に捺印する。捺印された基板またはテープを図６に示す。このスポット上に捺印されたレーザ光センター跡７１２が、所定の位置に捺印されているか否かを、定規によりｘの値を測定して確認する。所定の位置に捺印されていない場合には、基板またはテープ７００が乗せられているステージ７１０を左右に動かし、スポット７１２が所定の位置になるまで調整する。
次いで、捺印の角度調整を行う。図７に示すように、実際に捺印する文字を、エポキシ樹脂７０１上に捺印し、捺印角度が基板またはテープ７００の辺に対して平行になるように、ステージ７１０を回転させる。
特許文献１には、半導体パッケージをそれぞれ収納する複数の収納凹部を有し、各収納凹部は内部でパッケージが移動できる程度の大きさに形成されているトレイを用い、そのトレイを移動させつつ、各パッケージに対して順次レーザ光を照射して捺印する方法が開示されている。特許文献１の捺印方法では、各パッケージが各収納凹部内の隅部分に偏って位置するようにトレイを傾けた状態で移動させて、パッケージ表面に対して直交する方向からレーザ光を照射して捺印している。
特許文献２には、レーザ光を所定のエリア内において走査して、対象物の表面に対してレーザ光を照射することで対象物の表面にマークを形成する走査型レーザマーク装置が開示されている。特許文献２に記載の走査型レーザマーク装置は、基準となる基準走査速度で印字を行うのに必要な時間を測定する測定手段と、この測定した測定時間、印字を行う目標時間および基準走査速度に基づいて、実際に採用する個別走査速度を演算する走査速度演算手段とを備えている。
特開２０００−６２９４２号公報 特開平７−１５６５３９号公報
しかしながら、図１〜７で示したような従来の捺印方法は、基板またはテープ７００上に実際に捺印して捺印位置を調整しているため、無駄な材料費がかかり、実際の捺印工程を開始するまでに多大な工数が費やされる。また、特許文献１および２に記載の捺印方法では、捺印位置を調整するために高価な手段を使用する必要があり、その工程は複雑である。
そこで、本発明は、かかる事情に鑑みてなされたものであり、安価にかつ簡便に捺印位置を調整できるレーザ捺印方法およびレーザ捺印システムを提供するものである。
本発明によれば、半導体パッケージの表面にレーザ捺印装置を使用して捺印する方法であって、外形ラインを有する第１の半導体パッケージに、前記レーザ捺印装置で設計外形ラインを描くガイドレーザ光を照射する工程と、前記ガイドレーザ光が描く前記設計外形ラインと、前記第１の半導体パッケージの外形ラインとが一致するように、前記第１の半導体パッケージを移動する工程と、前記第１の半導体パッケージと同形の捺印対象の第２の半導体パッケージを、前記第１の半導体パッケージの移動後の位置に設置し、前記第２の半導体パッケージに、前記レーザ捺印装置からレーザ光を照射して捺印する工程と、を含むことを特徴とする捺印方法が提供される。
また、本発明によれば、半導体パッケージの表面に捺印するためのシステムであって、外形ラインを有する第１の半導体パッケージに、設計外形ラインを描くガイドレーザ光を照射するガイドレーザ光照射部と、前記ガイドレーザ光照射部が描く前記設計外形ラインと、前記第１の半導体パッケージの外形ラインとを表示するとともに、前記設計外形ラインと前記第１の半導体パッケージの外形ラインとを一致させるように移動させることを促す表示部と、前記設計外形ラインと前記第１の半導体パッケージの外形ラインとが一致するように、前記第１の半導体パッケージを移動させる移動部と、前記第１の半導体パッケージの位置に配置された捺印対象の第２の半導体パッケージに捺印する捺印部と、を備えることを特徴とする捺印システムが提供される。
この捺印方法および捺印システムにおいて、設計外形ラインに基づいて、外形ラインを有する半導体パッケージ上に設計外形ラインを描くガイドレーザ光が照射される。この半導体パッケージは封止樹脂で封止されていないため、外形ラインが目視で確認できる。照射された設計外形ラインと捺印対象の半導体パッケージの外形ラインとが一致するように、半導体パッケージを移動させることにより、捺印位置を決定することができる。この捺印位置調整方法では、従来の方法のように実際に捺印することなく捺印位置を決定することができるため、無駄な基板にかかる材料費が節約できるとともに、捺印工程を開始するまでの工数を少なく抑えることができる。
本発明によれば、安価にかつ簡便に捺印位置を調整できるレーザ捺印方法およびレーザ捺印システムが実現される。
図面を参照しつつ、本発明のレーザ捺印方法およびレーザ捺印システムについて以下に詳細に説明する。なお。図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１の実施形態）
本発明において、捺印は、図８において示されるように、レーザ捺印装置８０９を用いて行われる。レーザ捺印装置８０９は、設計値どおりの外形ラインを描くガイドレーザ光を照射するガイドレーザ光照射部と、捺印位置が決定した後に、レーザ光を捺印対象の半導体パッケージに照射して捺印するための捺印部とを備える。また、半導体パッケージは、移動可能なステージ８１０に載せられる。
図１０は、レーザ捺印装置８０９を含む捺印システム１００を示す。捺印システム１００は、記憶部１３０と、ガイドレーザ光照射部１０２と、表示部１０３と、移動部１０４と、捺印部１０５とを備える。
ガイドレーザ光照射部１０２は、ユーザーにより記憶部１３０に入力された外形ラインの設計値に基づいて、ガイドレーザ光がこの設計外形ラインを描くように、ガイドレーザ光を捺印位置調整用の第１の半導体パッケージ上に照射する。
表示部１０３は、ガイドレーザ光により描かれる外形ラインと、第１の半導体パッケージの外形ラインとを表示するとともに、これらを一致させるように移動させることをユーザーに促す。
移動部１０４は、ユーザーの指令により移動し、設計外形ラインと第１の半導体パッケージの外形ラインとを一致させる。
捺印部１０５は、設計外形ラインと第１の半導体パッケージの外形ラインとが一致した場合、ユーザーの指示に基づいて、第１の半導体パッケージの位置に配置された捺印対象の第２の半導体パッケージにレーザ光を照射して、捺印を行う。
以下、各部について詳述する。
記憶部１３０は、ユーザーにより外形ラインの設計値が入力される。移動部１０４には、捺印位置調整用の第１の半導体パッケージが配置される。この第１の半導体パッケージは、外形ラインを有している。また、この半導体パッケージは、例えば、エポキシ樹脂のような封止樹脂で封止されていないため、外形ラインを目視で確認することができる。
ユーザーによりガイドレーザ光を照射するための指令が入力されると、照射制御部１２２は、ガイドレーザ光照射部１０２に、記憶部１３０に格納された設計外形ラインに基づいたガイドレーザ光を照射させる。ガイドレーザ光照射部１０２は、照射制御部１２２を介して、記憶部１３０から保存された設計外形ラインのデータを受け取り、このデータに基づいてガイドレーザ光を第１の半導体パッケージに照射する。このガイドレーザ光は、設計外形ラインを描くが、半導体パッケージに印字しない光であり、例えば、半導体レーザ光が使用される。保存した設計外形ラインの全てを描くように照射されてもよいし、一部を描くように照射されてもよいが、捺印位置調整用の第１の半導体パッケージの外形ラインと一致させる工程の簡便性のために、最外ラインを描くように照射されることが好ましい。
ガイドレーザ光照射部１０２が作動すると、表示制御部１２３は、ガイドレーザ光が描く設計外形ラインと、第１の半導体パッケージの外形ラインとを、表示部１０３に表示させるよう指令する。この表示は、表示部１０３に表示されたガイドレーザ光が描く設計外形ラインと、第１の半導体パッケージの外形ラインと一致させることをユーザーに促す。ユーザーは表示された外形ラインを視覚的に識別し、これらが一致しているか否かを判断することができる。
表示部１０３には、一致性を示すインジケータ（図示せず）が表示される構成が設けられてもよい。インジケータが表示される場合には、外形ラインの表示に頼ることなく、一致性を判断することができる。
ユーザーは、表示部１０３に表示された設計外形ラインと第１の半導体パッケージの外形ラインとが一致するように移動部１０４を移動させるよう、ユーザー受付部１４０に指令する。移動制御部１２４はこの指令に基づいて移動部１０４を移動させる。ユーザーはこれらの外形ラインが一致するまで、上記操作を繰り返す。
表示部１０３に表示された設計外形ラインと第１の半導体パッケージの外形ラインとが一致すると、第１の半導体パッケージに代わり、同形の捺印対象の半導体パッケージが、移動部１０４に配置される。その後、ユーザーはユーザー受付部１４０に捺印指令を送ること、捺印制御部１２５により、捺印部１０５はレーザ光を照射するよう作動され、所定の文字を捺印対象の半導体パッケージに捺印する。この捺印対象の半導体パッケージは、例えばエポキシ樹脂のような封止樹脂により封止されており、外形ラインを目視で確認することはできないが、上記の作動により、捺印対象の半導体パッケージは、捺印位置が調節されているため、捺印文字は設計どおりの場所に印字される。
次いで、図１０に示したシステムを用いる捺印方法の例について説明する。この捺印方法は、外形ラインを有する捺印位置調整用の第１の半導体パッケージに、レーザ捺印装置で、設計値どおりの外形ラインを描くガイドレーザ光を照射する工程と、ガイドレーザ光が描く設計外形ラインと、第１の半導体パッケージの外形ラインとが一致するように、第１の半導体パッケージを移動する工程と、第１の半導体パッケージと同形の捺印対象の第２の半導体パッケージを、第１の半導体パッケージの移動後の位置に配置し、第２の半導体パッケージに、レーザ捺印装置からレーザ光を照射して捺印する工程とを含む。
図８において、本実施形態における捺印方法の、捺印位置調整方法を説明するための概略図を示す。
図８に示すように、ステージ８１０に、捺印位置調整用の半導体パッケージ８００が載せられる。レーザ捺印装置８０９は、予め外形ラインの設計値が入力されている。レーザ捺印装置８０９は、この半導体パッケージ８００の表面に、ガイドレーザ光８１２を照射する。このガイドレーザ光８１２は、入力された設計外形ラインのデータに基づき、半導体パッケージ８００上に設計外形ラインを描く（矢印）。ガイドレーザ光８１２は、高速で設計外形ラインを描くように照射することができるため、残像跡として目視で確認することが可能である。
ここで、ガイドレーザ光８１２は、捺印位置調整用の半導体パッケージ８００に印字捺印するレーザ光とは別のレーザ光で、半導体パッケージ８００に印字できない光であり、例えば、半導体レーザ光である。
次いで、ガイドレーザ光８１２が描く設計外形ライン（矢印）と、半導体パッケージ８００の外形ライン８１３とが一致するように、ステージ８１０を移動させる。本実施形態において、ステージ８１０を移動させる工程は、ステージ８１０上の半導体パッケージ８００を直接見ることにより、またはステージ８１０上の半導体パッケージ８００を表示する表示手段（図示せず）を見ながら行うことができる。この半導体パッケージ８００は、例えばエポキシ樹脂のような封止樹脂で封止されていないため、外形ラインを目視で確認することができる。
この半導体パッケージ８００の外形ライン８１３と、ガイドレーザ光８１２が描く設計外形ライン（矢印）とが一致すると、半導体パッケージ８００に代わり、半導体パッケージ８００と同形の捺印対象の半導体パッケージが配置される（図示せず）。レーザ捺印装置８０９からレーザ光（図示せず）が照射され、半導体パッケージ８００の表面に印字される。上記工程で位置合わせが行われているため、捺印対象の半導体パッケージは、例えばエポキシ樹脂のような封止樹脂により封止されている場合でも、印字は目的の位置に施される。
（第２の実施形態）
図９は、別の実施形態における捺印方法を説明するための概略図である。本実施形態では、上記第１の実施形態における捺印方法の捺印位置調整方法において、ステージ８１０上の捺印位置調整用の半導体パッケージ８００を見るために、カメラ８０４を使用するものである。カメラ８０４で半導体パッケージ８００を見ることにより、目視の場合より正確に、外形ラインの位置合わせを行うことができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することができる。
従来の半導体パッケージである。 複数個連結した半導体パッケージを含む基板である。 図２の基板の断面図である。 パッケージダイサ用アライメントマークが印刷された、図２の基板の裏面である。 従来の捺印装置の概略図である。 レーザ光センター跡が捺印された図２の基板。 捺印された半導体パッケージである。 本発明の第１の実施形態による捺印方法の捺印位置調整方法を示す概略図である。 本発明の第２の実施形態による捺印方法の捺印位置調整方法を示す概略図である。 本発明の一実施形態による捺印システムを示すブロック図である。
符号の説明
１ 従来の半導体パッケージ
１００ 捺印システム
１０２ ガイドレーザ光照射部
１０３ 表示部
１０４ 移動部
１０５ 捺印部
７００ 基板またはテープ
７０１ エポキシ樹脂
７０２ ＩＣチップ
７０３ Ａｕワイヤ
７０４ 基板またはテープの裏面
７０５ 半田ボール
７０６ パッケージダイサ
７０７ パッケージダイサ用アライメントマーク
７０８ パッケージ外形ライン
７０９ レーザ捺印装置
７１０ ステージ
７１１ レーザ光
７１２ レーザ光センター跡
８００ 捺印位置調整用の半導体パッケージ
８０４ カメラ
８０９ レーザ捺印装置
８１０ ステージ
８１２ ガイドレーザ光
８１３ 外形ライン

Claims (3)

  1. 半導体パッケージの表面にレーザ捺印装置を使用して捺印する方法であって、
    外形ラインを有する第１の半導体パッケージに、前記レーザ捺印装置で設計外形ラインを描くガイドレーザ光を照射する工程と、
    前記ガイドレーザ光が描く前記設計外形ラインと、前記第１の半導体パッケージの外形ラインとが一致するように、前記第１の半導体パッケージを移動する工程と、
    前記第１の半導体パッケージと同形の捺印対象の第２の半導体パッケージを、前記第１の半導体パッケージの移動後の位置に配置し、前記第２の半導体パッケージに、前記レーザ捺印装置からレーザ光を照射して捺印する工程と、を含むことを特徴とする捺印方法。
  2. 半導体パッケージの表面に捺印するためのシステムであって、
    外形ラインを有する第１の半導体パッケージに、設計外形ラインを描くガイドレーザ光を照射するガイドレーザ光照射部と、
    前記ガイドレーザ光照射部が描く前記設計外形ラインと、前記第１の半導体パッケージの外形ラインとを表示するとともに、前記設計外形ラインと前記第１の半導体パッケージの外形ラインとを一致させるように移動させることを促す表示部と、
    前記設計外形ラインと前記第１の半導体パッケージの外形ラインとが一致するように、前記第１の半導体パッケージを移動させる移動部と、
    前記第１の半導体パッケージの位置に配置された捺印対象の第２の半導体パッケージに捺印する捺印部と、を備えることを特徴とする捺印システム。
  3. 前記表示部がインジケータを備えることを特徴とする、請求項２に記載の捺印システム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0479430U (ja) * 1990-11-16 1992-07-10
JPH0650714A (ja) * 1992-07-30 1994-02-25 Nec Corp 半導体装置の位置検出機構
JPH06106370A (ja) * 1992-04-27 1994-04-19 Nec Corp レーザ捺印装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0479430U (ja) * 1990-11-16 1992-07-10
JPH06106370A (ja) * 1992-04-27 1994-04-19 Nec Corp レーザ捺印装置
JPH0650714A (ja) * 1992-07-30 1994-02-25 Nec Corp 半導体装置の位置検出機構

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