JP2008181988A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that has less variation of characteristic change in a semiconductor device having an FLR structure. <P>SOLUTION: The semiconductor device includes: an N base area 9 formed in a semiconductor substrate 7; a P well area P(0) that is formed in the semiconductor substrate 7 on the first main surface side of the semiconductor substrate 7; a plurality of P ring areas P(1)-P(n) that is formed surrounding the P well areas on the first main surface side thereof; an N stopper area SR that is formed surrounding the P ring areas on the first main surface side thereof; an oxide film 2 that is provided between the adjoining P ring areas on the first main surface side thereof; a polysilicon 3 arranged on the oxide film 2; an aluminum 4 that is arranged so as to be electrically connected to the P ring areas and the polysilicon 3; and an electrode 11 that is provided on a second main surface opposite to the first main surface of the semiconductor substrate 7. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置に係り、特に、ＩＧＢＴ等の高耐圧半導体装置の接合終端構造の一つであるＦＬＲ構造を有する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having an FLR structure which is one of junction termination structures of a high voltage semiconductor device such as an IGBT.

従来から、高耐圧半導体装置には、高耐圧接合終端構造が設けられている。高耐圧接合終端構造の一つであるＦＬＲ(Field Limiting Ring) 構造の従来構造の一例として、図４にｎチャネルＭＯＳＦＥＴを示す。この構造は、Ｎベース領域９とＮベース領域の第１主面の表面領域に形成されたＮソース領域８，Ｎソース領域と主電極Ｍ（０）によって電気的に接続されたＰウェルＲ（０）と、Ｐウェルを囲むようにＮベース領域の第１主面の表面領域に形成された複数（ｎ本）のＰリングＲ（１）〜Ｒ（ｎ）と、各Ｐリング上にコンタクトされたリング電極Ｍ（１）〜Ｍ（ｎ）と、Ｐリング領域を囲むように形成されたＮストッパ領域ＳＲと、Ｎストッパ領域ＳＲにコンタクトされた電極ＭＳと、各リング間のＮベース表面の酸化膜２とからなる。   Conventionally, high voltage semiconductor devices have been provided with a high voltage junction termination structure. FIG. 4 shows an n-channel MOSFET as an example of a conventional structure of the FLR (Field Limiting Ring) structure which is one of the high voltage junction termination structures. In this structure, the N base region 9 and the N source region 8 formed in the surface region of the first main surface of the N base region, the P source R (which is electrically connected by the N source region and the main electrode M (0)) ( 0), a plurality (n pieces) of P rings R (1) to R (n) formed in the surface region of the first main surface of the N base region so as to surround the P well, and contacts on each P ring Ring electrodes M (1) to M (n), an N stopper region SR formed so as to surround the P ring region, an electrode MS in contact with the N stopper region SR, and an N base surface between the rings Oxide film 2.

複数のＰリングＲ（１）〜Ｒ（ｎ）は、空乏層を広げることにより電界集中を緩和させるために、チップ端部にリング状に設けられる。また、Ｎストッパ領域ＳＲは、チップ端にまで空乏層が延びると、リーク電流の要因となるため、チップ端に空乏層が到達するのを防止するために設けられている。   The plurality of P-rings R (1) to R (n) are provided in a ring shape at the end of the chip in order to relax the electric field concentration by expanding the depletion layer. The N stopper region SR is provided in order to prevent the depletion layer from reaching the chip end because the depletion layer extends to the chip end to cause a leakage current.

ｎチャネルＭＯＳＦＥＴの実使用時には、主電極Ｍ（０）に金属ワイヤがボンディングされて電気回路が構成され、ゲルやトランスファモールドレジン等に樹脂封止されて実装される。   In actual use of the n-channel MOSFET, a metal wire is bonded to the main electrode M (0) to form an electric circuit, which is mounted by being sealed with a resin such as gel or transfer mold resin.

特開２００１−１５７７０号公報JP 2001-15770 A

従来構造では、Ｐリングを適切に配置することで所望の耐圧を得ていたが、高耐圧になるとリング本数が増加する。半導体基板の表面に形成された酸化膜２には、実装まで含めた製造プロセスにおける汚染により、可動イオンが存在している。このため、使用中、特に、高温高電圧印加時における最適設計からのずれが大きくなる。   In the conventional structure, a desired breakdown voltage is obtained by appropriately arranging the P-rings, but the number of rings increases when the breakdown voltage becomes high. Movable ions exist in the oxide film 2 formed on the surface of the semiconductor substrate due to contamination in the manufacturing process including mounting. For this reason, the deviation from the optimum design during use, particularly when a high temperature and high voltage is applied, becomes large.

また、従来構造では、各リング電極Ｍ（ｎ）は、ＭＯＳＦＥＴ等、主素子のプロセスの中で形成され、通常、主電極Ｍ（０）や電極ＭＳと同時に、アルミニウム４で数マイクロメートルの厚さに形成される。厚く形成されたアルミニウム４は加工精度が低く、各リング電極間寸法Ｘ（ｎ）は、ばらつきが大きい。このため、最適設計からのずれのばらつきも大きいものとなる。   In the conventional structure, each ring electrode M (n) is formed in the process of a main element such as a MOSFET, and is usually several micrometers thick with aluminum 4 simultaneously with the main electrode M (0) and the electrode MS. Formed. The aluminum 4 formed thick has low processing accuracy, and the dimension X (n) between the ring electrodes varies greatly. For this reason, the variation of the deviation from the optimum design is also large.

最近では、パワーモジュールがトランスファモールド実装される等、パッケージの薄型化の流れがある。それに伴い、ワイヤ高さが低くなると、ワイヤの電位がチップからワイヤまで含めた系における電界分布に影響を及ぼすことになる。最終的な電界分布によって可動イオンや分極の配置が決められるため、最適設計からの特性のずれはさらに大きくなる。   Recently, there has been a trend toward thinner packages, such as power module mounting by transfer molding. Accordingly, when the wire height is lowered, the electric potential of the wire affects the electric field distribution in the system including the chip to the wire. Since the arrangement of mobile ions and polarization is determined by the final electric field distribution, the deviation of characteristics from the optimum design is further increased.

以上のように、従来の構造では、接合終端構造における電極の加工精度が低いため、印加される高電圧を分担する部分の構造ばらつきは大きくなり、特性変動のばらつきが大きいという問題があった。   As described above, in the conventional structure, since the processing accuracy of the electrode in the junction termination structure is low, there is a problem in that the structural variation of the portion sharing the applied high voltage is large, and the variation in characteristic is large.

一方、従来構造において加工精度を求めれば、図４におけるリング電極Ｍ（ｎ）を全てポリシリコンで形成する手段が考えられる。しかし、ポリシリコンは抵抗率が高く平面的に不均一な動作となるおそれがある。このため、本実施例と比較して、特性が劣る上、製造工程も増大する。この結果、製品信頼性が低下することになる。   On the other hand, if processing accuracy is required in the conventional structure, a means for forming all the ring electrodes M (n) in FIG. However, polysilicon has a high resistivity and may cause uneven operation in a plane. For this reason, compared with a present Example, a characteristic is inferior and a manufacturing process also increases. As a result, product reliability is reduced.

上記課題を解決するため、本発明の代表的な半導体装置の一つは、半導体基板に形成された第１導電型ベース領域（Ｎベース領域）と、前記半導体基板の第１主面側において、前記半導体基板に形成された第２導電型ウェル領域（Ｐ（０））と、前記半導体基板の前記第１主面側において、前記第２導電型ウェル領域を囲むように形成された複数の第２導電型リング領域（Ｐ（１）〜Ｐ（ｎ））と、前記半導体基板の前記第１主面側において、前記第２導電型リング領域を囲むように形成された第１導電型ストッパ領域（Ｎストッパ領域）と、前記半導体基板の前記第１主面の上において、隣り合う前記第２導電型リング領域の間に設けられた絶縁層（酸化膜）と、前記絶縁層の上に配置された第１導電材料
（ポリシリコン）と、前記第２導電型リング領域及び前記第１導電材料に電気的接続されるように配置された第２導電材料（アルミニウム）と、前記半導体基板の前記第１主面とは反対側の第２主面に設けられた電極、とを有することを特徴とする。 In order to solve the above problems, one of the representative semiconductor devices of the present invention includes a first conductivity type base region (N base region) formed in a semiconductor substrate and a first main surface side of the semiconductor substrate. A second conductivity type well region (P (0)) formed in the semiconductor substrate and a plurality of second conductivity type well regions formed on the first main surface side of the semiconductor substrate so as to surround the second conductivity type well region. Two conductivity type ring regions (P (1) to P (n)) and a first conductivity type stopper region formed on the first main surface side of the semiconductor substrate so as to surround the second conductivity type ring region (N stopper region), an insulating layer (oxide film) provided between the adjacent second conductivity type ring regions on the first main surface of the semiconductor substrate, and disposed on the insulating layer First conductive material (polysilicon) and the second conductive material A second conductive material (aluminum) disposed so as to be electrically connected to the mold ring region and the first conductive material; and a second main surface opposite to the first main surface of the semiconductor substrate. And an electrode.

本発明によれば、特性の固体ばらつきを低減した半導体装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which reduced the solid variation of the characteristic can be provided.

以下、本発明の実施例について、図面を参照しながら詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

本発明の実施例１における半導体装置１の構造図を図１に示す。図１には、半導体装置１のチップ端を示している。   FIG. 1 shows a structural diagram of the semiconductor device 1 according to the first embodiment of the present invention. FIG. 1 shows a chip end of the semiconductor device 1.

半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーMOSFET
(Metal-Oxide-Semiconductor Field Effect Transistor) を構成する。半導体装置１のゲート電極５は、酸化膜６を介して半導体基板７の第１主面上に形成されている。本図では、半導体装置１のチップ端のみを示しているため具体的には明示されていないが、実際には、ゲート電極５は、本図で示す構造の左側に複数個並んで配置されている。 The semiconductor device 1 is an IGBT (Insulated Gate Bipolar Transistor) or a power MOSFET.
Configure (Metal-Oxide-Semiconductor Field Effect Transistor). The gate electrode 5 of the semiconductor device 1 is formed on the first main surface of the semiconductor substrate 7 via the oxide film 6. Although only the chip end of the semiconductor device 1 is shown in the figure, it is not specifically shown, but actually, a plurality of gate electrodes 5 are arranged side by side on the left side of the structure shown in the figure. Yes.

また、半導体基板７の第１主面とは反対側の第２主面には、電極１１が配置されている。この電極１１は、ＩＧＢＴの場合にはコレクタ電極となり、パワーＭＯＳＦＥＴの場合には、ドレイン電極となる。   An electrode 11 is disposed on the second main surface of the semiconductor substrate 7 opposite to the first main surface. The electrode 11 serves as a collector electrode in the case of an IGBT, and serves as a drain electrode in the case of a power MOSFET.

半導体基板７はＮ型基板を用いており、半導体基板７の内部には、Ｎベース領域９，Ｐウェル領域Ｒ（０），Ｎソース領域８，複数のＰリング領域Ｒ（１）〜Ｒ（ｎ）、及び、Ｎストッパ領域ＳＲが形成されている。   The semiconductor substrate 7 uses an N-type substrate. Inside the semiconductor substrate 7, an N base region 9, a P well region R (0), an N source region 8, and a plurality of P ring regions R (1) to R (R). n) and an N stopper region SR is formed.

複数のＰリング領域Ｒ（１）〜Ｒ（ｎ）は、ＦＬＲ(Field Limiting Ring) を構成し、半導体基板７のチップ端に設けられている。ＦＬＲ構造の各Ｐリング領域Ｒ(１)〜Ｒ(ｎ)は、半導体基板７とのコンタクト抵抗が小さい金属等の低抵抗材料とコンタクトされる。本実施例では、低抵抗材料として、アルミニウム４を採用しているが、アルミニウム４に代えて、他の金属等を採用することもできる。   The plurality of P ring regions R (1) to R (n) constitutes an FLR (Field Limiting Ring) and is provided at the chip end of the semiconductor substrate 7. Each P ring region R (1) to R (n) of the FLR structure is contacted with a low resistance material such as a metal having a small contact resistance with the semiconductor substrate 7. In this embodiment, aluminum 4 is used as the low-resistance material, but other metals or the like can be used instead of aluminum 4.

アルミニウム４のパターン端部には、薄膜形成が可能で加工精度の高い、高加工精度材料が設けられる。本実施例では、この材料として、ポリシリコン３を採用している。ポリシリコン３は、絶縁層である酸化膜２を介して配置されている。なお、酸化膜２に代えて、窒化膜等の他の絶縁層を用いてもよい。   The pattern end portion of the aluminum 4 is provided with a high processing accuracy material capable of forming a thin film and having high processing accuracy. In this embodiment, polysilicon 3 is used as this material. The polysilicon 3 is disposed via an oxide film 2 that is an insulating layer. Instead of the oxide film 2, another insulating layer such as a nitride film may be used.

リング電極Ｍ（１）〜Ｍ（ｎ）は、低抵抗材料であるアルミニウム４と、高加工精度材料であるポリシリコン３の２段構造として構成されている。また、図１の酸化膜２とポリシリコン３は、ポリシリコン３の片側端部と酸化膜２の端部とが揃えられた、同時エッチングで形成されたものである。   The ring electrodes M (1) to M (n) are configured as a two-stage structure of aluminum 4 which is a low resistance material and polysilicon 3 which is a high processing accuracy material. Further, the oxide film 2 and the polysilicon 3 in FIG. 1 are formed by simultaneous etching in which one end of the polysilicon 3 and the end of the oxide film 2 are aligned.

ただし、ポリシリコン３の外側の端部位置が、アルミニウム４の端部位置より外側にあって、リング電極Ｍ（１）〜Ｍ（ｎ）の寸法が、ポリシリコン３により決まる構成となっていれば、他の構造を採用することもできる。例えば、図２に示すように、ポリシリコン３のアルミニウム４側の端部位置が、酸化膜２上の一部の領域に位置している構成でもよいし、また、図３に示すように、ポリシリコン３のアルミニウム４側の端部が、酸化膜２の開口領域にかかるような構成、すなわち酸化膜２の外側に位置する構成でもよい。   However, the outer end position of the polysilicon 3 is outside the end position of the aluminum 4, and the dimensions of the ring electrodes M (1) to M (n) are determined by the polysilicon 3. For example, other structures can be adopted. For example, as shown in FIG. 2, the end position of the polysilicon 3 on the aluminum 4 side may be positioned in a partial region on the oxide film 2, and as shown in FIG. 3, A configuration in which the end portion of the polysilicon 3 on the aluminum 4 side covers the opening region of the oxide film 2, that is, a configuration located outside the oxide film 2 may be employed.

通常、半導体装置１の製造プロセスにおいて、リング電極Ｍ（１）〜Ｍ（ｎ）は、主電極Ｍ（０）と同時に形成される。このとき、ボンディング等の実装信頼性の観点より、リング電極Ｍ（１）〜Ｍ（ｎ）は、数マイクロメートルの厚さで、厚く形成される。このため、リング電極Ｍ（１）〜Ｍ（ｎ）のパターン形成のエッチングには、ウェット方式が用いられることが多い。従って、エッチングによる加工精度が落ち、ウェハ面内の加工ばらつきは大きくなる。この結果、リング電極Ｍ（１）〜Ｍ（ｎ）間距離Ｘ（１）〜Ｘ（ｎ＋１）のばらつきも大きくなる。   Usually, in the manufacturing process of the semiconductor device 1, the ring electrodes M (1) to M (n) are formed simultaneously with the main electrode M (0). At this time, from the viewpoint of mounting reliability such as bonding, the ring electrodes M (1) to M (n) are formed thick with a thickness of several micrometers. For this reason, a wet method is often used for etching for pattern formation of the ring electrodes M (1) to M (n). Therefore, the processing accuracy by etching is lowered, and the processing variation in the wafer surface is increased. As a result, variations in the distances X (1) to X (n + 1) between the ring electrodes M (1) to M (n) also increase.

一方、本実施例では、リング電極Ｍ（１）〜Ｍ（ｎ）の端部に加工精度の高いポリシリコン３を配置するため、リング電極Ｍ（１）〜Ｍ（ｎ）間寸法Ｘ（１）〜Ｘ（ｎ＋１）のばらつきを小さくすることが可能になる。   On the other hand, in this embodiment, since the polysilicon 3 with high processing accuracy is disposed at the ends of the ring electrodes M (1) to M (n), the dimension X (1) between the ring electrodes M (1) to M (n). ) To X (n + 1) can be reduced.

パワーＭＯＳＦＥＴやＩＧＢＴ等では、ゲート電極５として、ポリシリコンが用いられている。ゲート電極５として形成されるポリシリコンは、薄厚で形成され、ドライエッチングにて形成される。このため、加工精度が高い。このため、ゲート電極としてポリシリコンを形成する際に、高加工精度材料としてのポリシリコン３を同時に形成することにより、現状の製造プロセスと同一の製造プロセスにて形成することができる。従って、従来の半導体装置と比較して、信頼性が低下することはない。   In a power MOSFET, IGBT, or the like, polysilicon is used as the gate electrode 5. The polysilicon formed as the gate electrode 5 is formed with a thin thickness and is formed by dry etching. For this reason, processing accuracy is high. For this reason, when forming polysilicon as a gate electrode, it can be formed in the same manufacturing process as the current manufacturing process by simultaneously forming polysilicon 3 as a high processing accuracy material. Therefore, the reliability is not lowered as compared with the conventional semiconductor device.

半導体装置１の主電極間に印加される電圧は、ＦＬＲ構造にも印加される。このとき、Ｎベース領域９の第１主面においては、各Ｐリング領域Ｒ(０) 〜Ｒ(ｎ) 間領域ＸＲ(１)〜ＸＲ(ｎ＋１)にて分担され、素子表面においては、各リング電極Ｍ（ｎ）間領域Ｘ(１)〜Ｘ（ｎ＋１）にて分担される。   The voltage applied between the main electrodes of the semiconductor device 1 is also applied to the FLR structure. At this time, the first main surface of the N base region 9 is shared by the regions XR (1) to XR (n + 1) between the P ring regions R (0) to R (n). It is shared by the regions X (1) to X (n + 1) between the ring electrodes M (n).

以上のように、本実施例では、アルミニウム４とポリシリコン３の２段構造を採用するため、アルミニウム４等の低抵抗材料による面内均一動作を維持しつつ、ポリシリコン３等の高加工精度材料により電極寸法精度を確保できる。この結果、特性の固体ばらつきを低減した半導体装置を提供することができる。   As described above, in this embodiment, since a two-stage structure of aluminum 4 and polysilicon 3 is employed, high processing accuracy of polysilicon 3 and the like is maintained while maintaining in-plane uniform operation with a low resistance material such as aluminum 4. Electrode dimensional accuracy can be ensured by the material. As a result, it is possible to provide a semiconductor device with reduced variation in characteristics of solids.

本発明の実施例２における半導体装置１０の断面構造を図５に示す。基本的な構造は実施例１と同様である。本実施例では、高加工精度材料としてのポリシリコン３が、全てのリングＲ（０）〜Ｒ（ｎ）ではなく、ストッパ領域側の一部のリングＲ（２）〜Ｒ（ｎ）にのみ適用されている点で、実施例１とは異なる。   FIG. 5 shows a cross-sectional structure of the semiconductor device 10 according to the second embodiment of the present invention. The basic structure is the same as that of the first embodiment. In this embodiment, the polysilicon 3 as the high processing accuracy material is not only in all the rings R (0) to R (n) but only in some rings R (2) to R (n) on the stopper region side. It is different from the first embodiment in that it is applied.

一般的に、ＦＬＲ構造のリング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は、その場所により変えて構成されている。すなわち、主接合に近い領域（チップ中央側）では、印加電圧が小さい段階で空乏化が進むように、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は小さく設計される。一方、Ｎストッパ領域ＳＲに近い領域（チップ端側）では、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は大きく設計される。Ｎストッパ領域ＳＲに近い領域では、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）が大きいため、酸化膜２等の絶縁層中の可動イオンや分極の影響をより強く受ける。このため、その領域に配置される電極に対して、特に、ポリシリコン３とアルミニウム４の２段構造の電極を採用する必要性がある。   In general, the inter-ring dimensions XR (1) to XR (n + 1) of the FLR structure are changed depending on the location. That is, in the region close to the main junction (on the chip center side), the inter-ring dimensions XR (1) to XR (n + 1) are designed to be small so that depletion progresses when the applied voltage is small. On the other hand, in the region close to the N stopper region SR (tip end side), the inter-ring dimensions XR (1) to XR (n + 1) are designed to be large. In the region close to the N stopper region SR, the inter-ring dimensions XR (1) to XR (n + 1) are large, so that they are more strongly affected by movable ions and polarization in the insulating layer such as the oxide film 2. For this reason, it is necessary to employ an electrode having a two-stage structure of polysilicon 3 and aluminum 4 in particular for the electrode arranged in the region.

ただし、他の原因により、可動イオンや分極の影響を強く受けている部分が、ストッパ領域側（チップ端側）ではなく、主接合側（チップ中央側）にある半導体装置の場合には、本実施例のようにチップ端側にのみ２段構造の電極を採用するのではなく、主接合側の一部のリングに２段構造の電極を採用すればよい。   However, if the semiconductor device is located on the main junction side (chip center side) instead of the stopper region side (chip end side), the part that is strongly affected by mobile ions or polarization due to other causes Instead of adopting a two-stage electrode only on the chip end side as in the embodiment, a two-stage electrode may be adopted for a part of the ring on the main joint side.

以上にように、上記実施例によれば、アルミニウム４等の低抵抗材料による面内均一動作を維持しつつ、ポリシリコン３等の高加工精度材料により電極寸法精度を確保できる。このため、ＦＲＬ構造において、特性の固体ばらつきを低減することができる。   As described above, according to the above embodiment, the electrode dimensional accuracy can be ensured by the high processing accuracy material such as polysilicon 3 while maintaining the in-plane uniform operation by the low resistance material such as aluminum 4. For this reason, in the FRL structure, it is possible to reduce variation in characteristics of the solid.

また、ソース−ドレイン間に直流高圧を数時間印加させるＤＣブロッキング後における特性ばらつきの増大を抑制することができる。   Further, it is possible to suppress an increase in characteristic variation after DC blocking in which a DC high voltage is applied between the source and the drain for several hours.

また、ＩＧＢＴやパワーＭＯＳＦＥＴ等のＦＬＲ構造では、従来構造と比較して、製造工程の追加なしで実現することが可能になる。すなわち、特性のばらつき低減を、現状の製造安定性を維持したままで実現することができる。   In addition, the FLR structure such as an IGBT or a power MOSFET can be realized without an additional manufacturing process as compared with the conventional structure. That is, characteristic variation can be reduced while maintaining the current manufacturing stability.

以上のとおり、本発明の実施例を詳細に説明したが、本発明は上記実施例の内容に限定されるものではなく、本発明の技術思想から逸脱しない範囲で、適宜変更可能である。例えば、本実施例では、Ｎベース領域，Ｐウェル領域，Ｎソース領域の関係を有する半導体装置について説明したが、これとは反対に、Ｐベース領域，Ｎウェル領域，Ｐソース領域の関係を有する半導体装置についても適用可能である。   As mentioned above, although the Example of this invention was described in detail, this invention is not limited to the content of the said Example, In the range which does not deviate from the technical idea of this invention, it can change suitably. For example, in this embodiment, the semiconductor device having the relationship of the N base region, the P well region, and the N source region has been described. On the contrary, the semiconductor device has the relationship of the P base region, the N well region, and the P source region. The present invention can also be applied to a semiconductor device.

本発明の実施例１における半導体装置の断面図である。It is sectional drawing of the semiconductor device in Example 1 of this invention. 本発明の実施例１における電極の他の断面図である。It is other sectional drawing of the electrode in Example 1 of this invention. 本発明の実施例１における電極の他の断面図である。It is other sectional drawing of the electrode in Example 1 of this invention. 従来の半導体装置の断面図である。It is sectional drawing of the conventional semiconductor device. 本発明の実施例２における半導体装置の断面図である。It is sectional drawing of the semiconductor device in Example 2 of this invention.

符号の説明Explanation of symbols

１，１０ 半導体装置
２ 酸化膜
３ ポリシリコン
４ アルミニウム
５ ゲート電極
６ ゲート酸化膜
７ 半導体基板
８ Ｎソース領域
９ Ｎベース領域
１１ 電極 1, 10 Semiconductor device 2 Oxide film 3 Polysilicon 4 Aluminum 5 Gate electrode 6 Gate oxide film 7 Semiconductor substrate 8 N source region 9 N base region 11 Electrode

Claims (8)

半導体基板に形成された第１導電型ベース領域と、
前記半導体基板の第１主面側において、前記半導体基板に形成された第２導電型ウェル領域と、
前記半導体基板の前記第１主面側において、前記第２導電型ウェル領域を囲むように形成された複数の第２導電型リング領域と、
前記半導体基板の前記第１主面側において、前記第２導電型リング領域を囲むように形成された第１導電型ストッパ領域と、
前記半導体基板の前記第１主面の上において、隣り合う前記第２導電型リング領域の間に設けられた絶縁層と、
前記絶縁層の上に配置された第１導電材料と、
前記第２導電型リング領域及び前記第１導電材料に電気的接続されるように配置された第２導電材料と、
前記半導体基板の前記第１主面とは反対側の第２主面に設けられた電極、とを有することを特徴とする半導体装置。 A first conductivity type base region formed in a semiconductor substrate;
A second conductivity type well region formed in the semiconductor substrate on the first main surface side of the semiconductor substrate;
A plurality of second conductivity type ring regions formed so as to surround the second conductivity type well region on the first main surface side of the semiconductor substrate;
A first conductivity type stopper region formed so as to surround the second conductivity type ring region on the first main surface side of the semiconductor substrate;
An insulating layer provided between the adjacent second conductivity type ring regions on the first main surface of the semiconductor substrate;
A first conductive material disposed on the insulating layer;
A second conductive material disposed to be electrically connected to the second conductive type ring region and the first conductive material;
And an electrode provided on a second main surface opposite to the first main surface of the semiconductor substrate. 請求項１記載の半導体装置において、
前記第２導電材料は、前記第１導電材料より導電率が高いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the second conductive material has a higher conductivity than the first conductive material. 請求項２記載の半導体装置において、
前記第１導電材料は、前記第２導電材料より加工精度が良いことを特徴とする半導体装置。 The semiconductor device according to claim 2,
The semiconductor device according to claim 1, wherein the first conductive material has higher processing accuracy than the second conductive material. 請求項３記載の半導体装置において、
前記第１導電材料はポリシリコンであり、前記第２導電材料はアルミニウムであることを特徴とする半導体装置。 The semiconductor device according to claim 3.
The semiconductor device, wherein the first conductive material is polysilicon and the second conductive material is aluminum. 請求項１記載の半導体装置において、
前記第１導電材料及び前記第２導電材料により２段構造リング電極が構成され、
隣り合う前記２段構造リング電極間の寸法は、前記第１導電材料の位置により決定されることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A two-stage ring electrode is constituted by the first conductive material and the second conductive material,
A dimension between the adjacent two-stage ring electrodes is determined by a position of the first conductive material. 請求項５記載の半導体装置において、
複数の前記第２導電型リング領域に接続される電極は、全て、前記２段構造を有していることを特徴とする半導体装置。 The semiconductor device according to claim 5.
All of the electrodes connected to the plurality of second conductivity type ring regions have the two-stage structure. 請求項５記載の半導体装置において、
複数の前記第２導電型リング領域に接続される電極のうち、その一部のみが、前記２段構造を有していることを特徴とする半導体装置。 The semiconductor device according to claim 5.
Of the electrodes connected to the plurality of second conductivity type ring regions, only a part thereof has the two-stage structure. 請求項７記載の半導体装置において、
前記第１導電型ストッパ領域により近い側の前記第２導電型リング領域に接続される電極は、前記２段構造を有していることを特徴とする半導体装置。 The semiconductor device according to claim 7.
An electrode connected to the second conductivity type ring region closer to the first conductivity type stopper region has the two-stage structure.
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