JP2008181670A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】制御回路15は、書込み指示を示す制御信号を受けて、入出力バッファ11内の書込みデータをライトバッファ12に出力させるのと同時に、指定アドレスのデータを含む不揮発性メモリであるフラッシュメモリ10内のブロックを更新ブロックとして特定し、更新ブロック内のすべてのデータを高速バス16を介してワークメモリ13へ出力させ、更新ブロックの番号をブロック番号レジスタ18に書込む。制御回路15は、読出し指示を示す制御信号を受けて、指定アドレスのデータを含むブロックを特定し、そのブロックのブロック番号とブロック番号レジスタ18に格納されているブロック番号とが一致していれば、ワークメモリ13内のデータを読出しデータとし、入出力バッファ11に出力させる。
【選択図】図1
Description
<第1の実施形態>
本実施の形態では、書込みデータのライトバッファへの取込みと並行して、フラッシュメモリ内のブロックのデータをワークメモリへ出力させる半導体記憶装置に関する。
図1は、本実施の形態に係わる半導体記憶装置の構成を示す。同図を参照して、この半導体記憶装置100は、フラッシュメモリ10と、入出力バッファ11と、ライトバッファ12と、ワークメモリ13と、デコーダ14と、制御回路15と、データバス20と、アドレスバス21と、制御信号バス22と、高速バス16とを有する。
高速バス16は、フラッシュメモリ10と、ワークメモリ13と、入出力バッファ11とをそれぞれ接続し、ライトバッファ12とワークメモリ13とを接続するバスである。高速バス16のバス幅は、たとえば128〜256ビット幅である。
制御回路15は、書込み動作フラグ格納部17とブロック番号レジスタ18とを備える。
次に、この半導体記憶装置100の書込み処理の動作について説明する。図2は、書込み処理の動作手順を示すフローチャートである。
(読出し処理の動作)
次に、この半導体記憶装置100の読出し処理の動作について説明する。図3は、読出し処理の動作手順を示すフローチャートである。
本実施の形態は、データの書込みに際して、フラッシュメモリ内のブロックのうち、有効なデータを含むブロックのみワークメモリへ出力させる半導体記憶装置に関する。
次に、この半導体記憶装置50の書込み処理の動作について説明する。図5は、書込み処理の動作手順を示すフローチャートである。
一方、制御回路55は、有効性フラグの値が「0」であれば、更新ブロックの番号をブロック番号レジスタ18に書込む(ステップS511)。
次に、制御回路55は、更新ブロックに対応する有効性フラグを「1」に設定する(ステップS516)。
この半導体記憶装置50の読出し処理の動作は、第1の実施形態に係わる半導体記憶装置100の読出し処理の動作と同様なので、ここでは、説明は繰返さない。
本実施の形態は、1個以上のブロックのデータを記憶するライトバッファを備えた半導体記憶装置に関する。
制御回路25は、入出力バッファ11に入力される複数個の書込みデータを、次のようにして、ライトバッファ27a〜cに出力させる。
次に、この半導体記憶装置200の書込み処理の動作について説明する。図7は、書込み処理の動作手順を示すフローチャートである。
この半導体記憶装置200の読出し処理の動作は、第1の実施形態に係わる半導体記憶装置100の読出し処理の動作と同様なので、ここでは、説明は繰返さない。
本実施の形態は、ワークメモリをミラーメモリとして利用する半導体記憶装置に関する。ここで、ミラーメモリとは、外部からのフラッシュメモリへのデータの書込みおよび読込みに対して、フラッシュメモリに代わって外部からのデータ書込みおよび読込みに応じるメモリを意味する。
図8は、本実施の形態に係わる半導体記憶装置の構成を示す。同図の半導体記憶装置30の構成要素のうち、第1の実施形態に係わる半導体記憶装置100の構成要素と同一のものについては、同一の符号を付す。以下、第1の実施形態に係わる半導体記憶装置100と相違する点について説明する。
次に、この半導体記憶装置30のミラーメモリ設定処理の動作について説明する。図9は、ミラーメモリ設定処理の動作手順を示すフローチャートである。
制御回路35は、この2重化ブロックの番号をブロック番号レジスタ18に書込む(ステップS704)。
読出し完了フラグが「1」に設定された後、外部より、読出し指示を示す制御信号と、アドレスとが、それぞれ、制御回路35、デコーダ14に入力される。以下の読出し動作は、第1〜第3の実施形態と同様なので、説明は繰返さない。
次に、この半導体記憶装置30の書込み処理の動作について説明する。図10は、書込み処理の動作手順を示すフローチャートである。
次に、この半導体記憶装置30のバックアップ処理の動作について説明する。図11は、バックアップ処理の動作手順を示すフローチャートである。
外部より、ワークメモリのフラッシュメモリへのバックアップを指示する制御信号が制御回路35に入力される(ステップS904)。
本実施の形態では、フラッシュメモリ内のすべてのブロックと対応する複数個のブロックを含むワークメモリをミラーメモリとして利用する半導体記憶装置に関する。
図12は、本実施の形態に係わる半導体記憶装置の構成を示す。同図の半導体記憶装置40の構成要素のうち、第1の実施形態に係わる半導体記憶装置100の構成要素と同一のものについては、同一の符号を付す。以下、第1の実施形態に係わる半導体記憶装置100と相違する点について説明する。
次に、この半導体記憶装置40のミラーメモリ設定処理の動作について説明する。図13は、ミラーメモリ設定処理の動作手順を示すフローチャートである。
制御回路45は、特定したフラッシュメモリ56内のブロックのすべてのデータを高速バス16を介してワークメモリ47へ出力させる(ステップS1004)。
制御回路45は、第1書込み制御レジスタ43の値および第2書込み制御レジスタ41の先頭ビットの値を「0」に設定する(ステップS1007)。
次に、この半導体記憶装置40の読出し処理の動作について説明する。図14は、読出し処理の動作手順を示すフローチャートである。
次に、この半導体記憶装置40の書込み処理の動作について説明する。図15は、書込み処理の動作手順を示すフローチャートである。
次に、この半導体記憶装置40のミラーメモリ部分的再設定処理の動作について説明する。図16は、ミラーメモリ部分的再設定処理の動作手順を示すフローチャートである。
制御回路45は、第1書込み制御レジスタ43の値および第2書込み制御レジスタ41の先頭ビットの値を「0」に設定する(ステップS1307)。
次に、この半導体記憶装置40のバックアップ処理の動作について説明する。図17は、バックアップ処理の動作手順を示すフローチャートである。
制御回路45は、ワークメモリ47内の特定したブロックに対応するフラッシュメモリ56内のブロックのすべてのデータを消去する(ステップS1404)。
次に、この半導体記憶装置40の部分的バックアップ処理の動作について説明する。図18は、部分的バックアップ処理の動作手順を示すフローチャートである。
本発明は、上記実施の形態に限定されるものではなく、以下の変形例も当然ながら包含する。
本発明の実施形態におけるフラッシュメモリの代わりに、その他の電子的書換え可能な不揮発性メモリとしてもよい。
第1の実施形態において、制御回路15は、書込みを指示する制御信号を受けた後、更新ブロックの番号をブロック番号レジスタ18に書込みを行なってから、ステップS303において、書込み動作フラグを「1」に設定したが、これに限定するものではない。制御回路15は、書込みを指示する制御信号を受けた後、更新ブロックの番号をブロック番号レジスタ18に書込みを行なうまでの任意の時点で書込み動作フラグを「1」に設定するものとしてもよい。
第2および第5の実施形態において、フラッシュメモリのブロックの有効性フラグを2ビットの値として、1ビット目で、データが書込まれているブロックか否かを識別し、2ビット目で、データが消去可能か否かを識別するものとしてもよい。
第3の実施形態では、半導体記憶装置は、複数個のライトバッファ27a〜cを含み、各ライトバッファは、1つのブロックのデータを記憶するものとしたが、これに限定するものではない。たとえば、1つのライトバッファが、1個または複数個のブロックのデータを記憶するものとしてもよい。
第3の実施形態では、各ライトバッファからワークメモリへ書込みデータを出力する時点までに、外部からの書込みデータがそのライトバッファに取込まれることが保証されているものとした。
第3の実施形態では、ワークメモリは、フラッシュメモリ10の1つのブロックのデータを記憶する容量を有するものとしたが、これに限定するものではない。たとえば、ワークメモリが、ライトバッファ27a〜cに対応する第1〜第3の3個のブロック分の容量を備えるものとしてもよい。
第4および第5の実施形態では、ワークメモリをミラーメモリとして使用する例について説明したが、これに限定するものではない。ワークメモリを作業用のメモリや別のメモリとして使用するものとしてもよい。
第4の実施形態において、ワークメモリは、1つのブロックを含むものとしたが、これに限定するものではなく、ワークメモリは、2以上の任意の数のブロックを含むものとしてもよい。
第1〜第5の実施形態において、ワークメモリとして2ポートRAMを用いることにより、ワークメモリへのデータの入力と、ワークメモリからのデータの出力を同時に行なうことができる。
第1〜第4の実施形態において、外部からの書込みデータを一旦入出力バッファに取込むものとしたが、これに限定するものではなく、外部からの書込みデータを直接ライトバッファに取込むものとしてもよい。
第2〜第4の実施形態においても、第1の実施形態と同様に、制御回路が、書込み指示を示す制御信号を受けると、入出力バッファ11内の書込みデータをライトバッファに出力させるのと同時に、デコードされたアドレスのデータを含むフラッシュメモリのブロックを更新ブロックとして特定し、更新ブロック内のすべてのデータをワークメモリへ出力させるものとしてもよい。
本発明の実施形態では、フラッシュメモリ10と、ワークメモリ13と、入出力バッファ11との間は、それぞれ高速バス16(128〜256ビット幅)で接続し、ライトバッファ12とワークメモリ13との間は、高速バス16(128〜256ビット幅)で接続するものとしたが、これに限定するものではない。ライトバッファ12とワークメモリ13との間は、フラッシュメモリ10とワークメモリ13との間を接続するバスよりも、低速なバスで接続するものとしてもよい。同様に、入出力バッファ11と、ワークメモリ13およびフラッシュメモリ10との間は、フラッシュメモリ10とワークメモリ13との間を接続するバスよりも、低速なバスで接続するものとしてもよい。
Claims (2)
- 複数のブロックを含み、ブロック単位でデータの書換えが可能な不揮発性メモリと、
前記不揮発性メモリの各ブロックに対応する複数のブロックを含むワークメモリと、
前記ワークメモリと前記不揮発性メモリとを接続し、外部データバスよりもビット幅が広い内部データバスと、
制御回路とを備え、
前記制御回路は、ワークメモリをミラーメモリとして使用することを指示する制御信号が入力されたときには、前記不揮発性メモリ内の所定のブロックのデータを前記内部データバスを介して前記ワークメモリ内の対応するブロックへ出力させ、
前記制御回路は、読出しを指示する制御信号とアドレスとが入力されたときには、前記ワークメモリ内の前記アドレスで特定されるブロック内の前記アドレスで特定されるデータを外部へ出力させ、
前記制御回路は、書込みを指示する制御信号と、アドレスと、書込みデータとが入力されたときには、前記書込みデータを前記ワークメモリ内の前記アドレスで特定されるブロック内の前記アドレスに応じた位置に出力させ、
前記制御回路は、ワークメモリ内のデータを不揮発性メモリへバックアップすることを指示する制御信号が入力されたときには、前記不揮発性メモリ内の所定のブロックのデータを消去し、前記不揮発性メモリ内の前記所定のブロックに対応する前記ワークメモリ内のブロックのすべてのデータを、前記不揮発性メモリ内の前記所定のブロックに出力させる、半導体記憶装置。 - 前記ワークメモリの各ブロックに対応させて、前記ブロック内のデータの更新の有無を示す更新フラグを記憶する記憶部を備え、
前記制御回路は、前記書込みを指示する制御信号が入力されたときに、前記書込みデータを前記ワークメモリ内のブロックに出力させたときには、前記書込みデータを受け取ったブロックに対応する更新フラグを更新有りに設定し、
前記制御回路は、前記ワークメモリ内のデータを不揮発性メモリへバックアップすることを指示する制御信号が入力されたときには、前記ワークメモリのブロックのうち、前記更新フラグが更新有りに設定されているブロックについてのみ、当該ブロックに対応する前記不揮発性メモリ内のブロックのデータを消去し、前記ワークメモリ内の前記ブロックのすべてのデータを前記不揮発性メモリ内の前記ブロックに出力させる、請求項1記載の半導体記憶装置。
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