JP2008181442A

JP2008181442A - 情報処理システム、及びシステムデータ格納方法

Info

Publication number: JP2008181442A
Application number: JP2007015839A
Authority: JP
Inventors: Tetsushi Fujita; 哲士藤田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-01-26
Filing date: 2007-01-26
Publication date: 2008-08-07

Abstract

【課題】サーバコンピュータにおいて、ＢＩＯＳのコンフィギュレーション情報を保存するＢＩＯＳ−ＲＯＭのＦｉｒｍＷａｒｅを格納するＦｌａｓｈＲＯＭ等のデータを格納する各種不揮発性半導体メモリが数多く存在するのを削減する。
【解決手段】マザーボード上に存在する別々の不揮発性半導体メモリに保存されていたＢＩＯＳのＦｉｒｍＷａｒｅ、ＣＭＯＳ等のデータをＢＭＣに接続された一つの不揮発性半導体メモリに格納する。また、ＢＭＣは不揮発性半導体メモリ内のデータをＣＰＵのメモリ空間にマップするためのアドレスデコーダとマップする領域を切り替えるセレクタを有し、データを正しくマップするために不揮発性半導体メモリ内における各システム情報の格納位置を示すオフセットアドレス、各システム情報がＣＰＵのアドレス空間にマップされるアドレスと各システム情報のデータサイズが格納されているテーブルを不揮発性半導体メモリ内に保持する。
【選択図】図２

Description

本発明は、情報処理システムに関し、特にベースボード管理コントローラを搭載するサーバコンピュータ上でシステム情報をマザーボード上へ格納する情報処理システムに関する。

図１に示すように、従来のベースボード管理コントローラ（ＢＭＣ）を搭載するサーバコンピュータには、ＣＰＵ１０１と、Ｍｅｍｏｒｙ１０２と、ＮｏｒｔｈＢｒｉｄｇｅ１０３と、ＳｏｕｔｈＢｒｉｄｇｅ１０４と、グラフィクスコントローラ１０５と、各種ＰＣＩデバイス１０６と、ＣＭＯＳ１０７と、ＢＩＯＳ−ＲＯＭ１０８と、ＢＭＣ１０９と、不揮発性半導体メモリ１１０と、各種センサ１１１と、ＢＭＣのＦｉｒｍＷａｒｅ１１２が設けられている。ＣＭＯＳ１０７は、ＢＩＯＳ（ＢａｓｉｃＩｎｐｕｔ／ＯｕｔｐｕｔＳｙｓｔｅｍ）のコンフィギュレーション情報を保存する。不揮発性半導体メモリ１１０（１１０−ｉ、ｉ＝１〜ｎ：ｎは半導体メモリ数）は複数存在し、ＳＤＲ（ＳｅｎｓｏｒＤａｔａＲｅｃｏｒｄ：センサ装置情報）、ＦＲＵ（ＦｉｅｌｄＲｅｐｌａｃｅａｂｌｅＵｎｉｔ：保守交換部品情報）、ＳＥＬ（ＳｙｓｔｅｍＥｖｅｎｔＬｏｇ：システムイベントログ）等のデータを別々に格納する。ＢＭＣのＦｉｒｍＷａｒｅ１１２は、ＢＭＣ１０９の基本的な制御を行うために機器に組み込まれたソフトウェア（ＢＭＣのＦｉｒｍＷａｒｅ）を格納しているＦｌａｓｈＲＯＭを示す。

ＣＰＵ１０１、Ｍｅｍｏｒｙ１０２、及びグラフィクスコントローラ１０５は、ＮｏｒｔｈＢｒｉｄｇｅ１０３に接続されている。また、ＮｏｒｔｈＢｒｉｄｇｅ１０３、各種ＰＣＩデバイス１０６、ＣＭＯＳ１０７、ＢＩＯＳ−ＲＯＭ１０８、ＢＭＣ１０９、及び不揮発性半導体メモリ１１０の一部（１１０−１〜１１０−２）は、ＳｏｕｔｈＢｒｉｄｇｅ１０４に接続されている。不揮発性半導体メモリ１１０の他の一部（１１０−３〜１１０−５）、各種センサ１１１、及びＢＭＣのＦｉｒｍＷａｒｅ１１２は、ＢＭＣ１０９に接続されている。不揮発性半導体メモリ１１０の一部（１１０−１〜１１０−２）の各々は、ＳＰＩ（ＳｅｒｉａｌＰｅｒｉｐｈｅｒａｌＩｎｔｅｒｆａｃｅ）又はＩ２Ｃ（Ｉｎｔｅｒ−ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）バス等で接続されている。同様に、不揮発性半導体メモリ１１０の他の一部（１１０−３〜１１０−５）の各々及び各種センサ１１１は、ＳＰＩ又はＩ２Ｃバス等で接続されている。

ＣＭＯＳ１０７、ＢＩＯＳ−ＲＯＭ１０８、不揮発性半導体メモリ１１０、及びＢＭＣのＦｉｒｍＷａｒｅ１１２（ＦｌａｓｈＲＯＭ）は、各データを記憶しておくメモリデバイスである。それぞれのデータは異なる不揮発性半導体メモリに格納されているのが一般的である。また、不揮発性半導体メモリ１１０として、ＳＰＩＦｌａｓｈ、ＥＥＰＲＯＭやＦｌａｓｈＲＯＭ等の様々な種類のメモリデバイスが利用されている。

しかし、こうした場合は、これらのデータへアクセスするにはそれぞれの不揮発性半導体メモリごとにアクセスを行わなければならず、一元的にデータの管理ができない。また、不揮発性半導体メモリは別々に存在するためマザーボード上を占有することになり、複数の異なる不揮発性半導体メモリを扱うことでマザーボード上への実装を複雑にしているという問題点があった。

関連する技術として、特開２００３−０２２２２２号公報（特許文献１）に情報処理装置及びその保守方法が開示されている。
この従来技術では、コンピュータ本体内に、ＣＰＵ、ＣＰＵ−ＰＣＩブリッジ装置、主メモリ、表示装置、ＲＡＩＤ装置、ＬＡＮ装置、カードバス装置、ＰＣＩ−ＩＳＡブリッジ装置、各種入出力周辺装置をシステム統合したＧＡ、ＢＩＯＳ−ＲＯＭ、キーボード装置、フロッピディスクドライブ装置、マザーボード管理コントローラ、フィールドリプレイスメントユニット、センサデータ記憶装置、センサ、システムイベントログなどが設けられる。これは、ＢＭＣの従来技術を示している。

また、特開２００５−３０９５５２号公報（特許文献２）に計算機が開示されている。
この従来技術では、ノースブリッジとサウスブリッジは、基板上のハードウェアを監視するＢＭＣに接続され、各ブリッジに接続されたハードウェアの監視が行われる。このＢＭＣは、制御部を備えて、基板上のハードウェアの電圧、温度、エラーなどを監視し、ＯＳ等に通知するものである。また、ＢＭＣは、ＰＣＩバスのマネージメントを行う。

また、特開平０５−１６５７０６号公報（特許文献３）にメモリ・ページング装置及び不揮発性記憶装置をページングする方法が開示されている。
この従来技術では、フラッシュメモリは１つのフラッシュメモリ中の別々の消去可能及びプログラム可能な記憶ブロックに区分される旨と、ページ・レジスタ及びページ・デコーダの動作の例が示されている。これは、ＢＩＯＳのメモリ空間を拡大するための技術であり、ある特定の領域をページを使って切り替えながら利用することで、多くのメモリ空間を利用できるようにするための技術である。

更に、特開平０６−２６６５５２号公報（特許文献４）にコンピュータシステムが開示されている。
この従来技術では、コンピュータシステムの基本入出力処理論理（ＢＩＯＳ）はフラッシュメモリに記憶されている。更に、他のシステムソフトウェアやアプリケーション特定パラメータをフラッシュメモリに記憶しても良い。また、単一のフラッシュメモリ装置の中を複数の別個に消去可能且つプログラム可能なメモリブロックに区分している。但し、１つのフラッシュメモリに複数のデータを格納することは可能であるが、特許文献２に示されるように、従来のＢＭＣの機能は、ハードウェアの電圧、温度、エラー等の物理現象を監視するものであり、フラッシュメモリのデータの管理は行われていない。

特開２００３−０２２２２２号公報特開２００５−３０９５５２号公報特開平０５−１６５７０６号公報特開平０６−２６６５５２号公報

従来技術では、１つのフラッシュメモリが複数の別個のブロックに分割されている場合もあるが、その中に異なるデータを格納していることはない。複数のデータが格納されている場合は、ＣＰＵのメモリ空間にマップする必要がない場合か、連続したメモリ空間にマップする場合のみである。その理由は、従来、複数のフラッシュメモリを１つにまとめ、１つのフラッシュメモリの複数のデータを別々のＣＰＵのメモリ空間にマップする機能が無かったためである。

本発明の目的は、マザーボード上に存在するシステム情報を保存した不揮発性半導体メモリを削減する情報処理システムを提供することである。
本発明の他の目的は、マザーボード上に存在する各種システム情報を一つの不揮発性半導体メモリにまとめた情報処理システムを提供することである。

以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の情報処理システムは、マザーボード上に点在していた各種システム情報を一括して格納する一つの不揮発性半導体メモリ（２１０）と、一つの不揮発性半導体メモリ（２１０）にアクセスし、各種システム情報をＣＰＵ（２０１）のアドレス空間にマップするベースボード管理コントローラ（ＢＭＣ）（２０９）とを具備する。なお、マザーボード上に点在していた各種システム情報とは、従来はマザーボード上に存在する別々の不揮発性半導体メモリに格納されていたＢＩＯＳ、ＢＭＣのＦｉｒｍＷａｒｅ、ＳＤＲ、ＦＲＵ、ＳＥＬ、ＣＭＯＳ等のデータを示す。

一つの不揮発性半導体メモリ（２１０）は、各種システム情報をＣＰＵ（２０１）のアドレス空間へマップするためのマップ情報（４０１）を有する。なお、マップ情報（４０１）は、一つの不揮発性半導体メモリ（２１０）内に格納されているテーブルである。

ベースボード管理コントローラ（ＢＭＣ）（２０９）は、マップ情報（４０１）を基にＣＰＵ（２０１）から送られたアドレスの情報を解釈し、一つの不揮発性半導体メモリ（２１０）内のデータを割り付けるアドレスレコーダ（２０７）と、アドレスに応じて一つの不揮発性半導体メモリ（２１０）内のアクセス対象となるデータを切り替えるセレクタ（２０８）とを具備する。

マップ情報（４０１）は、各種システム情報と一対一で対応するデータＩＤと、不揮発性半導体メモリ（２１０）内における各種システム情報の格納位置を示すオフセットアドレスと、各種システム情報がＣＰＵ（２０１）のアドレス空間にマップされるアドレスを示すマップトアドレスと、各種システム情報のデータサイズとを含む。

本発明の情報処理システムは、二重化のため、一つの不揮発性半導体メモリ（２１０−１）と同じく各種システム情報を一括して格納する他の不揮発性半導体メモリ（２１０−２）を更に具備する場合がある。

本発明のシステムデータ格納方法は、マザーボード上に点在していた各種システム情報を一括して格納している一つの不揮発性半導体メモリ（２１０）にアクセスするステップと、各種システム情報をＣＰＵ（２０１）のアドレス空間にマップするステップとを具備する。なお、マザーボード上に点在していた各種システム情報とは、従来はマザーボード上に存在する別々の不揮発性半導体メモリに格納されていたＢＩＯＳ、ＢＭＣのＦｉｒｍＷａｒｅ、ＳＤＲ、ＦＲＵ、ＳＥＬ、ＣＭＯＳ等のデータを示す。

本発明のシステムデータ格納方法は、一つの不揮発性半導体メモリ（２１０）に格納されている、各種システム情報をＣＰＵ（２０１）のアドレス空間へマップするためのマップ情報（４０１）を参照するステップを更に具備する場合がある。なお、マップ情報（４０１）は、一つの不揮発性半導体メモリ（２１０）内に格納されているテーブルである。

本発明のシステムデータ格納方法は、マップ情報（４０１）に基づきＣＰＵ（２０１）から送られたアドレスを解釈するステップと、アドレスに応じて一つの不揮発性半導体メモリ（２１０）内のアクセス対象となるデータを切り替えるステップとを更に具備する場合がある。

本発明のシステムデータ格納方法は、ＣＰＵ（２０１）がアドレスレコーダ（２０７）にアドレスを送出するステップと、アドレスレコーダ（２０７）がアドレスと一つの不揮発性半導体メモリ（２１０）内のマップトアドレスとを比較するステップと、アドレスが一つの不揮発性半導体メモリ（２１０）内に存在する場合、アドレスレコーダ（２０７）がセレクタ（２０８）にアクセス対象となるデータが存在する一つの不揮発性半導体メモリ（２１０）内のオフセットアドレスを伝えるステップと、セレクタ（２０８）がオフセットアドレスを基に一つの不揮発性半導体メモリ（２１０）内のデータをデータバスに送出するステップとを更に具備する場合がある。

本発明のシステムデータ格納方法は、ＡＣ電源をＯｎすることで一つの不揮発性半導体メモリ（２１０）内の固定された位置に存在するベースボード管理コントローラ（ＢＭＣ）（２０９）のＦｉｒｍＷａｒｅのＢｏｏｔＢｌｏｃｋによりＢＭＣを起動するステップと、ＤＣ電源がＯｎされる前にＢＩＯＳを起動できるように準備をするステップと、ＤＣ電源がＯｎされるとＢＭＣが、一つの不揮発性半導体メモリ（２１０）内のマップ情報（４０１）に含まれるＢＩＯＳの領域の情報を取得するステップと、ＢＭＣがアドレスデコーダとセレクタ（２０８）とを制御し、取得したＢＩＯＳの領域をＣＰＵ（２０１）のアドレス空間にマップするステップと、マップされたＢＩＯＳをＣＰＵ（２０１）が実行し、システムを起動するステップとを更に具備する場合がある。

第一の効果は、マザーボード上のデバイス数を減らすことができることにある。その理由は、マザーボード上に存在する別々の不揮発性半導体メモリに格納されていたＢＩＯＳ、ＢＭＣのＦｉｒｍＷａｒｅ、ＳＤＲ、ＦＲＵ、ＳＥＬ、ＣＭＯＳ等のデータをＢＭＣが制御できる同一の不揮発性半導体メモリに格納するためである。
第二の効果は、システム情報の保守性を高めることが可能なことである。その理由は、ＤＣ電源がＯＦＦの状態でもＢＭＣは動作しており、いつでもＢＭＣから不揮発性半導体メモリへのアクセスが可能であるためである。また、同一の不揮発性半導体メモリに格納されていることで一元的にシステム情報を管理できるためである。

サーバコンピュータでは、ＢＩＯＳのコンフィギュレーション情報を保存するＣＭＯＳ、ＢＩＯＳ−ＲＯＭ、ＢＭＣのＦｉｒｍＷａｒｅを格納するＦｌａｓｈＲＯＭ、ＳＤＲ、ＦＲＵ、ＳＥＬ等のデータを格納する各種不揮発性半導体メモリが数多く存在する。本発明では、これらの半導体メモリを削減するための技術を提示する。

このため、本発明では、従来はマザーボード上に存在する別々の不揮発性半導体メモリに保存されていたＢＩＯＳ、ＢＭＣのＦｉｒｍＷａｒｅ、ＳＤＲ、ＦＲＵ、ＳＥＬ、ＣＭＯＳ等のデータを、ＢＭＣに接続された一つの不揮発性半導体メモリに格納する。また、ＢＭＣは不揮発性半導体メモリ内のデータをＣＰＵのメモリ空間にマップするためのアドレスデコーダとマップする領域を切り替えるセレクタを有し、データを正しくマップするために不揮発性半導体メモリ内における各システム情報の格納位置を示すオフセットアドレス、各システム情報がＣＰＵのアドレス空間にマップされるアドレスと各システム情報のデータサイズが格納されているテーブルを不揮発性半導体メモリ内に保持する。

以下に本発明の第１実施形態について添付図面を参照して説明する。
本発明の情報処理システムは、例えばサーバコンピュータとして使用されるコンピュータである。図２に示すように、このコンピュータ本体内には、ＣＰＵ２０１と、Ｍｅｍｏｒｙ２０２と、ＮｏｒｔｈＢｒｉｄｇｅ２０３と、ＳｏｕｔｈＢｒｉｄｇｅ２０４と、グラフィクスコントローラ２０５と、各種ＰＣＩデバイス２０６と、アドレスレコーダ２０７と、セレクタ２０８と、ベースボード管理コントローラ（ＢＭＣ）２０９と、不揮発性半導体メモリ２１０と、各種センサ２１１が設けられている。ここでは、不揮発性半導体メモリ２１０は、一つ（単数）である。

ＣＰＵ２０１、Ｍｅｍｏｒｙ２０２、及びグラフィクスコントローラ２０５は、ＮｏｒｔｈＢｒｉｄｇｅ２０３に接続されている。また、ＮｏｒｔｈＢｒｉｄｇｅ２０３、各種ＰＣＩデバイス２０６、及びＢＭＣ２０９は、ＳｏｕｔｈＢｒｉｄｇｅ２０４に接続されている。アドレスレコーダ２０７及びセレクタ２０８は、ＢＭＣ２０９に設けられている。不揮発性半導体メモリ２１０、及び各種センサ２１１は、ＢＭＣ２０９に接続されている。

ＣＰＵ２０１は、コンピュータの動作を制御するものであり、マイクロプロセッサによって実現され、ＢＩＯＳやオペレーティングシステムを実行する。

Ｍｅｍｏｒｙ２０２は、ＢＩＯＳやオペレーティングシステムや処理データを格納するメモリデバイスであり、複数のデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）によって構成される。

ＮｏｒｔｈＢｒｉｄｇｅ２０３は、ＣＰＵ２０１、Ｍｅｍｏｒｙ２０２、グラフィクコントローラ２０５との接続を制御する機能を持つＬＳＩチップである。

ＳｏｕｔｈＢｒｉｄｇｅ２０４は、ＰＣＩバス、Ｉ２Ｃバス、及びＮｏｒｔｈＢｒｉｄｇｅ２０３の相互間でトランザクションを伝達するものであり、ＢＭＣ２０９との間のインターフェースも内蔵されているＬＳＩチップである。

グラフィクスコントローラ２０５は、ＰＣやワークステーションに装着して画面表示機能を追加する拡張ボードである。グラフィックスカード、ビデオカード、あるいはグラフィックアクセラレータとも呼ばれる。一般のデスクトップＰＣでは、グラフィックスチップ搭載のマザーボードが使用される場合もある。

各種ＰＣＩデバイス２０６は、マザーボードに搭載された装置、及び接続された周辺機器である。コンピュータ本体内の各パーツ間を結ぶＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスを介してデータを伝送する。なお、実際には、コンピュータ本体内に内蔵されている必要は無く、マザーボードに接続されていれば外付けでも良い。

アドレスレコーダ２０７は、不揮発性半導体メモリ２１０に格納されているテーブル４０１のマップ情報を基にＣＰＵ２０１から送られたアドレスの情報を解釈し、不揮発性半導体メモリ２１０内のデータを割り付ける機能を有する。

セレクタ２０８は、ＣＰＵ２０１から送られたアドレスによって、アクセスされるべき適切な不揮発性半導体メモリ２１０内のデータを切り替える機能を有する。すなわち、セレクタ２０８は、アドレスレコーダ２０７によりＣＰＵ２０１に割り付けられるデータを決定する。

なお、アドレスレコーダ２０７及びセレクタ２０８は、テーブル４０１の情報より不揮発性半導体メモリ２１０に格納されている各種システム情報をＣＰＵ２０１のアドレス空間にマップするためのものであり、ＢＭＣ２０９に設けられている。

ベースボード管理コントローラ（ＢＭＣ）２０９は、各種センサ２１１から温度監視やファン制御等を行っており、ハードウェア障害等が発生した場合には、オペレ−ティングシステムがダウンしている時でも障害通報機能及びリモートコントロール機能を有しているハードウェアロジックであり、ＳｏｕｔｈＢｒｉｄｇｅ２０４に接続されている。

図３に示すように、不揮発性半導体メモリ２１０は、情報処理システムに必要となるＢＭＣのＦｉｒｍＷａｒｅ、ＢＩＯＳ、ＳＤＲ、ＦＲＵ、ＳＥＬ、ＣＭＯＳ等のシステム情報を一括して格納するメモリデバイスであり、ＢＭＣ２０９のＦｉｒｍＷａｒｅを起動するためにＢＭＣ２０９から直接アクセスできるデバイスである。また、不揮発性半導体メモリ２１０として、ＳＰＩＦｌａｓｈやＦｌａｓｈＲＯＭ等を利用する。不揮発性半導体メモリ２１０には、ＢＭＣ２０９がＣＰＵ２０１のアドレス空間に不揮発性半導体メモリ２１０内に格納されているシステム情報をマップするための情報として、図４で示すようなテーブル４０１も格納されている。ＢＭＣ２０９のＦｉｒｍＷａｒｅとテーブル４０１は不揮発性半導体メモリ２１０内の特定の領域に確保され、ＢＭＣ２０９から直接アクセスすることが可能である。

図４に示すように、テーブル４０１は、各システム情報と一対一で対応するＤａｔａＩＤ（識別情報）と、不揮発性半導体メモリ２１０内における各システム情報の格納位置を示すオフセットアドレスと、各システム情報がＣＰＵのアドレス空間にマップされるアドレス（マップトアドレス）と、各システム情報のデータサイズが格納されている。

各種センサ２１１は、コンピュータ本体内のハードウェアの温度監視やファン制御等を行うための各種センサデバイスである。例えば、マザーボードに搭載された電圧センサー、温度センサー、ファン回転センサー等がある。

次に、図５、図６を参照して、ベースボード管理コントローラ（ＢＭＣ）２０９の機能とシステム情報のアクセス制御方法について説明する。
図５に示すように、アドレスレコーダ２０７及びセレクタ２０８は、ＢＭＣ２０９に設けられている。アドレスレコーダ２０７は、アドレスバス５０１を介してＣＰＵ２０１と接続されている。セレクタ２０８は、データバス５０２を介してＣＰＵ２０１と接続されている。なお、アドレスバス５０１及びデータバス５０２は、ＮｏｒｔｈＢｒｉｄｇｅ２０３及びＳｏｕｔｈＢｒｉｄｇｅ２０４に設けられていても良い。

図６を参照して、ＣＰＵ２０１から不揮発性半導体メモリ２１０内のデータへアクセスする際の動作について詳細に説明する。
（１）ステップＳ１０１
ＣＰＵ２０１は、アドレスバス５０１を介してアドレスレコーダ２０７にアクセスするアドレスを送出する。
（２）ステップＳ１０２
アドレスレコーダ２０７は、この送出されたアドレスと、不揮発性半導体メモリ２１０内のテーブル４０１のマップトアドレスを比較する。
（３）ステップＳ１０３
アドレスレコーダ２０７は、この送出されたアドレスとテーブル４０１のマップトアドレスが一致した場合、すなわち、不揮発性半導体メモリ２１０内に存在するデータである場合、セレクタ２０８にアクセスされるデータが存在する不揮発性半導体メモリ２１０内のオフセットアドレスを伝える。
（４）ステップＳ１０４
セレクタ２０８は、そのオフセットアドレスを基に、不揮発性半導体メモリ２１０内のデータを、データバス５０２を介してＣＰＵ２０１に送出する。

次に、図７を参照して、実施例としてシステムが起動するまでの動作について詳細に説明する。
（１）ステップＳ２０１
最初に、システムのＡＣ電源をＯｎする。ＡＣ電源をＯｎする場合、システム管理者の手動操作に応じた起動でも、タイマー制御による自律的な起動でも良い。
（２）ステップＳ２０２
ＢＭＣ２０９は、ＡＣ電源がＯｎされると、不揮発性半導体メモリ２１０内の固定された位置に存在するＢＭＣのＦｉｒｍＷａｒｅのＢｏｏｔＢｌｏｃｋより起動され、ＤＣ電源がＯｎされる前にＢＩＯＳを起動できるように準備をする。ここでは準備として、ＢＭＣ２０９は初期化される。
（３）ステップＳ２０３
次に、システムのＤＣ電源をＯｎする。ＤＣ電源をＯｎする場合、ＢＩＯＳの起動の準備が完了した後、プログラム制御による自律的な起動が好適であるが、システム管理者の手動操作に応じた起動でも、タイマー制御による自律的な起動でも良い。
（４）ステップＳ２０４
ＢＭＣ２０９は、ＤＣ電源がＯｎされると、不揮発性半導体メモリ２１０内にあるＢＩＯＳの領域の情報をテーブル４０１より取得する。そして、アドレスデコーダ２０７とセレクタ２０８を制御することで、取得したＢＩＯＳの領域をＣＰＵ１０１のアドレス空間にマップする。
（５）ステップＳ２０５
ＣＰＵ１０１は、そのマップされたＢＩＯＳを実行し、システムを起動する。

なお、ＢＭＣ２０９から不揮発性半導体メモリ２１０のデータにアクセスする場合は、ＢＭＣ２０９と不揮発性半導体メモリ２１０がＳＰＩバスやＩ２Ｃバス等のバスで直接接続されているため、アドレスデコーダ２０７やセレクタ２０８を利用せずにアクセスできる。更に、ＡＣ電源がＯｎでＤＣ電源がＯｆｆの状態でもＢＭＣ２０９は動作するので、ＢＭＣやＦｉｒｍＷａｒｅの不揮発性半導体メモリ２１０へのアクセス機能を利用し、システムが起動していない状態でも不揮発性半導体メモリ２１０のデータを書き換えることができる。

本実施形態では、マザーボード上のデバイス数を減らすことができ、また、システム情報を一元的に管理できることで保守性を高めることが可能となり、特にサーバ用途のコンピュータに好適なシステムを実現できる。

次に、本発明の第２実施形態について説明する。
本発明の他の実施形態として、図８に示すように、不揮発性半導体メモリを２個搭載することで不揮発性半導体メモリに格納している全てのシステム情報を二重化することができる。

ここでは、不揮発性半導体メモリ２１０は、２個（複数）である。各々の不揮発性半導体メモリ２１０を、それぞれ不揮発性半導体メモリ２１０−１、不揮発性半導体メモリ２１０−２としている。

これにより、片方の不揮発性半導体メモリが壊れた場合でももう一方の不揮発性半導体メモリへアクセスすることで正常なデータを取得することができる。二重化の方法としていくつか考えられるが、本発明において不揮発性半導体メモリに格納しているシステム情報は主に読み出し専用のデータとして利用されることが多い。よって、ミラーリングによりデータの整合性を保っているものとする。

すなわち、本発明の第２実施形態では、二重化することでシステム情報の信頼性を高めることが可能である。また、従来に比べて、二重化するために必要な不揮発性半導体メモリの数が少なくて済む。

本発明は、ベースボード管理コントローラ（ＢＭＣ）を持つ一般的なサーバコンピュータに適用できる。

以上のように、本発明の情報処理システムは、各種のシステム情報を一つの不揮発性半導体メモリに格納し、システム情報をＣＰＵのアドレス空間にマップする手段を具備することを特徴とする。

また、本発明の情報処理システムは、システム情報をＣＰＵのアドレス空間へマップするために必要な情報を格納した不揮発性半導体メモリを具備することを特徴とする。

更に、本発明の情報処理システムは、システム情報をＣＰＵのアドレス空間にマップする手段として、不揮発性半導体メモリに格納されたＣＰＵのアドレス空間へマップするために必要な情報を元にＣＰＵから送られたアドレスを解釈する手段とＣＰＵからアクセスされるアドレスによって、アクセスされるべき適切な不揮発性半導体メモリ内のデータを切り替える手段を有するベースボード管理コントローラを具備することを特徴とする。

図１は、従来技術における情報処理システムの構成を示すブロック図である。図２は、本発明の一実施例における情報処理システムの構成を示すブロック図である。図３は、本発明の一実施例における不揮発性半導体メモリ内のデータ格納状態を示す図である。図４は、本発明の一実施例におけるデータ格納状態の情報を示すテーブルである。図５は、本発明の一実施例におけるＣＰＵから不揮発性半導体メモリ内のデータへのアクセス方法を示すための概念図である。図６は、本発明の一実施例におけるＣＰＵから不揮発性半導体メモリ内のデータへのアクセス方法の動作を示すフローチャートである。図７は、本発明の一実施例におけるシステムが起動するまでを示す流れ図である。図８は、本発明の他の実施例における情報処理システムの構成を示すブロック図である。

符号の説明

１０１，２０１ＣＰＵ
１０２，２０２Ｍｅｍｏｒｙ
１０３，２０３ＮｏｒｔｈＢｒｉｄｇｅ
１０４，２０４ＳｏｕｔｈＢｒｉｄｇｅ
１０５，２０５グラフィクコントローラ
１０６，２０６各種ＰＣＩデバイス
１０７ＣＭＯＳ
１０８ＢＩＯＳ−ＲＯＭ
２０７アドレスデコーダ
２０８セレクタ
１０９，２０９ベースボード管理コントローラ（ＢＭＣ）
１１０（−ｉ、ｉ＝１〜ｎ）不揮発性半導体メモリ
２１０不揮発性半導体メモリ
１１１，２１１各種センサ
１１２ＢＭＣのＦｉｒｍＷａｒｅ
４０１データ格納状態の情報を示すテーブル
５０１アドレスバス
５０２データバス

Claims

マザーボード上に点在していた各種システム情報を一括して格納する一つの不揮発性半導体メモリと、
前記一つの不揮発性半導体メモリにアクセスし、前記各種システム情報をＣＰＵのアドレス空間にマップするベースボード管理コントローラ（ＢＭＣ）と
を具備する
情報処理システム。
請求項１に記載の情報処理システムであって、
前記一つの不揮発性半導体メモリは、
前記各種システム情報を前記ＣＰＵのアドレス空間へマップするためのマップ情報
を有する
情報処理システム。
請求項２に記載の情報処理システムであって、
前記ベースボード管理コントローラ（ＢＭＣ）は、
前記マップ情報を基に前記ＣＰＵから送られたアドレスの情報を解釈し、前記一つの不揮発性半導体メモリ内のデータを割り付けるアドレスレコーダと、
前記アドレスに応じて前記一つの不揮発性半導体メモリ内のアクセス対象となるデータを切り替えるセレクタと
を具備する
情報処理システム。
請求項２又は３に記載の情報処理システムであって、
前記マップ情報は、
前記各種システム情報と一対一で対応するデータＩＤと、
前記不揮発性半導体メモリ内における前記各種システム情報の格納位置を示すオフセットアドレスと、
前記各種システム情報が前記ＣＰＵのアドレス空間にマップされるアドレスを示すマップトアドレスと、
前記各種システム情報のデータサイズと
を含む
情報処理システム。
請求項１乃至４のいずれか一項に記載の情報処理システムであって、
二重化のため、前記一つの不揮発性半導体メモリと同じく前記各種システム情報を一括して格納する他の不揮発性半導体メモリ
を更に具備する
情報処理システム。
マザーボード上に点在していた各種システム情報を一括して格納している一つの不揮発性半導体メモリにアクセスするステップと、
前記各種システム情報をＣＰＵのアドレス空間にマップするステップと
を具備する
システムデータ格納方法。
請求項６に記載のシステムデータ格納方法であって、
前記一つの不揮発性半導体メモリに格納されている、前記各種システム情報を前記ＣＰＵのアドレス空間へマップするためのマップ情報を参照するステップ
を更に具備する
システムデータ格納方法。
請求項７に記載のシステムデータ格納方法であって、
前記マップ情報は、
前記各種システム情報と一対一で対応するデータＩＤと、
前記不揮発性半導体メモリ内における前記各種システム情報の格納位置を示すオフセットアドレスと、
前記各種システム情報が前記ＣＰＵのアドレス空間にマップされるアドレスを示すマップトアドレスと、
前記各種システム情報のデータサイズと
を含む
システムデータ格納方法。
請求項７又は８に記載のシステムデータ格納方法であって、
前記マップ情報に基づき前記ＣＰＵから送られたアドレスを解釈するステップと、
前記アドレスに応じて前記一つの不揮発性半導体メモリ内のアクセス対象となるデータを切り替えるステップと
を更に具備する
システムデータ格納方法。
請求項９に記載のシステムデータ格納方法であって、
前記ＣＰＵが、アドレスレコーダに前記アドレスを送出するステップと、
前記アドレスレコーダが、前記アドレスと前記一つの不揮発性半導体メモリ内のマップトアドレスとを比較するステップと、
前記アドレスが前記一つの不揮発性半導体メモリ内に存在する場合、前記アドレスレコーダが、セレクタにアクセス対象となるデータが存在する前記一つの不揮発性半導体メモリ内のオフセットアドレスを伝えるステップと、
前記セレクタが、前記オフセットアドレスを基に前記一つの不揮発性半導体メモリ内のデータをデータバスに送出するステップと
を更に具備する
システムデータ格納方法。
請求項１０に記載のシステムデータ格納方法であって、
ＡＣ電源をＯｎすることで前記一つの不揮発性半導体メモリ内の固定された位置に存在するベースボード管理コントローラ（ＢＭＣ）のＦｉｒｍＷａｒｅのＢｏｏｔＢｌｏｃｋにより前記ＢＭＣを起動するステップと、
ＤＣ電源がＯｎされる前にＢＩＯＳを起動できるように準備をするステップと、
前記ＤＣ電源がＯｎされると前記ＢＭＣが、前記一つの不揮発性半導体メモリ内の前記マップ情報に含まれるＢＩＯＳの領域の情報を取得するステップと、
前記ＢＭＣが前記アドレスデコーダと前記セレクタとを制御し、前記取得したＢＩＯＳの領域を前記ＣＰＵのアドレス空間にマップするステップと、
前記マップされたＢＩＯＳを前記ＣＰＵが実行し、システムを起動するステップと
を更に具備する
システムデータ格納方法。