CN107390575A - 一种可配置低速pad、具有智能可重构接口bmc芯片 - Google Patents

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Abstract

本发明涉及一种可配置低速PAD、具有智能可重构接口的BMC芯片，其特征在于，包括ARM，ARM连接有可配置低速PAD、低速PAD和高速PAD；ARM还连接有接口控制逻辑模块，所述接口控制逻辑模块分别与可配置低速PAD、低速PAD和高速PAD连接；可配置低速PAD、低速PAD和高速PAD分别与BMC芯片引脚连接；可配置低速PAD、低速PAD和高速PAD数量均为若干个。本发明设计可配置的低速PAD，具有开漏输出和正常输出功能，具有I2C模式下的上拉电阻功能。可以实现在BMC芯片定型之后可智能配置接口，为板级设计带了很大方便。可以节省IO资源，实现BMC芯片对于I2C、SPI、PCIE的接口复用。

Description

一种可配置低速PAD、具有智能可重构接口BMC芯片
技术领域
本发明属于IP核设计技术领域，具体设计一种可配置低速PAD、具有智能可重构接口BMC芯片。
背景技术
BMC芯片是基板管理控制器芯片，目前已广泛应用于多路服务器领域，利用BMC+IKVM远程管理模块，通过远程管理卡，管理员可以远程连接服务器，进而实现对服务器的监控，查看远程被监视服务器的物理特征，如电压、风扇转速、温度等等，及时了解服务器工作状况。
在现有BMC芯片中，一旦设计完成，芯片结构固定***接口便无法再更改。当工程师设计电路时，需要新增某种接口的外设，并且不允许外设串联，如果这种接口已经占用，只能选择通用IO模拟。
采用BMC芯片的通用IO进行功能模拟的方式，需要专门编写软件代码，模拟接口控制器，例如I2C接口，可以使用IO来实现功能，访问I2C外设。这种情况下，如果通用IO占用，则新增外设就无法实现，导致电路设计无法实现。
采用上述方式受制于IO资源的使用状况，如果IO资源不足，导致无法使用新增外设，进而影响BMC软件的功能。即使IO资源充足，对于高速差分电路，需要大大增加板级设计的复杂度。特别是某些特殊接口无法使用通用IO模拟实现，使得电路设计留有遗憾。此为现有技术的不足之处。
发明内容
本发明的目的在于，针对上述现有技术存在的缺陷，提供设计一种可配置低速PAD、具有智能可重构接口的BMC芯片，以解决上述技术问题。
为了达到上述目的，本发明的技术方案是：
一种可配置低速PAD，包括第一CMOS管、第七CMOS管、第二CMOS管、第三CMOS管和多路复用器；
第七CMOS管的栅极连接有第四与非门的输出端，第七CMOS管的漏极与第一CMOS管的漏极连接，第一CMOS管的漏极与第七CMOS管的漏极连接点连接到BMC芯片PAD引脚；第七CMOS管的源极连接有电源；
第四与非门的第一输入端连接有第一非门的输出端，第四与非门的第二输入端连接有第二非门的输出端，第二非门的输入端连接到可配置低速PAD外部的控制信号；
第一非门的输入端连接有或非门的第一输入端，或非门的第二输入端和第四与非门的第三输入端均连接到多路复用器的输出端，或非门的输出端连接到第一CMOS管的栅极；
多路复用器的信号输入端和选择输入端均分别连接可配置低速PAD外部的控制信号；多路复用器的选择输入端连接有第三非门的输入端，第三非门的输入端连接可配置低速PAD外部的控制信号；第三非门的输出端连接有第一缓冲器的第二输入端，第二COM管的源极和第三CMOS管的源极连接后连接到第一缓冲器的第一输入端，第二COM管的栅极和第三CMOS管的栅极连接；第二COM管的栅极和第三CMOS管的栅极连接点连接有第三缓冲器的第二输出端，第三CMOS管的漏极连接到电源；
第三缓冲器的第一输入端连接到第一CMOS管的漏极，第三缓冲器的第二输入端连接可配置低速PAD外部的控制信号；
第一缓冲器的第一输入端还连接有第二缓冲器的第一输入端，第二缓冲器的第二输入端连接到第三非门的输入端；
第一CMOS管的源极和第二CMOS管的漏极均接地。
可配置低速PAD还包括上拉电阻选择电路；
上拉电阻选择电路包括第四CMOS管、第五CMOS管和第六CMOS管；
第四CMOS管的栅极连接有第二与非门的输出端，第二与非门的输入端为可配置低速PAD外部控制信号的输入端，第四CMOS管的漏极连接有第一上拉电阻的第一端；
第五CMOS管的栅极连接有第三与非门的输出端，第三与非门的输入端为可配置低速PAD外部控制信号的输入端，第五CMOS管的漏极连接有第二上拉电阻的第一端；
第六CMOS管的栅极连接有第一与非门的输出端，第一与非门的输入端为可配置低速PAD外部控制信号的输入端，第六CMOS管的漏极连接有第三上拉电阻的第一端；
第四CMOS管的源极、第五CMOS管的源极和第六CMOS管的源极均连接到电源；
第一上拉电阻的第二端、第二上拉电阻的第二端、第三上拉电阻的第二端均连接到第七CMOS管的漏极。
第三缓冲器的第一输入端连接有第四电阻的一端，第四电阻的另一端连接到第一上拉电阻的第二端；
第三缓冲器的第一输入端连接有第一二极管的阴极和第二二极管的阳极，第二二极管的阴极连接有第三二极管的阳极，第三二极管的阴极接电源，第一二极管的阳极接地；
第三上拉电阻的第二端连接有第四二极管的阴极和第五二极管的阳极，第五二极管的阴极连接有第六二极管的阳极，第六二极管的阴极接电源，第四二极管的阳极接地。
第一与非门的第一输入端、第二与非门的第一输入端和第三与非门的第一输入端均与第二非门的输入端连接。
进一步的，第一CMOS管和第二CMOS管为N型半导体晶体管NMOS管; 第三CMOS管、第四CMOS管、第五CMOS管、第六CMOS管和第七CMOS管均为P型半导体晶体管PMOS管。
一种具有智能可重构接口的BMC芯片，包括ARM，ARM连接有可配置低速PAD、低速PAD和高速PAD；
ARM还连接有接口控制逻辑模块，所述接口控制逻辑模块分别与可配置低速PAD、低速PAD和高速PAD连接；
可配置低速PAD、低速PAD和高速PAD分别与BMC芯片PAD引脚连接；
可配置低速PAD、低速PAD和高速PAD数量均为若干个；
可配置低速PAD包括第一CMOS管、第七CMOS管、第二CMOS管、第三CMOS管和多路复用器；
第七CMOS管的栅极连接有第四与非门的输出端，第七CMOS管的漏极与第一CMOS管的漏极连接，第一CMOS管的漏极与第七CMOS管的漏极连接点连接到BMC芯片PAD引脚；第七CMOS管的源极连接有电源；
第四与非门的第一输入端连接有第一非门的输出端，第四与非门的第二输入端连接有第二非门的输出端，第二非门的输入端连接到接口控制逻辑模块；
第一非门的输入端连接有或非门的第一输入端，或非门的第二输入端和第四与非门的第三输入端均连接到多路复用器的输出端，或非门的输出端连接到第一CMOS管的栅极；
多路复用器的信号输入端和选择输入端均分别连接到接口控制逻辑模块；多路复用器的选择输入端连接有第三非门的输入端，第三非门的输入端连接到接口控制逻辑模块；第三非门的输出端连接有第一缓冲器的第二输入端，第二COM管的源极和第三CMOS管的源极连接后连接到第一缓冲器的第一输入端，第二COM管的栅极和第三CMOS管的栅极连接；第二COM管的栅极和第三CMOS管的栅极连接点连接有第三缓冲器的第二输出端，第三CMOS管的漏极连接到电源；
第三缓冲器的第一输入端连接到第一CMOS管的漏极，第三缓冲器的第二输入端连接到接口控制逻辑模块；
第一缓冲器的第一输入端还连接有第二缓冲器的第一输入端，第二缓冲器的第二输入端连接到第三非门的输入端；
第一CMOS管的源极和第二CMOS管的漏极均接地。
可配置低速PAD还包括上拉电阻选择电路；
上拉电阻选择电路包括第四CMOS管、第五CMOS管和第六CMOS管；
第四CMOS管的栅极连接有第二与非门的输出端，第二与非门的输入端连接接口控制逻辑模块，第四CMOS管的漏极连接有第一上拉电阻的第一端；
第五CMOS管的栅极连接有第三与非门的输出端，第三与非门的输入端连接接口控制逻辑模块，第五CMOS管的漏极连接有第二上拉电阻的第一端；
第六CMOS管的栅极连接有第一与非门的输出端，第一与非门的输入端连接接口控制逻辑模块，第六CMOS管的漏极连接有第三上拉电阻的第一端；
第四CMOS管的源极、第五CMOS管的源极和第六CMOS管的源极均连接到电源；
第一上拉电阻的第二端、第二上拉电阻的第二端、第三上拉电阻的第二端均连接到第七CMOS管的漏极。
第三缓冲器的第一输入端连接有第四电阻的一端，第四电阻的另一端连接到第一上拉电阻的第二端；
第三缓冲器的第一输入端连接有第一二极管的阴极和第二二极管的阳极，第二二极管的阴极连接有第三二极管的阳极，第三二极管的阴极接电源，第一二极管的阳极接地；
第三上拉电阻的第二端连接有第四二极管的阴极和第五二极管的阳极，第五二极管的阴极连接有第六二极管的阳极，第六二极管的阴极接电源，第四二极管的阳极接地。
第一与非门的第一输入端、第二与非门的第一输入端和第三与非门的第一输入端均与第二非门的输入端连接。
进一步的，ARM通过AHB接口与接口控制逻辑模块连接。
进一步的，ARM通过I2C总线与可配置低速PAD连接；
ARM通过SPI总线分别与可配置低速PAD和低速PAD连接；
ARM通过PCIE总线与高速PAD连接。
进一步的，可配置低速PAD包括第一可配置低速PAD和第二可配置低速PAD；
低速PAD包括第一低速PAD和第二低速PAD；
高速PAD包括第一高速PAD、第二高速PAD、第三高速PAD和第四高速PAD；
BMC芯片PAD引脚包括第一引脚、第二引脚、第三引脚和第四引脚；
第一可配置低速PAD与第一引脚连接；第二可配置低速PAD与第二引脚连接；第一低速PAD与第三引脚连接；第二低速PAD与第四引脚连接；四个高速PAD分别与四个引脚对应连接，每个高速PAD对应一个引脚。
进一步的，接口控制逻辑模块根据ARM配置控制信息，输出控制信号到可配置低速PAD，选择不同的总线接口功能。
进一步的，I2C接口功能时，上拉电阻选择电路任意输入信号有效时，可配置低速PAD引脚使用内部固定上拉电阻；
接口控制逻辑模块禁能内部固定上拉电阻时，可配置低速PAD引脚使用芯片外部可调上拉电阻。
进一步的，第一CMOS管和第二CMOS管为N型半导体晶体管NMOS管; 第三CMOS管、第四CMOS管、第五CMOS管、第六CMOS管和第七CMOS管均为P型半导体晶体管PMOS管。
进一步的，接口控制逻辑模块输入/输出信号包括：上拉电阻选择信号、低电平有效的输出使能信号、I2C功能使能信号、 SPI输出信号、I2C输出信号、I2C输出信号选择、I2C输入信、SPI输入信号和输入使能信号。
本发明的有益效果在于，本发明的可配置的低速PAD设计，具有开漏输出和正常输出功能，并具有I2C模式下的上拉电阻功能。可以实现在BMC芯片定型之后可智能配置接口，为板级设计带了很大方便。可以节省IO资源，实现BMC芯片对于I2C、SPI、PCIE的接口复用。可以实现单一接口无法实现的功能，比如在BMC芯片I2C总线被占用的情况下，***需要作为从模式实时发送数据到主I2C器件，这样可重构接口设计就可以完美解决上述困难。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著地进步，其实施的有益效果也是显而易见的。
附图说明
图1为本实施例提供的一种可配置低速PAD结构连接图。
图2为一种具有智能可重构接口的BMC芯片结构连接框图。
其中，2-ARM，3-接口控制逻辑模块，4.1-第一可配置低速PAD，4.2-第二可配置低速PAD，5.1-第一低速PAD，5.2-第二低速PAD，6.1-第一高速PAD，6.2-第二高速PAD，6.3-第三高速PAD，6.4-第四高速PAD，
PIN0-第一引脚，PIN1-第二引脚，PIM2-第三引脚，PIN3-第四引脚，U1-第一与非门，U2-第二与非门，U3-第三与非门，U4-第四与非门，U5-或非门，U6-第一非门，U7-第二非门，U8-多路复用选择器，U9-第三与非门，U10—第一缓冲器，U11-第二缓冲器，U12-第三缓冲器，M1-第一CMOS管，M2-第二CMOS管，M3-第三CMOS管，M4-第四CMOS管，M5-第五CMOS管，M6-第六CMOS管，M7-第七CMOS管，D1-第一二极管，D2-第二二极管，D3-第三二极管，D4-第四二极管，D5-第五二极管，D6-第六二极管，R1-第一上拉电阻，R2-第二上拉电阻，R3-第三上拉电阻，R4-第四电阻，VDD-电源。
具体实施方式
下面结合附图并通过具体实施例对本发明进行详细阐述，以下实施例是对本发明的解释，而本发明并不局限于以下实施方式。
如图1所示，本实施例提供的一种可配置低速PAD，包括第一CMOS管M1、第七CMOS管M7、第二CMOS管M2和第三CMOS管M3；
第七CMOS管M7的栅极连接有第四与非门U4的输出端，第七CMOS管M7的漏极与第一CMOS管M1的漏极连接，第一CMOS管M1的漏极与第七CMOS管M7的漏极连接点连接到BMC芯片PAD引脚；第七CMOS管M7的源极连接有电源VDD；
第四与非门U4的第一输入端连接有第一非门U6的输出端，第四与非门U4的第二输入端连接有第二非门U7的输出端，第二非门U7的输入端连接I2C功能使能信号I2C_EN；第四与非门U4的第三输入端连接有多路复用器U8的输出端；
第一非门U6的输入端和或非门U5的第一输入端均连接到低电平有效的输出时能信号OUT_EN，或非门U5的第二输入端连接到多路复用器U8的输出端，或非门U5的输出端连接到第一CMOS管M1的栅极；
多路复用器U8第一输入端连接到SPI输出信号SPI_SIG，多路复用器U8第二输入端连接到I2C输出信号I2C_SIG，选择输入端连接到I2C输出信号选择I2C_SEL，同时信号I2C_SEL连接到第三非门U9的输入端；第三非门U9的输出端连接有第一缓冲器U10的第二输入端，第一缓冲器U10的第一输入端连接到第二COM管M2的源极，第二COM管M2的源极和第三CMOS管M3的源极连接后连接到第一缓冲器U10的第一输入端，第二COM管M2的栅极和第三CMOS管M3的栅极连接；第二COM管M2的栅极和第三CMOS管M3的栅极连接点连接有第三缓冲器U12的输出端，第三CMOS管M3的漏极连接到电源VDD；
第三缓冲器U12的第一输入端通过第四电阻R4连接到第一CMOS管M1的漏极，第三缓冲器U12的第二输入端连接到输入使能信号DIN_EN；
第一缓冲器U10的第一输入端还连接有第二缓冲器U11的第一输入端，第一缓冲器U10的输出端连接I2C输入信号I2C_DIN，第二缓冲器U11的第二输入端连接到第三非门U9的输入端，第二缓冲器U11的输出端连接SPI输入信号SPI_DIN；
第一CMOS管M1的源极和第二CMOS管M2的漏极均接地。
可配置低速PAD还包括上拉电阻选择电路；
上拉电阻选择电路包括第四CMOS管M4、第五CMOS管M5和第六CMOS管M6；
第四CMOS管M4的栅极连接有第二与非门U2的输出端，第四CMOS管M4的漏极连接有第一上拉电阻R1的第一端；
第五CMOS管M5的栅极连接有第三与非门U3的输出端，第五CMOS管M5的漏极连接有第二上拉电阻R2的第一端；
第六CMOS管M6的栅极连接有第一与非门U1的输出端，第六CMOS管M6的漏极连接有第三上拉电阻R3的第一端；
第二与非门U2的第一输入端、第三与非门U3的第一输入端和第一与非门U1的第一输入端均连接I2C功能使能信号I2C_EN，第二与非门U2的第二输入端连接选择信号FREQ_SEL[1]，第三与非门U3的第二输入端连接选择信号FREQ_SEL[0]，第一与非门U1的第二输入端连接选择信号FREQ_SEL[2]；
第四CMOS管M4的源极、第五CMOS管M5的源极和第六CMOS管M6的源极均连接到电源VDD；
第一上拉电阻R1的第二端、第二上拉电阻R2的第二端、第三上拉电阻R3的第二端均连接到第七CMOS管M7的漏极。
第三缓冲器U12的第一输入端还连接有第一二极管D1的阴极和第二二极管D2的阳极，第二二极管D2的阴极连接有第三二极管D3的阳极，第三二极管D3的阴极接电源VDD，第一二极管D1的阳极接地；
第三上拉电阻R3的第二端还连接有第四二极管D4的阴极和第五二极管D5的阳极，第五二极管D5的阴极连接有第六二极管D6的阳极，第六二极管D6的阴极接电源VDD，第四二极管D4的阳极接地。
第一CMOS管M1和第二CMOS管M2为N型半导体晶体管NMOS管; 第三CMOS管M3、第四CMOS管M4、第五CMOS管M5、第六CMOS管M6和第七CMOS管M7均为P型半导体晶体管PMOS管。
如图2所示，一种具有智能可重构接口的BMC芯片，包括ARM2，ARM2连接有可配置低速PAD、低速PAD和高速PAD；
ARM1通过AHB接口与接口控制逻辑模3块连接;
所述接口控制逻辑模块3分别与可配置低速PAD、低速PAD和高速PAD连接；
接口控制逻辑模块输入/输出信号包括：上拉电阻选择信号FREQ_SEL[2：0]、低电平有效的输出使能信号OUT_EN、I2C功能使能信号I2C_EN、 SPI输出信号SPI_SIG、I2C输出信号I2C_SIG、I2C输出信号选择I2C_SEL、I2C输入信I2C_DIN、SPI输入信号SPI_DIN和输入使能信号DIN_EN。
可配置低速PAD、低速PAD和高速PAD分别与BMC芯片引脚连接；
可配置低速PAD包括第一CMOS管M1、第七CMOS管M7、第二CMOS管M2和第三CMOS管M3；
第七CMOS管M7的栅极连接有第四与非门U4的输出端，第七CMOS管M7的漏极与第一CMOS管M1的漏极连接，第一CMOS管M1的漏极与第七CMOS管M7的漏极连接点连接到BMC芯片PAD引脚；第七CMOS管M7的源极连接有电源VDD；
第四与非门U4的第一输入端连接有第一非门U6的输出端，第四与非门U4的第二输入端连接有第二非门U7的输出端，第二非门U7的输入端连接I2C功能使能信号I2C_EN；第四与非门U4的第三输入端连接有多路复用器U8的输出端；
第一非门U6的输入端和或非门U5的第一输入端均连接到低电平有效的输出时能信号OUT_EN，或非门U5的第二输入端连接到多路复用器U8的输出端，或非门U5的输出端连接到第一CMOS管M1的栅极；
多路复用器U8第一输入端连接到SPI输出信号SPI_SIG，多路复用器U8第二输入端连接到I2C输出信号I2C_SIG，选择输入端连接到I2C输出信号选择I2C_SEL，同时信号I2C_SEL连接到第三非门U9的输入端；第三非门U9的输出端连接有第一缓冲器U10的第二输入端，第一缓冲器U10的第一输入端连接到第二COM管M2的源极，第二COM管M2的源极和第三CMOS管M3的源极连接后连接到第一缓冲器U10的第一输入端，第二COM管M2的栅极和第三CMOS管M3的栅极连接；第二COM管M2的栅极和第三CMOS管M3的栅极连接点连接有第三缓冲器U12的输出端，第三CMOS管M3的漏极连接到电源VDD；
第三缓冲器U12的第一输入端通过第四电阻R4连接到第一CMOS管M1的漏极，第三缓冲器U12的第二输入端连接到输入使能信号DIN_EN；
第一缓冲器U10的第一输入端还连接有第二缓冲器U11的第一输入端，第一缓冲器U10的输出端连接I2C输入信号I2C_DIN，第二缓冲器U11的第二输入端连接到第三非门U9的输入端，第二缓冲器U11的输出端连接SPI输入信号SPI_DIN；
第一CMOS管M1的源极和第二CMOS管M2的漏极均接地。
可配置低速PAD还包括上拉电阻选择电路；
上拉电阻选择电路包括第四CMOS管M4、第五CMOS管M5和第六CMOS管M6；
第四CMOS管M4的栅极连接有第二与非门U2的输出端，第四CMOS管M4的漏极连接有第一上拉电阻R1的第一端；
第五CMOS管M5的栅极连接有第三与非门U3的输出端，第五CMOS管M5的漏极连接有第二上拉电阻R2的第一端；
第六CMOS管M6的栅极连接有第一与非门U1的输出端，第六CMOS管M6的漏极连接有第三上拉电阻R3的第一端；
第二与非门U2的第一输入端、第三与非门U3的第一输入端和第一与非门U1的第一输入端均连接I2C功能使能信号I2C_EN，第二与非门U2的第二输入端连接选择信号FREQ_SEL[1]，第三与非门U3的第二输入端连接选择信号FREQ_SEL[0]，第一与非门U1的第二输入端连接选择信号FREQ_SEL[2]；
第四CMOS管M4的源极、第五CMOS管M5的源极和第六CMOS管M6的源极均连接到电源VDD；
第一上拉电阻R1的第二端、第二上拉电阻R2的第二端、第三上拉电阻R3的第二端均连接到第七CMOS管M7的漏极。
第三缓冲器U12的第一输入端还连接有第一二极管D1的阴极和第二二极管D2的阳极，第二二极管D2的阴极连接有第三二极管D3的阳极，第三二极管D3的阴极接电源VDD，第一二极管D1的阳极接地；
第三上拉电阻R3的第二端还连接有第四二极管D4的阴极和第五二极管D5的阳极，第五二极管D5的阴极连接有第六二极管D6的阳极，第六二极管D6的阴极接电源VDD，第四二极管D4的阳极接地。
ARM1通过I2C总线与可配置低速PAD连接；
ARM1通过SPI总线分别与可配置低速PAD和低速PAD连接；
ARM1通过PCIE总线与高速PAD连接。
可配置低速PAD包括第一可配置低速PAD4.1和第二可配置低速PAD4.2；
低速PAD包括第一低速PAD5.1和第二低速PAD5.2；
高速PAD包括第一高速PAD6.1、第二高速PAD6.2、第三高速PAD6.3和第四高速PAD6.4；
BMC引脚包括第一引脚PIN0、第二引脚PIN1、第三引脚PIM2和第四引脚PIN3；
第一可配置低速PAD4.1与第一引脚连接PIN0；第二可配置低速PAD4.2与第二引脚PIN1连接；第一低速PAD5.1与第三引脚PIN2连接；第二低速PAD5.2与第四引脚PIN3连接；第一高速PAD6.1与第一引脚连接PIN0，第二高速PAD6.2第二引脚PIN1连接，第三高速PAD6.3第三引脚PIN2连接，第四高速PAD6.4第四引脚PIN3连接。
第一CMOS管M1和第二CMOS管M2为N型半导体晶体管NMOS管; 第三CMOS管M3、第四CMOS管M4、第五CMOS管M5、第六CMOS管M6和第七CMOS管M7均为P型半导体晶体管PMOS管。
实施例1，智能可重构接口的BMC芯片，选择使用I2C接口：
ARM配置控制信息，选择使用I2C接口，接口控制逻辑模块根据ARM配置控制信息，输出控制信号到可配置低速PAD，禁能高速PAD，配置PAD使用I2C功能，输出信号：OUT_EN = 0，I2C_EN = 1， I2C_SEL = 1， DIN_EN = 1。
可配置低速PAD输出数据时，选择I2C_SIG到M7与M1 CMOS管。当I2C_SIG为0时，M7截止，M1导通，输出低电平到PAD引脚；当I2C_SIG为1时，M7截止，M1截止，如果 FREQ_SEL[2:0]任意位有效，则芯片外部不需要上拉电阻，使用上拉电阻即可，输出高点平到PAD引脚。
可配置低速PAD输入数据时，DIN_EN = 1，选择PAD信号到M2与M3 CMOS管，再根据I2C_SEL选择数据到I2C_DIN。
实施例2，智能可重构接口的BMC芯片，选择使用SPI接口：
ARM配置控制信息，选择使用SPI接口，接口控制逻辑模块根据ARM配置控制信息，输出控制信号到可配置低速PAD，禁能高速PAD，配置PAD使用SPI功能，输出信号：OUT_EN = 0，I2C_EN = 0， I2C_SEL = 0， DIN_EN = 1。
可配置低速PAD输出数据时，选择SPI_SIG到M7与M1 CMOS管。当I2C_SIG为0时，M7截止，M1导通，输出低电平到PAD引脚；当I2C_SIG为1时，M7导通，M1截止，输出高电平到PAD。
可配置低速PAD输入数据时，DIN_EN = 1，选择PAD信号到M2与M3 CMOS管，再根据I2C_SEL = 0选择数据到SPI_DIN。
实施例3，智能可重构接口的BMC芯片，选择使用PCIE接口：
ARM配置控制信息，选择使用PCIE接口，接口控制逻辑模块根据ARM配置控制信息，输出控制信号到可配置低速PAD，输出信号：OUT_EN = 0，DIN_EN = 0，FREQ_SEL[2:0] = 0，禁止使用传输功能，禁止使用上拉电阻；同时使能高速PAD，高速差分信号通过高速PAD到PCIE模块。
本发明的说明书和权利要求书中的术语“第一”、“第二”、“第三”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。

Claims (8)

1.一种可配置低速PAD，其特征在于，包括第一CMOS管(M1)、第七CMOS管(M7)、第二CMOS管(M2)、第三CMOS管(M3)和多路复用器(U8)；
第七CMOS管(M7)的栅极连接有第四与非门(U4)的输出端，第七CMOS管(M7)的漏极与第一CMOS管(M1)的漏极连接，第一CMOS管(M1)的漏极与第七CMOS管(7)的漏极连接点连接到芯片PAD引脚；第七CMOS管(M7)的源极连接有电源；
第四与非门(U4)的第一输入端连接有第一非门(U6)的输出端，第四与非门(U4)的第二输入端连接有第二非门(U7)的输出端，第二非门(U7)的输入端连接可配置低速PAD外部的控制信号；
第一非门(U6)的输入端连接有或非门(U5)的第一输入端，或非门(U5)的第二输入端和第四与非门(U4)的第三输入端均连接到多路复用器(U8)的输出端，或非门(U5)的输出端连接到第一CMOS管(M1)的栅极；
多路复用器(U8)的信号输入端和选择输入端均分别连接可配置低速PAD外部的控制信号；多路复用器(U8)的选择输入端连接有第三非门(U9)的输入端，同时第三非门(U9)的输入端连接可配置低速PAD外部的控制信号；第三非门(U9)的输出端连接有第一缓冲器(U10)的第二输入端，第二COM管(M2)的源极和第三CMOS管(M3)的源极连接后连接到第一缓冲器(U10)的第一输入端，第二COM管(M2)的栅极和第三CMOS管(M3)的栅极连接；第二COM管(M2)的栅极和第三CMOS管(M3)的栅极连接点连接有第三缓冲器(U12)的输出端，第三CMOS管(M3)的漏极连接到电源(VDD)；
第三缓冲器(U12)的第一输入端连接到第一CMOS管(M1)的漏极，第三缓冲器(U12)的第二输入端连接可配置低速PAD外部的控制信号；
第一缓冲器(U10)的第一输入端还连接有第二缓冲器(U11)的第一输入端，第二缓冲器(U11)的第二输入端连接到第三非门(U9)的输入端；
第一CMOS管(M1)的源极和第二CMOS管(M2)的漏极均接地；第三缓冲器(U12)的第一输入端还连接有第四电阻(R4)的一端，第四电阻(R4)的另一端连接到第一上拉电阻(R1)的第二端；
第三缓冲器(U12)的第一输入端还连接有第一二极管(D1)的阴极和第二二极管(D2)的阳极，第二二极管(D2)的阴极连接有第三二极管(D3)的阳极，第三二极管(D3)的阴极接电源(VDD)，第一二极管(D1)的阳极接地；
第七CMOS管(M7)的漏极连接有第四二极管(D4)的阴极和第五二极管(D5)的阳极，第五二极管(D5)的阴极连接有第六二极管(D6)的阳极，第六二极管(D6)的阴极接电源(VDD)，第四二极管(D4)的阳极接地；
可配置低速PAD还包括上拉电阻选择电路；
上拉电阻选择电路包括第四CMOS管(M4)、第五CMOS管(M5)和第六CMOS管(M6)；
第四CMOS管(M4)的栅极连接有第二与非门(U2)的输出端，第二与非门(U2)的输入端连接可配置低速PAD外部的控制信号，第四CMOS管(M4)的漏极连接有第一上拉电阻(R1)的第一端；
第五CMOS管(M5)的栅极连接有第三与非门(U3)的输出端，第三与非门(U3)的输入端连接可配置低速PAD外部的控制信号，第五CMOS管(M5)的漏极连接有第二上拉电阻(R2)的第一端；
第六CMOS管(M6)的栅极连接有第一与非门(U1)的输出端，第一与非门(U1)的输入端连接可配置低速PAD外部的控制信号，第六CMOS管(M6)的漏极连接有第三上拉电阻(R3)的第一端；
第四CMOS管(M4)的源极、第五CMOS管(M5)的源极和第六CMOS管(M6)的源极均连接到电源(VDD)；
第一上拉电阻(R1)的第二端、第二上拉电阻(R2)的第二端、第三上拉电阻(R3)的第二端均连接到第七CMOS管(M7)的漏极；
第一与非门(U1)的第一输入端、第二与非门(U2)的第一输入端和第三与非门(U3)的第一输入端均与第二非门(U7)的输入端连接。
2.根据权利要求1所述的可配置低速PAD，其特征在于，第一CMOS管(M1)和第二CMOS管(M2)为N型半导体晶体管NMOS管；第三CMOS管(M3)、第四CMOS管(M4)、第五CMOS管(M5)、第六CMOS管(M6)和第七CMOS管(M7)均为P型半导体晶体管PMOS管。
3.一种具有智能可重构接口的BMC芯片，其特征在于，包括ARM(2)，ARM(2)连接有可配置低速PAD、低速PAD和高速PAD；所述可配置低速PAD为权利要求1或2所述的可配置低速PAD；
ARM(2)还连接有接口控制逻辑模块(3)，所述接口控制逻辑模块(3)分别与可配置低速PAD、低速PAD和高速PAD连接；
可配置低速PAD、低速PAD和高速PAD分别与BMC芯片PAD引脚连接；
可配置低速PAD、低速PAD和高速PAD数量均为若干个。
4.根据权利要求3所述的一种具有智能可重构接口的BMC芯片，其特征在于，ARM(2)通过AHB接口与接口控制逻辑模块(3)连接。
5.根据权利要求4所述的一种具有智能可重构接口的BMC芯片，其特征在于，ARM(2)通过I2C总线与可配置低速PAD连接；
ARM(2)通过SPI总线分别与可配置低速PAD和低速PAD连接；
ARM(2)通过PCIE总线与高速PAD连接。
6.根据权利要求5所述的一种具有智能可重构接口的BMC芯片，其特征在于，所述可配置低速PAD包括第一可配置低速PAD(4.1)和第二可配置低速PAD(4.2)；
低速PAD包括第一低速PAD(5.1)和第二低速PAD(5.2)；
高速PAD包括第一高速PAD(6.1)、第二高速PAD(6.2)、第三高速PAD(6.3)和第四高速PAD(6.4)；
BMC芯片PAD引脚包括第一引脚(PIN0)、第二引脚(PIN1)、第三引脚(PIN2)和第四引脚(PIN3)；
第一可配置低速PAD(4.1)与第一引脚(PIN0)连接；第二可配置低速PAD(4.2)与第二引脚连接(PIN1)；第一低速PAD(5.1)与第三引脚(PIN2)连接；第二低速PAD(5.2)与第四引脚(PIN3)连接；四个高速PAD分别与四个引脚对应连接，每个高速PAD对应一个引脚。
7.根据权利要求4所述的一种具有智能可重构接口的BMC芯片，其特征在于，接口控制逻辑模块(3)根据ARM(2)配置控制信息，输入/输出控制信号到可配置低速PAD，选择不同的总线接口功能。
8.根据权利要求7所述的一种具有智能可重构接口的BMC芯片，其特征在于，I2C接口功能时，上拉电阻选择电路任意输入信号有效时，可配置低速PAD引脚使用内部固定上拉电阻；
接口控制逻辑模块禁能内部固定上拉电阻时，可配置低速PAD引脚使用芯片外部可调上拉电阻。
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