JP2008177947A - 可変レイテンシ回路及び可変レイテンシ回路のレイテンシ制御方法 - Google Patents
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Abstract
【課題】動作周波数が高いときにはクロックの位相ずれを防止することができ、動作周波数が低いときには回路遅延を低減することができる可変レイテンシ回路を提供する。
【解決手段】本発明の一実施形態に係る可変レイテンシ回路1は、四つのFF1〜FF4と、FF1〜FF4各々の入力データDL1〜DL4に対する位相ずれを補正するために入力クロックCLKを遅延させた遅延クロックCLK1〜CLK4を生成し、CLKの周波数に応じてCLK又はCLK1〜CLK4をFF1〜FF4に供給する四つのクロック切替回路10〜40と、CLKの周波数に応じてCLKを用いた切替用フリップフロップ51による信号ラッチ動作又は信号スルー動作を行うレイテンシ切替回路50とを備え、レイテンシ切替回路50は、遅延クロックのCLKに対する遅延量がCLKの1周期を超えるFF3とFF2との間に設けられている。
【選択図】図1
【解決手段】本発明の一実施形態に係る可変レイテンシ回路1は、四つのFF1〜FF4と、FF1〜FF4各々の入力データDL1〜DL4に対する位相ずれを補正するために入力クロックCLKを遅延させた遅延クロックCLK1〜CLK4を生成し、CLKの周波数に応じてCLK又はCLK1〜CLK4をFF1〜FF4に供給する四つのクロック切替回路10〜40と、CLKの周波数に応じてCLKを用いた切替用フリップフロップ51による信号ラッチ動作又は信号スルー動作を行うレイテンシ切替回路50とを備え、レイテンシ切替回路50は、遅延クロックのCLKに対する遅延量がCLKの1周期を超えるFF3とFF2との間に設けられている。
【選択図】図1
Description
本発明は、レイテンシを変更することが可能な可変レイテンシ回路、及びこの可変レイテンシ回路のレイテンシ制御方法に関するものである。
複数のフリップフロップが直列に接続されたレイテンシ回路が知られている。この種の固定レイテンシ回路では、動作周波数に応じてレイテンシが大きく変動してしまう。この点に関し、特許文献1には、動作周波数に応じてレイテンシを変更することが可能な可変レイテンシ回路が記載されている。この可変レイテンシ回路は、バイパス機能付きフリップフロップを備え、動作周波数に応じて信号ラッチ動作と信号スルー動作とを切り替えることによってレイテンシを変更し、動作周波数が高くても良好な同期動作を行いつつ、動作周波数が低いときには回路遅延を低減する。
特開平10−154395号公報
ところで、動作周波数が高くなり、クロックの1周期がフリップフロップの間の遅延量以下まで達すると、データに対するクロックの位相ずれが生じ、同期を取ることが困難となる。この場合、クロックを遅延させることによって同期を取ることが考えられるが、フリップフロップの段数が増加すると、クロックの遅延量の総和がクロックの1周期より大きくなってしまい、外部の他の回路のクロックに対するクロックの位相ずれが生じ、同期を取ることが困難となってしまう。
そこで、本発明は、動作周波数が高いときにはクロックの位相ずれを防止することができ、動作周波数が低いときには回路遅延を低減することができる可変レイテンシ回路及び可変レイテンシ回路のレイテンシ制御方法を提供することを目的としている。
本発明の可変レイテンシ回路は、(a)直列に接続された複数のフリップフロップと、(b)フリップフロップ各々の入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックをそれぞれ生成し、入力クロックの周波数に応じて、入力クロック又は遅延クロックをフリップフロップにそれぞれ供給する複数のクロック切替回路と、(c)入力クロックが供給される切替用フリップフロップを有し、入力クロックの周波数に応じて、切替用フリップフロップによる信号ラッチ動作又は信号スルー動作を行うレイテンシ切替回路とを備え、(d)レイテンシ切替回路は、遅延クロックの入力クロックに対する遅延量が入力クロックの1周期を超える入力側からn番目(nは2以上の整数)のフリップフロップとn−1番目のフリップフロップとの間に設けられている。
本発明の可変レイテンシ回路のレイテンシ制御方法は、直列に接続された複数のフリップフロップを備える可変レイテンシ回路のレイテンシ制御方法であって、(a)入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックの入力クロックに対する遅延量が入力クロックの1周期を超える入力側からn番目(nは2以上の整数)のフリップフロップとn−1番目のフリップフロップとの間に、入力クロックが供給される切替用フリップフロップを有するレイテンシ切替回路を配置し、(b)フリップフロップ各々の入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックをそれぞれ生成し、入力クロックの周波数に応じて、入力クロック又は遅延クロックをフリップフロップにそれぞれ供給し、(c)入力クロックの周波数に応じて、切替用フリップフロップによる信号ラッチ動作又は信号スルー動作を行う。
本発明によれば、動作周波数が高いときにはクロックの位相ずれを防止することができ、動作周波数が低いときには回路遅延を低減することができる可変レイテンシ回路及び可変レイテンシ回路のレイテンシ制御方法を得ることができる。
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
[第1の実施形態]
[第1の実施形態]
図1は、本発明の第1の実施形態に係る可変レイテンシ回路を示す回路図である。図1に示す可変レイテンシ回路1は、四つのロジック回路L1〜L4と、四つのフリップフロップFF1〜FF4と、四つのクロック切替回路10,20,30,40と、レイテンシ切替回路50とを備えている。
四つのロジック回路L1〜L4と四つのフリップフロップFF1〜FF4とは、交互に直列に接続されている。
ロジック回路L1は、入力データDINを受けて、データDL1をフリップフロップFF1のデータ入力端子へ出力する。
フリップフロップFF1のクロック入力端子はクロック切替回路10の出力端子に接続され、出力端子はロジック回路L2に接続されている。フリップフロップFF1は、クロック切替回路10からのクロックに基づいて信号ラッチ動作を行い、データDFF1を出力する。
ロジック回路L2は、フリップフロップFF1からの出力データDFF1を受けて、データDL2をフリップフロップFF2のデータ入力端子へ出力する。
フリップフロップFF2のクロック入力端子はクロック切替回路20の出力端子に接続され、出力端子はレイテンシ切替回路50を介してロジック回路L3に接続されている。フリップフロップFF2は、クロック切替回路20からのクロックに基づいて信号ラッチ動作を行い、データDFF2を出力する。
ロジック回路L3は、レイテンシ切替回路50を介してフリップフロップFF2からの出力データDFF2を受けて、データDL3をフリップフロップFF3のデータ入力端子へ出力する。
フリップフロップFF3のクロック入力端子はクロック切替回路30の出力端子に接続され、出力端子はロジック回路L4に接続されている。フリップフロップFF3は、クロック切替回路30からのクロックに基づいて信号ラッチ動作を行い、データDFF3を出力する。
ロジック回路L4は、フリップフロップFF3からの出力データDFF3を受けて、データDL4をフリップフロップFF4のデータ入力端子へ出力する。
フリップフロップFF4のクロック入力端子はクロック切替回路40の出力端子に接続さている。フリップフロップFF4は、クロック切替回路40からのクロックに基づいて信号ラッチ動作を行い、出力端子から出力データDOUTを出力する。
クロック切替回路10には、入力クロックCLKと入力クロックCLKの周波数を表す周波数信号MODEが入力される。本実施形態では、周波数信号MODEは、入力クロックCLKの周期がロジック回路L1〜L4各々の遅延量以下である場合にハイレベルとなり、ロジック回路L1〜L4各々の遅延量より大きい場合にローレベルとなる。
クロック切替回路10は、周波数信号MODEのレベルに応じて、入力クロックCLKを遅延させた遅延クロックCLK1及び入力クロックCLKの何れか一方をフリップフロップFF1に供給する。そのために、クロック切替回路10は、遅延回路11とマルチプレクサ(選択回路)12とを備えている。
遅延回路11は、入力クロックCLKを遅延させた遅延クロックCLK1を生成し、この遅延クロックCLK1をマルチプレクサ12の一方の入力端子に供給する。なお、遅延クロックCLK1の遅延量は、入力クロックCLKの周波数が最も高いときでも、フリップフロップFF1に入力されるデータDL1に対して位相ずれ(1周期以上の位相ずれ)が補正される遅延量となっている。
マルチプレクサ12の他方の入力端子には入力クロックCLKが供給される。マルチプレクサ12は、周波数信号MODEのレベルに応じて、遅延クロックCLK1及び入力クロックCLKの何れか一方を選択出力する。本実施形態では、マルチプレクサ12は、周波数信号MODEがハイレベルである場合に遅延クロックCLK1を選択出力し、周波数信号MODEがローレベルである場合には入力クロックCLKを出力する。
クロック切替回路20には、クロック切替回路10から出力されるクロック、入力クロックCLK及び周波数信号MODEが入力される。クロック切替回路20は、周波数信号MODEのレベルに応じて、クロック切替回路10から出力されるクロックを遅延させた遅延クロックCLK2及び入力クロックCLKの何れか一方をフリップフロップFF2に供給する。そのために、クロック切替回路20は、遅延回路21とマルチプレクサ(選択回路)22とを備えている。
遅延回路21は、クロック切替回路10から出力されるクロックを遅延させた遅延クロックCLK2を生成し、この遅延クロックCLK2をマルチプレクサ22の一方の入力端子に供給する。ここで、遅延クロックCLK2の遅延量は、遅延回路11の遅延量と遅延回路21の遅延量とを加算した量であり、入力クロックCLKの周波数が最も高いときでも、フリップフロップFF2に入力されるデータDL2に対して位相ずれ(1周期以上の位相ずれ)が補正される遅延量となっている。なお、この遅延クロックCLKは、遅延回路21を2つ用いて入力クロックCLKを遅延させることによって生成されてもよい。
マルチプレクサ22の他方の入力端子には入力クロックCLKが供給される。マルチプレクサ22は、周波数信号MODEのレベルに応じて、遅延クロックCLK2及び入力クロックCLKの何れか一方を選択出力する。本実施形態では、マルチプレクサ22は、周波数信号MODEがハイレベルである場合に遅延クロックCLK2を選択出力し、周波数信号MODEがローレベルである場合には入力クロックCLKを出力する。
クロック切替回路30には、レイテンシ切替回路50に供給される入力クロックCLKと周波数信号MODEとが入力される。クロック切替回路30は、周波数信号MODEのレベルに応じて、レイテンシ切替回路50に供給される入力クロックCLKを遅延させた遅延クロックCLK3及び入力クロックCLKの何れか一方をフリップフロップFF3に供給する。そのために、クロック切替回路30は、遅延回路31とマルチプレクサ(選択回路)32とを備えている。
遅延回路31は、レイテンシ切替回路50に供給される入力クロックCLKを遅延させた遅延クロックCLK3を生成し、この遅延クロックCLK3をマルチプレクサ32の一方の入力端子に供給する。なお、遅延クロックCLK3の遅延量は、入力クロックCLKの周波数が最も高いときでも、フリップフロップFF3に入力されるデータDL3に対して位相ずれ(1周期以上の位相ずれ)が補正される遅延量となっている。
マルチプレクサ32の他方の入力端子には入力クロックCLKが供給される。マルチプレクサ32は、周波数信号MODEのレベルに応じて、遅延クロックCLK3及び入力クロックCLKの何れか一方を選択出力する。本実施形態では、マルチプレクサ32は、周波数信号MODEがハイレベルである場合に遅延クロックCLK3を選択出力し、周波数信号MODEがローレベルである場合には入力クロックCLKを出力する。
クロック切替回路40には、クロック切替回路30から出力されるクロック、入力クロックCLK及び周波数信号MODEが入力される。クロック切替回路40は、周波数信号MODEのレベルに応じて、クロック切替回路30から出力されるクロックを遅延させた遅延クロックCLK4及び入力クロックCLKの何れか一方をフリップフロップFF4に供給する。そのために、クロック切替回路40は、遅延回路41とマルチプレクサ(選択回路)42とを備えている。
遅延回路41は、クロック切替回路30から出力されるクロックを遅延させた遅延クロックCLK4を生成し、この遅延クロックCLK4をマルチプレクサ42の一方の入力端子に供給する。ここで、遅延クロックCLK4の遅延量は、遅延回路31の遅延量と遅延回路41の遅延量とを加算した量であり、入力クロックCLKの周波数が最も高いときでも、フリップフロップFF4に入力されるデータDL4に対して位相ずれ(1周期以上の位相ずれ)が補正される遅延量となっている。なお、この遅延クロックCLK4は、遅延回路41を2つ用いて入力クロックCLKを遅延させることによって生成されてもよい。
マルチプレクサ42の他方の入力端子には入力クロックCLKが供給される。マルチプレクサ42は、周波数信号MODEのレベルに応じて、遅延クロックCLK4及び入力クロックCLKの何れか一方を選択出力する。本実施形態では、マルチプレクサ42は、周波数信号MODEがハイレベルである場合に遅延クロックCLK4を選択出力し、周波数信号MODEがローレベルである場合には入力クロックCLKを出力する。
レイテンシ切替回路50には、フリップフロップFF2からの出力データDFF2、入力クロックCLK及び周波数信号MODEが入力される。レイテンシ切替回路50は、周波数信号MODEのレベルに応じて、信号ラッチ動作及び信号スルー動作の何れか一方を行う。そのために、レイテンシ切替回路50は、切替用フリップフロップ51とマルチプレクサ(選択回路)52とを備えている。
切替用フリップフロップ51のデータ入力端子はフリップフロップFF2の出力端子に接続されており、クロック入力端子には入力クロックCLKが供給される。切替用フリップフロップ51の出力端子はマルチプレクサ52の一方の入力端子に接続されている。
マルチプレクサ52の他方の入力端子はフリップフロップFF2の出力端子に接続されている。マルチプレクサ52は、周波数信号MODEのレベルに応じて、切替用フリップフロップ51の出力データDFF2b及びフリップフロップFF2の出力データDFF2の何れか一方を選択出力する。本実施形態では、マルチプレクサ52は、周波数信号MODEがハイレベルである場合に切替用フリップフロップ51の出力データDFF2bを選択出力し、周波数信号MODEがローレベルである場合にはフリップフロップFF2の出力データDFF2を選択出力する。換言すれば、レイテンシ切替回路50は、周波数信号MODEがハイレベルである場合に信号ラッチ動作を行い、周波数信号MODEがローレベルである場合には信号スルー動作を行う。
次に、第1の実施形態の可変レイテンシ回路1の動作を説明すると共に、本発明の実施形態に係る可変レイテンシ回路のレイテンシ制御方法について説明する。図2は、動作周波数が高いときの可変レイテンシ回路1の各部動作波形を示すフローチャートであり、図3は、動作周波数が低いときの可変レイテンシ回路1の各部動作波形を示すフローチャートである。
まず、動作周波数が高いとき、すなわち、入力データDINのビットレート及び入力クロックCLKの周波数が高いときについて説明する。図2に示すように、入力クロックCLKの1周期Tがロジック回路L1〜L3(及びL4)の遅延量dlyL1,dlyL2,dlyL3以下であるので、周波数信号MODEがハイレベルとなり、クロック切替回路10,20,30,40は、それぞれ、入力クロックCLKに対して遅延量dlyC1だけ遅延した遅延クロックCLK1、遅延量dlyC1+dlyC2だけ遅延した遅延クロックCLK2、遅延量dlyC3だけ遅延した遅延クロックCLK3、及び遅延クロックCLK4を出力する。
すると、フリップフロップFF1はこの遅延クロックCLK1を用いて入力データDL1をラッチしたデータDFF1を出力し、フリップフロップFF2はこの遅延クロックCLK2を用いて入力データDL2をラッチしたデータDFF2を出力する。
図2に示すように、遅延クロックCLK1は、遅延量dlyC1だけ遅延されることによってデータDL1に対する位相ずれが補正されており、遅延クロックCLK2は、更に遅延量dlyC2だけ遅延されることによってデータDL2に対する位相ずれが補正されている。
次いで、レイテンシ切替回路50が切替用フリップフロップ51による信号ラッチ動作を行い、入力クロックCLKを用いてデータDFF2をラッチしたデータDFF2bを出力する。
図2に示すように、遅延クロックCLK2の総遅延量dlyL1+dlyL2は入力クロックCLKの1周期Tを超えていないが、次段で更に遅延量dlyC3を加えると、総遅延量dlyL1+dlyL2+dlyL3が入力クロックCLKの1周期Tを超えてしまい、入力クロックCLKに対して1周期T以上の位相ずれが生じてしまうことが予想される。このような場合、フリップフロップFF3の前段に入力クロックCLKを用いた切替用フリップフロップ51を設けることによって、クロックの累積遅延量がリセットされ、次段以降へ遅延が引き継がれず、遅延クロックCLK1,CLK2,CLK3,CLK4各々における総遅延量が入力クロックCLKの1周期Tを超えないようになっている。これによって、外部の他の回路のクロックに対するクロックの位相ずれが補正される。
その後、上記した動作が繰り返される。具体的には、フリップフロップFF3が遅延クロックCLK3を用いて入力データDL3をラッチしたデータDFF3を出力し、フリップフロップFF4が遅延クロックCLK4を用いて入力データDL4をラッチした出力データDOUTを出力する。
次に、動作周波数が低いとき、すなわち、入力データDINのビットレート及び入力クロックCLKの周波数が低いときについて説明する。図3に示すように、入力クロックCLKの1周期Tがロジック回路L1〜L3(及びL4)の遅延量dlyL1,dlyL2,dlyL3より大きいので、周波数信号MODEがローレベルとなり、クロック切替回路10,20,30,40は、それぞれ、入力クロックCLKを出力する。
すると、フリップフロップFF1は入力クロックCLKを用いて入力データDL1をラッチしたデータDFF1を出力し、フリップフロップFF2は入力クロックCLKを用いて入力データDL2をラッチしたデータDFF2を出力する。
次いで、レイテンシ切替回路50は信号スルー動作を行い、フリップフロップFF3が入力クロックCLKを用いて入力データDL3をラッチしたデータDFF3を出力し、フリップフロップFF4が入力クロックを用いて入力データをラッチした出力データDOUTを出力する。
ここで、本発明の第1の実施形態の可変レイテンシ回路1の特徴を明確にするために、比較例のレイテンシ回路と比較する。図6は、比較例のレイテンシ回路を示す回路図であり、図7は、動作周波数が高いときの比較例のレイテンシ回路の各部動作波形を示すフローチャートである。
図6に示す比較例のレイテンシ回路1Oは、本発明の第1の実施形態の可変レイテンシ回路1において、レイテンシ切替回路50を備えず、クロック切替回路10,20,30,40に代えてそれぞれ遅延回路11,21,31,41を備えている点で本発明の第1の実施形態と異なる。具体的には、レイテンシ回路1OにおけるフリップフロップFF1〜FF4のクロック入力端子には、それぞれ、入力クロックCLKを遅延回路11一つ分遅延した遅延クロックCLK1、遅延回路11,21二つ分遅延した遅延クロックCLK2、遅延回路11,21,31三つ分遅延した遅延クロックCLK3、遅延回路11,21,31,41四つ分遅延した遅延クロックCLK4が入力される。
図7に示すように、動作周波数が高く、入力クロックCLKの1周期Tがロジック回路L1〜L3(及びL4)の遅延量dlyL1,dlyL2,dlyL3以下であるとき、比較例のレイテンシ回路1Oでは、遅延クロックCLK3の入力クロックCLKに対する総遅延量dlyL1+dlyL2+dlyL3が入力クロックCLKの1周期Tを超えてしまい、入力クロックCLKに対して位相が1周期T以上ずれてしまっている。その結果、この遅延クロックCLK3を用いるフリップフロップFF3の出力データDFF3及び後段のフリップフロップFF4の出力データDOUTは、入力クロックCLKに同期した外部の他の回路と同期することができなくなってしまう。
一方、動作周波数が低いときでも、レイテンシが固定であるので、比較例のレイテンシ回路1Oでは、回路遅延が大きくなってしまう。
しかしながら、第1の実施形態の可変レイテンシ回路1及び可変レイテンシ回路のレイテンシ制御方法によれば、クロック切替回路10〜40を備えているので、動作周波数が高く、入力クロックCLKの1周期Tがロジック回路L1〜L4の遅延量以下であるときには、入力クロックCLKを遅延させた遅延クロックCLK1〜CLK4をフリップフロップFF1〜FF4にそれぞれ供給することによって、各フリップフロップFF1〜FF4におけるデータDL1〜DL4に対するクロックの位相ずれ(1周期T以上の位相ずれ)を補正することができる。
また、第1の実施形態の可変レイテンシ回路1及び可変レイテンシ回路のレイテンシ制御方法によれば、レイテンシ切替回路50を備えているので、フリップフロップの段数が多く、クロックの総遅延量が入力クロックCLKの1周期Tを超えるような場合でも、入力クロックCLKで動作する切替用フリップフロップ51に乗せ換えることによって、各フリップフロップFF1〜FF4における入力クロックCLKに対するクロックの位相ずれ(1周期T以上の位相ずれ)を補正することができる。
これによって、高速動作時でも、入力クロックの位相情報を失うことなく、外部の他の回路と適切に同期をとることが可能となる。
また、第1の実施形態の可変レイテンシ回路1及び可変レイテンシ回路のレイテンシ制御方法によれば、動作周波数が低く、入力クロックCLKの1周期Tがロジック回路L1〜L4の遅延量より大きいときには、切替用フリップフロップ51をバイパスすることによって、レイテンシを減少させ、回路遅延を低減することができる。
[第2の実施形態]
[第2の実施形態]
図4は、本発明の第2の実施形態に係る可変レイテンシ回路を示す回路図である。図4に示す可変レイテンシ回路1Aは、可変レイテンシ回路1においてレイテンシ切替回路50に代えてレイテンシ切替回路50Aを備えている構成で第1の実施形態と異なっている。可変レイテンシ回路1Aの他の構成は、可変レイテンシ回路1と同一である。
レイテンシ切替回路50Aは、スルーモード機能付きフリップフロップ51Aを有している。
図5は、スルーモード機能付きフリップフロップを示す回路図である。図5に示すスルーモード機能付きフリップフロップ51Aは、トランスファーゲート61,62と、NOT回路63〜70と、AND回路71,72と、OR回路73,74とを備えている。
トランスファーゲート61の一方の入出力端子にはデータDFF2が入力され、他方の入出力端子はNOT回路63の入力端子及びNOT回路64の出力端子に接続されている。NOT回路63の出力端子及びNOT回路64の入力端子はトランスファーゲート62の一方の入出力端子に接続されている。トランスファーゲート62の他方の入出力端子はNOT回路65の入力端子及びNOT回路66の出力端子に接続されており、NOT回路65の出力端子はNOT回路66の入力端子に接続されており、NOT回路65の出力端子からはデータDFF2bが出力される。
トランスファーゲート61のP型MOSFETのゲートはAND回路71の出力端子に接続されており、N型MOSFETのゲートはOR回路73の出力端子に接続されている。AND回路71の一方の入力端子には入力クロックCLKが入力され、他方の入力端子には周波数信号MODEが入力される。OR回路73の一方の入力端子には入力クロックCLKがNOT回路68を介して入力され、他方の入力端子には周波数信号MODEがNOT回路67を介して入力される。
トランスファーゲート62のP型MOSFETのゲートはAND回路72の出力端子に接続されており、N型MOSFETのゲートはOR回路74の出力端子に接続されている。AND回路72の一方の入力端子には入力クロックCLKがNOT回路69を介して入力され、他方の入力端子には周波数信号MODEが入力される。OR回路74の一方の入力端子には入力クロックCLKが入力され、他方の入力端子には周波数信号MODEがNOT回路70を介して入力される。
このような構成により、スルーモード機能付きフリップフロップ51Aは、周波数信号MODEがハイレベルのときに信号ラッチ動作を行い、周波数信号MODEがローレベルのときに信号スルー動作を行う。
したがって、第2の実施形態の可変レイテンシ回路1Aでも、第1の実施形態の可変レイテンシ回路1と同様な利点を得ることができる。
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。本実施形態では、四段のフリップフロップを備えた可変レイテンシ回路を例示したが、本発明によれば、多数段のフリップフロップを備えた可変レイテンシ回路であっても実現可能である。
1,1A…可変レイテンシ回路、L1,L2,L3,L4…ロジック回路、FF1,FF2,FF3,FF4…フリップフロップ、10,20,30,40…クロック切替回路、11,21,31,41…遅延回路、12,22,32,42…マルチプレクサ(選択回路)、50,50A…レイテンシ切替回路、51…切替用フリップフロップ、51A…信号スルーモード機能付き切替用フリップフロップ、52…マルチプレクサ(選択回路)。
Claims (7)
- 直列に接続された複数のフリップフロップと、
前記フリップフロップ各々の入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックをそれぞれ生成し、前記入力クロックの周波数に応じて、前記入力クロック又は前記遅延クロックを前記フリップフロップにそれぞれ供給する複数のクロック切替回路と、
前記入力クロックが供給される切替用フリップフロップを有し、前記入力クロックの周波数に応じて、該切替用フリップフロップによる信号ラッチ動作又は信号スルー動作を行うレイテンシ切替回路と、
を備え、
前記レイテンシ切替回路は、前記遅延クロックの前記入力クロックに対する遅延量が前記入力クロックの1周期を超える入力側からn番目(nは2以上の整数)の前記フリップフロップとn−1番目の前記フリップフロップとの間に設けられている、
可変レイテンシ回路。 - 前記各クロック切替回路は、前記入力クロックの1周期が前記フリップフロップ間の遅延量以下である場合に前記遅延クロックを出力し、前記フリップフロップ間の遅延量より大きい場合には前記入力クロックを出力する、
請求項1に記載の可変レイテンシ回路。 - 前記レイテンシ切替回路は、前記入力クロックの1周期が前記フリップフロップ間の遅延量以下である場合に前記信号ラッチ動作を行い、前記フリップフロップ間の遅延量より大きい場合には前記信号スルー動作を行う、
請求項1又は2に記載の可変レイテンシ回路。 - 前記各クロック切替回路は、
前記入力クロック又は前記遅延クロックを遅延する遅延回路と、
前記遅延回路からの出力クロックと前記入力クロックとが入力され、前記入力クロックの周波数に応じて、前記遅延回路からの出力クロック及び前記入力クロックの何れか一方を選択出力する選択回路と、
を有する、
請求項1〜3の何れか1項に記載の可変レイテンシ回路。 - 前記レイテンシ切替回路は、
前記切替用フリップフロップと、
前記入力クロックの周波数に応じて、前記切替用フリップフロップの入力信号と出力信号との何れか一方を選択出力する選択回路と、
を有する、
請求項1〜4の何れか1項に記載の可変レイテンシ回路。 - 前記レイテンシ切替回路は、信号スルーモード機能を有する前記切替用フリップフロップを有する、
請求項1〜4の何れか1項に記載の可変レイテンシ回路。 - 直列に接続された複数のフリップフロップを備える可変レイテンシ回路のレイテンシ制御方法において、
入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックの前記入力クロックに対する遅延量が前記入力クロックの1周期を超える入力側からn番目(nは2以上の整数)の前記フリップフロップとn−1番目の前記フリップフロップとの間に、前記入力クロックが供給される切替用フリップフロップを有するレイテンシ切替回路を配置し、
前記フリップフロップ各々の入力データに対する位相ずれを補正するために前記入力クロックを遅延させた遅延クロックをそれぞれ生成し、前記入力クロックの周波数に応じて、前記入力クロック又は前記遅延クロックを前記フリップフロップにそれぞれ供給し、
前記入力クロックの周波数に応じて、前記切替用フリップフロップによる信号ラッチ動作又は信号スルー動作を行う、
可変レイテンシ回路のレイテンシ制御方法。
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JP2021508131A (ja) * | 2017-12-18 | 2021-02-25 | ザイリンクス インコーポレイテッドXilinx Incorporated | プログラマブル制御回路を用いた選択的なクロック信号の提供 |
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2007
- 2007-01-19 JP JP2007010662A patent/JP2008177947A/ja active Pending
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JP2021508131A (ja) * | 2017-12-18 | 2021-02-25 | ザイリンクス インコーポレイテッドXilinx Incorporated | プログラマブル制御回路を用いた選択的なクロック信号の提供 |
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