JP2008175610A - 電力変換装置の故障監視装置 - Google Patents

Abstract

【課題】マイクロコンピュータにかかる負荷を抑制しつつ、サンプリング周期の異なるゲートパルスデータとモニタデータとをモニタ用メモリに格納するとともに、モニタ用メモリのデータバス幅が取得できるゲートパルス点数の制約になるのを低減する。
【解決手段】モニタデータ書込み手段１ａは、モニタデータを書込み先アドレスとともにバッファ手段２ａに書込み、ゲートパルスデータ書込み手段１ｂは、ゲートパルスデータを書込み先アドレスとともにバッファ手段２ｂに書込み、アクセス制御手段３は、アクセスの対象となるバッファ手段２ａ、２ｂを周期的に切り替えながら、モニタデータおよびゲートパルスデータをバッファ手段２ａ、２ｂからそれぞれ順次読出し、それらのモニタデータおよびゲートパルスデータをモニタ用メモリ４に順次書込む。
【選択図】 図１

Description

本発明は電力変換装置の故障監視装置に関し、特に、電力変換装置のゲートパルスデータ（ゲートパルスの点弧データ）およびモニタデータをモニタ用メモリに格納する方法に適用して好適なものである。

商用交流電源などから得られた入力電力を半導体スイッチング素子にて所定の周波数の電力に変換して出力するために、インバータなどの電力変換装置が用いられている。
ここで、電力変換装置に用いられる半導体スイッチング素子の破壊などの解析を有効に行えるようにするため、半導体スイッチング素子を駆動するゲートパルスやセンサからのアナログ信号をゲートパルスデータやモニタデータとしてサンプリングして故障監視装置に蓄積し、電力変換装置の故障時にそれらのゲートパルスデータやモニタデータを故障監視装置から読出して、電力変換装置の故障の原因解析に使用することが行われている。

ここで、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のような半導体スイッチング素子のゲートパルスを、半導体スイッチング素子のゲート破壊の要因であるグリッジの発生も含めてモニタするには、数μｓオーダーでのサンプリングが必要となるが、そのような周期でサンプリングされたゲートパルスデータをマイクロコンピュータのソフトウェアにて処理すると、マイクロコンピュータに非常に重い負荷がかかる。
このため、特許文献１には、ゲートパルスのサンプリング処理と蓄積処理とをハードウェアに担わせる方法が開示されている。

図１１は、従来の電力変換装置の故障監視装置の概略構成を示すブロック図である。
図１１において、ゲートパルス用ハードウェア部１０００には、今回ラッチ部１１１１、前回ラッチ部１１１２、コンパレータ１１１３およびクロック発生器１１１４が設けられている。そして、ゲートパルス１００のラッチ信号がμｓオーダーの間隔でクロック発生器１１１４で発生され、今回ラッチ部１１１１および前回ラッチ１１１２に供給されるとともに、ゲートパルス１００が今回ラッチ部１１１１および前回ラッチ１１１２に順次供給され、今回ラッチ部１１１１にてゲートパルス１００の今回値がラッチされるとともに、前回ラッチ１１１２にてゲートパルス１００の前回値がラッチされる。そして、今回ラッチ部１１１１および前回ラッチ１１１２にてそれぞれラッチされたゲートパルス１００の今回値および前回値はコンパレータ１１１３にて比較され、ゲートパルス１００の今回値および前回値に差異が検出されると、ゲートパルス１００の今回値が２ポートメモリ１１２０にゲートパルスデータとして格納される。

一方、サンプリング周期が数１００μｓオーダーの各種モニタ信号１１２は、ＣＰＵ１１２１のソフトウェア処理にて２ポートメモリ１１２０に他ポートを介してモニタデータとして格納される。そして、故障検知信号１１１がＣＰＵ１１２１に入力されると、２ポートメモリ１１２０に格納されたゲートパルスデータやモニタデータがＣＰＵ１１２１にて読出され、これらのゲートパルスデータやモニタデータが電力変換装置の故障の原因解析に使用される。
特開２０００−６５８８１号公報

しかしながら、図１１の電力変換装置の故障監視装置では、ゲートパルスデータやモニタデータが格納されるモニタ用メモリに市販メモリを用いると、データバス幅に８ビットや１６ビットの制約があることから、ゲートパルスデータのサンプリング処理と蓄積処理とをハードウェアに担わせると、市販メモリのデータバス幅が取得できるゲートパルス点数の制約になり、多相モータや、マルチレベルインバータ、電力変換容量を増加させるためのインバータの多重運転などのようにゲートパルス点数の多いアプリケーションに適用できなくなるという問題があった。

また、データの同期性を確保するために、サンプリング処理と蓄積処理とがハードウェアにて行われるゲートパルスデータとソフトウェアにて行われるモニタデータとが同一のモニタ用メモリに格納される場合、ハードウェアの格納動作に関わらずにソフトウェアの格納処理が行えるようにするためには、マルチポートメモリのような特殊なメモリが必要となることから、メモリ容量が小さいにもかかわらず、コストアップを招くという問題があった。
そこで、本発明の目的は、マイクロコンピュータにかかる負荷を抑制しつつ、サンプリング周期の異なるゲートパルスデータとモニタデータとをモニタ用メモリに格納するとともに、モニタ用メモリのデータバス幅が取得できるゲートパルス点数の制約になるのを低減することが可能な電力変換装置の故障監視装置を提供することである。

上述した課題を解決するために、請求項１記載の電力変換装置の故障監視装置によれば、ゲートパルスデータおよびモニタデータを格納するモニタ用メモリと、前記モニタ用メモリに格納されるゲートパルスデータおよびモニタデータをそれぞれ独立かつ並列に先入れ先出しで記憶可能な複数の書込み用バッファ手段と、前記ゲートパルスデータおよびモニタデータを前記複数の書込み用バッファ手段にそれぞれ独立かつ並列に書込み可能なデータ書込み手段と、前記複数の書込み用バッファ手段からそれぞれ出力されるゲートパルスデータまたはモニタデータを周期的に切り替えて読込みながら、前記モニタ用メモリに書込むアクセス制御手段と、前記モニタ用メモリから読出されたゲートパルスデータおよびモニタデータを先入れ先出しで記憶可能な読出し用バッファ手段とを備えることを特徴とする。

また、請求項２記載の電力変換装置の故障監視装置によれば、前記モニタ用メモリは、ゲートパルスデータ用領域およびモニタデータ用領域に区分された上で、前記ゲートパルスデータ用領域および前記モニタデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域および前記モニタデータ用領域内のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められていることを特徴とする。

また、請求項３記載の電力変換装置の故障監視装置によれば、前記書込み用バッファ手段は、前記ゲートパルスデータについてのモニタ用メモリの書込み先アドレスを入力する第１書込みアドレス用ＦＩＦＯと、前記ゲートパルスデータを入力する第１書込みデータ用ＦＩＦＯと、前記モニタデータについてのモニタ用メモリの書込み先アドレスを入力する第２書込みアドレス用ＦＩＦＯと、前記モニタデータを入力する第２書込みデータ用ＦＩＦＯとを備えることを特徴とする。

また、請求項４記載の電力変換装置の故障監視装置によれば、前記データ書込み手段は、前記モニタデータを前記第２書込みデータ用ＦＩＦＯに書込むとともに、前記書込み先アドレスを前記第２書込みアドレス用ＦＩＦＯに書込むモニタデータＦＩＦＯ書込みデータ発生回路を備え、前記モニタデータＦＩＦＯ書込みデータ発生回路にはレコードポインタが設けられ、前記モニタデータＦＩＦＯ書込みデータ発生回路は、前記モニタデータが書込まれると、前記モニタ用メモリのモニタデータ用領域のトップオフセットアドレスと前記レコードポインタとから、前記モニタデータについてのモニタ用メモリの書込み先アドレスを算出し、前記算出した書込み先アドレスを前記第２書込みアドレス用ＦＩＦＯに入力するとともに、前記書込まれたモニタデータを第２書込みデータ用ＦＩＦＯに入力し、前記モニタデータの書込みごとに、前記モニタ用メモリのモニタデータ用領域がリングバッファとして使用されるように前記レコードポインタを変更し、前記モニタデータの前記モニタ用メモリへの書込みを停止する場合、前記モニタ用メモリのモニタデータ用領域のレコードポインタを格納する位置とレコードポインタの値を前記第２書込みアドレス用ＦＩＦＯおよび前記第２書込みデータ用ＦＩＦＯにそれぞれ入力することを特徴とする。

また、請求項５記載の電力変換装置の故障監視装置によれば、前記データ書込み手段は、前記ゲートパルスデータを前記第１書込みデータ用ＦＩＦＯに書込むとともに、前記書込み先アドレスを前記第１書込みアドレス用ＦＩＦＯに書込むゲートパルスＦＩＦＯ書込みデータ発生回路を備え、前記ゲートパルスＦＩＦＯ書込みデータ発生回路にはレコードポインタが設けられ、前記ゲートパルスＦＩＦＯ書込みデータ発生回路は、前記ゲートパルスデータを定周期でラッチし、前記ゲートパルスデータのサンプリングごとに前記モニタ用メモリへの格納が必要かを判定し、前記モニタ用メモリに前記ゲートパルスデータを格納する場合、前記モニタ用メモリのゲートパルスデータ用領域の先頭オフセットアドレスと前記レコードポインタとから、前記ゲートパルスデータについてのモニタ用メモリの書込み先アドレスを算出し、前記算出した書込み先アドレスを前記第１書込みアドレス用ＦＩＦＯに入力するとともに、前記ラッチしたゲートパルスデータを第１書込みデータ用ＦＩＦＯに入力し、前記モニタ用メモリのゲートパルスデータ用領域がリングバッファとして使用されるように前記レコードポインタを変更し、前記ゲートパルスデータの前記モニタ用メモリへの書込みを停止する場合、前記モニタ用メモリのゲートパルスデータ用領域のレコードポインタを格納する位置とレコードポインタの値を前記第１書込みアドレス用ＦＩＦＯおよび前記第１書込みデータ用ＦＩＦＯにそれぞれ入力することを特徴とする。

また、請求項６記載の電力変換装置の故障監視装置によれば、前記読出し用バッファ手段は、前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用ＦＩＦＯと、前記モニタ用メモリから読出されたゲートパルスデータおよびモニタデータを記憶する読出しデータ用ＦＩＦＯとを備え、マイクロプロセッサは、前記モニタ用メモリの読出し先アドレスを前記読出しアドレス用ＦＩＦＯに入力し、前記モニタ用メモリに格納されたゲートパルスデータおよびモニタデータを前記読出しデータ用ＦＩＦＯを介して読出すことを特徴とする。

また、請求項７記載の電力変換装置の故障監視装置によれば、前記アクセス制御手段は、前記第１書込みアドレス用ＦＩＦＯから書込み先アドレスを取得するとともに、前記第１書込みデータ用ＦＩＦＯからゲートパルスデータを取得することで、前記ゲートパルスデータを前記モニタ用メモリに書込みを行い、前記第２書込みアドレス用ＦＩＦＯから書込み先アドレスを取得するとともに、前記第２書込みデータ用ＦＩＦＯからモニタデータを取得することで、前記モニタデータを前記モニタ用メモリに書込みを行い、前記読出しアドレス用ＦＩＦＯから読出し先アドレスを取得し、前記モニタ用メモリから読出したゲートパルスデータおよびモニタデータを前記読出しデータ用ＦＩＦＯに格納することを特徴とする。

また、請求項８記載の電力変換装置の故障監視装置によれば、前記アクセス制御手段は、予め決められた規則に従って値が変化するカウンタを備え、前記カウンタの値に基づいて、前記ゲートパルスデータおよびモニタデータの書込みおよび読出しの対象となるＦＩＦＯを切り替えることを特徴とする。
また、請求項９記載の電力変換装置の故障監視装置によれば、ゲートパルスデータを格納するモニタ用メモリと、前記モニタ用メモリに格納されるゲートパルスデータを複数の組に分けてそれぞれ独立かつ並列に先入れ先出しで記憶可能な複数の書込み用バッファ手段と、前記複数の組に分けられたゲートパルスデータを前記複数の書込み用バッファ手段にそれぞれ独立かつ並列に書込み可能なデータ書込み手段と、前記複数の書込み用バッファ手段からそれぞれ出力されるゲートパルスデータを周期的に切り替えて読込みながら、前記モニタ用メモリに書込むアクセス制御手段と、前記モニタ用メモリから読出されたゲートパルスデータを先入れ先出しで記憶可能な読出し用バッファ手段とを備えることを特徴とする。

また、請求項１０記載の電力変換装置の故障監視装置によれば、前記モニタ用メモリは、複数の組に分けられたゲートパルスデータに対応して複数のゲートパルスデータ用領域に区分された上で、前記ゲートパルスデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域内のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められていることを特徴とする。

また、請求項１１記載の電力変換装置の故障監視装置によれば、前記書込み用バッファ手段は、前記複数の組に分けられたゲートパルスデータについてのモニタ用メモリの書込み先アドレスをそれぞれ入力する複数の書込みアドレス用ＦＩＦＯと、前記複数の組に分けられたゲートパルスデータをそれぞれ入力する複数の書込みデータ用ＦＩＦＯとを備えることを特徴とする。

また、請求項１２記載の電力変換装置の故障監視装置によれば、前記データ書込み手段は、前記複数の組に分けられたゲートパルスデータを前記複数の書込みデータ用ＦＩＦＯにそれぞれ書込むとともに、前記複数の組に分けられたゲートパルスデータについての書込み先アドレスを前記複数の書込みアドレス用ＦＩＦＯにそれぞれ書込む複数のゲートパルスＦＩＦＯ書込みデータ発生回路を備え、前記ゲートパルスＦＩＦＯ書込みデータ発生回路にはそれぞれレコードポインタが設けられ、前記ゲートパルスＦＩＦＯ書込みデータ発生回路は、前記複数の組に分けられたゲートパルスデータを定周期でそれぞれラッチし、前記ゲートパルスデータのサンプリングごとに前記モニタ用メモリへの格納が必要かをそれぞれ判定し、前記モニタ用メモリに前記ゲートパルスデータを格納する場合、前記モニタ用メモリのゲートパルスデータ用領域の先頭オフセットアドレスと前記レコードポインタとから、前記ゲートパルスデータについてのモニタ用メモリの書込み先アドレスをそれぞれ算出し、前記算出した書込み先アドレスを前記書込みアドレス用ＦＩＦＯにそれぞれ入力するとともに、前記ラッチしたゲートパルスデータを書込みデータ用ＦＩＦＯにそれぞれ入力し、前記モニタ用メモリのゲートパルスデータ用領域がリングバッファとして使用されるように前記レコードポインタをそれぞれ変更し、前記ゲートパルスデータの前記モニタ用メモリへの書込みを停止する場合、前記モニタ用メモリのゲートパルスデータ用領域のレコードポインタを格納する位置とレコードポインタの値を前記書込みアドレス用ＦＩＦＯおよび前記書込みデータ用ＦＩＦＯにそれぞれ入力することを特徴とする。

また、請求項１３記載の電力変換装置の故障監視装置によれば、前記読出し用バッファ手段は、前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用ＦＩＦＯと、前記モニタ用メモリから読出されたゲートパルスデータを記憶する読出しデータ用ＦＩＦＯとを備え、マイクロプロセッサは、前記モニタ用メモリの読出し先アドレスを前記読出しアドレス用ＦＩＦＯに入力し、前記モニタ用メモリに格納されたゲートパルスデータを前記読出しデータ用ＦＩＦＯを介して読出すことを特徴とする。

また、請求項１４記載の電力変換装置の故障監視装置によれば、前記アクセス制御手段は、前記書込みアドレス用ＦＩＦＯから書込み先アドレスを取得するとともに、前記書込みデータ用ＦＩＦＯからゲートパルスデータを取得することで、前記ゲートパルスデータを前記モニタ用メモリに書込みを行い、前記読出しアドレス用ＦＩＦＯから読出し先アドレスを取得し、前記モニタ用メモリから読出したゲートパルスデータを前記読出しデータ用ＦＩＦＯに格納することを特徴とする。
また、請求項１５載の電力変換装置の故障監視装置によれば、前記アクセス制御手段は、予め決められた規則に従って値が変化するカウンタを備え、前記カウンタの値に基づいて、前記ゲートパルスデータの書込みおよび読出しの対象となるＦＩＦＯを切り替えることを特徴とする。

以上説明したように、本発明によれば、ゲートパルスデータおよびモニタデータの書込みをハードウェアに担わせることが可能となるとともに、ゲートパルスデータを複数の組に分けてモニタ用メモリに書込むことができる。このため、マイクロコンピュータにかかる負荷を抑制しつつ、サンプリング周期の異なるゲートパルスデータとモニタデータとをモニタ用メモリに格納するとともに、モニタ用メモリのデータバス幅が取得できるゲートパルス点数の制約になるのを低減することが可能となる。

以下、本発明の実施形態に係る電力変換装置の故障監視装置について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。
図１において、電力変換装置の故障監視装置には、ゲートパルスデータおよびモニタデータを格納するモニタ用メモリ４、モニタ用メモリ４に格納されるモニタデータおよびゲートパルスデータをそれぞれ独立かつ並列に先入れ先出しで記憶可能なバッファ手段２ａ、２ｂ、モニタデータおよびゲートパルスデータをバッファ手段２ａ、２ｂにそれぞれ独立かつ並列に書込み可能なモニタデータ書込み手段１ａ、１ｂおよびバッファ手段２ａ、２ｂからそれぞれ出力されるモニタデータおよびゲートパルスデータを周期的に切り替えて読込みながら、モニタ用メモリ４に書込むアクセス制御手段３が設けられている。

そして、モニタデータ書込み手段１ａは、モニタデータが入力されると、そのモニタデータを書込み先アドレスとともにバッファ手段２ａに書込むことができる。また、ゲートパルスデータ書込み手段１ｂは、ゲートパルスデータが入力されると、そのゲートパルスデータを書込み先アドレスとともにバッファ手段２ｂに書込むことができる。そして、アクセス制御手段３は、アクセスの対象となるバッファ手段２ａ、２ｂを周期的に切り替えながら、モニタデータおよびゲートパルスデータをバッファ手段２ａ、２ｂからそれぞれ順次読出し、それらのモニタデータおよびゲートパルスデータをモニタ用メモリ４に順次書込むことができる。

これにより、ゲートパルスデータおよびモニタデータの書込みをハードウェアに担わせることが可能となるとともに、ゲートパルスデータの取り込みとモニタデータの取り込みとを独立かつ並列に行うことができる。このため、マルチポートメモリのような特殊なメモリを用いることなく、サンプリング周期の異なるゲートパルスデータとモニタデータとをモニタ用メモリに格納することが可能となり、モニタ用メモリ４のコストを抑制することが可能となるとともに、ゲートパルスデータが数μｓオーダーで高速サンプリングされた場合においても、マイクロコンピュータにかかる負荷を抑制することが可能となる。

図２は、本発明の第２実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。
図２において、電力変換装置の故障監視装置には、ゲートパルスデータを格納するモニタ用メモリ８、モニタ用メモリ８に格納されるゲートパルスデータをＮ個（Ｎは２以上の整数）の組に分けて先入れ先出しでそれぞれ独立かつ並列に記憶可能なＮ個のバッファ手段６ａ、６ｂ、・・・、６ｎ、Ｎ個の組に分けられたゲートパルスデータをＮ個のバッファ手段６ａ、６ｂ、・・・、６ｎにそれぞれ独立かつ並列に書込み可能なゲートパルスデータ書込み手段５ａ、５ｂ、・・・、５ｎ、Ｎ個のバッファ手段６ａ、６ｂ、・・・、６ｎからそれぞれ出力されるゲートパルスデータを周期的に切り替えて読込みながら、モニタ用メモリ８に書込むアクセス制御手段７が設けられている。

そして、ゲートパルスデータ書込み手段５ａ、５ｂ、・・・、５ｎはゲートパルスがそれぞれ入力されると、そのゲートパルスをサンプリングしたゲートパルスデータを書込み先アドレスとともにバッファ手段６ａ、６ｂ、・・・、６ｎにそれぞれ書込むことができる。そして、アクセス制御手段７は、アクセスの対象となるバッファ手段６ａ、６ｂ、・・・、６ｎを周期的に切り替えながら、ゲートパルスデータをバッファ手段６ａ、６ｂ、・・・、６ｎからそれぞれ順次読出し、それらのゲートパルスデータをモニタ用メモリ８に順次書込むことができる。

これにより、ゲートパルスデータの書込みをハードウェアに担わせることが可能となるとともに、ゲートパルスデータを複数の組に分けてモニタ用メモリ８に書込むことができる。このため、ゲートパルスデータが数μｓオーダーで高速サンプリングされた場合においても、マイクロコンピュータにかかる負荷を抑制することが可能となるとともに、モニタ用メモリ８のデータバス幅が取得できるゲートパルス点数の制約になるのを低減することが可能となる。

図３は、本発明の一実施形態に係る故障監視装置が適用される電力変換装置の概略構成を示すブロック図である。
図３において、電力変換装置には、ゲートパルスを生成するゲートパルス生成部１２ａ〜１２ｎ、１３ａ〜１３ｎ、スイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎをそれぞれ駆動するゲートドライブユニット１４ａ〜１４ｎ、１５ａ〜１５ｎおよびゲートパルスに従ってスイッチング動作を行うスイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎが設けられている。

そして、ゲートパルス生成部１２ａ〜１２ｎ、１３ａ〜１３ｎにてそれぞれ生成されたゲートパルスは、ゲートドライブユニット１４ａ〜１４ｎ、１５ａ〜１５ｎにそれぞれ入力され、ゲートドライブユニット１４ａ〜１４ｎ、１５ａ〜１５ｎはゲートパルスに従ってスイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎをそれぞれ駆動することにより、スイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎにて電力変換を行わせながら、多相モータ１８の回転数やトルクなどの制御を行うことができる。

ここで、故障監視装置１１には、ゲートパルス生成部１２ａ〜１２ｎ、１３ａ〜１３ｎにてそれぞれ生成されたゲートパルスが入力されるとともに、多相モータ１８に流れる電流を検出するセンサなどからのアナログ信号がモニタデータとして入力される。
そして、故障監視装置１１は、スイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎを駆動するゲートパルスや各種センサからのアナログ信号をゲートパルスデータやモニタデータとしてサンプリングして蓄積し、電力変換装置の故障時にそれらのゲートパルスデータやモニタデータを読出して、電力変換装置の故障の原因解析に使用することができる。

図４は、本発明の第３実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。
図４において、故障監視装置１１には、ＣＰＵ２１、モニタ用ＬＳＩ３０およびモニタ用ＲＡＭ９５が設けられている。そして、ＣＰＵ２１は、データバス２１３を介してレジスタ４０、５０、モニタデータＦＩＦＯ書込みデータ発生回路６０、読出しアドレス用ＦＩＦＯ８１および読出しデータ用ＦＩＦＯ８２と接続されている。

そして、図３の各種センサからのアナログ信号が各種モニタ信号１１２としてＣＰＵ２１に入力されるとともに、図３のスイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎを駆動するゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎがモニタ用ＬＳＩ３０に入力されるように構成されている。ここで、図３のスイッチング素子１６ａ〜１６ｎ、１７ａ〜１７ｎを駆動するゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎはＮ（Ｎは２以上の整数）個の組に分けられ、例えば、ゲートパルスＧＰａはゲートパルスＧＰ０〜ＧＰ１５、ゲートパルスＧＰｂはゲートパルスＧＰ１６〜ＧＰ３１、ゲートパルスＧＰｎはゲートパルスＧＰ１６×（ｎ−１）〜ＧＰ１６×（ｎ−１）＋１５から構成することができる。また、モニタ用ＲＡＭ９５は、故障が発生するたびに切り替えて使用できるようにページに区分され、各ページはゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎおよびモニタデータごとに領域が区分されている。

図５は、図４のモニタ用ＲＡＭ９５の内部構成を示すブロック図である。
図５において、モニタ用ＲＡＭ９５の内部はページＰ１〜Ｐ４ごとに領域９５１〜９５４に区分され、故障が発生するたびにページＰ１〜Ｐ４を切り替えて使用できるように構成されている。そして、モニタ用ＲＡＭ９５の各領域９５１〜９５４の先頭には、ページトップアドレスＰＴ_１〜ＰＴ_４がそれぞれ付与されている。

そして、各領域９５１〜９５４は、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎにそれぞれ対応したゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎおよびモニタデータ用領域９５１６に区分され、ゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎおよびモニタデータ用領域９５１６の先頭には、トップオフセットアドレスＧＯＦ_ａ、ＧＯＦ_ｂ、・・・、ＧＯＦ_ｎ、ＭＯＦがそれぞれ付与されている。

また、ゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎおよびモニタデータ用領域９５１６はリングバッファとしてそれぞれ使用され、ゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎおよびモニタデータ用領域９５１６のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納するためのレコードポインタオフセットアドレスＧＲＰＯＦ_ａ、ＧＲＰＯＦ_ｂ、・・・、ＧＲＰＯＦ_ｎ、ＭＲＰＯＦがそれぞれ定められている。

そして、図４のモニタ用ＬＳＩ３０には、モニタデータについてのモニタ用ＲＡＭ９５の書込み先アドレス６３３を先入れ先出しで入力する書込みアドレス用ＦＩＦＯ（Ａ−ＦＩＦＯ）６１、モニタデータについてのモニタ用ＲＡＭ９５への書込みデータ６３４を先入れ先出しで入力する書込みデータ用ＦＩＦＯ（ＷＤ−ＦＩＦＯ）６２、Ｎ個の組に分けられたゲートパルスデータについてのモニタ用ＲＡＭ９５の書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを先入れ先出しでそれぞれ入力する書込みアドレス用ＦＩＦＯ（Ａ−ＦＩＦＯ）７１ａ、７１ｂ、・・・、７１ｎ、Ｎ個の組に分けられゲートパルスデータについてのモニタ用ＲＡＭ９５の書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎを先入れ先出しでそれぞれ入力する書込みデータ用ＦＩＦＯ（ＷＤ−ＦＩＦＯ）７２ａ、７２ｂ、・・・、７２ｎ、モニタ用ＲＡＭ９５の読出し先アドレス８４３を入力する読出しアドレス用ＦＩＦＯ（Ａ−ＦＩＦＯ）８１およびモニタ用ＲＡＭ９５から読出された読出しデータ８４６を記憶する読出しデータ用ＦＩＦＯ（ＲＤ−ＦＩＦＯ）８２が設けられている。

また、モニタ用ＬＳＩ３０には、ＣＰＵ２１から入力されたモニタデータをラッチしてモニタ用ＲＡＭ９５への書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に書込むとともに、そのモニタデータについての書込み先アドレス６３３を算出し、その書込み先アドレス６３３を書込みアドレス用ＦＩＦＯ６１に書込むモニタデータＦＩＦＯ書込みデータ発生回路６０、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎをそれぞれサンプリングして得られたゲートパルスデータをモニタ用ＲＡＭ９５の書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ書込むとともに、各ゲートパルスデータについての書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ算出し、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ書込むゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎが設けられている。

ここで、モニタデータＦＩＦＯ書込みデータ発生回路６０およびゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎには、書込み先アドレス６３３、７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ算出するために使用されるレコードポインタＭＲＰ、ＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎがそれぞれ格納される領域６０１、７０１ａ、７０１ｂ、・・・、７０１ｎが設けられている。
なお、モニタデータＦＩＦＯ書込みデータ発生回路６０およびゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、それぞれ独立かつ並列に動作することができる。

具体的には、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータがＣＰＵ２１から書込まれると、そのモニタデータをラッチするとともに、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のトップオフセットアドレスＭＯＦと領域６０１のレコードポインタＭＲＰとから、そのモニタデータについての書込み先アドレス６３３を算出し、その書込み先アドレス６３３を書込みアドレス用ＦＩＦＯ６１に入力するとともに、そのモニタデータを書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に同時に入力することができる。

そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータを書込みデータ用ＦＩＦＯ６２に書込むごとに、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６がリングバッファとして使用されるようにレコードポインタＭＲＰを変更することができる。
そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータのモニタ用ＲＡＭ９５への書込みを停止する場合、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のレコードポインタの格納位置のレコードポインタオフセットアドレスＭＲＰＯＦとレコードポインタＭＲＰの値を書込みアドレス用ＦＩＦＯ６１および書込みデータ用ＦＩＦＯ６２にそれぞれ入力することができる。

また、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎを定周期でそれぞれラッチし、ラッチされたゲートパルスデータのサンプリングごとにモニタ用ＲＡＭ９５への格納が必要かを判定することができる。そして、モニタ用ＲＡＭ９５にゲートパルスデータを格納する場合、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎのトップオフセットアドレスＧＯＦ_ａ、ＧＯＦ_ｂ、・・・、ＧＯＦ_ｎと領域７０１ａ、７０１ｂ、・・・、７０１ｎのレコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎとから、ゲートパルスデータについての書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ算出し、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ入力するとともに、ラッチしたゲートパルスデータを書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ同時に入力することができる。

そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎがリングバッファとして使用されるようにレコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎをそれぞれ変更することができる。
そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ゲートパルスデータのモニタ用ＲＡＭ９５への書込みを停止する場合、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎのレコードポインタの格納位置のレコードポインタオフセットアドレスＧＲＰＯＦ_ａ、ＧＲＰＯＦ_ｂ、・・・、ＧＲＰＯＦ_ｎとレコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎの値とを、書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ入力することができる。

さらに、モニタ用ＬＳＩ３０には、アクセス対象となる書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ、書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎ、読出しアドレス用ＦＩＦＯ８１および読出しデータ用ＦＩＦＯ８２を周期的に切り替えながら、モニタ用ＲＡＭ９５との間でデータの書込み処理や読出し処理を行うＦＩＦＯ／ＲＡＭアクセス制御回路９０、モニタ用ＲＡＭ９５へのデータの書込みの実行または停止を指定するレジスタ４０、データの書込み時や読出し時にモニタ用ＲＡＭ９５のどのページを使用するかを指定するレジスタ５０、レジスタ４０からの指定を遅延させてＦＩＦＯ／ＲＡＭアクセス制御回路９０に伝える遅延手段４１が設けられている。

ここで、ＦＩＦＯ／ＲＡＭアクセス制御回路９０には、アクセス対象となる書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ、書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎ、読出しアドレス用ＦＩＦＯ８１および読出しデータ用ＦＩＦＯ８２を周期的に切り替える周期を規定するカウンタ９１０が設けられている。
具体的には、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎから書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ取得するとともに、書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎからゲートパルスデータをそれぞれ取得し、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎに従ってゲートパルスデータをモニタ用ＲＡＭ９５に書込むことができる。

また、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込みアドレス用ＦＩＦＯ６１から書込み先アドレス６３３を取得するとともに、書込みデータ用ＦＩＦＯ６２からモニタデータを取得し、その書込み先アドレス６３３に従ってモニタデータをモニタ用ＲＡＭ９５に書込むことができる。
また、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、読出しアドレス用ＦＩＦＯ８１から読出し先アドレス８４３を取得し、その読出し先アドレス８４３に従ってモニタ用ＲＡＭ９５から読出したゲートパルスデータおよびモニタデータを読出しデータ用ＦＩＦＯ８２に格納することができる。

ここで、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、モニタ用ＲＡＭ９５との間でデータの書込み処理や読出し処理を行う場合、カウンタ９１０にて規定される周期に従って、アクセス対象となる書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎ、書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎ、読出しアドレス用ＦＩＦＯ８１および読出しデータ用ＦＩＦＯ８２を切り替えることができる。

すなわち、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、例えば、（書込みアドレス用ＦＩＦＯ６１および書込みデータ用ＦＩＦＯ６２）→（書込みアドレス用ＦＩＦＯ７１ａおよび書込みデータ用ＦＩＦＯ７２ａ）→（書込みアドレス用ＦＩＦＯ７１ｂおよび書込みデータ用ＦＩＦＯ７２ｂ）→・・・→（書込みアドレス用ＦＩＦＯ７１ｎおよび書込みデータ用ＦＩＦＯ７２ｎ）というように、所定の周期でアクセス対象を順次切り替えることができる。

そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、アクセス対象となった書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎと、モニタ用ＲＡＭ９５との間でデータの書込み処理や読出し処理を行うことができる。なお、このアクセス対象となる頻度は、全ての書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎで平等とは限らず、重みを付けるようにしてもよい。

そして、単位時間Ｔ当たりにＦＩＦＯ／ＲＡＭアクセス制御回路９０が書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎからアクセス要求を取得し、モニタ用ＲＡＭ９５の入出力を行う能力Ｒ［ワード／Ｔ］と、単位時間Ｔ当たりのゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎにそれぞれ対応したゲートパルスデータの格納要求Ｇａ、Ｇｂ、・・・、Ｇｎ［ワード／Ｔ］およびモニタデータの格納要求Ｍ［ワード／Ｔ］との関係が、Ｇａ＋Ｇｂ＋・・・＋Ｇｎ＋Ｍ≦Ｒという条件を満たすならば、ＦＩＦＯ／ＲＡＭアクセス制御回路９０がゲートパルスデータの格納要求Ｇａ、Ｇｂ、・・・、Ｇｎとモニタデータの格納要求Ｍに対する処理を適切なスケジュールで行うことができる。また、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎのサイズ（深さ）が適切に設定されていれば、格納要求された全てのデータを単位時間Ｔ内にモニタ用ＲＡＭ９５に格納し終えることができる。

ここで、ゲートパルスＧＰａについて、ＦＩＦＯ／ＲＡＭアクセス制御回路９０の適切なスケジュールとは、単位時間Ｔ当たりにＦＩＦＯ／ＲＡＭアクセス制御回路９０が書込みアドレス用ＦＩＦＯ７１ａおよび書込みデータ用ＦＩＦＯ７２ａからアクセス要求を取得し、モニタ用ＲＡＭ９５の入出力を行う能力Ｒ_{ｆｏｒ Ｇａ}［ワード／Ｔ］が、Ｇａ≦Ｒ_{ｆｏｒ Ｇａ}という条件を満たすようにスケジュールされることである。

同様に、ゲートパルスＧｂ、・・・、Ｇｎおよびモニタデータについて、ＦＩＦＯ／ＲＡＭアクセス制御回路９０の適切なスケジュールとは、単位時間Ｔ当たりにＦＩＦＯ／ＲＡＭアクセス制御回路９０が書込みアドレス用ＦＩＦＯ７１ｂ、・・・、７１ｎ、６１および書込みデータ用ＦＩＦＯ７２ｂ、・・・、７２ｎ、６２からアクセス要求をそれぞれ取得し、モニタ用ＲＡＭ９５の入出力を行う能力Ｒ_{ｆｏｒ Ｇｂ}、・・・、Ｒ_{ｆｏｒ Ｇｎ}、Ｒ_{ｆｏｒ Ｍ}［ワード／Ｔ］が、Ｇｂ≦Ｒ_{ｆｏｒ Ｇｂ}、・・・、Ｇｎ≦Ｒ_{ｆｏｒ Ｇｎ}、Ｍ≦Ｒ_{ｆｏｒ Ｍ}という条件をそれぞれ満たすようにスケジュールされることである。

ゲートパルスＧＰａに対応したゲートパルスデータにおける格納要求Ｇａの発生と、ＦＩＦＯ／ＲＡＭアクセス制御回路９０が実行するモニタ用ＲＡＭ９５への格納処理には時間差があるが、モニタ用ＲＡＭ９５への格納処理が終わる前にゲートパルスデータの新た菜格納要求Ｇａが発生したとしても、書込みデータ用ＦＩＦＯ７２ａによるデータの先入れ先出し処理によってモニタ用ＲＡＭ９５への格納処理の実行順序を維持することができ、オフセットアドレスのインクリメントの順序も維持することができる。これは、ゲートパルスＧｂ、・・・、Ｇｎおよびモニタデータについても同様である。

また、ゲートパルスＧＰａに対応した書込みアドレス用ＦＩＦＯ７１ａおよび書込みデータ用ＦＩＦＯ７２ａのサイズ（深さ）は、単位時間Ｔ当たりのゲートパルスＧＰａに対応したゲートパルスデータの格納要求Ｇａと余裕分を考慮して設定することができ、書込みアドレス用ＦＩＦＯ７１ａおよび書込みデータ用ＦＩＦＯ７２ａのサイズ（深さ）が適切であれば、書込みアドレス用ＦＩＦＯ７１ａおよび書込みデータ用ＦＩＦＯ７２ａのオーバーフローを起すことなく、モニタ用ＲＡＭ９５への格納処理を終了させることができる。これは、ゲートパルスＧｂ、・・・、Ｇｎおよびモニタデータについても同様である。

以下、図４の故障監視装置１１の動作について説明する。なお、以下の説明では、モニタデータは、ＣＰＵ２１から２００μｍの周期で１００ワード連続書込みされ、ゲートパルスＧＰａ〜ＧＰｄは４組に組み分けされるとともに、１μｍの周期でサンプリングされる場合を例にとる。なお、ＣＰＵ２１によるモニタデータの１００ワード連続書込みとは、ゲートパルスデータの書込み状況を考慮することなく、５０ｎｓ／１ワードの間隔で１００ワード分をバースト状に書込むことを言う。

そして、モニタデータおよびゲートパルスデータをモニタ用ＲＡＭ９５に書込む場合、ＣＰＵ２１は、モニタ用ＲＡＭ９５のどのページを使用するかを指定するページデータをレジスタ５０に送る。そして、レジスタ５０は、ページデータをＣＰＵ２１から受け取ると、ＣＰＵ２１から出力されたＣＰＵ−ＷＲ信号２１１に従ってそのページデータを取り込み、モニタデータＦＩＦＯ書込みデータ発生回路６０およびゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎに送る。

また、ＣＰＵ２１は、モニタ用ＲＡＭ９５へのデータの書込みの実行または停止を指定するＭＮＴＯＰＥとして、モニタ用ＲＡＭ９５へのデータの書込みの実行を指定するｒｕｎデータをレジスタ４０に送る。そして、レジスタ４０は、ｒｕｎデータをＣＰＵ２１から受け取ると、ＣＰＵ２１から出力されたＣＰＵ−ＷＲ信号２１１に従ってそのｒｕｎデータを取り込み、モニタデータＦＩＦＯ書込みデータ発生回路６０およびゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎに送るとともに、遅延手段４１を介してそのｒｕｎデータをＭＮＴＯＰＥ_ｄｌｙ４１１としてＦＩＦＯ／ＲＡＭアクセス制御回路９０に送る。

また、各種モニタ信号１１２がＣＰＵ２１に入力されると、数１００μｓオーダーのサンプリング周期でサンプリングされ、そのサンプリングされたモニタデータがデータバス２１３を介してモニタデータＦＩＦＯ書込みデータ発生回路６０に出力される。そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、ｒｕｎデータがレジスタ４０にセットされ送られる状態では、ＣＰＵ２１から出力されたＣＰＵ−ＷＲ信号２１１に従って、ＣＰＵ２１から送られたモニタデータをラッチする。

そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のトップオフセットアドレスＭＯＦと領域６０１のレコードポインタＭＲＰとから、そのモニタデータについての書込み先アドレス６３３を算出し、その書込み先アドレス６３３を書込みアドレス用ＦＩＦＯ６１に入力するとともに、そのモニタデータを書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に同時に入力する。

図６は、図４のモニタデータＦＩＦＯ書込みデータ発生回路６０の動作を示すフローチャートである。
図６において、モニタデータＦＩＦＯ書込みデータ発生回路６０は、ｒｕｎデータがレジスタ４０にセットされ送られる状態では（ステップＳ６０１）、モニタデータＦＩＦＯ書込みデータ発生回路６０を対象とするＣＰＵ−ＷＲ信号２１１がアクティブかどうかを判断する（ステップＳ６０２）。そして、ＣＰＵ−ＷＲ信号２１１がアクティブの場合、モニタデータＦＩＦＯ書込みデータ発生回路６０は、ＣＰＵ２１から送られたモニタデータをラッチする（ステップＳ６０３）。

次に、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レジスタ５０から送られたページデータからページトップアドレスＰＴ_ｋを決定し、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のトップオフセットアドレスＭＯＦと領域６０１のレコードポインタＭＲＰとから、そのモニタデータについての書込み先アドレス６３３＝ＰＴ_ｋ＋ＭＯＦ＋ＭＲＰを算出する。そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、ＦＩＦＯ−ＷＲ信号６３２をアクティブにして、その書込み先アドレス６３３＝ＰＴ_ｋ＋ＭＯＦ＋ＭＲＰを書込みアドレス用ＦＩＦＯ６１に入力するとともに、そのモニタデータを書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に同時に入力する（ステップＳ６０４）。

次に、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レコードポインタＭＲＰをインクリメントする（ステップＳ６０５）。なお、レコードポインタＭＲＰのインクリメントは、ステップＳ６０４の処理前に行うようにしてもよい。ここで、ステップＳ６０４の処理後にインクリメントされる場合は、後述するステップＳ６１０の処理でレコードポインタ格納位置に保存された値は最古のモニタデータを指し示すが、ステップＳ６０４の処理前にインクリメントされる場合は、レコードポインタ格納位置に保存された値は最新のモニタデータを指し示すことができる。

次に、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６をリングバッファとして使用するために、レコードポインタＭＲＰの値がレコードポインタオフセットアドレスＭＲＰＯＦ以上である場合（ステップＳ６０６）、レコードポインタＭＲＰの値をトップオフセットアドレスＭＯＦにする（ステップＳ６０７）。

次に、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータの１００ワード分の処理を終わったかどうかを判断し、モニタデータの１００ワード分の処理を終わっていない場合、ステップＳ６０２に戻って以上の処理を繰り返す（ステップＳ６０８）。
そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レジスタ４０からｓｔｏｐデータが送られると（ステップＳ６０９）、モニタデータのラッチを停止する。そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、モニタデータのラッチの停止時に、レコードポインタＭＲＰの値をモニタ用ＲＡＭ９５のレコードポインタ格納位置に保存するために、ＦＩＦＯ−ＷＲ信号６３２をアクティブにして、書込み先アドレス６３３＝ＰＴ_ｋ＋ＭＯＦ＋ＭＲＰＯＦを書込みアドレス用ＦＩＦＯ６１に入力するとともに、レコードポインタＭＲＰの値を書込みデータ６３４として書込みデータ用ＦＩＦＯ６２に同時に入力する（ステップＳ６１０）。

なお、蓄積処理中のモニタデータの格納要求の量はＭ＝１００［ワード／２００μｓ］となる。
また、図４において、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ｒｕｎデータがレジスタ４０にセットされ送られる状態では、１μｓオーダーのサンプリング周期でゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎをそれぞれサンプリングする。

そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎのトップオフセットアドレスＧＯＦ_ａ、ＧＯＦ_ｂ、・・・、ＧＯＦ_ｎと領域７０１ａ、７０１ｂ、・・・、７０１ｎのレコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎとから、ゲートパルスデータについての書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎをそれぞれ算出し、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ入力するとともに、ラッチしたゲートパルスデータを書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ同時に入力する。

図７は、図４のゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０の動作を示すフローチャートである。
図７において、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ｒｕｎデータがレジスタ４０にセットされ送られる状態では（ステップＳ７０１）、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎを１μｓのタイミングでそれぞれ１６点分だけサンプリングする（ステップＳ７０２、Ｓ７０３）。

次に、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レジスタ５０から送られたページデータからページトップアドレスＰＴ_ｋを決定し、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎのトップオフセットアドレスＧＯＦ_ａ、ＧＯＦ_ｂ、・・・、ＧＯＦ_ｎと領域７０１ａ、７０１ｂ、・・・、７０１ｎのレコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎとから、そのゲートパルスデータについての書込み先アドレス６３３＝ＰＴ_ｋ＋ＧＯＦ_ａ＋ＧＲＰ_ａ、ＰＴ_ｋ＋ＧＯＦ_ｂ＋ＧＲＰ_ｂ、・・・、ＰＴ_ｋ＋ＧＯＦ_ｎ＋ＧＲＰ_ｎをそれぞれ算出する。そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ＦＩＦＯ−ＷＲ信号７３２ａ、７３２ｂ、・・・、７３２ｎをそれぞれアクティブにして、その書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎ＝ＰＴ_ｋ＋ＧＯＦ_ａ＋ＧＲＰ_ａ、ＰＴ_ｋ＋ＧＯＦ_ｂ＋ＧＲＰ_ｂ、・・・、ＰＴ_ｋ＋ＧＯＦ_ｎ＋ＧＲＰ_ｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ入力するとともに、そのゲートパルスデータを書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ同時に入力する（ステップＳ７０４）。

次に、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎをそれぞれインクリメントする（ステップＳ７０５）。なお、レコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎのインクリメントは、ステップＳ７０４の処理前に行うようにしてもよい。ここで、ステップＳ７０４の処理後にインクリメントされる場合は、後述するステップＳ７０９の処理でレコードポインタ格納位置に保存された値は最古のモニタデータを指し示すが、ステップＳ７０４の処理前にインクリメントされる場合は、レコードポインタ格納位置に保存された値は最新のモニタデータを指し示すことができる。

次に、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、モニタ用ＲＡＭ９５のゲートパルスデータ用領域９５１７ａ、９５１７ｂ、・・・、１９１７ｎをそれぞれリングバッファとして使用するために、レコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎの値がそれぞれレコードポインタオフセットアドレスＧＲＰＯＦ_ａ、ＧＲＰＯＦ_ｂ、・・・、ＧＲＰＯＦ_ｎ以上である場合（ステップＳ７０６）、レコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎの値をそれぞれトップオフセットアドレスＧＯＦ_ａ、ＧＯＦ_ｂ、・・・、ＧＯＦ_ｎにする（ステップＳ７０７）。

そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レジスタ４０からｓｔｏｐデータが送られると（ステップＳ７０８）、ゲートパルスデータのラッチを停止する。そして、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ゲートパルスデータのラッチの停止時に、レコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎの値をモニタ用ＲＡＭ９５のレコードポインタ格納位置にそれぞれ保存するために、ＦＩＦＯ−ＷＲ信号７３２ａ、７３２ｂ、・・・、７３２ｎをそれぞれアクティブにして、書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎ＝ＰＴ_ｋ＋ＧＯＦ_ａ＋ＧＲＰＯＦ_ａ、ＰＴ_ｋ＋ＧＯＦ_ｂ＋ＧＲＰＯＦ_ｂ、・・・、ＰＴ_ｋ＋ＧＯＦ_ｎ＋ＧＲＰＯＦ_ｎを書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎにそれぞれ入力するとともに、レコードポインタＧＲＰ_ａ、ＧＲＰ_ｂ、・・・、ＧＲＰ_ｎの値を書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎにそれぞれ同時に入力する（ステップＳ７０９）。

なお、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎに対応した蓄積処理中のゲートパルスデータの格納要求の量はそれぞれＧｎ＝２００［ワード／２００μｓ］となる。
そして、図４において、書込みアドレス用ＦＩＦＯ６１は、ＦＩＦＯ−ＷＲ信号６３２がアクティブになると、モニタデータＦＩＦＯ書込みデータ発生回路６０から入力された書込み先アドレス６３３を先入れ先出しで記憶する。また、書込みデータ用ＦＩＦＯ６２は、ＦＩＦＯ−ＷＲ信号６３２がアクティブになると、モニタデータＦＩＦＯ書込みデータ発生回路６０から入力されたモニタデータを書込みデータ６３４として先入れ先出しで記憶する。

また、書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎは、ＦＩＦＯ−ＷＲ信号７３２ａ、７３２ｂ、・・・、７３２ｎをそれぞれアクティブになると、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎからそれぞれ入力された書込み先アドレス７３３ａ、７３３ｂ、・・・、７３３ｎを先入れ先出しでそれぞれ記憶する。また、書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎは、ＦＩＦＯ−ＷＲ信号７３２ａ、７３２ｂ、・・・、７３２ｎをそれぞれアクティブになると、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎからそれぞれ入力されたゲートパルスデータを書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして先入れ先出しで記憶する。

また、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、レジスタ４０に格納されたｒｕｎデータをＭＮＴＯＰＥ_ｄｌｙ４１１として受け取ると、カウンタ９１０にて規定される周期に従って、ＦＩＦＯ−ＲＤ信号６４２、７４２ａ、７４２ｂ、・・・、７４２ｎを順次アクティブにすることにより、アクセス対象となる書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎを切り替えながら、書込みアドレス用ＦＩＦＯ６１から書込み先アドレス６４３を読出すとともに、書込みデータ用ＦＩＦＯ６２からモニタデータを書込みデータ６４４として読出したり、書込みアドレス用ＦＩＦＯ７１ａ、７１ｂ、・・・、７１ｎから書込み先アドレス７４３ａ、７４３ｂ、・・・、７４３ｎをそれぞれ読出すとともに、書込みデータ用ＦＩＦＯ７２ａ、７２ｂ、・・・、７２ｎからゲートパルスデータを書込みデータ７４４ａ、７４４ｂ、・・・、７４４ｎとしてそれぞれ読出したりすることができる。

そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎから書込み先アドレス６４３、７４３ａ、７４３ｂ、・・・、７４３ｎをそれぞれ読出すとともに、書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎから書込みデータ６４４、７４４ａ、７４４ｂ、・・・、７４４ｎをそれぞれ読出すと、ＲＡＭ−ＷＲ信号９１２をアクティブにし、書込み先アドレス６４３、７４３ａ、７４３ｂ、・・・、７４３ｎをＲＡＭアドレス９１３としてモニタ用ＲＡＭ９５に出力するとともに、書込みデータ６４４、７４４ａ、７４４ｂ、・・・、７４４ｎをＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力する。

そして、モニタ用ＲＡＭ９５は、ＲＡＭアドレス９１３として書込み先アドレス６４３、７４３ａ、７４３ｂ、・・・、７４３ｎを受け取るとともに、ＲＡＭデータ９１４として書込みデータ６４４、７４４ａ、７４４ｂ、・・・、７４４ｎを受け取ると、書込み先アドレス６４３、７４３ａ、７４３ｂ、・・・、７４３ｎにて指定される領域に書込みデータ６４４、７４４ａ、７４４ｂ、・・・、７４４ｎをそれぞれ記憶することができる。

図８は、図４のＦＩＦＯ／ＲＡＭアクセス制御回路９０によるモニタ用ＲＡＭ９５への書込み動作時のスケジューリング方法を示す図である。
図８において、カウンタ９１０は、例えば、２００ｎｓごとにステップ＝０〜４に周期的に変化することができる。そして、カウンタ９１０のステップ＝０の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、アクセス対象を書込みアドレス用ＦＩＦＯ６１および書込みデータ用ＦＩＦＯ６２に切り替え、書込みアドレス用ＦＩＦＯ６１から出力される書込み先アドレス６４３および書込みデータ用ＦＩＦＯ６２から出力される書込みデータ６４４をそれぞれＲＡＭアドレス９１３およびＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力することができる。

また、カウンタ９１０のステップ＝１の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、アクセス対象を書込みアドレス用ＦＩＦＯ７１ａおよび書込みデータ用ＦＩＦＯ７２ａに切り替え、書込みアドレス用ＦＩＦＯ７１ａから出力される書込み先アドレス７４３ａおよび書込みデータ用ＦＩＦＯ７２ａから出力される書込みデータ７４４ａをそれぞれＲＡＭアドレス９１３およびＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力することができる。

また、カウンタ９１０のステップ＝２の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、アクセス対象を書込みアドレス用ＦＩＦＯ７１ｂおよび書込みデータ用ＦＩＦＯ７２ｂに切り替え、書込みアドレス用ＦＩＦＯ７１ｂから出力される書込み先アドレス７４３ｂおよび書込みデータ用ＦＩＦＯ７２ｂから出力される書込みデータ７４４ｂをそれぞれＲＡＭアドレス９１３およびＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力することができる。

一方、故障検知信号１１１がＣＰＵ２１に入力されると、ＣＰＵ２１は、モニタ用ＲＡＭ９５へのデータの書込みの実行または停止を指定するＭＮＴＯＰＥとして、モニタ用ＲＡＭ９５へのデータの書込みの停止を指定するｓｔｏｐデータをレジスタ４０に送る。そして、レジスタ４０は、ｓｔｏｐデータをＣＰＵ２１から受け取ると、ＣＰＵ２１から出力されたＣＰＵ−ＷＲ信号２１１に従ってそのｓｔｏｐデータを取り込み、モニタデータＦＩＦＯ書込みデータ発生回路６０およびゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎに送るとともに、遅延手段４１を介してそのｓｔｏｐデータをＭＮＴＯＰＥ_ｄｌｙ４１１としてＦＩＦＯ／ＲＡＭアクセス制御回路９０に送る。

そして、モニタデータＦＩＦＯ書込みデータ発生回路６０は、レジスタ４０からｓｔｏｐデータが送られると、ＣＰＵ２１から送られたモニタデータのラッチを停止する。また、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、レジスタ４０からｓｔｏｐデータが送られると、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎのサンプリング処理を停止する。

また、ＣＰＵ２１は、ＣＰＵ−ＷＲ信号２１１をアクティブにして、読出しアドレス用ＦＩＦＯ８１にモニタ用ＲＡＭ９５の読出し先アドレス８４３を出力する。そして、読出しアドレス用ＦＩＦＯ８１は、ＣＰＵ−ＷＲ信号２１１がアクティブの状態で、読出し先アドレス８４３をＣＰＵ２１から受け取ると、その読出し先アドレス８４３を記憶する。
また、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、レジスタ４０に格納されたｓｔｏｐデータをＭＮＴＯＰＥ_ｄｌｙ４１１として受け取ると、読出しアドレス用ＦＩＦＯ８１から読出し先アドレス８４３を読出す。そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、ＲＡＭ−ＲＤ信号９１１をアクティブにして、読出し先アドレス８４３をＲＡＭアドレス９１３としてモニタ用ＲＡＭ９５に出力する。

そして、モニタ用ＲＡＭ９５は、ＲＡＭアドレス９１３として読出し先アドレス８４３を受け取ると、読出し先アドレス８４３にて指定された領域からＲＡＭデータ９１４を読出して、ＦＩＦＯ／ＲＡＭアクセス制御回路９０に出力する。
そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、モニタ用ＲＡＭ９５からＲＡＭデータ９１４を受け取ると、そのＲＡＭデータ９１４を読出しデータ８４６として読出しデータ用ＦＩＦＯ８２に出力する。そして、読出しデータ用ＦＩＦＯ８２は読出しデータ８４６をＦＩＦＯ／ＲＡＭアクセス制御回路９０から受け取ると、その読出しデータ８４６を記憶し、ＣＰＵ−ＲＤ信号２１２がＣＰＵ２１から出力されると、データバス２１３を介し読出しデータ８４６をＣＰＵ２１に出力する。

図９は、図４のＦＩＦＯ／ＲＡＭアクセス制御回路９０の動作を示すフローチャートである。
図９において、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、遅延手段４１を介して送られたＭＮＴＯＰＥ_ｄｌｙ４１１がｒｕｎであるかｓｔｏｐであるかを判断し（ステップＳ９０１）、ＭＮＴＯＰＥ_ｄｌｙ４１１がｒｕｎである場合、図８のスケジュールに従って、モニタデータおよびゲートパルスデータをモニタ用ＲＡＭ９５に書込む。

すなわち、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、図８のステップ＝０において、モニタデータをモニタ用ＲＡＭ９５に書込み、図８のステップ＝１において、ゲートパルスＧａについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込み、図８のステップ＝２において、ゲートパルスＧｂについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込み、図８のステップ＝３において、ゲートパルスＧｃについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込み、図８のステップ＝４において、ゲートパルスＧｄについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込み、ＭＮＴＯＰＥ_ｄｌｙ４１１がｓｔｏｐになるまで以上の動作を繰り返すことができる。

ここで、モニタデータをモニタ用ＲＡＭ９５に書込む場合、書込みアドレス用ＦＩＦＯ６１および書込みデータ用ＦＩＦＯ６２のＦＩＦＯＦＧ信号６４１が「有」か「空」かを判断する（ステップＳ９６１）。そして、ＦＩＦＯＦＧ信号６４１が「有」の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、ＦＩＦＯ−ＲＤ信号６４２をアクティブにし、書込みアドレス用ＦＩＦＯ６１から出力される書込み先アドレス６４３および書込みデータ用ＦＩＦＯ６２から出力される書込みデータ６４４をそれぞれ読込む（ステップＳ９６２）。そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込み先アドレス６４３および書込みデータ６４４をそれぞれＲＡＭアドレス９１３およびＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力し、モニタ用ＲＡＭ９５の書込み先アドレス６４３で指定される領域に書込みデータ６４４を書込む（ステップＳ９６３）。

また、ゲートパルスＧａについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込む場合、書込みアドレス用ＦＩＦＯ７１ａおよび書込みデータ用ＦＩＦＯ７２ａのＦＩＦＯＦＧ信号７４１ａが「有」か「空」かを判断する（ステップＳ９７１）。そして、ＦＩＦＯＦＧ信号７４１ａが「有」の場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、ＦＩＦＯ−ＲＤ信号７４２ａをアクティブにし、書込みアドレス用ＦＩＦＯ７１ａから出力される書込み先アドレス７４３ａおよび書込みデータ用ＦＩＦＯ７２ａから出力される書込みデータ７４４ａをそれぞれ読込む（ステップＳ９７２）。そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、書込み先アドレス７４３ａおよび書込みデータ７４４ａをそれぞれＲＡＭアドレス９１３およびＲＡＭデータ９１４としてモニタ用ＲＡＭ９５に出力し、モニタ用ＲＡＭ９５の書込み先アドレス７４３ａで指定される領域に書込みデータ７４４ａを書込む（ステップＳ９７３）。

ゲートパルスＧｂ、Ｇｃ、Ｇｄについてのゲートパルスデータをモニタ用ＲＡＭ９５に書込む場合も同様である。
一方、ＭＮＴＯＰＥ_ｄｌｙ４１１がｓｔｏｐである場合、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、図８のスケジュールに従って、モニタデータおよびゲートパルスデータをモニタ用ＲＡＭ９５から読出し、ＭＮＴＯＰＥ_ｄｌｙ４１１がｒｕｎになるまで以上の動作を繰り返すことができる。

例えば、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、図８のステップ＝０において、書込みアドレス用ＦＩＦＯ８１のＦＩＦＯＦＧ信号８４１が「有」か「空」かを判断する（ステップＳ９８１）。そして、ＦＩＦＯＦＧ信号８４１が「有」の場合、ＦＩＦＯ−ＲＤ信号８４２をアクティブにして、読出しアドレス用ＦＩＦＯ８１から読出し先アドレス８４３を読出す（ステップＳ９８２）。

そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、ＲＡＭ−ＲＤ信号９１１をアクティブにして、読出し先アドレス８４３をモニタ用ＲＡＭ９５に出力し、モニタ用ＲＡＭ９５から読出しデータ８４６を読出す（ステップＳ９８３）。そして、ＦＩＦＯ／ＲＡＭアクセス制御回路９０は、モニタ用ＲＡＭ９５から読出しデータ８４６を読出すと、ＦＩＦＯ−ＷＲ信号８４５をアクティブにして、その読出しデータ８４６を読出しデータ用ＦＩＦＯ８２に書込む（ステップＳ９８４）。

図８のステップ＝１〜４においても同様である。
なお、上述した実施形態では、図８のステップ＝０〜４は２００ｎｓごとに変化する方法について説明したが、ＦＩＦＯＦＧ信号８４１が「有」の場合と「空」の場合とでステップ＝０〜４が変化する周期を異ならせてもよく、例えば、ＦＩＦＯＦＧ信号８４１が「有」の場合にはステップ＝０〜４が２００ｎｓごとに変化し、ＦＩＦＯＦＧ信号８４１が「空」の場合にはステップ＝０〜４が１００ｎｓごとに変化してもよい。

また、遅延手段４１による遅延量は、モニタ用ＲＡＭ９５への格納要求の発生と格納要求の処理には時間差があることから、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎに溜まっている格納要求がすべて処理されてから、ＭＮＴＯＰＥがｒｕｎからｓｔｏｐに変化するように設定することができる。

図１０は、図４のＦＩＦＯ／ＲＡＭアクセス制御回路９０へのアクセス要求とモニタ用ＲＡＭ９５への書込み能力との関係を説明する図である。
図１０において、ＦＩＦＯ／ＲＡＭアクセス制御回路９０が書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎからアクセス要求を取得し、モニタ用ＲＡＭ９５の入出力を行う能力Ｒ、Ｒ_{ｆｏｒ Ｇａ}、Ｒ_{ｆｏｒ Ｇｂ}、・・・、Ｒ_{ｆｏｒ Ｇｎ}、Ｒ_{ｆｏｒ Ｍ}［ワードＷ／単位時間Ｔ］と、単位時間Ｔ当たりのゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎにそれぞれ対応したゲートパルスデータの格納要求Ｇａ、Ｇｂ、・・・、Ｇｎ［ワードＷ／単位時間Ｔ］およびモニタデータの格納要求Ｍ［ワードＷ／単位時間Ｔ］との関係は、以下の条件を満たす。
Ｇａ＋Ｇｂ＋・・・＋Ｇｎ＋Ｍ≦Ｒ
Ｇａ≦Ｒ_{ｆｏｒ Ｇａ}
Ｇｂ≦Ｒ_{ｆｏｒ Ｇｂ}
Ｇｃ≦Ｒ_{ｆｏｒ Ｇｃ}
Ｇｄ≦Ｒ_{ｆｏｒ Ｇｄ}
Ｍ≦Ｒ_{ｆｏｒ Ｍ}

なお、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎのサイズ（深さ）は、ハードウェア設計において２のべき乗とすると都合がよい場合が多い。このため、図１０の単位時間２００μｓと１μｓとを考慮し、例えば、ゲートパルスデータでは４ワード、モニタデータでは１２８ワードあれば、書込みアドレス用ＦＩＦＯ６１、７１ａ、７１ｂ、・・・、７１ｎおよび書込みデータ用ＦＩＦＯ６２、７２ａ、７２ｂ、・・・、７２ｎのオーバーフローを起こすことなく、モニタ用ＲＡＭ９５への格納処理を行うことができる。

本発明の第１実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。 本発明の第２実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。 本発明の一実施形態に係る故障監視装置が適用される電力変換装置の概略構成を示すブロック図である。 本発明の第３実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。 図４のモニタ用ＲＡＭ９５の内部構成を示すブロック図である。 図４のモニタデータＦＩＦＯ書込みデータ発生回路６０の動作を示すフローチャートである。 図４のゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０の動作を示すフローチャートである。 図４のＦＩＦＯ／ＲＡＭアクセス制御回路９０によるモニタ用ＲＡＭ９５への書込み動作時のスケジューリング方法を示す図である。 図４のＦＩＦＯ／ＲＡＭアクセス制御回路９０の動作を示すフローチャートである。 図４のＦＩＦＯ／ＲＡＭアクセス制御回路９０へのアクセス要求とモニタ用ＲＡＭ９５への書込み能力との関係を説明する図である。 従来の電力変換装置の故障監視装置の概略構成を示すブロック図である。

符号の説明

１ａ モニタデータ書込み手段
１ｂ、５ａ、５ｂ、５ｎ ゲートパルスデータ書込み手段
２ａ、２ｂ、５ｂ、６ａ、６ｂ、６ｎ バッファ手段
３、７ アクセス制御手段
４、８ モニタ用メモリ
１１ 故障監視装置
１２ａ〜１２ｎ、１３ａ〜１３ｎ ゲートパルス生成部
１４ａ〜１４ｎ、１５ａ〜１５ｎ ゲートドライブユニット
１６ａ〜１６ｎ、１７ａ〜１７ｎ スイッチング素子
１８ 多相モータ
２１ ＣＰＵ
３０ モニタ用ＬＳＩ
４０、５０ レジスタ
４１ 遅延手段
６０ モニタデータＦＩＦＯ書込みデータ発生回路
７０ａ、７０ｂ、・・・、７０ｎ ゲートパルスＦＩＦＯ書込みデータ発生回路
６１、７１ａ〜７１ｎ 書込みアドレス用ＦＩＦＯ
６２、７２ａ〜７２ｎ 書込みデータ用ＦＩＦＯ
８１ 読出しアドレス用ＦＩＦＯ
８２ 読出しデータ用ＦＩＦＯ
９０ ＦＩＦＯ／ＲＡＭアクセス制御回路
９５ モニタ用ＲＡＭ
９１０ カウンタ

Claims (15)

1. ゲートパルスデータおよびモニタデータを格納するモニタ用メモリと、
   前記モニタ用メモリに格納されるゲートパルスデータおよびモニタデータをそれぞれ独立かつ並列に先入れ先出しで記憶可能な複数の書込み用バッファ手段と、
   前記ゲートパルスデータおよびモニタデータを前記複数の書込み用バッファ手段にそれぞれ独立かつ並列に書込み可能なデータ書込み手段と、
   前記複数の書込み用バッファ手段からそれぞれ出力されるゲートパルスデータまたはモニタデータを周期的に切り替えて読込みながら、前記モニタ用メモリに書込むアクセス制御手段と、
   前記モニタ用メモリから読出されたゲートパルスデータおよびモニタデータを先入れ先出しで記憶可能な読出し用バッファ手段とを備えることを特徴とする電力変換装置の故障監視装置。
2. 前記モニタ用メモリは、ゲートパルスデータ用領域およびモニタデータ用領域に区分された上で、前記ゲートパルスデータ用領域および前記モニタデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域および前記モニタデータ用領域内のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められていることを特徴とする請求項１記載の電力変換装置の故障監視装置。
3. 前記書込み用バッファ手段は、
   前記ゲートパルスデータについてのモニタ用メモリの書込み先アドレスを入力する第１書込みアドレス用ＦＩＦＯ（Ｆｉｒｓｔ ＩＮ Ｆｉｒｓｔ Ｏｕｔ バッファ）と、
   前記ゲートパルスデータを入力する第１書込みデータ用ＦＩＦＯと、
   前記モニタデータについてのモニタ用メモリの書込み先アドレスを入力する第２書込みアドレス用ＦＩＦＯと、
   前記モニタデータを入力する第２書込みデータ用ＦＩＦＯとを備えることを特徴とする請求項２記載の電力変換装置の故障監視装置。
4. 前記データ書込み手段は、前記モニタデータを前記第２書込みデータ用ＦＩＦＯに書込むとともに、前記書込み先アドレスを前記第２書込みアドレス用ＦＩＦＯに書込むモニタデータＦＩＦＯ書込みデータ発生回路を備え、
   前記モニタデータＦＩＦＯ書込みデータ発生回路にはレコードポインタが設けられ、
   前記モニタデータＦＩＦＯ書込みデータ発生回路は、前記モニタデータが書込まれると、前記モニタ用メモリのモニタデータ用領域のトップオフセットアドレスと前記レコードポインタとから、前記モニタデータについてのモニタ用メモリの書込み先アドレスを算出し、
   前記算出した書込み先アドレスを前記第２書込みアドレス用ＦＩＦＯに入力するとともに、前記書込まれたモニタデータを第２書込みデータ用ＦＩＦＯに入力し、
   前記モニタデータの書込みごとに、前記モニタ用メモリのモニタデータ用領域がリングバッファとして使用されるように前記レコードポインタを変更し、
   前記モニタデータの前記モニタ用メモリへの書込みを停止する場合、前記モニタ用メモリのモニタデータ用領域のレコードポインタを格納する位置とレコードポインタの値を前記第２書込みアドレス用ＦＩＦＯおよび前記第２書込みデータ用ＦＩＦＯにそれぞれ入力することを特徴とする請求項３記載の電力変換装置の故障監視装置。
5. 前記データ書込み手段は、前記ゲートパルスデータを前記第１書込みデータ用ＦＩＦＯに書込むとともに、前記書込み先アドレスを前記第１書込みアドレス用ＦＩＦＯに書込むゲートパルスＦＩＦＯ書込みデータ発生回路を備え、
   前記ゲートパルスＦＩＦＯ書込みデータ発生回路にはレコードポインタが設けられ、
   前記ゲートパルスＦＩＦＯ書込みデータ発生回路は、前記ゲートパルスデータを定周期でラッチし、前記ゲートパルスデータのサンプリングごとに前記モニタ用メモリへの格納が必要かを判定し、
   前記モニタ用メモリに前記ゲートパルスデータを格納する場合、前記モニタ用メモリのゲートパルスデータ用領域のトップオフセットアドレスと前記レコードポインタとから、前記ゲートパルスデータについてのモニタ用メモリの書込み先アドレスを算出し、
   前記算出した書込み先アドレスを前記第１書込みアドレス用ＦＩＦＯに入力するとともに、前記ラッチしたゲートパルスデータを第１書込みデータ用ＦＩＦＯに入力し、
   前記モニタ用メモリのゲートパルスデータ用領域がリングバッファとして使用されるように前記レコードポインタを変更し、
   前記ゲートパルスデータの前記モニタ用メモリへの書込みを停止する場合、前記モニタ用メモリのゲートパルスデータ用領域のレコードポインタを格納する位置とレコードポインタの値を前記第１書込みアドレス用ＦＩＦＯおよび前記第１書込みデータ用ＦＩＦＯにそれぞれ入力することを特徴とする請求項３記載の電力変換装置の故障監視装置。
6. 前記読出し用バッファ手段は、
   前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用ＦＩＦＯと、
   前記モニタ用メモリから読出されたゲートパルスデータおよびモニタデータを記憶する読出しデータ用ＦＩＦＯとを備え、
   マイクロプロセッサは、
   前記モニタ用メモリの読出し先アドレスを前記読出しアドレス用ＦＩＦＯに入力し、
   前記モニタ用メモリに格納されたゲートパルスデータおよびモニタデータを前記読出しデータ用ＦＩＦＯを介して読出すことを特徴とする請求項３から５のいずれか１項記載の電力変換装置の故障監視装置。
7. 前記アクセス制御手段は、
   前記第１書込みアドレス用ＦＩＦＯから書込み先アドレスを取得するとともに、前記第１書込みデータ用ＦＩＦＯからゲートパルスデータを取得することで、前記ゲートパルスデータを前記モニタ用メモリに書込みを行い、
   前記第２書込みアドレス用ＦＩＦＯから書込み先アドレスを取得するとともに、前記第２書込みデータ用ＦＩＦＯからモニタデータを取得することで、前記モニタデータを前記モニタ用メモリに書込みを行い、
   前記読出しアドレス用ＦＩＦＯから読出し先アドレスを取得し、前記モニタ用メモリから読出したゲートパルスデータおよびモニタデータを前記読出しデータ用ＦＩＦＯに格納することを特徴とする請求項６記載の電力変換装置の故障監視装置。
8. 前記アクセス制御手段は、
   予め決められた規則に従って値が変化するカウンタを備え、
   前記カウンタの値に基づいて、前記ゲートパルスデータおよびモニタデータの書込みおよび読出しの対象となるＦＩＦＯを切り替えることを特徴とする請求項７記載の電力変換装置の故障監視装置。
9. ゲートパルスデータを格納するモニタ用メモリと、
   前記モニタ用メモリに格納されるゲートパルスデータを複数の組に分けてそれぞれ独立かつ並列に先入れ先出しで記憶可能な複数の書込み用バッファ手段と、
   前記複数の組に分けられたゲートパルスデータを前記複数の書込み用バッファ手段にそれぞれ独立かつ並列に書込み可能なデータ書込み手段と、
   前記複数の書込み用バッファ手段からそれぞれ出力されるゲートパルスデータを周期的に切り替えて読込みながら、前記モニタ用メモリに書込むアクセス制御手段と、
   前記モニタ用メモリから読出されたゲートパルスデータを先入れ先出しで記憶可能な読出し用バッファ手段とを備えることを特徴とする電力変換装置の故障監視装置。
10. 前記モニタ用メモリは、複数の組に分けられたゲートパルスデータに対応して複数のゲートパルスデータ用領域に区分された上で、前記ゲートパルスデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域内のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められていることを特徴とする請求項９記載の電力変換装置の故障監視装置。
11. 前記書込み用バッファ手段は、
    前記複数の組に分けられたゲートパルスデータについてのモニタ用メモリの書込み先アドレスをそれぞれ入力する複数の書込みアドレス用ＦＩＦＯと、
    前記複数の組に分けられたゲートパルスデータをそれぞれ入力する複数の書込みデータ用ＦＩＦＯとを備えることを特徴とする請求項１０記載の電力変換装置の故障監視装置。
12. 前記データ書込み手段は、前記複数の組に分けられたゲートパルスデータを前記複数の書込みデータ用ＦＩＦＯにそれぞれ書込むとともに、前記複数の組に分けられたゲートパルスデータについての書込み先アドレスを前記複数の書込みアドレス用ＦＩＦＯにそれぞれ書込む複数のゲートパルスＦＩＦＯ書込みデータ発生回路を備え、
    前記ゲートパルスＦＩＦＯ書込みデータ発生回路にはそれぞれレコードポインタが設けられ、
    前記ゲートパルスＦＩＦＯ書込みデータ発生回路は、前記複数の組に分けられたゲートパルスデータを定周期でそれぞれラッチし、前記ゲートパルスデータのサンプリングごとに前記モニタ用メモリへの格納が必要かをそれぞれ判定し、
    前記モニタ用メモリに前記ゲートパルスデータを格納する場合、前記モニタ用メモリのゲートパルスデータ用領域のトップオフセットアドレスと前記レコードポインタとから、前記ゲートパルスデータについてのモニタ用メモリの書込み先アドレスをそれぞれ算出し、
    前記算出した書込み先アドレスを前記書込みアドレス用ＦＩＦＯにそれぞれ入力するとともに、前記ラッチしたゲートパルスデータを書込みデータ用ＦＩＦＯにそれぞれ入力し、
    前記モニタ用メモリのゲートパルスデータ用領域がリングバッファとして使用されるように前記レコードポインタをそれぞれ変更し、
    前記ゲートパルスデータの前記モニタ用メモリへの書込みを停止する場合、前記モニタ用メモリのゲートパルスデータ用領域のレコードポインタを格納する位置とレコードポインタの値を前記書込みアドレス用ＦＩＦＯおよび前記書込みデータ用ＦＩＦＯにそれぞれ入力することを特徴とする請求項１１記載の電力変換装置の故障監視装置。
13. 前記読出し用バッファ手段は、
    前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用ＦＩＦＯと、
    前記モニタ用メモリから読出されたゲートパルスデータを記憶する読出しデータ用ＦＩＦＯとを備え、
    マイクロプロセッサは、
    前記モニタ用メモリの読出し先アドレスを前記読出しアドレス用ＦＩＦＯに入力し、
    前記モニタ用メモリに格納されたゲートパルスデータを前記読出しデータ用ＦＩＦＯを介して読出すことを特徴とする請求項１１または１２記載の電力変換装置の故障監視装置。
14. 前記アクセス制御手段は、
    前記書込みアドレス用ＦＩＦＯから書込み先アドレスを取得するとともに、前記書込みデータ用ＦＩＦＯからゲートパルスデータを取得することで、前記ゲートパルスデータを前記モニタ用メモリに書込みを行い、
    前記読出しアドレス用ＦＩＦＯから読出し先アドレスを取得し、前記モニタ用メモリから読出したゲートパルスデータを前記読出しデータ用ＦＩＦＯに格納することを特徴とする請求項１３記載の電力変換装置の故障監視装置。
15. 前記アクセス制御手段は、
    予め決められた規則に従って値が変化するカウンタを備え、
    前記カウンタの値に基づいて、前記ゲートパルスデータの書込みおよび読出しの対象となるＦＩＦＯを切り替えることを特徴とする請求項１４記載の電力変換装置の故障監視装置。

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