JP2008172133A - Semiconductor storage apparatus and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage apparatus having a good interface between a ferroelectric film and an insulating film, and an excellent memory property. <P>SOLUTION: A gate electrode 12, an insulating film 13, and source and drain electrodes 15 and 16 are formed on a substrate 11, and a ferroelectric film 14 is formed on the insulating film 13. An interface between the ferroelectric film 14 and the insulating film 13 makes a channel of a field-effect transistor, and a gate electrode 17 is also formed on a surface of the ferroelectric film 14. A voltage for controlling the polarization state of the ferroelectric film 14 is applied to the gate electrodes 12 and 17, and the source and drain electrodes 15 and 16 detect an amount of an interface current flowing in a channel depending on the polarization state. In addition, a laminating layer film of the insulating film 13 and the ferroelectric film 14 which form the channel is configured by a film consisting of the same element. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置及びその製造方法に関する。   The present invention relates to a semiconductor memory device including a field effect transistor having a channel at an interface between a ferroelectric film and an insulating film, and a manufacturing method thereof.

強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのゲート絶縁膜を強誘電体膜に置き換えた構造を有するField Effect Transistor（ＦＥＴ)型との２種類がある。   Non-volatile memories using ferroelectrics are roughly divided into capacitor types and field effect transistor (FET) types that have a structure in which the gate insulating film of a MOS (Metal-Oxide-Semiconductor) transistor is replaced with a ferroelectric film. There are two types.

キャパシタ型の強誘電体メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。情報を読み出す際に、記憶された情報を破壊してしまうため、情報の再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、キャパシタを微細化すると、保持できる電荷量が減少するため、センスアンプで０、１を判別することが困難になる。キャパシタを立体構造にして電荷量を稼ぐなどのアプローチもされているが、技術的に今日のＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）の微細化のスピードには追随できておらず、現在はＩＣカードやタグなどの小容量用途に限定されている。   A capacitor-type ferroelectric memory has a structure similar to that of a dynamic random access memory (DRAM), holds electric charge in a ferroelectric capacitor, and stores 0 or 1 of information depending on the polarization direction of the ferroelectric. Distinguish. When the information is read, the stored information is destroyed, so an information rewriting operation is required. For this reason, the polarization is inverted every time reading is performed, and polarization inversion fatigue becomes a problem. Further, when the capacitor is miniaturized, the amount of charge that can be held decreases, and it becomes difficult to discriminate between 0 and 1 with a sense amplifier. Approaches such as making capacitors into a three-dimensional structure have also been made, but technically, today's CMOS (Complementary-Metal-Oxide-Semiconductor) miniaturization speed has not been followed, and now IC Limited to small capacity applications such as cards and tags.

一方、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、スケーリング則に準ずるため、キャパシタ型に比べて飛躍的に微細化が可能である。Metal-Ferroelectric-Semiconductor-FET（ＭＦＳＦＥＴ）型では、シリコン基板の上に強誘電体膜を形成する必要があるが、強誘電体膜の形成温度が高いために良好な界面を得ることは困難である。これを回避するために、シリコン基板と強誘電体膜の間に絶縁膜を挟んだMetal-Ferroelectric-Insulator-Semiconductor-FET（ＭＦＩＳＦＥＴ）型も考案されているが、空乏層と絶縁膜との間で生じる内部電界により、メモリ保持特性が劣化する問題があり、未だ実用化に至っていない。   On the other hand, since the FET type ferroelectric memory reads information by detecting the conduction state of the channel that changes depending on the polarization direction of the ferroelectric film, the information can be read nondestructively. In addition, since it conforms to the scaling law, it can be remarkably miniaturized compared to the capacitor type. In the Metal-Ferroelectric-Semiconductor-FET (MFSFET) type, it is necessary to form a ferroelectric film on the silicon substrate, but it is difficult to obtain a good interface due to the high formation temperature of the ferroelectric film. is there. In order to avoid this, a Metal-Ferroelectric-Insulator-Semiconductor-FET (MFISFET) type in which an insulating film is sandwiched between a silicon substrate and a ferroelectric film has been devised, but between the depletion layer and the insulating film. There is a problem that the memory retention characteristic deteriorates due to the internal electric field generated in the above, and it has not yet been put into practical use.

今後、微細ＣＭＯＳに強誘電体メモリを混載する上で、フラッシュメモリなどの他の不揮発性メモリに対して優位性を得るためには、微細化とともに、ＦＥＴ型の強誘電体メモリの性能向上が必須である。   In the future, in order to obtain superiority over other non-volatile memories such as flash memories when embedding ferroelectric memories in fine CMOS, the performance of FET type ferroelectric memories will be improved along with miniaturization. It is essential.

ＦＥＴ型の強誘電体メモリが抱える問題を解決するものとして、特許文献１に、強誘電体膜と絶縁膜との界面をキャリアが伝導するチャネルとする新しいメモリ構造が提案されている。   As a solution to the problem of the FET type ferroelectric memory, Patent Document 1 proposes a new memory structure in which the interface between the ferroelectric film and the insulating film is a channel through which carriers conduct.

図１４は、特許文献１に記載された強誘電体メモリ１００の構成を示した断面図である。シリコン基板１０１上に導電膜１０２及び絶縁膜１０３が形成され、絶縁膜１０３上には、ソース、ドレイン電極１０５、１０６が形成されている。そして、ソース、ドレイン電極１０５、１０６間であって、絶縁膜１０３上に強誘電体膜１０４が形成され、さらにその上にゲート電極１０７が形成されている。   FIG. 14 is a cross-sectional view showing the configuration of the ferroelectric memory 100 described in Patent Document 1. As shown in FIG. A conductive film 102 and an insulating film 103 are formed on the silicon substrate 101, and source and drain electrodes 105 and 106 are formed on the insulating film 103. A ferroelectric film 104 is formed on the insulating film 103 between the source and drain electrodes 105 and 106, and a gate electrode 107 is further formed thereon.

ゲート電極１０７と導電膜１０２との間に電圧を印加することによって、強誘電体膜１０４が分極された時（情報が入力された時）、絶縁膜１０３と強誘電体膜１０４との界面に、電子又は正孔の自由電荷が発生する。この自由電荷は、強誘電体膜１０４の分極の向きにより大きく変化する。分極が下を向いているときは、絶縁膜１０３と強誘電体膜１０４との界面には電子が少ないので、チャネルの電気伝導度は小さくなる。逆に、分極が上を向いているときは、絶縁膜１０３と強誘電体膜１０４との界面には電子が多いので、チャネルの電気伝導度は大きくなり、絶縁膜１０３と強誘電体膜１０４との界面に電流が流れる。このように、界面電流の有無を検出することにより、非破壊で情報を読み出すことができる。
特開２００３−３３２５３８号公報 By applying a voltage between the gate electrode 107 and the conductive film 102, when the ferroelectric film 104 is polarized (when information is input), the interface between the insulating film 103 and the ferroelectric film 104 is applied. , Free charges of electrons or holes are generated. This free charge varies greatly depending on the direction of polarization of the ferroelectric film 104. When the polarization is directed downward, since there are few electrons at the interface between the insulating film 103 and the ferroelectric film 104, the electrical conductivity of the channel is small. On the contrary, when the polarization is upward, since there are many electrons at the interface between the insulating film 103 and the ferroelectric film 104, the electrical conductivity of the channel increases, and the insulating film 103 and the ferroelectric film 104 are increased. Current flows through the interface. Thus, information can be read nondestructively by detecting the presence or absence of the interface current.
JP 2003-332538 A

特許文献１に記載された強誘電体メモリ１００は、情報の読み出しを強誘電体膜１０４と絶縁膜１０３との界面（チャネル）に流れる界面電流を利用するため、シリコン基板１０１と強誘電体膜１０４との間に絶縁膜１０３を挟んでも、空乏層と絶縁膜１０３との間で働く内部電界によるメモリ保持特性の劣化を回避できる点で有用である。   The ferroelectric memory 100 described in Patent Document 1 uses an interfacial current that flows through the interface (channel) between the ferroelectric film 104 and the insulating film 103 to read information, so that the silicon substrate 101 and the ferroelectric film are used. Even if the insulating film 103 is sandwiched between the insulating film 103 and the insulating film 103, it is useful in that deterioration of memory retention characteristics due to an internal electric field acting between the depletion layer and the insulating film 103 can be avoided.

しかしながら、チャネルを形成する絶縁膜１０３と強誘電体膜１０４との積層膜は、異なる元素からなる膜（例えば、絶縁膜１０３は酸化シリコン（ＳｉＯ２）、強誘電体膜１０４はジルコン酸チタン酸鉛（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３））からなるため、積層膜の成膜時や、その後の熱処理等の工程時に、界面で原子の拡散または反応が起こり、界面層（例えば、ＴｉＯｘ、ＰｂＯｘ、ＳｉＯｘ等）が生成される。その結果、界面での伝導電流が減少し、メモリの読み出し特性が低下するという問題が生じる。 However, the laminated film of the insulating film 103 and the ferroelectric film 104 forming the channel is a film made of different elements (for example, the insulating film 103 is silicon oxide (SiO 2 ), and the ferroelectric film 104 is zirconate titanate. Since it is made of lead (Pb (Zr x Ti 1-x ) O 3 )), the diffusion or reaction of atoms occurs at the interface during the formation of the laminated film or the subsequent heat treatment or the like, and the interface layer (for example, TiO x , PbO x , SiO x, etc.) are generated. As a result, there arises a problem that the conduction current at the interface decreases and the read characteristics of the memory deteriorate.

本発明は、かかる課題に鑑みなされたもので、その主な目的は、強誘電体膜と絶縁膜との良好な界面を有し、メモリ特性の優れた半導体記憶装置を提供することにある。   The present invention has been made in view of such a problem, and a main object thereof is to provide a semiconductor memory device having a good interface between a ferroelectric film and an insulating film and having excellent memory characteristics.

上記の目的を達成するため、本発明に係る半導体記憶装置において、チャネルを形成する強誘電体膜及び絶縁膜の積層膜を、同一の元素からなる膜を積層した構成を採用する。   In order to achieve the above object, the semiconductor memory device according to the present invention employs a structure in which a film made of the same element is laminated as a laminated film of a ferroelectric film and an insulating film forming a channel.

すなわち、本発明に係わる半導体記憶装置は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、電界効果トランジスタは、チャネルを形成する強誘電体膜及び絶縁膜の積層膜と、強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極とを備え、強誘電体膜及び絶縁膜が、同一の元素で構成されていることを特徴とする。   That is, a semiconductor memory device according to the present invention is a semiconductor memory device including a field effect transistor having a channel at the interface between a ferroelectric film and an insulating film, and the field effect transistor is a ferroelectric that forms a channel. A laminated film of a film and an insulating film, a gate electrode to which a voltage for controlling the polarization state of the ferroelectric film is applied, and a source and drain that are provided at both ends of the channel and detect a current flowing through the channel according to the polarization state And the ferroelectric film and the insulating film are made of the same element.

このような構成によれば、強誘電体膜及び絶縁膜が同じ元素からなる膜で構成されているため、強誘電体膜と絶縁膜との界面（チャネル）において、原子の拡散または反応による界面層の生成を抑制することができ、良好な界面を維持することができる。これにより、界面での伝導電流を増加させることができ、メモリ特性の優れた半導体記憶装置を実現することが可能となる。   According to such a configuration, since the ferroelectric film and the insulating film are composed of films made of the same element, at the interface (channel) between the ferroelectric film and the insulating film, an interface caused by atomic diffusion or reaction. Formation of a layer can be suppressed and a favorable interface can be maintained. As a result, the conduction current at the interface can be increased, and a semiconductor memory device having excellent memory characteristics can be realized.

ここで、上記積層膜は、元素の組成比の異なる強誘電体膜及び絶縁膜で構成されていることが好ましい。このようにすると、熱安定性の優れた積層膜が得られ、安定したメモリ特性の半導体記憶装置を得ることができる。   The laminated film is preferably composed of a ferroelectric film and an insulating film having different element composition ratios. In this way, a laminated film having excellent thermal stability can be obtained, and a semiconductor memory device having stable memory characteristics can be obtained.

また、上記積層膜は、結晶状態の異なる強誘電体膜及び絶縁膜で構成されていることが好ましい。このようにすると、緻密なアモルファス構造では結晶粒界がない、もしくは少ないため、結晶粒界を流れるリーク電流を低減でき、メモリ特性の優れた半導体記憶装置を得ることができる。   The laminated film is preferably composed of a ferroelectric film and an insulating film having different crystal states. In this way, since the dense amorphous structure has no or few crystal grain boundaries, the leakage current flowing through the crystal grain boundaries can be reduced, and a semiconductor memory device having excellent memory characteristics can be obtained.

本発明の半導体記憶装置によれば、チャネルを形成する強誘電体膜及び絶縁膜の積層膜を、同一の元素からなる膜で構成することによって、強誘電体膜と絶縁膜との界面（チャネル）において、原子の拡散または反応による界面層の生成を抑制することができるので、良好な界面を維持することができる。これにより、界面での伝導電流を増加させることができ、半導体記憶装置のメモリ特性の向上を図ることができる。   According to the semiconductor memory device of the present invention, the laminated film of the ferroelectric film and the insulating film forming the channel is composed of a film made of the same element, so that the interface between the ferroelectric film and the insulating film (channel ), It is possible to suppress the formation of an interface layer due to the diffusion or reaction of atoms, so that a good interface can be maintained. Thereby, the conduction current at the interface can be increased, and the memory characteristics of the semiconductor memory device can be improved.

以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。   Embodiments of the present invention will be described below with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of simplicity. In addition, this invention is not limited to the following embodiment.

（第１の実施形態）
図１は、本発明の第１の実施形態における半導体記憶装置１０の構成を模式的に示した断面図である。 (First embodiment)
FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor memory device 10 according to the first embodiment of the present invention.

図１に示すように、基板１１上に第１の導電膜１２及び絶縁膜１３が形成され、絶縁膜１３上には、ソース、ドレイン電極１５、１６が形成されている。絶縁膜１３上には、ソース、ドレイン電極１５、１６を覆うように強誘電体膜１４が形成され、ソース、ドレイン電極１５、１６上の強誘電体膜１４の一部は、ソース、ドレイン電極１５、１６のコンタクトを取るための開口部が形成されている。そして、ソース、ドレイン電極１５、１６間で画された絶縁膜１３と強誘電体膜１４との界面が、電界効果トランジスタのチャネルをなし、チャネル上で位置する強誘電体膜１４の表面に、第２の導電膜１７が形成されている。   As shown in FIG. 1, a first conductive film 12 and an insulating film 13 are formed on a substrate 11, and source and drain electrodes 15 and 16 are formed on the insulating film 13. A ferroelectric film 14 is formed on the insulating film 13 so as to cover the source and drain electrodes 15 and 16, and a part of the ferroelectric film 14 on the source and drain electrodes 15 and 16 includes the source and drain electrodes. Openings for making contacts 15 and 16 are formed. The interface between the insulating film 13 and the ferroelectric film 14 defined between the source and drain electrodes 15 and 16 forms a channel of the field effect transistor, and is on the surface of the ferroelectric film 14 positioned on the channel. A second conductive film 17 is formed.

ここで、第１及び第２の導電膜１２、１７は、強誘電体膜１４の分極状態を制御する電圧が印加されるゲート電極を構成しており、また、チャネルの両端に形成されたソース、ドレイン電極１５、１６は、強誘電体膜１４の分極状態に応じてチャネルを流れる界面電流の大きさを検出する。   Here, the first and second conductive films 12 and 17 constitute a gate electrode to which a voltage for controlling the polarization state of the ferroelectric film 14 is applied, and the sources formed at both ends of the channel. The drain electrodes 15 and 16 detect the magnitude of the interface current flowing through the channel according to the polarization state of the ferroelectric film 14.

本実施形態において、チャネルを形成する絶縁膜１３及び強誘電体膜１４の積層膜は、同一の元素からなる膜で構成されている。このような同一の元素からなる積層膜は、例えば、元素の組成比の異なる膜を形成することによって、絶縁膜１３と強誘電体膜１４とを作り分けることができる。また、結晶状態の異なる膜を形成することによっても、絶縁膜１３と強誘電体膜１４とを作り分けることができる。ここで、結晶状態の異なる積層膜としては、結晶構造をなす強誘電体膜１４と、アモルファス構造をなす絶縁膜１３とが挙げられる。また、結晶構造が異なる積層膜ものとしては、ペロブスカイト構造の強誘電体膜１４と、フルオライト構造またはパイロクロア構造の絶縁膜１３などが挙げられる。積層膜の形成において、具体的には、次のような方法を適用することができる。   In the present embodiment, the laminated film of the insulating film 13 and the ferroelectric film 14 forming the channel is composed of a film made of the same element. In such a laminated film made of the same element, for example, the insulating film 13 and the ferroelectric film 14 can be separately formed by forming films having different element composition ratios. Also, the insulating film 13 and the ferroelectric film 14 can be made separately by forming films having different crystal states. Here, examples of the laminated film having different crystal states include a ferroelectric film 14 having a crystal structure and an insulating film 13 having an amorphous structure. Further, examples of the laminated film having different crystal structures include a ferroelectric film 14 having a perovskite structure and an insulating film 13 having a fluorite structure or a pyrochlore structure. In the formation of the laminated film, specifically, the following method can be applied.

ここで、「同一の元素からなる膜」とは、絶縁膜１３及び強誘電体膜１４を構成する主たる元素が同一であることを意味し、これら元素と異なる元素が添加物として含有した膜も、本発明の作用効果を奏する限り、「同一の元素からなる膜」に含まれる。   Here, the “film made of the same element” means that the main elements constituting the insulating film 13 and the ferroelectric film 14 are the same, and a film containing an element different from these elements as an additive is also included. As long as the effects of the present invention are exhibited, they are included in the “film made of the same element”.

なお、強誘電体膜１４が、一般式Ａ１−ｘＢｘＯｙで表されるペロブスカイト構造または層状ペロブスカイト構造をなす金属酸化物からなる場合には、絶縁膜１３が、金属酸化物のＡサイトまたはＢサイトの少なくとも一方の元素を含む酸化物または窒化物からなるものであれば、積層膜が「同一の元素からなる膜」の場合と同様の効果を奏することができる。これは、同種の元素で構成されるため、強誘電体膜−絶縁膜界面で安定した結合が得られ、相互拡散や相互反応が起こらないためと考えられる。 When the ferroelectric film 14 is made of a metal oxide having a perovskite structure or a layered perovskite structure represented by the general formula A 1-x B x O y , the insulating film 13 is made of a metal oxide A. As long as it is made of an oxide or nitride containing at least one element of the site or the B site, the same effect as in the case where the laminated film is a “film made of the same element” can be obtained. This is presumably because, because it is composed of the same kind of element, stable bonding is obtained at the ferroelectric film-insulating film interface, and no mutual diffusion or interaction occurs.

ＭＯＣＶＤ法、スパッタリング法、レーザーアブレーション法で積層膜を形成する場合、反応ガスの圧力や流量、または基板温度などを変化させることによって、同じ反応ガスを用いて組成の異なる膜を作り分けることができる。また、同じ構成元素で組成の異なるターゲットを用いても、組成の異なる積層膜を形成することができる。   When a laminated film is formed by MOCVD, sputtering, or laser ablation, films with different compositions can be created using the same reaction gas by changing the pressure and flow rate of the reaction gas, or the substrate temperature. . Further, even when targets having the same constituent elements and different compositions are used, laminated films having different compositions can be formed.

また、上記と同様の成膜条件を変えることによって、同じ構成元素を用いて、結晶構造を有する強誘電体膜１４及びアモルファス構造を有する絶縁膜１３、あるいは、ペロブスカイト構造を有する強誘電体膜１４及びフルオライト構造またはパイロクロア構造を有する絶縁膜１３を、それぞれ作り分けることができる。   Further, by changing the film formation conditions similar to those described above, the ferroelectric film 14 having a crystalline structure and the insulating film 13 having an amorphous structure, or the ferroelectric film 14 having a perovskite structure, using the same constituent elements. Insulating films 13 having a fluorite structure or a pyrochlore structure can be formed separately.

例えば、ＭＯＣＶＤ法を用いてＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）を形成する場合、低温のでは絶縁性のフルオライト構造の膜、高温では強誘電性のペロブスカイト構造の膜をそれぞれ形成することができる。また、ＭＯＣＶＤ法を用いてＢｉＴ（ＢｉＴｉｘＯｙ）を形成する場合、低温ではアモルファス構造の膜、４５０℃程度ではペロブスカイト構造の膜、５００℃程度ではパイロクロア構造の膜をそれぞれ形成することができる。また、レーザーアブレーション法を用いてＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）する場合、成膜時の酸素分圧が低いとアモルファス構造の膜、酸素分圧が高いとペロブスカイト構造の膜を得ることができる。 For example, when SBT (SrBi 2 Ta 2 O 9 ) is formed using MOCVD, an insulating fluorite structure film can be formed at a low temperature and a ferroelectric perovskite structure film can be formed at a high temperature. . Further, when BiT (BiTi x O y ) is formed by using the MOCVD method, an amorphous structure film can be formed at a low temperature, a perovskite structure film can be formed at about 450 ° C., and a pyrochlore structure film can be formed at about 500 ° C. . Further, when PZT (Pb (Zr, Ti) O 3 ) is performed using a laser ablation method, an amorphous structure film is obtained when the oxygen partial pressure during film formation is low, and a perovskite structure film is obtained when the oxygen partial pressure is high. Can do.

ここで、強誘電体膜１４の材料としては、ＳＢＴ、ＢｉＴ、ＰＺＴの他、ＳＢＴＮ（ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９）、ＢＬＴ、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、ＢｉＦｅＯ３、ＰｂＴｉＯ３、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＳｒＴｉＯ３、ＹＭｎＯ３等が挙げられる。 Here, as a material of the ferroelectric film 14, in addition to SBT, BiT, and PZT, SBTN (SrBi 2 (Ta, Nb) 2 O 9 ), BLT, (Bi, La) 4 Ti 3 O 12 ), BiFeO 3 , PbTiO 3 , PLZT ((Pb, La) (Zr, Ti) O 3 ), BaTiO 3 , LiNbO 3 , SrTiO 3, YMnO 3 and the like.

また、絶縁膜１３の材料としては、上記強誘電体膜１４の材料と同一の元素で構成された材料（添加物等の違いは問わない）を用いることができる。なお、絶縁膜１３にはモット絶縁体も含む。   Further, as the material of the insulating film 13, a material composed of the same elements as the material of the ferroelectric film 14 (regardless of differences in additives, etc.) can be used. The insulating film 13 includes a Mott insulator.

なお、同じ元素からなる絶縁膜１３及び強誘電体膜１４の積層膜を形成する方法は、上記方法に限定されず、種々の方法を適用することができる。例えば、上記方法以外に、ＭＯＤ（Metalorganic Deposition）法や、ゾルゲル法などを用いて形成してもよい。   Note that the method for forming the laminated film of the insulating film 13 and the ferroelectric film 14 made of the same element is not limited to the above method, and various methods can be applied. For example, in addition to the above method, a MOD (Metalorganic Deposition) method or a sol-gel method may be used.

このように構成された半導体記憶装置１０は、チャネルを形成する絶縁膜１３及び強誘電体膜１４の積層膜を、同一の元素からなる膜で構成することによって、絶縁膜１３と強誘電体膜１４との界面（チャネル）において、原子の拡散または反応による界面層の生成を抑制することができるので、良好な界面を維持することができる。これにより、界面での伝導電流を増加させることができ、半導体記憶装置１０のメモリ特性を向上させることができる。   In the semiconductor memory device 10 configured as described above, the insulating film 13 and the ferroelectric film 14 are formed by forming the laminated film of the insulating film 13 and the ferroelectric film 14 forming the channel with films made of the same element. Since the generation of an interface layer due to atomic diffusion or reaction can be suppressed at the interface (channel) with, a favorable interface can be maintained. Thereby, the conduction current at the interface can be increased, and the memory characteristics of the semiconductor memory device 10 can be improved.

なお、本実施形態の半導体記憶装置１０における情報の書き込み／読み出し動作は、従来の方法と基本的に同じである。すなわち、ゲート電極１７と導電膜１２との間に印加される電圧の方向を変えることによって、強誘電体膜１４の分極状態を制御して、０また１の情報の書き込みが行われる。また、ソース、ドレイン電極１５、１６間に電位勾配を与えて、ソース電極１５からドレイン電極１６に流れる電流の大きさを検出することによって、書き込まれた情報の読み出しが行われる。   The information write / read operation in the semiconductor memory device 10 of the present embodiment is basically the same as the conventional method. That is, by changing the direction of the voltage applied between the gate electrode 17 and the conductive film 12, the polarization state of the ferroelectric film 14 is controlled to write 0 or 1 information. Also, the written information is read by applying a potential gradient between the source and drain electrodes 15 and 16 and detecting the magnitude of the current flowing from the source electrode 15 to the drain electrode 16.

次に、本実施形態における半導体記憶装置１０の製造方法を、図２（ａ）〜（ｃ）に示した工程断面図を参照しながら説明する。   Next, a method for manufacturing the semiconductor memory device 10 according to the present embodiment will be described with reference to process cross-sectional views shown in FIGS.

まず、図２（ａ）に示すように、基板１１上に、導電膜１２、及びＰＺＴからなる絶縁膜１３（厚みが約１００ｎｍ）を形成する。絶縁膜１３は、ＰＬＤ法で形成し、成長条件は、基板温度７００℃、酸素分圧１ｍTorrが好ましい。その後、絶縁膜１３上に、ソース、ドレイン電極１５、１６を形成する。   First, as shown in FIG. 2A, a conductive film 12 and an insulating film 13 (having a thickness of about 100 nm) made of PZT are formed on a substrate 11. The insulating film 13 is formed by the PLD method, and the growth conditions are preferably a substrate temperature of 700 ° C. and an oxygen partial pressure of 1 mTorr. Thereafter, source and drain electrodes 15 and 16 are formed on the insulating film 13.

ここで、基板１１は、例えば、シリコン、二酸化シリコン、チタン酸ストロンチウム（ＳｒＴｉＯ３）等を用いることができる。また、第１の導電膜（バックゲート電極）１２は、絶縁膜１３との間でショットキ−障壁が高くなる材料、例えば、プラチナ、イリジウム、酸化イリジウム（ＩｒＯx）、金、酸化ルテニウム（ＲｕＯ３）、ルテニウム酸ストロンチウム（ＳｒＲｕＯｘ）、ＩＴＯ（Ｓｎ添加Ｉｎ２Ｏ３)等を用いることができる。 Here, for example, silicon, silicon dioxide, strontium titanate (SrTiO 3 ), or the like can be used for the substrate 11. The first conductive film (back gate electrode) 12 is made of a material having a high Schottky barrier with the insulating film 13, for example, platinum, iridium, iridium oxide (IrOx), gold, ruthenium oxide (RuO 3 ). Strontium ruthenate (SrRuO x ), ITO (Sn-added In 2 O 3 ), or the like can be used.

次に、図２（ｂ）に示すように、絶縁膜１３上に、ソース、ドレイン電極１５、１６を覆うように、ＰＺＴからなる強誘電体膜１４（厚みが約２００ｎｍ）を形成する。強誘電体膜１４は、ＰＬＤ法で形成し、成長条件は、基板温度７００℃、酸素分圧１００ｍTorrが好ましい。   Next, as shown in FIG. 2B, a ferroelectric film 14 (thickness: about 200 nm) made of PZT is formed on the insulating film 13 so as to cover the source and drain electrodes 15 and 16. The ferroelectric film 14 is formed by the PLD method, and the growth conditions are preferably a substrate temperature of 700 ° C. and an oxygen partial pressure of 100 mTorr.

次に、図２（ｃ）に示すように、ソース、ドレイン電極１５、１６上の強誘電体膜１４の一部に開口部を形成した後、チャネルの上方に位置する強誘電体膜１４の表面に、第２の導電膜（トップゲート電極）１７を形成し、半導体記憶装置１０を完成する。なお、ゲート電極１７は、バックゲート電極１２と同様の材料を用いることができる。   Next, as shown in FIG. 2C, an opening is formed in a part of the ferroelectric film 14 on the source and drain electrodes 15 and 16, and then the ferroelectric film 14 positioned above the channel is formed. A second conductive film (top gate electrode) 17 is formed on the surface to complete the semiconductor memory device 10. Note that the gate electrode 17 can be formed using the same material as the back gate electrode 12.

なお、図１に示した絶縁膜１３と強誘電体膜１４との積層膜は、強誘電体膜１４を絶縁膜１３の上に積層した構成にしているが、図３に示すように、絶縁膜１３と強誘電体膜１４との配置を交換し、強誘電体膜１４上に絶縁膜１３を積層した構成にしてもよい。この場合、半導体記憶装置としての、書き込み／読み出しの動作は、図１に示した構成の半導体記憶装置と同様の方法により行うことができる。   The laminated film of the insulating film 13 and the ferroelectric film 14 shown in FIG. 1 has a structure in which the ferroelectric film 14 is laminated on the insulating film 13, but as shown in FIG. The arrangement of the film 13 and the ferroelectric film 14 may be exchanged, and the insulating film 13 may be laminated on the ferroelectric film 14. In this case, the write / read operation as the semiconductor memory device can be performed by a method similar to that of the semiconductor memory device having the configuration shown in FIG.

（第２の実施形態）
図４は、本発明の第２の実施形態における半導体記憶装置の構成を模式的に示した断面図である。第１の実施形態においては、図１に示したように、ソース、ドレイン電極１５、１６が、絶縁膜１３と強誘電体膜１４との積層膜の界面内に設けられていたのに対し、本実施形態においては、図４に示すように、ソース、ドレイン電極１５、１６が、積層膜の界面端に接して設けられている点が異なる。 (Second Embodiment)
FIG. 4 is a cross-sectional view schematically showing the configuration of the semiconductor memory device according to the second embodiment of the present invention. In the first embodiment, as shown in FIG. 1, the source and drain electrodes 15 and 16 are provided in the interface of the laminated film of the insulating film 13 and the ferroelectric film 14, whereas In the present embodiment, as shown in FIG. 4, the source and drain electrodes 15 and 16 are different from each other in that they are in contact with the interface edge of the laminated film.

すなわち、本実施形態おいては、絶縁膜１３と強誘電体膜１４との積層膜は連続して形成され、その後にソース、ドレイン電極１５、１６が、積層膜の界面端に接するように形成されている。   That is, in this embodiment, the laminated film of the insulating film 13 and the ferroelectric film 14 is formed continuously, and thereafter, the source and drain electrodes 15 and 16 are formed so as to be in contact with the interface edge of the laminated film. Has been.

次に、本実施形態における半導体記憶装置の製造方法について、図５（ａ）〜（ｄ）に示した工程断面図を参照しながら説明する。なお、図１及び図２（ａ）〜（ｃ）と同一符号で表した各構成要素は、同じ機能を有するため、材料等の説明は省略する。   Next, a method for manufacturing the semiconductor memory device according to the present embodiment will be described with reference to process cross-sectional views shown in FIGS. In addition, since each component represented with the same code | symbol as FIG.1 and FIG.2 (a)-(c) has the same function, description of a material etc. is abbreviate | omitted.

まず、図５（ａ）に示すように、基板１１上に第１の導電膜（バックゲート電極）１２、絶縁膜１３、及び強誘電体膜１４を形成する。このとき、絶縁膜１３、及び強誘電体膜１４は連続して形成することが好ましい。   First, as shown in FIG. 5A, a first conductive film (back gate electrode) 12, an insulating film 13, and a ferroelectric film 14 are formed on a substrate 11. At this time, the insulating film 13 and the ferroelectric film 14 are preferably formed continuously.

次に、図５（ｂ）に示すように、強誘電体膜１４上にレジスト２０を塗布して、チャネルを画定するレジストパターンを形成する。その後、レジスト２０をマスクに、強誘電体膜１４を、少なくとも絶縁膜１３と強誘電体膜１４との界面が露出するまでエッチングして開口部２１を形成する。このとき、絶縁膜１３の表面も一部エッチングされるため、絶縁膜１３と強誘電体膜１４との界面端は露出した状態になっている。   Next, as shown in FIG. 5B, a resist 20 is applied on the ferroelectric film 14 to form a resist pattern that defines a channel. Thereafter, using the resist 20 as a mask, the ferroelectric film 14 is etched until at least the interface between the insulating film 13 and the ferroelectric film 14 is exposed to form an opening 21. At this time, since the surface of the insulating film 13 is also partially etched, the interface end between the insulating film 13 and the ferroelectric film 14 is exposed.

次に、図５（ｃ）に示すように、レジスト２０を残したまま、基板１１上に、ＥＢ蒸着法等により第２の導電膜２２を堆積する。このとき、第２の導電膜２２は、開口部２１内及びレジスト２０上に形成される。   Next, as illustrated in FIG. 5C, the second conductive film 22 is deposited on the substrate 11 by the EB vapor deposition method or the like while leaving the resist 20. At this time, the second conductive film 22 is formed in the opening 21 and on the resist 20.

次に、図５（ｄ）に示すように、レジスト２０を除去することによって、開口部２１内に、第２の導電膜２２を自己整合的に残し（リフトオフ法）、第２の導電膜２２からなるソース、ドレイン電極１５、１６を形成する。このとき、ソース、ドレイン電極１５、１６は、エッチングにより露出した絶縁膜１３及び強誘電体膜１４の界面端に接して形成される。その後、強誘電体膜１４上に、トップゲート電極１７（不図示）を形成して、図４に示した半導体記憶装置を完成する。   Next, as shown in FIG. 5D, the resist 20 is removed to leave the second conductive film 22 in the opening 21 in a self-aligned manner (lift-off method). Source and drain electrodes 15 and 16 are formed. At this time, the source and drain electrodes 15 and 16 are formed in contact with the interface ends of the insulating film 13 and the ferroelectric film 14 exposed by etching. Thereafter, a top gate electrode 17 (not shown) is formed on the ferroelectric film 14 to complete the semiconductor memory device shown in FIG.

このようにして形成された本実施形態における半導体記憶装置は、チャネルを形成する絶縁膜１３及び強誘電体膜１４の積層膜を連続して形成することによって、強誘電体膜１４と絶縁膜１３との界面、すなわち、伝導に寄与する界面が清浄な状態のまま、ソース、ドレイン電極１５、１６が形成されるため、良好な界面（チャネル）を備えた半導体記憶装置を実現することができる。これにより、オン時の界面のコンダクタンスが増加することによって、変調比が増加し、メモリ保持特性の向上を図ることができる。   In the semiconductor memory device according to the present embodiment formed as described above, the ferroelectric film 14 and the insulating film 13 are formed by successively forming a laminated film of the insulating film 13 and the ferroelectric film 14 forming the channel. Since the source and drain electrodes 15 and 16 are formed while the interface that contributes to conduction, that is, the interface that contributes to conduction is clean, a semiconductor memory device having a favorable interface (channel) can be realized. As a result, the conductance of the interface at the on-time increases, whereby the modulation ratio increases and the memory retention characteristics can be improved.

なお、本実施形態における半導体記憶装置の書き込み／読み出しの動作は、第１の実施形態における半導体記憶装置と同様の方法により行うことができる。また、図６に示すように、図４に示した絶縁膜１３と強誘電体膜１４との配置を交換し、強誘電体膜１４上に絶縁膜１３を積層した構成にしてもよい。   The write / read operation of the semiconductor memory device in this embodiment can be performed by the same method as that of the semiconductor memory device in the first embodiment. Further, as shown in FIG. 6, the insulating film 13 and the ferroelectric film 14 shown in FIG. 4 may be exchanged, and the insulating film 13 may be laminated on the ferroelectric film 14.

（第３の実施形態）
第１の実施形態において、ゲート電極は、チャネルの下方であって、絶縁膜１３の下面に形成されたバックゲート電極１２と、チャネルの上方であって、強誘電体膜１４の上面に形成されたトップゲート電極１７とで構成されていた。すなわち、バックゲート電極１２とトップゲート電極１７とはチャネルを挟んで電極対をなしており、この電極対間に電圧を印加することによって、強誘電体膜１４の分極の向きを定めていた。 (Third embodiment)
In the first embodiment, the gate electrode is formed below the channel and on the back gate electrode 12 formed on the lower surface of the insulating film 13, and above the channel and on the upper surface of the ferroelectric film 14. And the top gate electrode 17. That is, the back gate electrode 12 and the top gate electrode 17 form an electrode pair with a channel interposed therebetween, and the direction of polarization of the ferroelectric film 14 is determined by applying a voltage between the electrode pair.

本実施形態は、ゲート電極を、図７に示すように、バックゲート電極１２を省略した３端子構造（トップゲート電極１７、ソース、ドレイン電極１５、１６）とするものである。この場合、ソース、ドレイン電極１５、１６が、バックゲート電極を兼ねることになる。すなわち、トップゲート電極１７と、ソース／ドレイン電極１５、１６との間に電圧を印加することによって、チャネル直上の強誘電体膜１４内にフリンジ電界を発生させ、これにより、強誘電体膜１４の分極反転に有効な電界を与える。   In this embodiment, as shown in FIG. 7, the gate electrode has a three-terminal structure (top gate electrode 17, source and drain electrodes 15, 16) in which the back gate electrode 12 is omitted. In this case, the source and drain electrodes 15 and 16 also serve as back gate electrodes. That is, by applying a voltage between the top gate electrode 17 and the source / drain electrodes 15, 16, a fringe electric field is generated in the ferroelectric film 14 immediately above the channel, whereby the ferroelectric film 14 An electric field effective for polarization inversion is given.

なお、図８に示すように、絶縁膜１３と強誘電体膜１４との配置を交換し、強誘電体膜１４上に絶縁膜１３を積層した構成にした場合には、強誘電体膜１４の下面にバックゲート電極１２を残し、絶縁膜１３の上面に形成されるトップゲート電極１７を省略した構成となる。この場合、バックゲート電極１２と、ソース／ドレイン電極１５、１６との間に電圧を印加することによって、チャネル直下の強誘電体膜１４内にフリンジ電界を発生させ、これにより、強誘電体膜１４の分極反転に有効な電界を与える。   As shown in FIG. 8, when the arrangement of the insulating film 13 and the ferroelectric film 14 is exchanged and the insulating film 13 is laminated on the ferroelectric film 14, the ferroelectric film 14 The back gate electrode 12 is left on the lower surface of the insulating film 13, and the top gate electrode 17 formed on the upper surface of the insulating film 13 is omitted. In this case, a voltage is applied between the back gate electrode 12 and the source / drain electrodes 15, 16 to generate a fringe electric field in the ferroelectric film 14 immediately below the channel, whereby the ferroelectric film An electric field effective for polarization inversion of 14 is given.

なお、３端子構造は、図９、図１０に示すように、第２の実施形態における半導体記憶装置においても勿論適用することができる。   Of course, the three-terminal structure can also be applied to the semiconductor memory device of the second embodiment, as shown in FIGS.

また、図１１に示すように、図８に示した３端子構造において、ソース、ドレイン電極１５、１６を、絶縁膜１３上に形成してもよい。このとき、絶縁膜１３は膜厚数ｎｍ〜数１０ｎｍ程度とする。このようにすると、絶縁膜の厚さ方向の抵抗が低くなり、図１２に示すようにソースドレインからの電流が、絶縁膜と強誘電体界面近傍の前記絶縁膜の領域を通過し、界面伝導電流を検出することができる。   Further, as shown in FIG. 11, in the three-terminal structure shown in FIG. 8, the source and drain electrodes 15 and 16 may be formed on the insulating film 13. At this time, the insulating film 13 has a thickness of several nm to several tens of nm. As a result, the resistance in the thickness direction of the insulating film is reduced, and the current from the source / drain passes through the region of the insulating film in the vicinity of the interface between the insulating film and the ferroelectric as shown in FIG. Current can be detected.

（第４の実施形態）
図１３は、本発明の第４の実施形態における半導体記憶装置の構成を示した断面図で、図１に示した半導体記憶装置とは、チャネルを形成する絶縁膜及び強誘電体膜の積層膜において、絶縁膜の代わりに強誘電体膜を用いた点が異なる。 (Fourth embodiment)
FIG. 13 is a cross-sectional view showing the configuration of the semiconductor memory device according to the fourth embodiment of the present invention. The semiconductor memory device shown in FIG. 1 is a laminated film of an insulating film and a ferroelectric film forming a channel. However, the difference is that a ferroelectric film is used instead of the insulating film.

すなわち、図１３に示すように、本実施形態における積層膜は、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂで構成されている。なお、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂは、第１の実施形態において示した材料を用いることができる。   That is, as shown in FIG. 13, the laminated film in the present embodiment is composed of the first ferroelectric film 14a and the second ferroelectric film 14b. The materials shown in the first embodiment can be used for the first ferroelectric film 14a and the second ferroelectric film 14b.

本実施形態における半導体記憶装置の書き込み及び読み出し動作は、次のとおりである。   Write and read operations of the semiconductor memory device in the present embodiment are as follows.

第１の強誘電体膜１４ａ、及び第２の強誘電体膜１４ｂに正又は負の電圧を印加して、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂの分極方向を定めることによって、書き込みを行うことができる。また、読み出しは、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂの分極の向きによってチャネルの導通状態が変わるので、これを検出することにより非破壊で情報を読み出すことができる。   A positive or negative voltage is applied to the first ferroelectric film 14a and the second ferroelectric film 14b to change the polarization direction of the first ferroelectric film 14a and the second ferroelectric film 14b. By specifying, writing can be performed. In reading, since the channel conduction state changes depending on the polarization directions of the first ferroelectric film 14a and the second ferroelectric film 14b, information can be read nondestructively by detecting this. .

すなわち、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂが分極した時、第１の強誘電体膜１４ａと第２の強誘電体膜１４ｂとの界面には、第１の自発分極３１と第２の自発分極３２の差に相当する電子又は正孔が発生する。これらのキャリア３０は、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂの分極の向きにより大きく変化する。分極が上を向いているときは、第１の強誘電体膜１４ａと第２の強誘電体膜１４ｂとの界面には電子は少なく、チャネルの電気伝導度は小さくなる。逆に、分極が下を向いているときは、第１の強誘電体膜１４ａと第２の強誘電体膜１４ｂとの界面には電子は多いので、チャネルの電気伝導度は大きくなり、第１の強誘電体膜１４ａと第２の強誘電体膜１４ｂとの界面に流れる。このように、この界面電流の有無を検出することにより情報を読み出すことができる。   That is, when the first ferroelectric film 14a and the second ferroelectric film 14b are polarized, the interface between the first ferroelectric film 14a and the second ferroelectric film 14b is Electrons or holes corresponding to the difference between the spontaneous polarization 31 and the second spontaneous polarization 32 are generated. These carriers 30 vary greatly depending on the polarization directions of the first ferroelectric film 14a and the second ferroelectric film 14b. When the polarization is upward, there are few electrons at the interface between the first ferroelectric film 14a and the second ferroelectric film 14b, and the electrical conductivity of the channel is small. On the contrary, when the polarization is downward, since there are many electrons at the interface between the first ferroelectric film 14a and the second ferroelectric film 14b, the electrical conductivity of the channel increases, It flows to the interface between the first ferroelectric film 14a and the second ferroelectric film 14b. Thus, information can be read by detecting the presence or absence of this interface current.

本実施形態において、第１の残留分極は、第２の残留分極があることで残留分極を保ち易くなり、長時間、信号電荷となる誘起されたキャリア３０を保持することができる。これにより、メモリ保持特性の優れた半導体記憶装置を実現することができる。   In the present embodiment, the first remanent polarization is easily maintained due to the presence of the second remanent polarization, and the induced carriers 30 that become signal charges can be held for a long time. Thereby, a semiconductor memory device having excellent memory retention characteristics can be realized.

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。   As mentioned above, although this invention was demonstrated by suitable embodiment, such description is not a limitation matter and of course various modifications are possible.

本発明は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置に有用である。   The present invention is useful for a semiconductor memory device including a field effect transistor having a channel at the interface between a ferroelectric film and an insulating film.

本発明の第１の実施形態における半導体記憶装置の構成を示した断面図である。1 is a cross-sectional view showing a configuration of a semiconductor memory device according to a first embodiment of the present invention. （ａ）〜（ｃ）は、第１の実施形態における半導体記憶装置の製造方法を示した工程断面図である。(A)-(c) is process sectional drawing which showed the manufacturing method of the semiconductor memory device in 1st Embodiment.

第１の実施形態に係る半導体記憶装置の断面構成図。
第１の実施形態における半導体記憶装置の変形例を示した断面図である。 本発明の第２の実施形態における半導体記憶装置の構成を示した断面図である。 （ａ）〜（ｄ）は、第２の実施形態における半導体記憶装置の製造方法を示した工程断面図である。 第２の実施形態における半導体記憶装置の変形例を示した断面図である。 本発明の第３の実施形態における半導体記憶装置の構成を示した断面図である。 第３の実施形態における半導体記憶装置の変形例を示した断面図である。 第３の実施形態における半導体記憶装置の変形例を示した断面図である。 第３の実施形態における半導体記憶装置の変形例を示した断面図である。 第３の実施形態における半導体記憶装置の変形例を示した断面図である。 第３の実施形態における半導体記憶装置の変形例を示した断面図である。 本発明の第４の実施形態における半導体記憶装置の構成を示した断面図である。 従来の半導体記憶装置の構成を示した断面図である。 1 is a cross-sectional configuration diagram of a semiconductor memory device according to a first embodiment.
It is sectional drawing which showed the modification of the semiconductor memory device in 1st Embodiment. It is sectional drawing which showed the structure of the semiconductor memory device in the 2nd Embodiment of this invention. (A)-(d) is process sectional drawing which showed the manufacturing method of the semiconductor memory device in 2nd Embodiment. It is sectional drawing which showed the modification of the semiconductor memory device in 2nd Embodiment. It is sectional drawing which showed the structure of the semiconductor memory device in the 3rd Embodiment of this invention. It is sectional drawing which showed the modification of the semiconductor memory device in 3rd Embodiment. It is sectional drawing which showed the modification of the semiconductor memory device in 3rd Embodiment. It is sectional drawing which showed the modification of the semiconductor memory device in 3rd Embodiment. It is sectional drawing which showed the modification of the semiconductor memory device in 3rd Embodiment. It is sectional drawing which showed the modification of the semiconductor memory device in 3rd Embodiment. It is sectional drawing which showed the structure of the semiconductor memory device in the 4th Embodiment of this invention. It is sectional drawing which showed the structure of the conventional semiconductor memory device.

符号の説明Explanation of symbols

１０ 半導体記憶装置
１１ 基板
１２ ゲート電極（バックゲート電極）
１３ 絶縁膜
１４ 強誘電体膜
１４ａ 第１の強誘電体膜
１４ｂ 第２の強誘電体膜
１５ ソース電極
１６ ドレイン電極
１７ ゲート電極（トップゲート電極）
２０ レジスト
２１ 開口部
２２ 第２の導電膜
３０ キャリア
３１ 第１の自発分極
３２ 第２の自発分極 10 Semiconductor Memory Device 11 Substrate 12 Gate Electrode (Back Gate Electrode)
13 Insulating film 14 Ferroelectric film 14a First ferroelectric film 14b Second ferroelectric film 15 Source electrode 16 Drain electrode 17 Gate electrode (top gate electrode)
20 Resist 21 Opening 22 Second Conductive Film 30 Carrier 31 First Spontaneous Polarization 32 Second Spontaneous Polarization

Claims (14)

強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、
前記電界効果トランジスタは、
前記チャネルを形成する前記強誘電体膜及び前記絶縁膜の積層膜と、
前記強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、
前記チャネルの両端に設けられ、前記分極状態に応じて前記チャネルを流れる電流を検出するソース、ドレイン電極と
を備え、
前記強誘電体膜及び前記絶縁膜が、同一の元素で構成されていることを特徴とする、半導体記憶装置。 A semiconductor memory device including a field effect transistor having a channel at an interface between a ferroelectric film and an insulating film,
The field effect transistor is
A laminated film of the ferroelectric film and the insulating film forming the channel;
A gate electrode to which a voltage for controlling the polarization state of the ferroelectric film is applied;
Source and drain electrodes provided at both ends of the channel and detecting current flowing through the channel according to the polarization state,
The semiconductor memory device, wherein the ferroelectric film and the insulating film are made of the same element. 前記積層膜は、元素の組成比の異なる強誘電体膜及び絶縁膜で構成されていることを特徴とする、請求項１に記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein the laminated film is composed of a ferroelectric film and an insulating film having different element composition ratios. 前記積層膜は、結晶状態の異なる強誘電体膜及び絶縁膜で構成されていることを特徴とする、請求項１に記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein the laminated film is composed of a ferroelectric film and an insulating film having different crystal states. 前記強誘電体膜は結晶構造をなし、前記絶縁膜はアモルファス構造をなしていることを特徴とする、請求項３に記載の半導体記憶装置。   4. The semiconductor memory device according to claim 3, wherein the ferroelectric film has a crystal structure, and the insulating film has an amorphous structure. 前記強誘電体膜はペロブスカイト構造をなし、前記絶縁膜はフルオライト構造またはパイロクロア構造をなしていることを特徴とする、請求項３に記載の半導体記憶装置。   4. The semiconductor memory device according to claim 3, wherein the ferroelectric film has a perovskite structure, and the insulating film has a fluorite structure or a pyrochlore structure. 前記ソース、ドレイン電極は、前記積層膜の界面内に設けられていることを特徴とする、請求項１に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the source and drain electrodes are provided in an interface of the stacked film. 前記ソース、ドレイン電極は、前記積層膜の界面端に接して設けられていることを特徴とする、請求項１に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the source and drain electrodes are provided in contact with an interface end of the stacked film. 前記ソース、ドレイン電極間で画された前記強誘電体膜と前記絶縁膜との界面が、前記電界効果トランジスタのチャネルをなしていることを特徴とする、請求項６または７に記載の半導体記憶装置。   8. The semiconductor memory according to claim 6, wherein an interface between the ferroelectric film and the insulating film defined between the source and drain electrodes forms a channel of the field effect transistor. apparatus. 前記ゲート電極は、前記チャネルの下方であって、前記積層膜の下面に形成された第１のゲート電極、及び前記チャネルの上方であって、前記積層膜の上面に形成された第２のゲート電極で構成されていることを特徴とする、請求項１に記載の半導体記憶装置。   The gate electrode is below the channel and a first gate electrode formed on the bottom surface of the stacked film, and above the channel and a second gate formed on the top surface of the stacked film The semiconductor memory device according to claim 1, comprising an electrode. 前記ゲート電極は、前記チャネルの下方または上方であって、前記強誘電体膜の下面または上面に形成されていることを特徴とする、請求項１に記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein the gate electrode is formed below or above the channel and on a lower surface or an upper surface of the ferroelectric film. 前記積層膜において、前記絶縁膜の代わりに強誘電体膜が形成されていることを特徴とする、請求項１〜１１の何れかに記載の半導体記憶装置。   The semiconductor memory device according to claim 1, wherein a ferroelectric film is formed in the laminated film instead of the insulating film. 前記チャネルは、前記強誘電体膜と前記絶縁膜との界面に加え、該界面近傍の前記絶縁膜の領域も含むことを特徴とする、請求項１に記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein the channel includes not only an interface between the ferroelectric film and the insulating film but also a region of the insulating film in the vicinity of the interface. 強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、
前記電界効果トランジスタは、
前記チャネルを形成する前記強誘電体膜及び前記絶縁膜の積層膜と、
前記強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、
前記チャネルの両端に設けられ、前記分極状態に応じて前記チャネルを流れる電流を検出するソース、ドレイン電極と
を備え、
前記強誘電体膜は、一般式Ａ１−ｘＢｘＯｙで表されるペロブスカイト構造または層状ペロブスカイト構造をなす金属酸化物からなり、
前記絶縁膜は、前記金属酸化物のＡサイトまたはＢサイトの少なくとも一方の元素を含む酸化物または窒化物からなることを特徴とする、半導体記憶装置。 A semiconductor memory device including a field effect transistor having a channel at an interface between a ferroelectric film and an insulating film,
The field effect transistor is
A laminated film of the ferroelectric film and the insulating film forming the channel;
A gate electrode to which a voltage for controlling the polarization state of the ferroelectric film is applied;
Source and drain electrodes provided at both ends of the channel and detecting current flowing through the channel according to the polarization state,
The ferroelectric film is made of a metal oxide that forms a perovskite structure or a layered perovskite structure represented by the general formula A 1-x B x O y ,
The semiconductor memory device, wherein the insulating film is made of an oxide or nitride containing at least one element of an A site or a B site of the metal oxide. 請求項１〜５の何れかに記載の半導体記憶装置の製造方法であって、
前記積層膜は、該積層膜の成膜条件において、成膜時の温度、ガス圧力、及びガス流量のいずれかを変えることによって、前記強誘電体膜及び前記絶縁膜を作り分けることを特徴とする、半導体記憶装置の製造方法。 A method of manufacturing a semiconductor memory device according to claim 1,
The laminated film is characterized in that the ferroelectric film and the insulating film are separately formed by changing any of a temperature, a gas pressure, and a gas flow rate during the film formation under the film forming conditions of the laminated film. A method for manufacturing a semiconductor memory device.
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