JP2009295255A - Semiconductor memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device reading out multi-level data stored in MFSFET (Metal Ferroelectric Semiconductor Field Effect Transistor) by simple operation. <P>SOLUTION: The semiconductor memory device is equipped with: a memory cell which is composed of a first field effect transistor 21 including a gate insulation film made of a ferroelectric film 13 and a channel made of a semiconductor film 14; and a load element 24 for readout which is connected to the memory cell in series. The memory cell stores channel resistance values having at least three or more values corresponded to a polarized state of the ferroelectric film 13. The multi-level data stored in the memory cell are read by detecting an intermediate potential between the memory cell and the load element 24, and the read operation is performed by discriminating the multi-level data stored in the memory cell in order of the state of channel resistance value, the highest first. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、強誘電体膜の残留分極により半導体層のチャネル抵抗を変調する半導体記憶装置に関し、特に、３値以上の多値データを記憶することのできる半導体記憶装置に関する。   The present invention relates to a semiconductor memory device that modulates channel resistance of a semiconductor layer by residual polarization of a ferroelectric film, and more particularly to a semiconductor memory device that can store multi-value data of three or more values.

強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。   There are two types of nonvolatile memories using ferroelectrics: a capacitor type and a field effect transistor (FET) type in which a gate insulating film is formed of a ferroelectric film.

キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。   The capacitor type has a structure similar to that of a dynamic random access memory (DRAM), holds charges in a ferroelectric capacitor, and distinguishes 0 and 1 of information depending on the polarization direction of the ferroelectric. The polarization accumulated in the ferroelectric capacitor is combined with the charges induced in the electrodes arranged above and below it, and does not disappear when the voltage is cut off. However, when the information is read out, the stored polarization is destroyed and the information is lost. In this method, an information rewriting operation is required. For this reason, the polarization inversion is repeated with the rewriting performed every reading operation, and the fatigue deterioration of the polarization becomes a problem. In this structure, since the polarization charge is read by the sense amplifier, a charge amount (typically 100 fC) that is greater than the detection limit of the sense amplifier is required. A ferroelectric has a polarization charge per area inherent to the material, and even when the memory cell is miniaturized, the electrode area needs to have a certain size as long as the same material is used. Therefore, it is difficult to reduce the capacitor size in proportion to the miniaturization of the process rule, which is not suitable for increasing the capacity.

これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴ（以下、「ＭＦＳＦＥＴ」という。）と呼ばれている。   On the other hand, since the FET type ferroelectric memory reads information by detecting the conduction state of the channel that changes depending on the polarization direction of the ferroelectric film, it can read information nondestructively. . Further, the output voltage amplitude can be increased by the amplification action of the FET, and miniaturization depending on the scaling law is possible. Conventionally, an FET transistor has been proposed in which a ferroelectric film serving as a gate insulating film is formed on a silicon substrate serving as a channel. This structure is called a Metal-Ferroelectric-Semiconductor (MFS) type FET (hereinafter referred to as “MFSFET”).

ところで、ＭＦＳＦＥＴからなるメモリセルには、通常、強誘電体膜の分極の向きに応じた２値データが記憶されるが、１メモリセルに多値データを記憶する方式のＭＦＳＦＥＴが、特許文献１に提案されている。   By the way, normally, binary data corresponding to the polarization direction of the ferroelectric film is stored in a memory cell made of MFSFET, but an MFSFET of a type that stores multi-value data in one memory cell is disclosed in Patent Document 1. Has been proposed.

この方式によれば、強誘電体膜を、チャネル領域の両側に位置する２つの領域と、この２つの領域の中間に位置する領域とに分け、各３つの領域の分極強誘電体膜の分極の向きを独立に制御することによって、１メモリセルに多値（３ビット８値）データを記憶させることができる。また、記憶された多値データに対応したＭＦＳＦＥＴの閾値の変化を検出することによって、多値データを読み出すことができる。これにより、ＭＦＳＦＥＴからなる強誘電体メモリの記憶容量を飛躍的に増大させることが可能となる。
特開２００６−１０８６４８号公報 According to this method, the ferroelectric film is divided into two regions located on both sides of the channel region and a region located between the two regions, and the polarization ferroelectric film of each of the three regions is divided. By independently controlling the direction of polarization, multi-value (3-bit 8-value) data can be stored in one memory cell. Further, the multi-value data can be read by detecting a change in the threshold value of the MFSFET corresponding to the stored multi-value data. As a result, the storage capacity of the ferroelectric memory made of MFSFET can be dramatically increased.
JP 2006-108648 A

しかしながら、上記のＭＦＳＦＥＴに記憶された多値データは、ドレイン電流の大きさによって判定されるが、３ビット８値の多値データに対応するドレイン電流は、２ビット４値しか取り得ない。そのため、実際には、ドレイン電流の向きを変えたドレイン電流の大きさの測定を２回行い、それらの組合せによって、ＭＦＳＦＥＴに記憶された多値データを判定する必要があり、読み出し動作が複雑になるという問題がある。   However, although the multi-value data stored in the MFSFET is determined by the magnitude of the drain current, the drain current corresponding to the 3-bit 8-value multi-value data can take only 2 bits and 4 values. Therefore, in practice, it is necessary to measure the magnitude of the drain current by changing the direction of the drain current twice, and to determine the multi-value data stored in the MFSFET by the combination thereof, which makes the read operation complicated. There is a problem of becoming.

本発明は、かかる課題に鑑みなされたもので、その主な目的は、簡単な動作で、ＭＦＳＦＥＴに記憶された多値データを読み出すことのできる半導体記憶装置を提供することにある。   The present invention has been made in view of such problems, and a main object thereof is to provide a semiconductor memory device capable of reading out multi-value data stored in an MFSFET with a simple operation.

本発明に係わる半導体記憶装置は、強誘電体膜からなるゲート絶縁膜と、半導体膜からなるチャネルとを有する第１の電界効果トランジスタで構成されたメモリセルと、メモリセルに直列に接続された読み出し用の負荷素子とを備え、メモリセルは、強誘電体膜の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶しており、メモリセルに記憶された多値データは、メモリセルと負荷素子との間の中間電位を検出することによって読み出され、読み出し動作は、メモリセルに記憶された多値データを、チャネル抵抗値の高い状態から順に判別することによって実行されることを特徴とする。   A semiconductor memory device according to the present invention includes a memory cell formed of a first field effect transistor having a gate insulating film made of a ferroelectric film and a channel made of a semiconductor film, and connected in series to the memory cell. A load element for reading, and the memory cell stores at least three or more channel resistance values according to the polarization state of the ferroelectric film as multi-value data, and the multi-value stored in the memory cell Data is read by detecting an intermediate potential between the memory cell and the load element, and the read operation is performed by sequentially determining the multi-value data stored in the memory cell from the state with the highest channel resistance value. It is executed.

このような構成により、簡単な方法で、かつ、低いチャネル抵抗値が記憶されたデータを破壊することなく、メモリセルに記憶された多値データを読み出すことができる。   With such a configuration, it is possible to read out the multi-value data stored in the memory cell by a simple method and without destroying the data in which the low channel resistance value is stored.

ある好適な実施形態において、上記読み出し動作は、負荷素子の抵抗値を、チャネル抵抗値に応じて、チャネル抵抗値の高い状態から順に変化させながら実行される。これにより、ｎ値のデータに対して、抵抗値の異なるｎ−１個の負荷抵抗を用意することなく、１個の負荷抵抗で読み出し動作を実行することができ、半導体記憶装置のチップサイズを縮小することができる。   In a preferred embodiment, the read operation is executed while changing the resistance value of the load element in order from the highest channel resistance value according to the channel resistance value. As a result, a read operation can be executed with one load resistor without preparing n-1 load resistors having different resistance values for n-value data, and the chip size of the semiconductor memory device can be reduced. Can be reduced.

ここで、上記負荷素子は、第２の電界効果トランジスタで構成されており、読み出し動作は、第２の電界効果トランジスタのゲート電極に印加する電圧を変化させることによって、負荷素子の抵抗値を変化させながら実行されることが好ましい。さらに、第２の電界効果トランジスタのチャネルは、第１の電界効果トランジスタのチャネルと共通の半導体膜からなることが好ましい。これにより、読み出し用の負荷素子を、メモリセルを構成するＭＦＳＦＥＴと同程度の素子サイズにすることができ、半導体記憶装置のチップサイズをより縮小することができる。   Here, the load element is composed of a second field effect transistor, and the read operation changes the resistance value of the load element by changing the voltage applied to the gate electrode of the second field effect transistor. It is preferable to be executed. Further, the channel of the second field effect transistor is preferably made of a semiconductor film common to the channel of the first field effect transistor. Thereby, the load element for reading can be made the same size as the MFSFET constituting the memory cell, and the chip size of the semiconductor memory device can be further reduced.

また、上記メモリセルは、複数配列されており、読み出し動作において、多値データが判別されたメモリセルは、メモリセルの通電が遮断されることが好ましい。これにより、データ判別後のメモリセルに記憶されたデータを破壊することなく、全てのメモリセルに記憶された多値データを読み出すことができる。   In addition, it is preferable that a plurality of the memory cells are arranged, and that the memory cells in which the multi-value data is determined in the read operation are cut off from energization of the memory cells. Thereby, the multi-value data stored in all the memory cells can be read without destroying the data stored in the memory cells after the data determination.

また、上記読み出し動作において、強誘電体膜に印加される電圧は、強誘電体膜の分極状態を変化させない値に設定されることが好ましい。これにより、メモリセルに記憶されたデータを破壊することなく、メモリセルに記憶された多値データを読み出すことができる。   In the read operation, the voltage applied to the ferroelectric film is preferably set to a value that does not change the polarization state of the ferroelectric film. Thereby, the multi-value data stored in the memory cell can be read without destroying the data stored in the memory cell.

本発明によれば、ＭＦＳＦＥＴからなるメモリセルに記憶された多値データを、簡単な方法で、かつ、記憶されたデータを破壊することなく読み出すことができ、大容量記憶が可能な半導体記憶装置を提供することができる。   According to the present invention, a multi-value data stored in a memory cell made of MFSFET can be read out by a simple method without destroying the stored data, and can be stored in a large capacity. Can be provided.

本願出願人は、選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルであって、セルサイズを小さくすることが可能な新規な半導体メモリセルの構成を、特願２００７−１０３７５４号の出願明細書に開示している。   The applicant of the present application discloses a configuration of a novel semiconductor memory cell, which is a memory cell composed of an MFSFET having a selection switching element and can reduce the cell size, in the application specification of Japanese Patent Application No. 2007-103754. is doing.

図１は、本願出願人が上記出願明細書で開示した半導体メモリセルの構成を説明した図で、（ａ）は断面図、（ｂ）は等価回路図である。   1A and 1B are diagrams illustrating a configuration of a semiconductor memory cell disclosed by the applicant of the present application in the above application specification, in which FIG. 1A is a cross-sectional view and FIG. 1B is an equivalent circuit diagram.

図１（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、メモリ素子を構成するＭＦＳＦＥＴ２１のゲート電極１２が形成され、常誘電体膜１６側には、選択スイッチング素子を構成するＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂが形成されている。また、半導体膜１４は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のチャネルを構成しており、半導体膜１４上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のソース電極１５ａ及びドレイン電極１５ｂが形成されている。   As shown in FIG. 1A, a ferroelectric film 13 and a paraelectric film 16 are laminated on a substrate 11 with a semiconductor film 14 interposed therebetween. The gate electrode 12 of the MFSFET 21 constituting the memory element is formed, and the gate electrodes 17a and 17b of the MISFETs 22 and 23 constituting the selective switching element are formed on the paraelectric film 16 side. The semiconductor film 14 constitutes a channel common to the MFSFET 21 and the MISFETs 22 and 23, and the source electrode 15 a and the drain electrode 15 b common to the MFSFET 21 and the MISFETs 22 and 23 are formed on the semiconductor film 14.

このような構成により、メモリ素子をなすＭＦＳＦＥＴ２１のゲート電極１２と、選択スイッチング素子をなすＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂとを、平面的に近接して配置できるため、セルサイズを小さくすることができる。   With such a configuration, the gate electrode 12 of the MFSFET 21 that forms the memory element and the gate electrodes 17a and 17b of the MISFETs 22 and 23 that form the selective switching element can be arranged close to each other in the plane, thereby reducing the cell size. Can do.

メモリ素子２１へのデータの書き込みは、図２（ａ）、（ｂ）に示すように、ゲート電極１７ａに電圧を印加して、ＭＩＳＦＥＴ２２をオンさせた状態で、ドレイン電極１５ｂ及びゲート電極１２間に電圧を印加することによって、強誘電体膜１３に垂直方向の電界を発生させ、これにより、強誘電体膜１３の分極状態を変化させることによって行われる。   As shown in FIGS. 2A and 2B, data is written into the memory element 21 between the drain electrode 15b and the gate electrode 12 with a voltage applied to the gate electrode 17a and the MISFET 22 turned on. By applying a voltage to the ferroelectric film 13, a vertical electric field is generated in the ferroelectric film 13, thereby changing the polarization state of the ferroelectric film 13.

また、メモリ素子２１に書き込まれたデータの読み出しは、図３に示すように、ゲート電極１７ａ、１７ｂに電圧を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ドレイン電極１５ｂ、ソース電極１５ａ間に電圧を印加し、強誘電体膜１３の分極状態に応じてチャネル導電率の変化を、メモリ素子２１と負荷素子２４との間の中間電位Ｖoutを検出することによって行われる。   Further, as shown in FIG. 3, the data written in the memory element 21 is read by applying a voltage to the gate electrodes 17a and 17b and turning on the MISFETs 22 and 23, as shown in FIG. A voltage is applied between them to change the channel conductivity according to the polarization state of the ferroelectric film 13 by detecting the intermediate potential Vout between the memory element 21 and the load element 24.

本発明における半導体記憶装置は、メモリ素子２１に、強誘電体膜の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶させるようにしたものである。   In the semiconductor memory device of the present invention, at least three channel resistance values corresponding to the polarization state of the ferroelectric film are stored in the memory element 21 as multi-value data.

以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。   Embodiments of the present invention will be described below with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of simplicity. In addition, this invention is not limited to the following embodiment.

図４は、本実施形態における半導体記憶装置の基本的な構成を示した図で、（ａ）は断面図、（ｂ）はその等価回路図である。   4A and 4B are diagrams showing a basic configuration of the semiconductor memory device according to the present embodiment, in which FIG. 4A is a cross-sectional view and FIG. 4B is an equivalent circuit diagram thereof.

図４（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、メモリ素子を構成するＭＦＳＦＥＴ（第１の電界効果トランジスタ）２１のゲート電極１２が形成され、常誘電体膜１６側には、選択スイッチング素子を構成するＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂが形成されている。   As shown in FIG. 4A, the ferroelectric film 13 and the paraelectric film 16 are laminated on the substrate 11 with the semiconductor film 14 interposed therebetween, and the ferroelectric film 13 side is formed. The gate electrode 12 of the MFSFET (first field effect transistor) 21 constituting the memory element is formed, and the gate electrodes 17a and 17b of the MISFETs 22 and 23 constituting the selective switching element are formed on the paraelectric film 16 side. Is formed.

ここで、半導体膜１４は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３、２４に共通のチャネルを構成しており、半導体膜１４上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のソース電極１５ａ及びドレイン電極１５ｂが形成されている。   Here, the semiconductor film 14 constitutes a channel common to the MFSFET 21 and the MISFETs 22, 23 and 24, and the source electrode 15 a and the drain electrode 15 b common to the MFSFET 21 and the MISFETs 22 and 23 are formed on the semiconductor film 14. ing.

また、常誘電体膜１６側には、読み出し用の負荷素子を構成するＭＩＳＦＥＴ（第２の電界効果トランジスタ）２４のゲート電極１７ｃが形成され、半導体膜１４上には、ＭＩＳＦＥＴ２４のソース・ドレイン電極１５ｅ、１５ｆが形成されている。ここで、ＭＩＳＦＥＴ２４のチャネルは、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３のチャネルを構成する半導体膜１４と同じ半導体膜１４で構成されている。   A gate electrode 17c of a MISFET (second field effect transistor) 24 constituting a load element for reading is formed on the paraelectric film 16 side, and source / drain electrodes of the MISFET 24 are formed on the semiconductor film 14. 15e and 15f are formed. Here, the channel of the MISFET 24 is composed of the same semiconductor film 14 as the semiconductor film 14 constituting the channels of the MFSFET 21 and the MISFETs 22 and 23.

本実施形態における半導体記憶装置の具体的な構成を以下に説明する。   A specific configuration of the semiconductor memory device according to the present embodiment will be described below.

図４（ａ）に示すように、単結晶チタン酸ストロンチウム（ＳｒＴｉＯ３、以下ＳＴＯ）からなる基板１１の（１００）面上に、厚さ３０ｎｍのルテニウム酸ストロンチウム（ＳｒＲｕＯ３、以下ＳＲＯ）膜からなるゲート電極１２が形成されている。 As shown in FIG. 4A, a strontium ruthenate (SrRuO 3 , hereinafter referred to as SRO) film having a thickness of 30 nm is formed on the (100) surface of a substrate 11 made of single crystal strontium titanate (SrTiO 3 , hereinafter referred to as STO). A gate electrode 12 is formed.

また、基板１１上には、厚さ４５０ｎｍのジルコニウム酸チタン酸鉛（Ｐｂ(Ｚｒ,Ｔｉ)Ｏ３、以下ＰＺＴ）膜からなるゲート絶縁膜を構成する強誘電体膜１３と、厚さ３０ｎｍのｎ型の酸化物半導体である酸化亜鉛（ＺｎＯ）膜からなるチャネルを構成する半導体膜１４が積層されている。 On the substrate 11, a ferroelectric film 13 constituting a gate insulating film made of a lead zirconate titanate (Pb (Zr, Ti) O 3 , hereinafter referred to as PZT) film having a thickness of 450 nm, and a thickness of 30 nm are formed. A semiconductor film 14 constituting a channel made of a zinc oxide (ZnO) film which is an n-type oxide semiconductor is stacked.

半導体膜１４上には、厚さ２０ｎｍのチタン（Ｔｉ）膜と、厚さ３０ｎｍの白金（Ｐｔ）膜の積層膜からなるソース・ドレイン電極１５ｂ〜１５ｆが形成されている。このとき、電極１５ｃは、ゲート電極１２に対するソース電極と、ゲート電極１７ａに対するドレイン電極を兼ねている。また、電極１５ｄは、ゲート電極１２に対するドレイン電極と、ゲート電極１７ｂに対するソース電極を兼ねている。   On the semiconductor film 14, source / drain electrodes 15b to 15f made of a laminated film of a titanium (Ti) film having a thickness of 20 nm and a platinum (Pt) film having a thickness of 30 nm are formed. At this time, the electrode 15c doubles as a source electrode for the gate electrode 12 and a drain electrode for the gate electrode 17a. The electrode 15d also serves as a drain electrode for the gate electrode 12 and a source electrode for the gate electrode 17b.

半導体膜１４上には、厚さ１００ｎｍの窒化珪素（ＳｉＮ）膜からなるゲート絶縁膜を構成する常誘電体膜１６が形成され、常誘電体膜１６上には、厚さ３０ｎｍのＴｉ層と厚さ１７ｎｍのＰｔ膜の積層膜からなる第２のゲート電極１７ａ、１７ｂ及び第３のゲート電極１７ｃが形成されている。   A paraelectric film 16 constituting a gate insulating film made of a silicon nitride (SiN) film having a thickness of 100 nm is formed on the semiconductor film 14, and a Ti layer having a thickness of 30 nm and a paraelectric film 16 are formed on the paraelectric film 16. Second gate electrodes 17a and 17b and a third gate electrode 17c made of a laminated film of a Pt film having a thickness of 17 nm are formed.

常誘電体膜１６上には、二酸化シリコン（ＳｉＯ２）膜からなる層間絶縁膜１８が形成されている。さらに、層間絶縁膜１８及び常誘電体膜１６中には、ソース・ドレイン電極１５ｂ、１５ｂ、１５ｅ、１５ｆに接続されたタングステンプラグ１９が形成され、層間絶縁膜１８上には、タングステンプラグ１９間を接続するアルミニウム配線２０が形成されている。ここで、メモリセルのドレイン電極１５ｂと負荷素子のソース電極１５ｅとは、タングステンプラグ１９及びアルミニウム配線２０を介して電気的に接続されている。 On the paraelectric film 16, an interlayer insulating film 18 made of a silicon dioxide (SiO 2 ) film is formed. Further, a tungsten plug 19 connected to the source / drain electrodes 15 b, 15 b, 15 e, 15 f is formed in the interlayer insulating film 18 and the paraelectric film 16, and between the tungsten plugs 19 is formed on the interlayer insulating film 18. The aluminum wiring 20 which connects is formed. Here, the drain electrode 15 b of the memory cell and the source electrode 15 e of the load element are electrically connected via a tungsten plug 19 and an aluminum wiring 20.

なお、ソース・ドレイン電極１５ｂ、１５ｃはゲート電極１７ａと、ソース・ドレイン電極１５ｃ、１５ｄはゲート電極１２と、ソース・ドレイン電極１５ｄ、１５ｂはゲート電極１７ｂと、ソース・ドレイン電極１５ｅ、１５ｆはゲート電極１７ｃと、それぞれ平面的に重なる部分を有することが望ましい。   The source / drain electrodes 15b and 15c are the gate electrode 17a, the source / drain electrodes 15c and 15d are the gate electrode 12, the source / drain electrodes 15d and 15b are the gate electrode 17b, and the source / drain electrodes 15e and 15f are the gate. It is desirable to have a part which overlaps with electrode 17c in each plane.

次に、本実施形態における半導体記憶装置の基本的な動作を説明する。   Next, the basic operation of the semiconductor memory device in this embodiment will be described.

まず、ＭＦＳＦＥＴ２１のゲート絶縁膜として使用するＰＺＴ膜１３の分極特性について説明する。厚さ４５０ｎｍのＰＺＴ膜１３の両面に、ＳＲＯ膜及びＴｉ膜からなる電極をそれぞれ形成し、ＰＺＴ膜１３に印加した電界に対して、得られた残留分極密度２Ｐｒを測定した。その結果、電極間に３Ｖ以上の電圧を印加したとき、分極は反転し、±１０Ｖの電圧を印加した後、電圧を０Ｖに戻したときに得られる分極密度２Ｐｒは、６０μＣ／ｃｍ2であった。 First, the polarization characteristics of the PZT film 13 used as the gate insulating film of the MFSFET 21 will be described. Electrodes composed of an SRO film and a Ti film were formed on both sides of the PZT film 13 having a thickness of 450 nm, and the obtained residual polarization density 2Pr was measured with respect to the electric field applied to the PZT film 13. As a result, when a voltage of 3 V or more was applied between the electrodes, the polarization was reversed, and after applying a voltage of ± 10 V, the polarization density 2Pr obtained when the voltage was returned to 0 V was 60 μC / cm 2. It was.

また、ＰＺＴ膜１３上に、厚さ３０ｎｍのＺｎＯ膜１４を形成し、ＺｎＯ膜１４のキャリア濃度をホール測定により求めたところ、２×１０１５ｃｍ−３であった。ＺｎＯ膜１４の厚さは３０ｎｍであるから、単位面積あたりのキャリア密度は６×１０９ｃｍ−２なる。これに、素電荷量１．６×１０−１９Ｃを乗じて求められる電荷密度は、９．６×１０−４μＣ／ｃｍ２であり、上述のＰＺＴ膜１３の分極電荷密度よりも小さい。従って、ＰＺＴ膜１３の分極が下向きのとき、この分極に反発してＺｎＯ膜１４中のキャリアが追い払われ、チャネルは空乏化する。一方、ＰＺＴ膜１３の分極が上向きのとき、分極密度に対応した密度のキャリアが、ＰＺＴ膜１３とＺｎＯ膜１４の界面に誘起される。 Further, a ZnO film 14 having a thickness of 30 nm was formed on the PZT film 13, and the carrier concentration of the ZnO film 14 was obtained by hole measurement, and found to be 2 × 10 15 cm −3 . Since the thickness of the ZnO film 14 is 30 nm, the carrier density per unit area is 6 × 10 9 cm −2 . The charge density obtained by multiplying this by an elementary charge amount of 1.6 × 10 −19 C is 9.6 × 10 −4 μC / cm 2 , which is smaller than the polarization charge density of the PZT film 13 described above. Therefore, when the polarization of the PZT film 13 is downward, the polarization is repelled, the carriers in the ZnO film 14 are driven away, and the channel is depleted. On the other hand, when the polarization of the PZT film 13 is upward, carriers having a density corresponding to the polarization density are induced at the interface between the PZT film 13 and the ZnO film 14.

次に、ＰＺＴ膜１３の分極によるＺｎＯ膜１４のキャリア濃度変調を利用したチャネル導電率変調について説明する。ＭＦＳＦＥＴ２１の第１のゲート電極１２に負電圧を印加したとき、ＰＺＴ膜１３の分極は下を向き、ＺｎＯ膜１４は空乏化するので、チャネル導電率は低くなる。すなわち、オフ状態となる。一方、ゲート電極１２に正電圧を印加したとき、ＰＺＴ膜１３の分極は上を向き、キャリア濃度が高くなるので、チャネル導電率は高くなる。すなわちオン状態となる。このように、ゲート電極１２に印加する電圧によって、チャネル（ＺｎＯ膜）１４の導電状態を制御できる。しかも、ゲート電極１２に印加する電圧を除去した状態でも、ＰＺＴ膜１３の分極は残留するので、導電状態は維持される。   Next, channel conductivity modulation using carrier concentration modulation of the ZnO film 14 due to polarization of the PZT film 13 will be described. When a negative voltage is applied to the first gate electrode 12 of the MFSFET 21, the polarization of the PZT film 13 faces downward and the ZnO film 14 is depleted, so that the channel conductivity is lowered. That is, it is turned off. On the other hand, when a positive voltage is applied to the gate electrode 12, the polarization of the PZT film 13 faces upward and the carrier concentration increases, so that the channel conductivity increases. That is, it is turned on. Thus, the conductive state of the channel (ZnO film) 14 can be controlled by the voltage applied to the gate electrode 12. Moreover, even when the voltage applied to the gate electrode 12 is removed, the polarization of the PZT film 13 remains, so that the conductive state is maintained.

これを確認するため、ＭＦＳＦＥＴ２１のサブスレッショルド特性を調べた。   In order to confirm this, the subthreshold characteristic of the MFSFET 21 was examined.

図５（ａ）に示すように、ソース電極１５ｃを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１２の電圧を掃引して、ドレイン電流ＩＤＳを測定した。 As shown in FIG. 5A, the drain current IDS was measured by sweeping the voltage of the gate electrode 12 with the source electrode 15c grounded and a voltage of 0.1 V applied to the drain electrode 15d.

図５（ｂ）は、ゲート電圧ＶＧＳを−１０Ｖから＋１０Ｖに掃引したときのドレイン電流ＩＤＳをプロットしたグラフである。ドレイン電流にヒステリシスが観測され、ゲート電圧を−１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流は１ｐＡ以下と小さく、１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流（図中のａ点）は１μＡ以上と大きい。これは、上述のように、負電圧印加でチャネル１４が空乏化して高抵抗に、正電圧印加で電荷蓄積状態となって低抵抗となるからである。 FIG. 5B is a graph plotting the drain current I DS when the gate voltage V GS is swept from −10V to + 10V. Hysteresis is observed in the drain current, and when the gate voltage is swept from −10V, the drain current flowing at 0V is as small as 1 pA or less, and when the gate voltage is swept from 10V, the drain current flowing at 0V (point a in the figure) ) Is as large as 1 μA or more. This is because, as described above, the channel 14 is depleted when a negative voltage is applied, resulting in a high resistance, and when a positive voltage is applied, a charge accumulation state is obtained, resulting in a low resistance.

さらに、ゲート電極１２に、例えば、−１．５Ｖ、−２．０Ｖ、−５．０Ｖを印加した後に、ゲート電圧０Ｖで流れるドレイン電流は、−１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流と、１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流との中間値（図中のｂ点、ｃ点、ｄ点）をとる。すなわち、ゲート電圧０Ｖで流れるドレイン電流の大きさに応じて多値データに対応させることによって、メモリセルに多値データを記憶させることが可能となる。   Furthermore, after applying, for example, −1.5 V, −2.0 V, and −5.0 V to the gate electrode 12, the drain current that flows at a gate voltage of 0 V is a drain that flows at a gate voltage of 0 V when swept from −10 V. An intermediate value (b point, c point, d point in the figure) between the current and the drain current flowing at a gate voltage of 0 V when swept from 10 V is taken. That is, multivalue data can be stored in the memory cell by making the multivalue data correspond to the magnitude of the drain current flowing at the gate voltage of 0V.

しかも、電圧を切断した状態であっても、ＰＺＴ膜１３の残留分極は保存されるため、電荷蓄積状態は維持される。実際、図６に示すように、図５（ｂ）中の点ａ〜ｄに対応した多値データを記憶させたＭＦＳＦＥＴ２１を室温下で１０４秒間放置した後でも、点ａ〜ｄに対応したドレイン電流ＩＤＳの比は維持される。 Moreover, even if the voltage is cut off, the residual polarization of the PZT film 13 is preserved, so that the charge accumulation state is maintained. In fact, as shown in FIG. 6, also MFSFET21 having stored multi-level data corresponding to a~d point in FIG. 5 (b) after standing for 10 4 seconds at room temperature, corresponding to the point a~d the ratio of drain current I DS is maintained.

図７は、選択スイッチング素子として用いるＭＩＳＦＥＴ２２、２３のサブスレッショルド特性を調べた結果である。なお、ゲート絶縁膜である常誘電体膜１６には、膜厚１００ｎｍのＳｉＮ膜を用いた。   FIG. 7 shows the results of examining the subthreshold characteristics of MISFETs 22 and 23 used as selective switching elements. For the paraelectric film 16 that is a gate insulating film, a SiN film having a thickness of 100 nm was used.

次に、再び図４（ａ）を参照しながら、本実施形態における半導体記憶装置の動作を説明する。   Next, the operation of the semiconductor memory device according to the present embodiment will be described with reference to FIG. 4A again.

非アクセス状態では、ＭＦＳＦＥＴ２１のゲート電極１２、及びＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂを接地する。ゲート電極１７ａ、１７ｂを接地することによって、２つのＭＩＳＦＥＴ２２、２３はオフとなっており、ソース、ドレイン電極１５ａ、１５ｂに任意の電圧を印加しても、ＭＦＳＦＥＴ２１に誤書き込みは生じない。   In the non-access state, the gate electrode 12 of the MFSFET 21 and the gate electrodes 17a and 17b of the MISFETs 22 and 23 are grounded. By grounding the gate electrodes 17a and 17b, the two MISFETs 22 and 23 are turned off. Even if an arbitrary voltage is applied to the source and drain electrodes 15a and 15b, no erroneous writing occurs in the MFSFET 21.

データの書き込み動作では、まず、ゲート電極１７ａ、１７ｂに正電圧（例えば１０Ｖ）を印加してＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース電極１５ａ、ドレイン電極１５ｂ及びゲート電極１２に電圧を印加し、ソース電極１５ａとゲート電極１２間、及びドレイン電極１５ｂとゲート電極１２間に、強誘電体膜１３の分極がすべて上を向くような電圧を印加することによって、リセット動作を行う。   In the data write operation, first, a voltage is applied to the source electrode 15a, the drain electrode 15b, and the gate electrode 12 in a state where a positive voltage (for example, 10V) is applied to the gate electrodes 17a and 17b to turn on the MISFETs 22 and 23. The reset operation is performed by applying a voltage between the source electrode 15a and the gate electrode 12 and between the drain electrode 15b and the gate electrode 12 so that the polarization of the ferroelectric film 13 is all upward.

次いで、ゲート電極１７ａ、１７ｂに正電圧（例えば１０Ｖ）を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース電極１５ａ、ドレイン電極１５ｂ、及びゲート電極１２に所定の電圧を印加する。これにより、ゲート絶縁膜（強誘電体膜）１３上のチャネル（半導体膜）１４とゲート電極１２の間に垂直方向の電界が印加される。   Next, a predetermined voltage is applied to the source electrode 15a, the drain electrode 15b, and the gate electrode 12 while applying a positive voltage (for example, 10V) to the gate electrodes 17a and 17b and turning on the MISFETs 22 and 23. As a result, a vertical electric field is applied between the channel (semiconductor film) 14 on the gate insulating film (ferroelectric film) 13 and the gate electrode 12.

例えば、“０”、”１”、”２”、”３”の４値のデータの書き込みは、次のようにして行うことができる。   For example, four-value data “0”, “1”, “2”, “3” can be written as follows.

データ”０”を書き込む場合、ゲート電極１２を接地し、ソース、ドレイン電極１５ａ、１５ｂに正電圧（例えば３．５ｖ）を印加する。また、データ”１”を書き込む場合、ゲート電極１２を接地し、ソース、ドレイン電極１５ａ、１５ｂ、に、データ”０”を書き込むときよりも小さい正電圧（例えば２．５Ｖ）を印加する。同様に、データ”２”を書き込む場合、ゲート電極１２を接地し、ソース、ドレイン電極１５ａ、１５ｂに、データ”１”を書き込むときよりも小さい正電圧（例えば１．５Ｖ）を印加する。また、データ”３”を書き込む場合、ゲート電極１２を接地し、ソース、ドレイン電極１５ａ、１５ｂに、データ”２”を書き込むときよりも小さい正電圧（例えば０Ｖ）を印加する。これにより、ゲート絶縁膜（強誘電体膜）１３に、大きさの異なる分極量が蓄積される。なお、この場合、上向きの分極量は、”３”＞”２”＞”１”＞”０”となる。   When data “0” is written, the gate electrode 12 is grounded, and a positive voltage (for example, 3.5 V) is applied to the source and drain electrodes 15a and 15b. When data “1” is written, the gate electrode 12 is grounded, and a positive voltage (for example, 2.5 V) smaller than that when data “0” is written is applied to the source and drain electrodes 15a and 15b. Similarly, when data “2” is written, the gate electrode 12 is grounded, and a positive voltage (for example, 1.5 V) smaller than that when data “1” is written is applied to the source and drain electrodes 15a and 15b. When data “3” is written, the gate electrode 12 is grounded, and a positive voltage (for example, 0 V) smaller than that when data “2” is written is applied to the source and drain electrodes 15a and 15b. As a result, different amounts of polarization are accumulated in the gate insulating film (ferroelectric film) 13. In this case, the upward polarization amount is “3”> “2”> “1”> “0”.

次に、“０”、”１”、”２”、”３”の４値のデータの読み出しは、次のようにして行うことができる。   Next, four-value data “0”, “1”, “2”, “3” can be read as follows.

図５（ｂ）に示した点ａ〜ｄのドレイン電流特性を有するＭＦＳＦＥＴ２１は、ゲート長(Ｌ）が１μｍ、ゲート幅（Ｗ）が１００μｍであり、読み出し電圧が０．１Ｖであるために、単位長さ(Ｗ／Ｌ＝１）あたりのチャネル抵抗値は、それぞれ約１ＭΩ（データ”３”）、約１００ＭΩ（データ”２”）、約１０ＧΩ（データ”１”）、約１ＴΩ（データ”０”）となる。これに接続する選択スイッチング素子２２、２３は、図５に示したサブスレッショルド特性を有し、このＭＩＳＦＥＴは、ゲート長(Ｌ)が２μｍ、ゲート幅(Ｗ）が８μｍであり、読み出し電圧は０．１Ｖであるために、単位長さ(Ｗ／Ｌ＝１)あたりの抵抗値は、オン状態で約４０ｋΩである。   The MFSFET 21 having the drain current characteristics at points a to d shown in FIG. 5B has a gate length (L) of 1 μm, a gate width (W) of 100 μm, and a read voltage of 0.1 V. The channel resistance values per unit length (W / L = 1) are about 1 MΩ (data “3”), about 100 MΩ (data “2”), about 10 GΩ (data “1”), and about 1 TΩ (data). 0 "). The selective switching elements 22 and 23 connected thereto have the subthreshold characteristics shown in FIG. 5. This MISFET has a gate length (L) of 2 μm, a gate width (W) of 8 μm, and a read voltage of 0. Therefore, the resistance value per unit length (W / L = 1) is about 40 kΩ in the on state.

また、メモリセルに接続された負荷素子も、選択スイッチング素子と同一の構成を有するＭＩＳＦＥＴ２４で構成されているため、その抵抗値は、オン状態の４０ｋΩからオフ状態の約１ＴΩまで、ゲート電極１７ｃの印加電圧の大きさにより可変である。それ故、読み出し時に、負荷素子におけるゲート電極１７ｃに所定の電圧を印加して、負荷素子の抵抗値を、上記の各チャネル抵抗値の間に設定することによって、メモリセルと負荷素子との間の中間電位を読み出すことで、４値のデータを判別することができる。   Further, since the load element connected to the memory cell is also composed of the MISFET 24 having the same configuration as the selective switching element, the resistance value of the gate electrode 17c is from 40 kΩ in the on state to about 1 TΩ in the off state. It is variable depending on the magnitude of the applied voltage. Therefore, at the time of reading, a predetermined voltage is applied to the gate electrode 17c in the load element, and the resistance value of the load element is set between the above-mentioned channel resistance values, so that the memory cell and the load element are connected. By reading the intermediate potential, it is possible to discriminate quaternary data.

しかしながら、チャネル抵抗値の小さなデータが記憶されているとき、負荷素子の抵抗値が小さく設定されて読み出しが行われると、メモリ素子に大きな電圧が印加されて、データがディスターブされるおそれがある。それ故、データの読み出しは、チャネル抵抗値の高い状態から順に判別することが望ましい。   However, when data with a small channel resistance value is stored, if the resistance value of the load element is set to a small value and reading is performed, a large voltage may be applied to the memory element to disturb the data. Therefore, it is desirable to read data in order from the highest channel resistance value.

すなわち、図８に示すように、最初に、データが”０”であるか否かを判定する。この時に、データが”０”以外と判定された場合には、次のステップに進み、データが”１”であるか否かを判定する。この時に、データが”１”以外と判定された場合には、次のステップに進み、データが”２”であるか否かを判定する。そして、データが”２”以外と判定された場合には、データが”３”であると判定する。このとき、負荷素子の抵抗値も、ステップ毎に小さくしていく。   That is, as shown in FIG. 8, it is first determined whether or not the data is “0”. At this time, if it is determined that the data is other than “0”, the process proceeds to the next step to determine whether or not the data is “1”. At this time, if it is determined that the data is other than “1”, the process proceeds to the next step to determine whether or not the data is “2”. When it is determined that the data is other than “2”, it is determined that the data is “3”. At this time, the resistance value of the load element is also decreased for each step.

電源電圧を１．８Ｖにした場合の具体的なステップを、図９（ａ）、（ｂ）を参照しながら説明する。メモリ素子２１に書き込まれたデータの読み出しは、図９（ａ）に示すように、ゲート電極１７ａ、１７ｂに電圧を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース・ドレイン電極間に電圧を印加し、強誘電体膜１３の分極状態に応じてチャネル導電率の変化を、メモリ素子２１と負荷素子２４との間の中間電位（出力電圧）Ｖoutを検出することによって行われる。図９（ｂ）は、負荷素子２４の抵抗値を変えて、メモリ素子２１に記憶されたデータを読み出したときの中間電位Ｖoutと、メモリ素子２１のソース側及びドレイン側に加わる電圧Ｖs、Ｖdを表にしたものである。   Specific steps when the power supply voltage is set to 1.8 V will be described with reference to FIGS. As shown in FIG. 9A, the data written in the memory element 21 is read between the source and drain electrodes with a voltage applied to the gate electrodes 17a and 17b and the MISFETs 22 and 23 turned on. A voltage is applied to change the channel conductivity according to the polarization state of the ferroelectric film 13 by detecting an intermediate potential (output voltage) Vout between the memory element 21 and the load element 24. FIG. 9B shows an intermediate potential Vout when data stored in the memory element 21 is read by changing the resistance value of the load element 24, and voltages Vs and Vd applied to the source side and the drain side of the memory element 21. Is a table.

最初に、チャネル抵抗値の高い状態に対応したデータ”０”を読み出すために、負荷素子２４の抵抗値を２００Ｇ（２×１０１１）Ωとする。この値は、データ”０”のチャネル抵抗値（１×１０１２）Ωの１／５である。このとき、図９（ｂ）の表に示すように、出力電圧Ｖoutは、データ”０”の場合には、１．５０Ｖとなり、それ以外のデータ”１”、”２”及び”３”の場合には、０．０９Ｖ以下となる。すなわち、１．５０Ｖが出力されたときは、メモリ素子２１に記憶されたデータは、”０”であると判定される。 First, in order to read out data “0” corresponding to a high channel resistance value, the resistance value of the load element 24 is set to 200 G (2 × 10 11 ) Ω. This value is 1/5 of the channel resistance value (1 × 10 12 ) Ω of data “0”. At this time, as shown in the table of FIG. 9B, the output voltage Vout is 1.50 V when the data is “0”, and the other data “1”, “2”, and “3”. In this case, it is 0.09V or less. That is, when 1.50 V is output, it is determined that the data stored in the memory element 21 is “0”.

次に、出力電圧Ｖoutが、０．０９Ｖ以下の場合、すなわち、記憶されたデータが”０”でないと判定した場合には、負荷素子２４の抵抗値を２Ｇ（２×１０９）Ωに下げる。なお、この値は、データ”１”のチャネル抵抗値（１×１０１０）Ωの１／５である。このとき、出力電圧Ｖoutは、データ”１”の場合には、１．５０Ｖとなり、それ以外のデータ”２”及び”３”の場合には、０．０９Ｖ以下となる。すなわち、１．５０Ｖが出力されたときは、メモリ素子２１に記憶されたデータは、”１”であると判定される。 Next, when the output voltage Vout is 0.09 V or less, that is, when it is determined that the stored data is not “0”, the resistance value of the load element 24 is lowered to 2 G (2 × 10 9 ) Ω. . This value is 1/5 of the channel resistance value (1 × 10 10 ) Ω of data “1”. At this time, the output voltage Vout is 1.50 V when the data is “1”, and is 0.09 V or less when the other data is “2” and “3”. That is, when 1.50 V is output, it is determined that the data stored in the memory element 21 is “1”.

次に、出力電圧Ｖoutが、０．０９Ｖ以下の場合、すなわち、記憶されたデータが”１”でないと判定した場合には、負荷素子２４の抵抗値を２０ＭＧ（２×１０７）Ωに下げる。なお、この値は、データ”２”のチャネル抵抗値（１×１０８）Ωの１／５である。このとき、出力電圧Ｖoutは、データ”２”の場合には、１．８０Ｖとなり、それ以外のデータ”３”の場合には、０．１Ｖとなる。すなわち、１．５０Ｖが出力されたときは、メモリ素子２１に記憶されたデータは、”２”であると判定され、０．１Ｖが出力されたときは、”３”であると判定される。 Next, when the output voltage Vout is 0.09 V or less, that is, when it is determined that the stored data is not “1”, the resistance value of the load element 24 is reduced to 20 MG (2 × 10 7 ) Ω. . This value is 1/5 of the channel resistance value (1 × 10 8 ) Ω of data “2”. At this time, the output voltage Vout is 1.80 V in the case of data “2”, and is 0.1 V in the case of other data “3”. That is, when 1.50 V is output, the data stored in the memory element 21 is determined to be “2”, and when 0.1 V is output, it is determined to be “3”. .

このように、メモリ素子２１に記憶された４値データを、チャネル抵抗値の高い状態から順に判別することによって、メモリ素子２１に記憶されたデータをディスターブすることなく、全てのデータを読み出すことができる。   As described above, by discriminating the quaternary data stored in the memory element 21 in order from the state with the highest channel resistance value, all the data can be read without disturbing the data stored in the memory element 21. it can.

例えば、もし、最初に負荷抵抗を２Ｇ（２×１０９）Ωに設定したとすると、メモリ素子２１にデータ”０”が記録されていた場合、メモリ素子２１には１．８Ｖの電圧が印加されてしまうことになり、メモリ素子２１に記憶されたデータがディスターブされるおそれがある。 For example, if the load resistance is initially set to 2 G (2 × 10 9 ) Ω, when data “0” is recorded in the memory element 21, a voltage of 1.8 V is applied to the memory element 21. As a result, the data stored in the memory element 21 may be disturbed.

また、同様の理由で、データ判別が終了したメモリ素子には、その後の判定で、メモリ素子に電圧がかからないようにすることが望ましい。   For the same reason, it is desirable that a memory element that has been subjected to data discrimination is not subjected to voltage in the subsequent judgment.

また、読み出し動作において、ＭＦＳＦＥＴ２１のゲート絶縁膜に印加される電圧は、書き込み電圧よりも小さいために、書き込まれたデータは消失しない。つまり、非破壊読み出しを実現できる。強誘電体膜の分極反転に伴う劣化は、１０１０〜１０１２回程度であることが知られている。それ故、破壊読み出し動作を行う従来のキャパシタ型強誘電体メモリでは読み出し回数に限界があった。本実施形態では、非破壊読み出しを実現しているため、無限回の読み出しが可能となる。 In the read operation, since the voltage applied to the gate insulating film of the MFSFET 21 is smaller than the write voltage, the written data is not lost. That is, nondestructive reading can be realized. It is known that the deterioration accompanying the polarization inversion of the ferroelectric film is about 10 10 to 10 12 times. Therefore, the conventional capacitor-type ferroelectric memory that performs the destructive read operation has a limit in the number of read operations. In the present embodiment, since non-destructive reading is realized, reading can be performed infinitely.

また、メモリ素子２１の両端に設けられた選択スイッチング素子２２、２３の抵抗値は、メモリ素子２１に記憶された多値データのうち、最も抵抗値が低い状態に比べて１０分の１以下であることが望ましい。選択スイッチング素子２２、２３の抵抗値が高いと、読み出し時に、メモリ素子２１のソース端にかかる電圧が増加してしまい、記憶されたデータがディスターブされてしまうおそれがある。   Further, the resistance values of the selective switching elements 22 and 23 provided at both ends of the memory element 21 are 1/10 or less of the multi-value data stored in the memory element 21 as compared with the lowest resistance value. It is desirable to be. If the resistance values of the selective switching elements 22 and 23 are high, the voltage applied to the source terminal of the memory element 21 increases during reading, and the stored data may be disturbed.

なお、本実施形態では、電子伝導型の強誘電体トランジスタを例にとって説明しているために、正孔伝導型の強誘電体トランジスタでは、チャネル抵抗の低い状態から順に判定することが望ましい。   In the present embodiment, since an electron conduction type ferroelectric transistor is described as an example, it is desirable that the hole conduction type ferroelectric transistor is determined in order from a low channel resistance.

次に、図３に示したメモリセル１００を、行列状（アレイ状）に配置した場合の回路構成を、図１０を参照しながら説明する。なお、図１０では、メモリセル１００−００、０１、１０、１１が、行方向に２個、列方向に２個配置された例を示す。   Next, a circuit configuration when the memory cells 100 shown in FIG. 3 are arranged in a matrix (array) will be described with reference to FIG. FIG. 10 shows an example in which two memory cells 100-00, 01, 10, and 11 are arranged in the row direction and two in the column direction.

各メモリ素子２１のゲート電極は、第１のワード線３０−０、１に接続されており、選択スイッチング素子２２、２３のゲート電極は、それぞれ、第２のワード線４０−０、１及び第３のワード線５０−０、１に接続されている。また、ソース電極１５ａは、ソース線７０−０、１に接続され、ドレイン電極１５ｂは、ビット線８０−０、１に接続されている。そして、ビット線８０−０、１の一端は、負荷素子２４に接続されている。   The gate electrode of each memory element 21 is connected to the first word lines 30-0 and 1, and the gate electrodes of the selective switching elements 22 and 23 are respectively the second word lines 40-0 and 1 and the first word lines 30-0 and 30. 3 word lines 50-0 and 1 are connected. The source electrode 15a is connected to the source lines 70-0 and 1, and the drain electrode 15b is connected to the bit lines 80-0 and 1. One ends of the bit lines 80-0 and 1 are connected to the load element 24.

本実施形態では、メモリセルを列方向に交互に反転して配置することにより、上下に隣り合うメモリセルが、ドレイン電極１５ｂおよびソース電極１５ａを共有する構成としている。これにより、セル占有面積を縮小できる。   In the present embodiment, the memory cells are alternately inverted in the column direction so that adjacent memory cells share the drain electrode 15b and the source electrode 15a. Thereby, the cell occupation area can be reduced.

次に、書き込まれた４値データの読み出し動作を、図１０を参照しながら説明する。ここでは、４値データのうち抵抗値の高いものから”０”、”１”、”２”、”３”とする。本動作中、全てのソース線７０−０、１、第１のワード線３０−０、１、非選択メモリ素子が接続された第２のワード線４０−１、５０−１は接地しておく。これにより、非選択メモリ素子に誤読み出しは発生しない。   Next, the read operation of the written quaternary data will be described with reference to FIG. Here, “0”, “1”, “2”, and “3” are set in order from the highest resistance value among the four-value data. During this operation, all the source lines 70-0, 1, the first word lines 30-0, 1, and the second word lines 40-1 and 50-1 to which the unselected memory elements are connected are grounded. . Thereby, erroneous reading does not occur in the non-selected memory element.

最初に、第２のワード線４０−０、５０−０に正電圧（例えば１０Ｖ）を印加し、メモリセル１００−００、１００−１０中のＭＩＳＦＥＴ２２、２３をオン状態にする。そして、負荷素子２４のＭＩＳＦＥＴのゲート電極１７ｃに電圧を印加して、負荷素子２４を、４値のうち、”０”以下”１”以上の抵抗値にする。この時、負荷素子２４に対してメモリ素子の抵抗値が高ければ、負荷素子２４とメモリセルの中間電位は、電源電圧に近い値が、低ければ接地電圧に近い値が出力される。すなわち、電源電圧に近い電圧が出力された時は、そのデータは”０”と判別され、接地電圧に近い電圧が出力された時は、”０”以外と判別される。   First, a positive voltage (for example, 10 V) is applied to the second word lines 40-0 and 50-0 to turn on the MISFETs 22 and 23 in the memory cells 100-00 and 100-10. Then, a voltage is applied to the gate electrode 17c of the MISFET of the load element 24 to make the load element 24 have a resistance value of “0” or less and “1” or more among the four values. At this time, if the resistance value of the memory element is higher than the load element 24, the intermediate potential between the load element 24 and the memory cell is a value close to the power supply voltage, and if it is low, a value close to the ground voltage is output. That is, when a voltage close to the power supply voltage is output, the data is determined as “0”, and when a voltage close to the ground voltage is output, it is determined as other than “0”.

次に、負荷素子２４の抵抗値を”１”以下”２”以上の値に下げ、上記と同様の方法でデータ判別を行う。これを繰り返して、すべての多値状態を判定する。   Next, the resistance value of the load element 24 is lowered to “1” or less and “2” or more, and data discrimination is performed by the same method as described above. This is repeated to determine all the multi-value states.

ここで、データ判別が終了したセルに関してはその後の判定でメモリセルに電圧がかからないようにする回路があることが望ましい。例えば、図１１に示すように、メモリセル２００と負荷抵抗２０１との間に電源遮断回路２０２を設け、メモリセル２００のデータを読み出して、センスアンプ２０３で出力した後、電源遮断回路２０２を作動させて、電源電圧がメモリセル２００にかからないようにする。   Here, with respect to the cells for which data discrimination has been completed, it is desirable to have a circuit that prevents voltage from being applied to the memory cells in subsequent judgments. For example, as shown in FIG. 11, a power cutoff circuit 202 is provided between the memory cell 200 and the load resistor 201, the data of the memory cell 200 is read and output by the sense amplifier 203, and then the power cutoff circuit 202 is activated. Thus, the power supply voltage is prevented from being applied to the memory cell 200.

次に、図１２（ａ）〜（ｅ）に示した工程断面図を参照しながら、本実施形態における半導体記憶装置の製造方法を説明する。   Next, a method for manufacturing the semiconductor memory device according to the present embodiment will be described with reference to process cross-sectional views shown in FIGS.

最初に、図１２（ａ）に示すように、ＳＴＯ基板１１上に、パルスレーザ堆積（ＰＬＤ）法を用いて、基板温度を７００℃にした状態で、厚さ３０ｎｍのＳＲＯ膜を形成する。その上に、レジストを塗布・パターニングした後、イオンミリング法によりＳＲＯ膜をエッチングすることにより、第１のゲート電極１２を形成する
次に、図１２（ｂ）に示すように、酸素雰囲気中で加熱してエッチングダメージを回復した後、基板１１上に、ＰＬＤ法を用いて、基板温度を７００℃にした状態で、厚さ４５０ｎｍのＰＺＴ膜１３を成長する。このときのターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．５２：０．４８である。この組成比で形成したＰＺＴ膜１３と、ＳＴＯ基板１１及びＳＲＯ膜１２との格子ミスマッチは３％以内であり、上記の成長条件下でＳＲＯ膜１２及びＰＺＴ膜１３はエピタキシャル成長することができる。この方法で成膜したＰＺＴ膜１３の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。 First, as shown in FIG. 12A, an SRO film having a thickness of 30 nm is formed on the STO substrate 11 using a pulse laser deposition (PLD) method in a state where the substrate temperature is set to 700 ° C. Then, after applying and patterning a resist, the first gate electrode 12 is formed by etching the SRO film by ion milling. Next, as shown in FIG. After recovering the etching damage by heating, a PZT film 13 having a thickness of 450 nm is grown on the substrate 11 using the PLD method in a state where the substrate temperature is set to 700 ° C. The composition of the sintered body used for the target at this time is Pb: Zr: Ti = 1: 0.52: 0.48. The lattice mismatch between the PZT film 13 formed at this composition ratio and the STO substrate 11 and the SRO film 12 is within 3%, and the SRO film 12 and the PZT film 13 can be epitaxially grown under the above growth conditions. When the surface of the PZT film 13 formed by this method was observed with an atomic force microscope (AFM), the mean square roughness was as extremely smooth as 3 nm or less.

次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯ膜１４を形成する。その上に、レジストを塗布・パターニングし、活性領域以外のＺｎＯ膜１４を希硝酸を用いてエッチングすることにより、チャネル１４を形成する。   Next, a ZnO film 14 having a thickness of 30 nm is formed in the same chamber of the PLD apparatus with the substrate temperature set at 400 ° C. On top of this, a resist is applied and patterned, and the channel 14 is formed by etching the ZnO film 14 other than the active region with dilute nitric acid.

次に、図１２（ｃ）に示すように、ＺｎＯ膜１４上にレジストを塗布・パターニングした後、電子線蒸着法を用いて、厚さ２０ｎｍのＴｉ膜、及び厚さ３０ｎｍのＰｔ膜を形成した後、溶剤でレジストを除去することにより、所望の位置にソース・ドレイン電極１５ａ〜１５ｆを形成する。   Next, as shown in FIG. 12C, after applying and patterning a resist on the ZnO film 14, a 20 nm thick Ti film and a 30 nm thick Pt film are formed by electron beam evaporation. Then, the source / drain electrodes 15a to 15f are formed at desired positions by removing the resist with a solvent.

次に、図１２（ｄ）に示すように、スパッタ法を用いて、ＺｎＯ膜１４上に、厚さ１００ｎｍのＳｉＮ膜１６を形成する。その上に、レジストを塗布・パターニングした後、電子線蒸着法を用いて、厚さ３０ｎｍのＴｉ膜及び厚さ１７０ｎｍのＰｔ膜を形成した後、溶剤でレジストを除去することにより、所望の位置に第２のゲート電極１７ａ、１７ｂ、及び第３のゲート電極１７ｃを形成する。   Next, as shown in FIG. 12D, a SiN film 16 having a thickness of 100 nm is formed on the ZnO film 14 by sputtering. Further, after applying and patterning a resist, a 30 nm thick Ti film and a 170 nm thick Pt film are formed by electron beam evaporation, and then the resist is removed with a solvent to obtain a desired position. Second gate electrodes 17a and 17b and a third gate electrode 17c are formed.

次に、図１２（ｅ）に示すように、ＳｉＮ膜１６上に、プラズマＣＶＤ法を用いて、ＳｉＯ２膜（層間絶縁膜）１８を形成したした後、その上にレジストを塗布・パターニングし、ドライエッチング法を用いてＳｉＯ２膜１８及びＳｉＮ膜１６を貫通するコンタクトホールをソース・ドレイン電極上に開口する。そして、開口したコンタクトホール内に、ブランケットＣＶＤ法を用いて、タングステンを堆積した後、化学機械研磨（ＣＭＰ）法を用いて、ＳｉＯ２膜１８表面のタングステンを除去してプラグ１９を形成する。最後に、ＳｉＯ２膜上にスパッタ法を用いてＡｌ膜を形成し、その上にレジストを塗布・パターニングして配線パターンを形成して、図４（ａ）に示した半導体記憶装置を完成する。 Next, as shown in FIG. 12E, a SiO 2 film (interlayer insulating film) 18 is formed on the SiN film 16 by plasma CVD, and then a resist is applied and patterned thereon. Then, a contact hole penetrating the SiO 2 film 18 and the SiN film 16 is opened on the source / drain electrodes by dry etching. Then, tungsten is deposited in the opened contact hole using a blanket CVD method, and then the tungsten on the surface of the SiO 2 film 18 is removed using a chemical mechanical polishing (CMP) method to form a plug 19. Finally, an Al film is formed on the SiO 2 film by sputtering, and a resist is applied and patterned thereon to form a wiring pattern, thereby completing the semiconductor memory device shown in FIG. .

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、メモリセルを選択スイッチング素子を備えた構成のものを用いたが、メモリ素子がＭＦＳＦＥＴで構成されたものであれば、選択スイッチング素子を備えていないメモリセルを用いても、同様の効果を得ることができる。   As mentioned above, although this invention was demonstrated by suitable embodiment, such description is not a limitation matter and of course various modifications are possible. For example, in the above embodiment, a memory cell having a selection switching element is used. However, if the memory element is a MFSFET, a memory cell having no selection switching element may be used. The same effect can be obtained.

また、上記実施形態においては、ＭＦＳＦＥＴの構造を、金属-強誘電体-半導体の積層構造としたが、金属-強誘電体-常誘電体-半導体の積層構造や、金属と半導体との間に強誘電体を用いた構造（例えば、金属-強誘電体-金属-常誘電体-半導体の積層構造等）としても、同様の効果を得ることができる。   In the above embodiment, the MFSFET has a metal-ferroelectric-semiconductor laminated structure, but a metal-ferroelectric-paraelectric-semiconductor laminated structure, or between a metal and a semiconductor. The same effect can be obtained even in a structure using a ferroelectric (for example, a metal-ferroelectric-metal-paraelectric-semiconductor laminated structure).

また、上記実施形態では、基板１１にＳＴＯ基板を用いたが、シリコン基板上に絶縁膜を形成したものや、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）からなる基板を用いてもよい。また、強誘電体膜１３にＰＺＴ膜を用いたが、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２等を用いてもよい。また、チャネルとなる半導体膜１４にＺｎＯ膜を用いたが、ＷＯ３、ＩＴＯ（ＩｎＯ−ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ｘＳｒｘＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ｘＣａｘＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体、多結晶シリコン、アモルファスシリコンなどのＩＶ族半導体などを用いてもよい。また、常誘電体膜１６にＳｉＮ膜を用いたが、マグネシウムを添加したＺｎＯ膜（ＭｇｘＺｎ１−ｘＯ）、窒化アルミニウム（ＡｌＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜などを用いてもよい。また、各電極には、ＩＴＯ、ＺｉＴＯ（Ｚｎ−Ｉｎ−Ｓｎ−Ｏ）なども使用することができる。 In the above-described embodiment, the STO substrate is used as the substrate 11. However, a substrate in which an insulating film is formed on a silicon substrate, or a substrate made of sapphire or lanthanum aluminum oxide (LaAlO 3 ) may be used. Further, although the PZT film is used for the ferroelectric film 13, SrBi 2 Ta 2 O 9 , Bi 4-x La x Ti 3 O 12 or the like may be used. Although using ZnO film on a semiconductor film 14 to be a channel, WO 3, ITO (InO- SnO), IGZO (InGaO 3 (ZnO) 5), STO, LSCO (La 2-x Sr x CuO 4), LCMO (La 1-x Ca x MnO 3 ), PCMO (Pr 1-x Ca x MnO 3 ) and other transparent semiconductors, superconducting oxides, oxide semiconductors containing Mott transition, or indium nitride A nitride semiconductor such as (InN) or gallium nitride (GaN), or a group IV semiconductor such as polycrystalline silicon or amorphous silicon may be used. Moreover, although the SiN film is used for the paraelectric film 16, a ZnO film (Mg x Zn 1-x O) added with magnesium, an aluminum nitride (AlN) film, an aluminum oxide (Al 2 O 3 ) film, or the like is used. May be. In addition, ITO, ZiTO (Zn—In—Sn—O), or the like can be used for each electrode.

本発明に係る半導体記憶装置は、強誘電体を用いた不揮発性メモリとして有用であり、すでに実用化されているキャパシタ型の強誘電体不揮発性メモリと比較し、格段にスケーリングメリットがあり、６５ｎｍＣＭＯＳなどの次世代のプロセス、及び、ロジック上に積層したメモリデバイスとしての応用に期待される。   The semiconductor memory device according to the present invention is useful as a nonvolatile memory using a ferroelectric material, and has a scaling merit as compared with a capacitor-type ferroelectric nonvolatile memory that has already been put into practical use. It is expected to be applied to next-generation processes such as, and memory devices stacked on logic.

選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルの構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。It is the figure which showed the structure of the memory cell which consists of MFSFET provided with the selection switching element, (a) is sectional drawing, (b) is an equivalent circuit schematic. （ａ）及び（ｂ）は、選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルの動作を説明した断面図である。(A) And (b) is sectional drawing explaining operation | movement of the memory cell which consists of MFSFET provided with the selection switching element. 本発明の実施形態における半導体記憶装置の構成を示した回路図である。1 is a circuit diagram showing a configuration of a semiconductor memory device in an embodiment of the present invention. 本発明の実施形態における半導体記憶装置の構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。1A and 1B are diagrams illustrating a configuration of a semiconductor memory device according to an embodiment of the present invention, in which FIG. 1A is a cross-sectional view, and FIG. 本実施形態におけるＭＦＳＦＥＴのサブスレッショルド特性を調べた図で、（ａ）は測定方法を示した回路図、（ｂ）はサブスレッショルド特性を示したグラフである。It is the figure which investigated the subthreshold characteristic of MFSFET in this embodiment, (a) is the circuit diagram which showed the measuring method, (b) is the graph which showed the subthreshold characteristic. 本実施形態におけるＭＦＳＦＥＴのデータ保持特性を示した図である。It is the figure which showed the data retention characteristic of MFSFET in this embodiment. 本実施形態におけるＭＩＳＦＥＴのサブスレッショルド特性を示したグラフである。It is the graph which showed the subthreshold characteristic of MISFET in this embodiment. 本実施形態における半導体記憶装置の読み出し動作を示したステップ図である。It is a step diagram showing a read operation of the semiconductor memory device in the present embodiment. 本実施形態における半導体記憶装置の読み出し動作を説明した図で、（ａ）は回路図、（ｂ）は、負荷素子の抵抗値を変えて読み出したときの出力電圧と、メモリ素子に加わる電圧の値を示した表である。4A and 4B are diagrams illustrating a read operation of the semiconductor memory device according to the present embodiment, where FIG. 5A is a circuit diagram, and FIG. It is the table | surface which showed the value. 本実施形態におけるメモリセルをアレイ状に配置した回路構成図である。It is a circuit block diagram which has arrange | positioned the memory cell in this embodiment in the array form. 本実施形態における電源遮断機構を示した回路ブロック図である。It is the circuit block diagram which showed the power-supply-cutoff mechanism in this embodiment. （ａ）〜（ｅ）は、本実施形態における半導体記憶装置の製造方法を示した断面図である。(A)-(e) is sectional drawing which showed the manufacturing method of the semiconductor memory device in this embodiment.

符号の説明Explanation of symbols

１１ 基板
１２ ゲート電極
１３ 強誘電体膜
１４ 半導体膜
１５ａ〜１５ｆ ソース・ドレイン電極
１６ 常誘電体膜
１７ａ、１７ｂ、１７ｃ ゲート電極
１８ 層間絶縁膜
１９ タングステンプラグ
２０ アルミニウム配線
２１ メモリ素子
２２、２３ 選択スイッチング素子
２４ 負荷素子
３０ 第１のワード線
４０ 第２のワード線
５０ 第３のワード線
７０ ソース線
８０ ビット線
１００ メモリセル DESCRIPTION OF SYMBOLS 11 Substrate 12 Gate electrode 13 Ferroelectric film 14 Semiconductor film 15a-15f Source / drain electrode 16 Paraelectric film 17a, 17b, 17c Gate electrode 18 Interlayer insulating film 19 Tungsten plug 20 Aluminum wiring 21 Memory element 22, 23 Selective switching Element 24 Load element 30 First word line 40 Second word line 50 Third word line 70 Source line 80 Bit line 100 Memory cell

Claims (6)

強誘電体膜からなるゲート絶縁膜と、半導体膜からなるチャネルとを有する第１の電界効果トランジスタで構成されたメモリセルと、
前記メモリセルに直列に接続された読み出し用の負荷素子と
を備えた半導体記憶装置であって、
前記メモリセルは、前記強誘電体膜の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶しており、
前記メモリセルに記憶された多値データは、前記メモリセルと前記負荷素子との間の中間電位を検出することによって読み出され、
前記読み出し動作は、前記メモリセルに記憶された多値データを、前記チャネル抵抗値の高い状態から順に判別することによって実行される、半導体記憶装置。 A memory cell composed of a first field effect transistor having a gate insulating film made of a ferroelectric film and a channel made of a semiconductor film;
A semiconductor memory device comprising a read load element connected in series to the memory cell,
The memory cell stores, as multi-value data, a channel resistance value of at least three or more values according to the polarization state of the ferroelectric film,
The multi-value data stored in the memory cell is read by detecting an intermediate potential between the memory cell and the load element,
The semiconductor memory device, wherein the read operation is executed by sequentially determining the multi-value data stored in the memory cell from a state in which the channel resistance value is high. 前記読み出し動作は、前記負荷素子の抵抗値を、前記チャネル抵抗値に応じて、該チャネル抵抗値の高い状態から順に変化させながら実行される、請求項１に記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein the read operation is executed while changing a resistance value of the load element in order from a state in which the channel resistance value is high in accordance with the channel resistance value. 前記負荷素子は、第２の電界効果トランジスタで構成されており、
前記読み出し動作は、前記第２の電界効果トランジスタのゲート電極に印加する電圧を変化させることによって、前記負荷素子の抵抗値を変化させながら実行される、請求項２に記載の半導体記憶装置。 The load element is composed of a second field effect transistor,
The semiconductor memory device according to claim 2, wherein the read operation is executed while changing a resistance value of the load element by changing a voltage applied to a gate electrode of the second field effect transistor. 前記第２の電界効果トランジスタのチャネルは、前記第１の電界効果トランジスタのチャネルと共通の前記半導体膜からなる、請求項３に記載の半導体記憶装置。   4. The semiconductor memory device according to claim 3, wherein the channel of the second field effect transistor is made of the semiconductor film common to the channel of the first field effect transistor. 5. 前記メモリセルは、複数配列されており、
前記読み出し動作において、多値データが判別されたメモリセルは、該メモリセルの通電が遮断される、請求項１に記載の半導体記憶装置。 A plurality of the memory cells are arranged,
2. The semiconductor memory device according to claim 1, wherein, in the read operation, the memory cell from which the multi-value data is determined is cut off from energization of the memory cell. 前記読み出し動作において、前記強誘電体膜に印加される電圧は、該強誘電体膜の分極状態を変化させない値に設定される、請求項１に記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein in the read operation, a voltage applied to the ferroelectric film is set to a value that does not change a polarization state of the ferroelectric film.
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