JP2008172124A - 発光装置 - Google Patents
発光装置 Download PDFInfo
- Publication number
- JP2008172124A JP2008172124A JP2007005581A JP2007005581A JP2008172124A JP 2008172124 A JP2008172124 A JP 2008172124A JP 2007005581 A JP2007005581 A JP 2007005581A JP 2007005581 A JP2007005581 A JP 2007005581A JP 2008172124 A JP2008172124 A JP 2008172124A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current
- light emitting
- nmos transistor
- pmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000005070 sampling Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 29
- 230000000875 corresponding effect Effects 0.000 description 8
- 230000001276 controlling effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000007599 discharging Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Images
Landscapes
- Laser Beam Printer (AREA)
- Semiconductor Lasers (AREA)
Abstract
【解決手段】 自動光量制御期間に決定されたホールドコンデンサ端子の電圧に基づいた駆動電流をレーザダイオード1に供給する駆動電流供給期間中に、サンプルホールド回路の充電電流を発生するPMOSトランジスタをOFF状態にするのと同時にソース(主電極領域)電位を形成されるウエル領域の電位よりも低くし、放電電流を発生するNMOSトランジスタをOFF状態にするのと同時にソース(主電極領域)電位を形成されるウエル領域の電位よりも高くする制御手段を設ける。
【選択図】 図2
Description
したがってリーク電流をホールドコンデンサの電位変動に影響を与えないほど小さくする必要がある。
しかしながらこの構成では、バッファ回路が必要であり、回路構成が複雑化する。
発光素子と、
該発光素子の光量をモニタして該光量に応じた電流を出力する光検出素子と、
前記光検出素子の出力電流を電圧に変換して、該電圧を出力する電流−電圧変換回路と、
前記電流−電圧変換回路の出力電圧と基準電圧との差電圧に応じた電圧信号を出力するコンパレータと、
前記コンパレータから出力された前記電圧信号に応じた出力電圧を少なくともPMOSトランジスタ又はNMOSトランジスタのゲート領域に印加されるように為した充放電制御回路と、
前記充放電制御回路から出力された出力電流に基づいた電荷を保持する保持手段と、
前記保持手段をサンプリング状態及びホールド状態のうち、一方の状態を制御するサンプルホールド制御手段と、
を有し、
前記充放電制御回路は、前記保持手段がホールド状態である場合に、前記PMOSトランジスタのソース領域の電位を該PMOSトランジスタのウエル電位より低い値に設定するか、又はNMOSトランジスタのソース領域の電位を該NMOSトランジスタのウエル電位より高い値に設定するように為したものである。
発光素子と、
該発光素子の光量をモニタして該光量に応じた電流を出力する光検出素子と、
前記光検出素子の出力電流を電圧に変換して、該電圧を出力する電流−電圧変換回路と、
前記電流−電圧変換回路の出力電圧と基準電圧との差電圧に応じた電圧信号を出力するコンパレータと、
前記コンパレータから出力された前記電圧信号に応じた出力電圧を少なくともPMOSトランジスタ又はNMOSトランジスタのゲート領域に印加されるように為した充放電制御回路と、
前記充放電制御回路から出力された出力電流に基づいた電荷を保持する保持手段と、
前記保持手段をサンプリング状態及びホールド状態のうち、一方の状態を制御するサンプルホールド制御手段と、
を有し、
前記充放電制御回路は、前記保持手段がホールド状態である場合に、前記PMOSトランジスタのソース領域の電位を該PMOSトランジスタのウエル電位より低い値に設定すること、及びNMOSトランジスタのソース領域の電位を該NMOSトランジスタのウエル電位より高い値に設定するように為したものである。
図1に本発明の第1の実施形態の発光装置の全体ブロック図を示す。
次に具体的な動作について説明する。
自動光量制御期間(APC期間)では、データ信号によりスイッチング回路9が導通状態となりレーザダイオードに電流を供給し、レーザダイオードを点灯させる。
点灯したレーザダイオード1の出力光は、フォトダイオード2で光−電流変換される。
フォトダイオード2の出力電流は、電流−電圧変換回路3において電圧信号Vmonに変換される。
サンプルホールド回路6は電圧信号Vcompを受ける。
本期間中、サンプルホールド回路6はサンプリング状態に制御されている。
したがって、電圧保持部であるホールドコンデンサ7は、電圧信号Vcompに基づいて充放電され、ホールドコンデンサの端子電圧Vchを制御する。
最終的に、レーザダイオード1の光量は所望の光量に制御される。
したがって、APC期間に決定されたホールドコンデンサ端子の電圧Vchを保持することになる。
サンプルホールド回路6は、充電用電流源となるPMOSトランジスタP1と、放電用電流源となるNMOSトランジスタN1と、電圧保持部であるホールドコンデンサ7と、を有する。
コンパレータ回路4の出力電圧Vcompは、充放電電流制御回路10に入力される。
次に、サンプルホールド回路6の動作について説明する。
したがって、ホールドコンデンサ端子電圧Vchを一定に保つこととなる。
したがって、ホールドコンデンサ端子電圧Vchを上昇させることとなる。
したがって、ホールドコンデンサ端子電圧Vchを下降させることとなる。
上述した動作をする充放電電流制御回路10の回路構成例を図3に示す。
電流I3−Iaと等しい電流がホールドコンデンサ7を放電する。
電流Iaを出力するもう一つのNMOSトランジスタN102は、ドレインがPMOSトランジスタP101のドレインに接続されている。
電流Iaと等しい電流がホールドコンデンサ7を充電する。
この回路構成において、定電流源S1が供給する電流I3を電圧信号Vmonが基準電圧Vrと等しいときに流れる電流Iaの2倍に設定すれば、サンプルホールド回路6は上述の動作を実現できる。
図4に示す回路は、PMOSトランジスタP102とNMOSトランジスタN104と抵抗R103及び抵抗R104とから構成されている。
コンパレータ回路4から電圧信号Vcompと電圧信号/Vcompが入力される。
図5はNMOSトランジスタの制御電極電圧Vg−ドレイン(主電極領域)電流Id特性を示したものである。
PMOSトランジスタにおいても同様なことが行えるので、説明は省略する。
したがって画質の劣化を防ぐ事ができる。
第2の実施形態は第1の実施形態に対して、サンプルホールド回路6の構成のみが異なる。
図7に本発明の第2の実施形態におけるサンプルホールド回路6の構成を示す。
図7では、図2と同じ回路及び素子、又は同様の回路及び素子は同じ符号で示している。
第3の実施形態は第1の実施形態及び第2の実施形態に対して、サンプルホールド回路6の構成のみが異なる。
図8では、図2及び図7と同等の回路及び素子は同じ符号で示している。
なお、その説明は省略し、図2及び図5との相違点のみ説明する。
第1の実施形態と同様に、PMOSトランジスタP1の形成されるウエル領域は電源電圧Vccに接続され、NMOSトランジスタN1の形成されるウエル領域は接地電位に接続されている。
2 フォトダイオード
3 電流―電圧変換回路
4 コンパレータ
5 基準電圧電源
6 サンプルホールド回路
7 ホールドコンデンサ
8 駆動電流発生回路
9 スイッチング回路
10 充放電電流制御回路
11,12 電流源
21 P型半導体基板
22 N型ウェル
23 P型ウェル、
24 PMOSトランジスタP1のソース領域(主電極領域)
25 PMOSトランジスタP1のドレイン領域(主電極領域)
26 PMOSトランジスタP1の制御電極配線
27 NMOSトランジスタN1のソース領域(主電極領域)
28 NMOSトランジスタN1のドレイン領域(主電極領域)
29 NMOSトランジスタN1の制御電極配線
30,31 ポリシリコン抵抗
P1 充電用電流源となるPMOSトランジスタ
N1 放電用電流源となるNMOSトランジスタ
R1,R2 抵抗
SW1,SW2 スイッチ素子
Claims (14)
- 発光素子と、
該発光素子の光量をモニタして該光量に応じた電流を出力する光検出素子と、
前記光検出素子の出力電流を電圧に変換して、該電圧を出力する電流−電圧変換回路と、
前記電流−電圧変換回路の出力電圧と基準電圧との差電圧に応じた電圧信号を出力するコンパレータと、
前記コンパレータから出力された前記電圧信号に応じた出力電圧を少なくともPMOSトランジスタ又はNMOSトランジスタのゲート領域に印加されるように為した充放電制御回路と、
前記充放電制御回路から出力された出力電流に基づいた電荷を保持する保持手段と、
前記保持手段をサンプリング状態及びホールド状態のうち、一方の状態を制御するサンプルホールド制御手段と、
を有し、
前記充放電制御回路は、前記保持手段がホールド状態である場合に、前記PMOSトランジスタのソース領域の電位を該PMOSトランジスタのウエル電位より低い値に設定するか、又はNMOSトランジスタのソース領域の電位を該NMOSトランジスタのウエル電位より高い値に設定するように為したことを特徴とする発光装置。 - 発光素子と、
該発光素子の光量をモニタして該光量に応じた電流を出力する光検出素子と、
前記光検出素子の出力電流を電圧に変換して、該電圧を出力する電流−電圧変換回路と、
前記電流−電圧変換回路の出力電圧と基準電圧との差電圧に応じた電圧信号を出力するコンパレータと、
前記コンパレータから出力された前記電圧信号に応じた出力電圧を少なくともPMOSトランジスタ又はNMOSトランジスタのゲート領域に印加されるように為した充放電制御回路と、
前記充放電制御回路から出力された出力電流に基づいた電荷を保持する保持手段と、
前記保持手段をサンプリング状態及びホールド状態のうち、一方の状態を制御するサンプルホールド制御手段と、
を有し、
前記充放電制御回路は、前記保持手段がホールド状態である場合に、前記PMOSトランジスタのソース領域の電位を該PMOSトランジスタのウエル電位より低い値に設定すること、及びNMOSトランジスタのソース領域の電位を該NMOSトランジスタのウエル電位より高い値に設定するように為したことを特徴とする発光装置。 - 前記発光素子はレーザダイオードであり、前記光検出素子はフォトダイオードであることを特徴とする請求項1又は2に記載の発光装置。
- 前記充放電制御回路は、第1の出力電圧と第2の出力電圧をそれぞれ前記PMOSトランジスタと前記NMOSトランジスタの各ゲート領域に印加することを特徴とする請求項1乃至3の何れか1項に記載の発光装置。
- 前記コンパレータは、前記電圧信号と前記電圧信号の反転信号を出力し、該信号の何れか一方は前記充放電制御回路に入力され、該信号の他方は前記PMOSトランジスタ又は前記NMOSトランジスタのゲート領域に直接入力され、
前記充放電制御回路は、該信号の他方が入力されたMOSトランジスタとは異なるMOSトランジスタのゲート領域に前記出力電圧を印加することを特徴とする請求項1乃至3の何れか1項に記載の発光装置。 - 前記サンプルホールド制御手段は、前記PMOSトランジスタの制御電極に電源電圧を入力し、前記NMOSトランジスタの制御電極に接地電位を入力することで、前記保持手段をホールド状態とすることを特徴とする請求項1乃至5の何れか1項に記載の発光装置。
- 前記PMOSトランジスタの形成されたウエル領域は電源電圧に保持され、
前記PMOSトランジスタの他方の主電極領域は第1の抵抗を介して電源電圧に保持され、
前記PMOSトランジスタの他方の主電極領域と前記第1の抵抗との間に接続された第1の電流源を有することを特徴とする請求項1乃至6の何れか1項に記載の発光装置。 - 前記サンプルホールド制御手段は、前記第1の電流源をオフ状態として前記保持手段をサンプリング状態とし、
前記第1の電流源をオン状態として前記保持手段をホールド状態とすることを特徴とする請求項7に記載の発光装置。 - 前記NMOSトランジスタの形成されたウエル領域は接地電位に保持され、
前記NMOSトランジスタの他方の主電極領域は第2の抵抗を介して接地電位に保持され、
前記NMOSトランジスタの他方の主電極領域と前記第2の抵抗との間に接続された第2の電流源を有することを特徴とする請求項1乃至6の何れか1項に記載の発光装置。 - 前記サンプルホールド制御手段は、前記第2の電流源をオフ状態として前記保持手段をサンプリング状態とし、
前記第2の電流源をオン状態として前記保持手段をホールド状態とすることを特徴とする請求項9に記載の発光装置。 - 前記第1の抵抗は、ポリシリコンで構成されていることを特徴とする請求項7又は8に記載の発光装置。
- 前記第2の抵抗は、ポリシリコンで構成されていることを特徴とする請求項9又は10に記載の発光装置。
- 前記PMOSトランジスタ及び前記NMOSトランジスタのいずれか一方が形成されるウエル領域は、半導体基板と電気的に導通する構造である特徴とする請求項1乃至12の何れか1項に記載の発光装置。
- 前記PMOSトランジスタが形成されるウエル領域と、前記NMOSトランジスタが形成されるウエル領域は半導体基板に形成され、
前記ウエル領域の何れか一方と前記半導体基板は同一導電型であることを特徴とする請求項1乃至12の何れか1項に記載の発光装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007005581A JP4921181B2 (ja) | 2007-01-15 | 2007-01-15 | 発光装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007005581A JP4921181B2 (ja) | 2007-01-15 | 2007-01-15 | 発光装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008172124A true JP2008172124A (ja) | 2008-07-24 |
JP4921181B2 JP4921181B2 (ja) | 2012-04-25 |
Family
ID=39699920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007005581A Expired - Fee Related JP4921181B2 (ja) | 2007-01-15 | 2007-01-15 | 発光装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4921181B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001308447A (ja) * | 2000-04-27 | 2001-11-02 | Hitachi Koki Co Ltd | 半導体レーザ駆動装置 |
JP2004153116A (ja) * | 2002-10-31 | 2004-05-27 | Ricoh Co Ltd | 半導体レーザ駆動装置 |
JP2006217540A (ja) * | 2005-02-07 | 2006-08-17 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の制御方法 |
JP2006351945A (ja) * | 2005-06-17 | 2006-12-28 | Ricoh Co Ltd | 半導体レーザ駆動回路 |
-
2007
- 2007-01-15 JP JP2007005581A patent/JP4921181B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001308447A (ja) * | 2000-04-27 | 2001-11-02 | Hitachi Koki Co Ltd | 半導体レーザ駆動装置 |
JP2004153116A (ja) * | 2002-10-31 | 2004-05-27 | Ricoh Co Ltd | 半導体レーザ駆動装置 |
JP2006217540A (ja) * | 2005-02-07 | 2006-08-17 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の制御方法 |
JP2006351945A (ja) * | 2005-06-17 | 2006-12-28 | Ricoh Co Ltd | 半導体レーザ駆動回路 |
Also Published As
Publication number | Publication date |
---|---|
JP4921181B2 (ja) | 2012-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7595533B2 (en) | Thin film semiconductor device and manufacturing method | |
US6639427B2 (en) | High-voltage switching device and application to a non-volatile memory | |
EP0000844B1 (en) | Semiconductor circuit arrangement for controlling a controlled device. | |
US7339417B2 (en) | Current source circuit | |
JP5148537B2 (ja) | 電源電圧検出回路 | |
JP4416923B2 (ja) | 出力回路及び入力回路並びに半導体集積回路装置 | |
US20110199710A1 (en) | Semiconductor device | |
US20090134930A1 (en) | Level shift circuit | |
US7608873B2 (en) | Buried-gated photodiode device and method for configuring and operating same | |
JP2004153118A (ja) | 半導体レーザ駆動装置、半導体レーザ駆動方法及び半導体レーザ駆動装置を使用した画像形成装置 | |
KR20040030274A (ko) | 밴드 갭 회로 | |
US10274981B2 (en) | Voltage dropping apparatus, voltage switching apparatus, and internal voltage supply apparatus using the same | |
JPH09240057A (ja) | 記録素子アレー駆動装置 | |
US7123057B2 (en) | Self-biased comparator with hysteresis control for power supply monitoring and method | |
KR100308208B1 (ko) | 반도체집적회로장치의입력회로 | |
US7856039B2 (en) | Semiconductor device and semiconductor laser driving device | |
JP2004103941A (ja) | 電圧発生装置 | |
US7642502B2 (en) | Photo relay having an insulated gate field effect transistor with variable impedance | |
JP4921181B2 (ja) | 発光装置 | |
WO2017104280A1 (ja) | サンプルホールド回路、および表示装置 | |
US5982225A (en) | Hot electron compensation for improved MOS transistor reliability | |
JP2006186344A (ja) | 光結合装置 | |
US8692589B2 (en) | Semiconductor element driving circuit and semiconductor device | |
JP4646615B2 (ja) | 半導体装置 | |
JP2001134230A (ja) | 表示装置駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091102 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100201 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100630 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110817 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111004 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120131 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120202 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4921181 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150210 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |