JP2008172124A - 発光装置 - Google Patents

Abstract

【課題】 簡単な回路でリーク電流を原因とする発光素子の光量変動を低減する自動光量制御機能を備えた発光装置を提供する。
【解決手段】 自動光量制御期間に決定されたホールドコンデンサ端子の電圧に基づいた駆動電流をレーザダイオード１に供給する駆動電流供給期間中に、サンプルホールド回路の充電電流を発生するＰＭＯＳトランジスタをＯＦＦ状態にするのと同時にソース（主電極領域）電位を形成されるウエル領域の電位よりも低くし、放電電流を発生するＮＭＯＳトランジスタをＯＦＦ状態にするのと同時にソース（主電極領域）電位を形成されるウエル領域の電位よりも高くする制御手段を設ける。
【選択図】 図２

Description

本発明は、レーザプリンタ等の画像形成装置に用いられる発光素子（レーザダイオード）を安定した電流により駆動することが可能な発光装置に関する。

画像形成装置では、電気信号を光信号に変換するために発光素子としてレーザダイオードが用いられており、その光量は素子の動作温度が変化しても所望の光量が得られることが要求されている。

しかしながら、レーザダイオードの発光特性は動作温度に大きく依存しており、高画質な画像を形成するためには、動作温度の変化に伴いレーザダイオード駆動電流を制御して所望の光量を得る必要がある。

一般的に、所望の光量を得るためのレーザダイオードを駆動する電流を制御する方法として、サンプルホールド回路を用いた自動光量制御（ＡＰＣ：Ａｕｔｏｍａｔｉｃ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）機能を有する制御方法が用いられている。

レーザダイオードに駆動電流を供給する期間（以下、駆動電流供給期間と呼ぶ）中は、上述したサンプルホールド回路はホールド状態とする。

これにより、サンプルホールド回路の出力端を形成するホールドコンデンサの電圧信号は固定され、それに基づいて駆動電流が決定される。

したがって、駆動電流供給期間にあってホールドコンデンサに電位変動が存在すると、レーザダイオードの光量変動が起こり画質劣化を招くこととなる。

駆動電流供給期間のホールドコンデンサの電位変動は、トランジスタからのリーク電流が原因である。
したがってリーク電流をホールドコンデンサの電位変動に影響を与えないほど小さくする必要がある。

特許文献（特開２００４−１５３１１６号公報）では、レーザダイオードに供給する駆動電流を発生させる電圧―電流変換回路の入力部に設けられたホールドコンデンサ端子のリーク電流を低減する駆動回路が記載されている。

具体的には、サンプルホールド動作を制御するアナログスイッチを形成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのサブストレートゲートをバッファ回路によりホールドコンデンサと同電位にしている。
しかしながらこの構成では、バッファ回路が必要であり、回路構成が複雑化する。
特開２００４−１５３１１６号公報

本発明は、上記の課題を解決するためになされたものであり、簡単な回路でリーク電流による発光素子の光量変動を低減することを目的とする。

本発明に係る発光装置は、
発光素子と、
該発光素子の光量をモニタして該光量に応じた電流を出力する光検出素子と、
前記光検出素子の出力電流を電圧に変換して、該電圧を出力する電流−電圧変換回路と、
前記電流−電圧変換回路の出力電圧と基準電圧との差電圧に応じた電圧信号を出力するコンパレータと、
前記コンパレータから出力された前記電圧信号に応じた出力電圧を少なくともＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲート領域に印加されるように為した充放電制御回路と、
前記充放電制御回路から出力された出力電流に基づいた電荷を保持する保持手段と、
前記保持手段をサンプリング状態及びホールド状態のうち、一方の状態を制御するサンプルホールド制御手段と、
を有し、
前記充放電制御回路は、前記保持手段がホールド状態である場合に、前記ＰＭＯＳトランジスタのソース領域の電位を該ＰＭＯＳトランジスタのウエル電位より低い値に設定するか、又はＮＭＯＳトランジスタのソース領域の電位を該ＮＭＯＳトランジスタのウエル電位より高い値に設定するように為したものである。

また本発明に係る発光装置は、
発光素子と、
該発光素子の光量をモニタして該光量に応じた電流を出力する光検出素子と、
前記光検出素子の出力電流を電圧に変換して、該電圧を出力する電流−電圧変換回路と、
前記電流−電圧変換回路の出力電圧と基準電圧との差電圧に応じた電圧信号を出力するコンパレータと、
前記コンパレータから出力された前記電圧信号に応じた出力電圧を少なくともＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲート領域に印加されるように為した充放電制御回路と、
前記充放電制御回路から出力された出力電流に基づいた電荷を保持する保持手段と、
前記保持手段をサンプリング状態及びホールド状態のうち、一方の状態を制御するサンプルホールド制御手段と、
を有し、
前記充放電制御回路は、前記保持手段がホールド状態である場合に、前記ＰＭＯＳトランジスタのソース領域の電位を該ＰＭＯＳトランジスタのウエル電位より低い値に設定すること、及びＮＭＯＳトランジスタのソース領域の電位を該ＮＭＯＳトランジスタのウエル電位より高い値に設定するように為したものである。

本発明に係る発光装置は、保持手段がホールド状態である駆動電流供給期間において、ホールドコンデンサ端に接続したＭＯＳトランジスタのリーク電流を簡単な回路構成、及びデバイス構造で低減することができる。

したがって、安定した駆動電流でレーザダイオードを駆動することができ、画質の劣化を防ぐ事ができる。

光量をモニタして、それに応じた電流を出力可能な光検出素子の出力電流を検出し、発光素子の光量を制御する自動光量制御機能を備えた発光装置である本発明の実施の形態を添付図面に基づいて以下に説明する。

（第１の実施形態）
図１に本発明の第１の実施形態の発光装置の全体ブロック図を示す。

図１において、１は発光素子であるレーザダイオード、２は光検出素子であるフォトダイオード、３は電流―電圧変換回路、４はコンパレータ、５は基準電圧電源、６はサンプルホールド回路、である。

更に、７はホールドコンデンサ、８は駆動電流発生回路、９はスイッチング回路である。
次に具体的な動作について説明する。

本実施形態では、サンプルホールド制御信号により自動光量制御期間（ＡＰＣ期間）と駆動電流供給期間とを切りかえる。
自動光量制御期間（ＡＰＣ期間）では、データ信号によりスイッチング回路９が導通状態となりレーザダイオードに電流を供給し、レーザダイオードを点灯させる。
点灯したレーザダイオード１の出力光は、フォトダイオード２で光−電流変換される。
フォトダイオード２の出力電流は、電流−電圧変換回路３において電圧信号Ｖｍｏｎに変換される。

コンパレータ回路４は、電圧信号Ｖｍｏｎと所望の光量に相関のある基準電圧Ｖｒとを比較し、該比較結果として電圧信号Ｖｃｏｍｐを出力する。
サンプルホールド回路６は電圧信号Ｖｃｏｍｐを受ける。
本期間中、サンプルホールド回路６はサンプリング状態に制御されている。
したがって、電圧保持部であるホールドコンデンサ７は、電圧信号Ｖｃｏｍｐに基づいて充放電され、ホールドコンデンサの端子電圧Ｖｃｈを制御する。

駆動電流発生回路８は、ホールドコンデンサの端子電圧Ｖｃｈをレーザダイオード駆動電流に変換する。駆動電流はスイッチング回路９を介してレーザダイオード１に供給される。

ＡＰＣ期間中は、上述の動作を繰り返し行い、電圧信号Ｖｍｏｎが基準電圧Ｖｒと等しくなった状態で安定する。

換言すれば、電流−電圧変換回路３の出力電圧が予め設定された値になるように、コンパレータとサンプルホールド回路とからなる光量制御回路により駆動電流発生回路８の入力電圧を制御して前記発光素子の光量を制御する。
最終的に、レーザダイオード１の光量は所望の光量に制御される。

一方、駆動電流供給期間では、サンプルホールド回路６はホールド状態に制御される。
したがって、ＡＰＣ期間に決定されたホールドコンデンサ端子の電圧Ｖｃｈを保持することになる。

駆動電流発生回路８で変換された駆動電流は、スイッチング回路９を介してレーザダイオード１に供給される。

その際、スイッチング回路９はデータ信号によりオンオフ制御される。

なお、本実施例ではコンパレータ回路４からサンプルホールド回路６に入力される信号線を電圧信号Ｖｃｏｍｐ１本で表記しているが、その信号線は２本でも良い。

この信号線が２本であるとき、コンパレータ回路４からサンプルホールド回路６には、電圧信号Ｖｃｏｍｐと共に、反転した比較結果の電圧信号である／Ｖｃｏｍｐが入力される。

図２にサンプルホールド回路６の具体的な構成図を示す。
サンプルホールド回路６は、充電用電流源となるＰＭＯＳトランジスタＰ１と、放電用電流源となるＮＭＯＳトランジスタＮ１と、電圧保持部であるホールドコンデンサ７と、を有する。

更に、サンプルホールド回路６は、前記ＮＭＯＳトランジスタＮ１の制御電極の電圧を制御する充放電電流制御回路１０と、サンプルホールド制御信号によりオンオフ制御可能な電流源１１及び１２と、抵抗Ｒ１及びＲ２と、を有する。

更に、サンプルホールド回路６は、サンプルホールド制御信号により導通状態／非導通状態を制御されるスイッチ素子ＳＷ１及びＳＷ２を有する。
コンパレータ回路４の出力電圧Ｖｃｏｍｐは、充放電電流制御回路１０に入力される。

充放電電流制御回路１０は、ＰＭＯＳトランジスタＰ１の制御電極の電圧を制御する第１の出力電圧と、ＮＭＯＳトランジスタＮ１の制御電極の電圧を制御する第２の出力電圧とを出力する。

第１の出力電圧の出力端とＰＭＯＳトランジスタＰ１の制御電極との接続部には、スイッチ素子ＳＷ１が接続され、該スイッチ素子ＳＷ１の他端は電源電圧電源Ｖｃｃに接続されている。

第２の出力電圧の出力端とＮＭＯＳトランジスタＮ１の制御電極との接続部には、スイッチ素子ＳＷ２が接続され、該スイッチ素子ＳＷ２の他端は接地電位に接続されている。

前記ＰＭＯＳトランジスタＰ１のドレイン（主電極領域）と前記ＮＭＯＳトランジスタＮ１のドレイン（主電極領域）は互いに接続され、サンプルホールド回路６の出力端を形成している。また、ＰＭＯＳトランジスタＰ１の形成される領域は電源電圧電源Ｖｃｃに接続され、ソース（主電極領域）は抵抗Ｒ１を介して電源電圧電源Ｖｃｃに接続されている。

抵抗Ｒ１とＰＭＯＳトランジスタＰ１のソース（主電極領域）との接続部には電流源１１が接続されている。

一方、ＮＭＯＳトランジスタＮ１の形成されるウエル領域は接地電位に接続され、ソース（主電極領域）は抵抗Ｒ２を介して接地電位に接続されている。

抵抗Ｒ２とＮＭＯＳトランジスタＮ１のソース（主電極領域）との接続部には電流源１２が接続されている。
次に、サンプルホールド回路６の動作について説明する。

ＡＰＣ期間において、電流源１１及び電流源１２はＯＦＦ状態に制御され、スイッチ素子ＳＷ１及びＳＷ２は非導通状態に制御される。

ＰＭＯＳトランジスタＰ１は、制御電極に印加される充放電電流制御回路１０の第１の出力電圧に基づいて充電電流を発生する。

ＮＭＯＳトランジスタＮ１は、制御電極に印加される充放電電流制御回路１０の第２の出力電圧に基づいて放電電流を発生する。

電圧信号Ｖｍｏｎが基準電圧Ｖｒと等しい場合、充放電電流制御回路１０の第１の出力電圧と第２の出力電圧は、ＰＭＯＳトランジスタＰ１の充電電流とＮＭＯＳトランジスタＮ１の放電電流が等しくなる電圧となる。
したがって、ホールドコンデンサ端子電圧Ｖｃｈを一定に保つこととなる。

また、電圧信号Ｖｍｏｎが電圧信号Ｖｒより小さい場合、充放電電流制御回路１０の第１の出力電圧と第２の出力電圧は、ＰＭＯＳトランジスタＰ１の充電電流がＮＭＯＳトランジスタＮ１の放電電流より大きくなるように制御される。
したがって、ホールドコンデンサ端子電圧Ｖｃｈを上昇させることとなる。

また、電圧信号Ｖｍｏｎが電圧信号Ｖｒより大きい場合、充放電電流制御回路１０の第１の出力電圧と第２の出力電圧は、ＰＭＯＳトランジスタＰ１の充電電流がＮＭＯＳトランジスタＮ１の放電電流より小さくなるように制御される。
したがって、ホールドコンデンサ端子電圧Ｖｃｈを下降させることとなる。
上述した動作をする充放電電流制御回路１０の回路構成例を図３に示す。

図３に示す充放電電流制御回路１０は、ＰＭＯＳトランジスタＰ１０１と、ＮＭＯＳトランジスタＮ１０１及びＮ１０２及びＮ１０３と、抵抗Ｒ１０１及びＲ１０２と、定電流源Ｓ１と、から構成される。

充放電電流制御回路１０に入力される電圧信号Ｖｃｏｍｐは、電圧信号Ｖｍｏｎが基準電圧Ｖｒより大きいほど小さく、小さいほど大きくなる。

ＮＭＯＳトランジスタＮ１０１及びＮ１０２のゲート電圧を制御して、ＮＭＯＳトランジスタＮ１０１及びＮ１０２のそれぞれのドレインから電圧信号Ｖｍｏｎと基準電圧Ｖｒとの差分電圧に応じた電流Ｉａを出力する。

ＮＭＯＳトランジスタＮ１０１のドレインと電源電圧Ｖｃｃとの間には定電流源Ｓ１が接続される。

定電流源Ｓ１の供給する電流Ｉ３とＮＭＯＳトランジスタＮ１０１のドレイン電流Ｉａとの差分電流Ｉ３−ＩａがＮＭＯＳトランジスタＮ１０３のゲート及びドレインに入力される。

ＮＭＯＳトランジスタＮ１０３、抵抗Ｒ１０２、ＮＭＯＳトランジスタＮ１、抵抗Ｒ２はカレントミラーを構成している。
電流Ｉ３−Ｉａと等しい電流がホールドコンデンサ７を放電する。
電流Ｉａを出力するもう一つのＮＭＯＳトランジスタＮ１０２は、ドレインがＰＭＯＳトランジスタＰ１０１のドレインに接続されている。

ＰＭＯＳトランジスタＰ１０１と抵抗Ｒ１０１とＰＭＯＳトランジスタＰ１と抵抗Ｒ１はカレントミラーを構成している。
電流Ｉａと等しい電流がホールドコンデンサ７を充電する。
この回路構成において、定電流源Ｓ１が供給する電流Ｉ３を電圧信号Ｖｍｏｎが基準電圧Ｖｒと等しいときに流れる電流Ｉａの２倍に設定すれば、サンプルホールド回路６は上述の動作を実現できる。

また、電圧信号Ｖｃｏｍｐおよび電圧信号／Ｖｃｏｍｐが入力されて上述の動作をする充放電電流制御回路１０のもう一つの回路構成例を図４に示す。
図４に示す回路は、ＰＭＯＳトランジスタＰ１０２とＮＭＯＳトランジスタＮ１０４と抵抗Ｒ１０３及び抵抗Ｒ１０４とから構成されている。
コンパレータ回路４から電圧信号Ｖｃｏｍｐと電圧信号／Ｖｃｏｍｐが入力される。

入力された電圧信号／Ｖｃｏｍｐは、ＮＭＯＳトランジスタＮ１０４により電流に変換される。

ＰＭＯＳトランジスタＰ１０２及び抵抗Ｒ１０３は、ＰＭＯＳトランジスタＰ１と抵抗Ｒ１とカレントミラーを構成している。

ＮＭＯＳトランジスタＮ１０４より出力された電流に基づいてホールドコンデンサ７を充電する。

また、電圧信号Ｖｃｏｍｐは、ＮＭＯＳトランジスタＮ１のゲートに直接入力され、ホールドコンデンサ７の放電電流に変換される。

この回路構成において、下記の条件を満たせば上述の動作を得ることができる。その条件とは、すなわちＰＭＯＳトランジスタＰ１０２とＰＭＯＳトランジスタＰ１のＬ／Ｗサイズを等しくする。ＮＭＯＳトランジスタＮ１０４とＮＭＯＳトランジスタＮ１のＬ／Ｗサイズを等しくする。抵抗Ｒ１０１と抵抗Ｒ１の抵抗値を等しくする。抵抗Ｒ１０２と抵抗Ｒ２の抵抗値を等しくする、の４つである。

なお、ＡＰＣ開始時のホールドコンデンサ端子電圧Ｖｃｈと、所望の光量を得るために必要な電圧（目標電圧）と、の差が大きい場合も考えられる。

そのような場合においても、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は、ホールドコンデンサ端子電圧ＶｃｈがＡＰＣ期間内に目標電圧に到達することができる電流駆動能力を有するよう設計する必要がある。

一方、駆動電流供給期間においては、スイッチ素子ＳＷ１及びＳＷ２は導通状態に制御される。

ＰＭＯＳトランジスタＰ１の制御電極には電源電圧Ｖｃｃが入力され、ＮＭＯＳトランジスタＮ１の制御電極には接地電位が入力される。電流源１１及び電流源１２はオン状態に制御される。

この結果、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のホールドコンデンサ端は、電流が流れ込まないためにハイインピーダンス状態になる。

ここで、駆動電流供給期間中の電流源１１は、ＰＭＯＳトランジスタＰ１のソース（主電極領域）電位を電源電圧Ｖｃｃより低電位になるように抵抗Ｒ１に電流Ｉ１を流す。

同様に、電流源１２は、ＮＭＯＳトランジスタＮ１のソース（主電極領域）電位を接地電位より高電位となるように抵抗Ｒ２に電流Ｉ２を流す。

上記の動作により、ＰＭＯＳトランジスタＰ１のソース（主電極領域）電位は、Ｐ１の形成されているウエル電位より低くなる。

同様に、ＮＭＯＳトランジスタＮ１のソース（主電極領域）電位は、Ｎ１の形成されているウエル電位より高くなる。

その結果、両トランジスタのそれぞれのソース（主電極領域）ーウエル間が逆バイアス状態に保持されるため、リーク電流が低減される。

このように本発明ではバッファ回路などの複雑な回路を用いず、比較的簡単な回路構成でリーク電流の低減が実現可能となる。

次に、リーク電流が低減する理由を図５を用いて説明する。
図５はＮＭＯＳトランジスタの制御電極電圧Ｖｇ−ドレイン（主電極領域）電流Ｉｄ特性を示したものである。

曲線Ａは、ＮＭＯＳトランジスタの形成されたウエル領域を接地電位に接続し、ソース（主電極領域）も接地電位に接続したときにおける制御電極電圧Ｖｇ−ドレイン（主電極領域）電流Ｉｄ特性である。

曲線Ｂは、ソース（主電極領域）をＮＭＯＳトランジスタの形成されたウエル領域より高電位に保持した場合の制御電極電圧Ｖｇ−ドレイン（主電極領域）電流Ｉｄ特性である。

この場合、擬似的にバックゲート効果が得られるため、制御電極電圧Ｖｇ−ドレイン（主電極領域）電流Ｉｄ特性は曲線Ｂに示すようになる。

したがって、ＮＭＯＳトランジスタのドレイン（主電極領域）電流Ｉｄは、ソース（主電極領域）とウエル領域を同電位に保持したときより、ソース（主電極領域）をウエル領域より高電位に接続したときの方が小さくなる。
ＰＭＯＳトランジスタにおいても同様なことが行えるので、説明は省略する。

図６は、本実施形態におけるサンプルホールド回路６の出力端を、具体的なデバイス構造の例としてＰ型半導体基板を用いたツインウェルＣＭＯＳ構造で形成した場合の模式的断面図である。

図６において、２１はＰ型半導体基板、２２はＮ型ウェル、２３はＰ型ウェル、２４はＰＭＯＳトランジスタＰ１のソース領域（主電極領域）、２５はＰＭＯＳトランジスタＰ１のドレイン領域（主電極領域）、２６はＰＭＯＳトランジスタＰ１の制御電極配線である。

更に、２７はＮＭＯＳトランジスタＮ１のソース領域（主電極領域）、２８はＮＭＯＳトランジスタＮ１のドレイン領域（主電極領域）、２９はＮＭＯＳトランジスタＮ１の制御電極配線、３０及び３１はポリシリコン抵抗である。

ポリシリコン抵抗３０は図２の抵抗Ｒ１を成しており、一端を電源電圧Ｖｃｃに接続され、他端をＰＭＯＳトランジスタＰ１のソース領域（主電極領域）２４と電流源１１とに接続されている。

ポリシリコン抵抗３１は図２の抵抗Ｒ２を成しており、一端を接地電位に接続され、他端をＮＭＯＳトランジスタＮ１のソース領域（主電極領域）２７と電流源１２とに接続されている。

図６に示す構造において、Ｐ型半導体基板２１とＰ型ウェル２３は同一導電型不純物層であるが、Ｐ型半導体基板２１とＰ型ウェル２３の電気的な導通は問題とならない。

一方、サンプルホールド回路６において電位制御されるＰＭＯＳトランジスタＰ１のソース領域（主電極領域）２４とＮＭＯＳトランジスタＮ１のソース領域（主電極領域）２７は基板と絶縁されており、サンプルホールド制御信号による電位制御が可能である。

そのため、Ｐ型半導体基板を用いたツインウェルＣＭＯＳ構造を採用しても、図６に示す構造を用いることによりリーク電流を低減した発光素子駆動回路を実現することができる。

また、Ｎ型半導体基板を用いたツインウェルＣＭＯＳ構造であっても、同様の構造をとることでリーク電流を低減した発光素子駆動回路を実現できる。

更に言えば、基板と逆導電型の不純物層のみをウエル形成したシングルウエルＣＭＯＳ構造であっても実現可能である。

また、本実施形態で用いた抵抗は、図６に示す様に、抵抗Ｒ１及びＲ２としてポリシリコンを用いているが、拡散抵抗に置き換えても実施可能である。

しかしながら、ポリシリコン抵抗を用いた方が、基板から絶縁されているので、抵抗でのリーク電流がなく、より望ましい可能性がある。

以上説明したように、本実施形態の発光装置は、駆動電流供給期間のホールドコンデンサ端子電圧Ｖｃｈを精度良く保持する事が可能となり、安定したレーザダイオード駆動電流を得ることができる。
したがって画質の劣化を防ぐ事ができる。

さらに、バッファ回路などの複雑な回路を用いる必要がなく、シングルウエルＣＭＯＳ構造やツインウェルＣＭＯＳ構造を用いることが可能となる。

（第２の実施形態）
第２の実施形態は第１の実施形態に対して、サンプルホールド回路６の構成のみが異なる。

したがって、以下ではサンプルホールド回路６の構成についてのみ説明する。
図７に本発明の第２の実施形態におけるサンプルホールド回路６の構成を示す。
図７では、図２と同じ回路及び素子、又は同様の回路及び素子は同じ符号で示している。

なお、その説明は省略し、図２との相違点のみ説明する。サンプルホールド回路６は、電圧保持部であるホールドコンデンサ７と、充放電電流制御回路１０と、サンプルホールド制御信号によりオンオフ制御可能な電流源１１と、ＰＭＯＳトランジスタＰ１と、からなる。

更に加えて、ＮＭＯＳトランジスタＮ１と、抵抗Ｒ１と、サンプルホールド制御信号により導通状態／非導通状態を制御されるスイッチ素子ＳＷ１及びＳＷ２と、から構成される。

換言すれば、図２におけるサンプルホールド回路６から電流源１２と抵抗Ｒ２を取り除き、ＮＭＯＳトランジスタＮ１のソース（主電極領域）を接地電位に接続した構成である。

本実施形態におけるサンプルホールド回路６の動作は、第１の実施形態と同じなので、説明を省く。

本実施形態が示す構成は、ＰＭＯＳトランジスタＰ１のリーク電流のみが問題となるときに有効であり、第１の実施形態に比べ、電流源は電流源１１のみであるため、消費電流を抑えることができる。

また、第１の実施形態と同様に、ＰＭＯＳトランジスタＰ１の形成されるウエル領域は電源電圧Ｖｃｃに接続され、ＮＭＯＳトランジスタＮ１の形成されるウエル領域は接地電位に接続されている。

したがって、第１の実施形態と同様に、バッファ回路等の回路を用いることなく、Ｐ型又はＮ型半導体基板のツインウェル構造よりなるＣＭＯＳ回路で実現することが可能となる。

（第３の実施形態）
第３の実施形態は第１の実施形態及び第２の実施形態に対して、サンプルホールド回路６の構成のみが異なる。

図８に本発明の第３の実施形態におけるサンプルホールド回路６の構成を示す。
図８では、図２及び図７と同等の回路及び素子は同じ符号で示している。
なお、その説明は省略し、図２及び図５との相違点のみ説明する。

サンプルホールド回路６は、電圧保持部であるホールドコンデンサ７と、充放電電流制御回路１０と、サンプルホールド制御信号によりオンオフ制御可能な電流源１２と、ＰＭＯＳトランジスタＰ１と、からなる。

更に加えて、ＮＭＯＳトランジスタＮ１と、抵抗Ｒ２と、サンプルホールド制御信号により導通状態／非導通状態を制御されるスイッチ素子ＳＷ１及びＳＷ２と、から構成される。

換言すれば、図２におけるサンプルホールド回路から電流源１１と抵抗Ｒ１を取り除き、ＰＭＯＳトランジスタＰ１のソース（主電極領域）を接地電位に接続した構成である。図８に示すサンプルホールド回路は図７に示すサンプルホールド回路と同様の動作をする。

駆動電流供給期間においてＮＭＯＳトランジスタＮ１のソース（主電極領域）電位を接地電位より高電位にし、ＮＭＯＳトランジスタＮ１のホールドコンデンサ端のリーク電流を低減している。

この構造は、ＮＭＯＳトランジスタＮ１のリーク電流のみが問題となるときに有効である。
第１の実施形態と同様に、ＰＭＯＳトランジスタＰ１の形成されるウエル領域は電源電圧Ｖｃｃに接続され、ＮＭＯＳトランジスタＮ１の形成されるウエル領域は接地電位に接続されている。

したがって、第１、第２の実施形態と同様にバッファ回路等の回路を用いることなく、Ｐ型及びＮ型半導体基板のツインウェル構造よりなるＣＭＯＳ構造により実現することが可能となる。

また、本実施形態において用いる電流源は電流源１２のみであるため、第１の実施形態と比較して消費電流を抑えることができる。

本発明の第１の実施形態を示す発光装置の全体ブロック図 本発明の第１の実施形態を示すサンプルホールド回路の具体的構成図 本発明の第１の実施形態を示す充放電電流制御回路の具体的回路構成例（その１） 本発明の第１の実施形態を示す充放電電流制御回路の具体的回路構成例（その２） トランジスタのバックゲート効果の説明図 本発明の第１の実施形態に示すサンプルホールド回路の出力端のデバイス断面構造図 本発明の第２の実施形態を示すサンプルホールド回路の具体的構成図 本発明の第３の実施形態を示すサンプルホールド回路の具体的構成図

符号の説明

１ レーザダイオード
２ フォトダイオード
３ 電流―電圧変換回路
４ コンパレータ
５ 基準電圧電源
６ サンプルホールド回路
７ ホールドコンデンサ
８ 駆動電流発生回路
９ スイッチング回路
１０ 充放電電流制御回路
１１，１２ 電流源
２１ Ｐ型半導体基板
２２ Ｎ型ウェル
２３ Ｐ型ウェル、
２４ ＰＭＯＳトランジスタＰ１のソース領域（主電極領域）
２５ ＰＭＯＳトランジスタＰ１のドレイン領域（主電極領域）
２６ ＰＭＯＳトランジスタＰ１の制御電極配線
２７ ＮＭＯＳトランジスタＮ１のソース領域（主電極領域）
２８ ＮＭＯＳトランジスタＮ１のドレイン領域（主電極領域）
２９ ＮＭＯＳトランジスタＮ１の制御電極配線
３０，３１ ポリシリコン抵抗
Ｐ１ 充電用電流源となるＰＭＯＳトランジスタ
Ｎ１ 放電用電流源となるＮＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗
ＳＷ１，ＳＷ２ スイッチ素子

Claims (14)

1. 発光素子と、
   該発光素子の光量をモニタして該光量に応じた電流を出力する光検出素子と、
   前記光検出素子の出力電流を電圧に変換して、該電圧を出力する電流−電圧変換回路と、
   前記電流−電圧変換回路の出力電圧と基準電圧との差電圧に応じた電圧信号を出力するコンパレータと、
   前記コンパレータから出力された前記電圧信号に応じた出力電圧を少なくともＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲート領域に印加されるように為した充放電制御回路と、
   前記充放電制御回路から出力された出力電流に基づいた電荷を保持する保持手段と、
   前記保持手段をサンプリング状態及びホールド状態のうち、一方の状態を制御するサンプルホールド制御手段と、
   を有し、
   前記充放電制御回路は、前記保持手段がホールド状態である場合に、前記ＰＭＯＳトランジスタのソース領域の電位を該ＰＭＯＳトランジスタのウエル電位より低い値に設定するか、又はＮＭＯＳトランジスタのソース領域の電位を該ＮＭＯＳトランジスタのウエル電位より高い値に設定するように為したことを特徴とする発光装置。
2. 発光素子と、
   該発光素子の光量をモニタして該光量に応じた電流を出力する光検出素子と、
   前記光検出素子の出力電流を電圧に変換して、該電圧を出力する電流−電圧変換回路と、
   前記電流−電圧変換回路の出力電圧と基準電圧との差電圧に応じた電圧信号を出力するコンパレータと、
   前記コンパレータから出力された前記電圧信号に応じた出力電圧を少なくともＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲート領域に印加されるように為した充放電制御回路と、
   前記充放電制御回路から出力された出力電流に基づいた電荷を保持する保持手段と、
   前記保持手段をサンプリング状態及びホールド状態のうち、一方の状態を制御するサンプルホールド制御手段と、
   を有し、
   前記充放電制御回路は、前記保持手段がホールド状態である場合に、前記ＰＭＯＳトランジスタのソース領域の電位を該ＰＭＯＳトランジスタのウエル電位より低い値に設定すること、及びＮＭＯＳトランジスタのソース領域の電位を該ＮＭＯＳトランジスタのウエル電位より高い値に設定するように為したことを特徴とする発光装置。
3. 前記発光素子はレーザダイオードであり、前記光検出素子はフォトダイオードであることを特徴とする請求項１又は２に記載の発光装置。
4. 前記充放電制御回路は、第１の出力電圧と第２の出力電圧をそれぞれ前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタの各ゲート領域に印加することを特徴とする請求項１乃至３の何れか１項に記載の発光装置。
5. 前記コンパレータは、前記電圧信号と前記電圧信号の反転信号を出力し、該信号の何れか一方は前記充放電制御回路に入力され、該信号の他方は前記ＰＭＯＳトランジスタ又は前記ＮＭＯＳトランジスタのゲート領域に直接入力され、
   前記充放電制御回路は、該信号の他方が入力されたＭＯＳトランジスタとは異なるＭＯＳトランジスタのゲート領域に前記出力電圧を印加することを特徴とする請求項１乃至３の何れか１項に記載の発光装置。
6. 前記サンプルホールド制御手段は、前記ＰＭＯＳトランジスタの制御電極に電源電圧を入力し、前記ＮＭＯＳトランジスタの制御電極に接地電位を入力することで、前記保持手段をホールド状態とすることを特徴とする請求項１乃至５の何れか１項に記載の発光装置。
7. 前記ＰＭＯＳトランジスタの形成されたウエル領域は電源電圧に保持され、
   前記ＰＭＯＳトランジスタの他方の主電極領域は第１の抵抗を介して電源電圧に保持され、
   前記ＰＭＯＳトランジスタの他方の主電極領域と前記第１の抵抗との間に接続された第１の電流源を有することを特徴とする請求項１乃至６の何れか１項に記載の発光装置。
8. 前記サンプルホールド制御手段は、前記第１の電流源をオフ状態として前記保持手段をサンプリング状態とし、
   前記第１の電流源をオン状態として前記保持手段をホールド状態とすることを特徴とする請求項７に記載の発光装置。
9. 前記ＮＭＯＳトランジスタの形成されたウエル領域は接地電位に保持され、
   前記ＮＭＯＳトランジスタの他方の主電極領域は第２の抵抗を介して接地電位に保持され、
   前記ＮＭＯＳトランジスタの他方の主電極領域と前記第２の抵抗との間に接続された第２の電流源を有することを特徴とする請求項１乃至６の何れか１項に記載の発光装置。
10. 前記サンプルホールド制御手段は、前記第２の電流源をオフ状態として前記保持手段をサンプリング状態とし、
    前記第２の電流源をオン状態として前記保持手段をホールド状態とすることを特徴とする請求項９に記載の発光装置。
11. 前記第１の抵抗は、ポリシリコンで構成されていることを特徴とする請求項７又は８に記載の発光装置。
12. 前記第２の抵抗は、ポリシリコンで構成されていることを特徴とする請求項９又は１０に記載の発光装置。
13. 前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのいずれか一方が形成されるウエル領域は、半導体基板と電気的に導通する構造である特徴とする請求項１乃至１２の何れか１項に記載の発光装置。
14. 前記ＰＭＯＳトランジスタが形成されるウエル領域と、前記ＮＭＯＳトランジスタが形成されるウエル領域は半導体基板に形成され、
    前記ウエル領域の何れか一方と前記半導体基板は同一導電型であることを特徴とする請求項１乃至１２の何れか１項に記載の発光装置。

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