JP2008160438A - Solid-state imaging apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To independently control a plurality of pixel parts by reducing the load of a driving circuit. <P>SOLUTION: This solid-state imaging apparatus, which is driven by a horizontal signal and a vertical signal to convert an optical image signal detected by pixels into an electric signal and extract a pixel signal, wherein the pixels in a matrix shape are arranged, has at least two divided pixel parts, horizontal signal lines and vertical signal lines respectively arranged in the divided pixel parts, a driver circuit provided at both ends of at least one of the horizontal signal lines and the vertical signal lines, a column selection circuit for selecting the vertical signal lines and independently reading pixel signals of the pixel parts, and a timing generation circuit for supplying a timing signal in order to make the driver circuit synchronize with the column selection circuit to operate, performs a high-speed operation, independently controls an arbitrary pixel part and reads the pixel signal. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、固体撮像装置の画素領域の負荷を軽減し、高速読出しすると共に特定の画素領域の動作モードを制御して消費電力を削減する固体撮像装置に関する。   The present invention relates to a solid-state imaging device that reduces the load on the pixel region of the solid-state imaging device, performs high-speed reading, and controls the operation mode of a specific pixel region to reduce power consumption.

図７にカラムＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）型ＣＭＯＳイメージセンサを用いた従来例の固体撮像装置３００の概略ブロック構成を示す。
固体撮像装置３００は、タイミング発生回路３１１、行デコーダ・ドライバ回路３１２、画素部（画素エリア）３１３、カラム選択回路３１６、水平転送回路３１７、ＡＦＥ（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ；アナログ・フロント・エンド）回路３１８で構成されている。 FIG. 7 shows a schematic block configuration of a conventional solid-state imaging device 300 using a column CDS (Correlated Double Sampling) type CMOS image sensor.
The solid-state imaging device 300 includes a timing generation circuit 311, a row decoder / driver circuit 312, a pixel unit (pixel area) 313, a column selection circuit 316, a horizontal transfer circuit 317, and an AFE (Analog Front End) circuit 318. It consists of

固体撮像装置３００のセンサ（固体撮像素子）外部からこのタイミング発生回路３１１に、垂直同期信号、水平同期信号、センサ駆動用クロック、センサリセット用信号、シリアル通信等を入力する。タイミング発生回路３１１はこれらの入力信号により、行デコーダ・ドライバ回路３１２、水平転送回路３１７、カラム選択回路１６、ＡＦＥ回路３１８を駆動するためのタイミング信号を生成する。
行デコーダ・ドライバ回路３１２は、タイミング発生回路３１１から行情報を受け取り、行情報で指定した行に接続された画素駆動信号のみを駆動する。
各画素は、図７の画素部（画素エリア）３１３に行列（マトリックス）状に配置されている。 A vertical synchronization signal, a horizontal synchronization signal, a sensor driving clock, a sensor reset signal, serial communication, and the like are input to the timing generation circuit 311 from the outside of the sensor (solid imaging device) of the solid-state imaging device 300. The timing generation circuit 311 generates timing signals for driving the row decoder / driver circuit 312, the horizontal transfer circuit 317, the column selection circuit 16, and the AFE circuit 318 based on these input signals.
The row decoder / driver circuit 312 receives row information from the timing generation circuit 311 and drives only the pixel drive signals connected to the row specified by the row information.
Each pixel is arranged in a matrix in the pixel portion (pixel area) 313 of FIG.

画素の単位セルは、例えばＰＤ（光検出ダイオード）、リセットトランジスタ、転送用トランジスタ、増幅用トランジスタなどで構成されている。
この画素の単位セルから出力された電気信号により、リセット期間とトランスファ期間に垂直信号ライン（信号線）から出力された信号の差が画像出力信号となり、後段回路で信号処理される。 The unit cell of the pixel is composed of, for example, a PD (photodetection diode), a reset transistor, a transfer transistor, an amplification transistor, and the like.
Due to the electrical signal output from the unit cell of the pixel, the difference between the signals output from the vertical signal lines (signal lines) during the reset period and the transfer period becomes an image output signal, which is subjected to signal processing in the subsequent circuit.

カラム選択回路３１６でタイミング発生回路３１１から出力されるカラム駆動信号（Ｄ）により、画素部の指定行の各画素のＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｕｓｉｏｎ）から出力される電位レベル（Ｅ）をサンプルホールドする。
水平転送回路３１７でタイミング発生回路３１１から出力される水平転送信号により、カラム選択回路３１６でサンプルホールドされた各画素のＦＤ電位レベル（電荷）を順次ＡＦＥ回路３１８へ転送する。
ＡＦＥ回路３１８でタイミング発生回路３１１から出力されるＡＦＥ駆動信号により、水平転送回路３１７から出力される画素信号を増幅し、アナログ処理してセンサ外部へ出力する。 The column selection circuit 316 samples and holds the potential level (E) output from the FD (Floating Diffusion) of each pixel in the designated row of the pixel portion by the column driving signal (D) output from the timing generation circuit 311.
The horizontal transfer circuit 317 sequentially transfers the FD potential level (charge) of each pixel sampled and held by the column selection circuit 316 to the AFE circuit 318 by a horizontal transfer signal output from the timing generation circuit 311.
The pixel signal output from the horizontal transfer circuit 317 is amplified by the AFE drive signal output from the timing generation circuit 311 in the AFE circuit 318, analog processed, and output to the outside of the sensor.

画素駆動回路（制御部）は、タイミング発生回路３１１、行デコーダ・ドライバ回路３１２で構成されている。
タイミング発生回路３１１で、リード用行アドレス情報、シャッタ用行アドレス情報１〜ｎを発生する。行デコーダ・ドライバ回路３１２で、タイミング発生回路３１１から出力された行アドレス情報が供給され、デコードされる。
デコードされた結果、各画素行に対して、リード用出力信号、シャッタ用出力信号などが出力される。
特開平１１−２９７０９８号公報 The pixel drive circuit (control unit) includes a timing generation circuit 311 and a row decoder / driver circuit 312.
The timing generation circuit 311 generates read row address information and shutter row address information 1 to n. The row decoder / driver circuit 312 supplies the row address information output from the timing generation circuit 311 and decodes it.
As a result of decoding, a read output signal, a shutter output signal, and the like are output for each pixel row.
Japanese Patent Laid-Open No. 11-297098

しかしながら、図７に示すように、固体撮像装置においては一般的に、多画素化と高感度化の両方を実現しようとすると画素部の面積が増大し、行デコーダ・ドライバ回路３１２から画素部３１３の各画素を制御する水平駆動線の配線長が長くなり、それに伴い配線抵抗が増加する。また画素数が増加したことによる負荷も増加する。その結果、画素数増加による消費電力が増加し、また過負荷により時定数が大きくなり動作スピードが遅くなる。   However, as shown in FIG. 7, in general, in a solid-state imaging device, in order to achieve both the increase in the number of pixels and the increase in sensitivity, the area of the pixel portion increases, and the row decoder / driver circuit 312 to the pixel portion 313. The wiring length of the horizontal drive line for controlling each of the pixels becomes longer, and the wiring resistance increases accordingly. In addition, the load due to the increase in the number of pixels also increases. As a result, power consumption increases due to an increase in the number of pixels, and the time constant increases due to overload, resulting in a slower operating speed.

等価的に負荷を減らすために、図８に示すように画素部４０１の両側にドライブ回路（４１０ａ−１〜４１０−ａ−ｎ、４１０ｂ−１〜４１０−ｂ−ｎ）を備え、この両ドライブ回路を用いて同一の水平駆動線を同時に駆動することで、画素駆動ドライバ回路の負荷の軽減を行なっている。
しかしながらこの方法でも画素数が増加し画素部が広くなると画素駆動のドライバ回路の負荷が増大し、画素読み出しを高速化することは困難となり、また画素選択信号の端と中心部の電位差の違いによりシェーディングが起こる。垂直信号や水平（転送）信号に関しても同様に画質の劣化やデータ転送不良が生じている。
特に、監視用カメラにおいては、広角レンズを使用して、広範囲の画像を得ることが必要なため、高解像度の実現のため画素数の多い固体撮像素子が必要であり、画質の劣化やデータ転送不良が課題となる。
本発明の目的は、上記課題を解決するために、画素部が広くなっても画素読出しスピードが劣化しない固体撮像装置を提供することにある。 In order to reduce the load equivalently, drive circuits (410a-1 to 410-an and 410b-1 to 410-bn) are provided on both sides of the pixel unit 401 as shown in FIG. By simultaneously driving the same horizontal drive line using a circuit, the load on the pixel drive driver circuit is reduced.
However, even with this method, when the number of pixels increases and the pixel portion widens, the load on the driver circuit for driving the pixel increases, making it difficult to speed up pixel readout, and due to the difference in potential difference between the edge and the center of the pixel selection signal. Shading occurs. Similarly, with respect to the vertical signal and the horizontal (transfer) signal, image quality deterioration and data transfer failure occur.
Especially for surveillance cameras, it is necessary to use a wide-angle lens to obtain a wide range of images. Therefore, a solid-state image sensor with a large number of pixels is required to achieve high resolution, and image quality degradation and data transfer are required. Defects are an issue.
In order to solve the above problems, an object of the present invention is to provide a solid-state imaging device in which the pixel reading speed does not deteriorate even when the pixel portion becomes wide.

本発明の固体撮像装置は、マトリックス状に画素が配置され、水平信号と垂直信号で駆動し上記画素で検出された光画像信号を電気信号に変換して画素信号を取り出する固体撮像装置において、少なくとも２個に分割した画素部と、上記分割した画素部にそれぞれ配置された水平信号線および垂直信号線と、上記水平信号線および垂直信号線の少なくとも一方の両端に設けられ駆動するドライバ回路と、上記垂直信号線を選択し、上記画素部の画素信号を独立に読み出すカラム選択回路と、上記ドライバ回路とカラム選択回路が同期して動作するためにタイミング信号を供給するタイミング発生回路とを有する。   The solid-state imaging device of the present invention is a solid-state imaging device in which pixels are arranged in a matrix, driven by a horizontal signal and a vertical signal, and converted from an optical image signal detected by the pixel to an electrical signal to extract a pixel signal. A pixel portion divided into at least two, a horizontal signal line and a vertical signal line respectively disposed in the divided pixel portion, and a driver circuit provided at both ends of at least one of the horizontal signal line and the vertical signal line and driven A column selection circuit that selects the vertical signal line and independently reads out a pixel signal of the pixel portion; and a timing generation circuit that supplies a timing signal so that the driver circuit and the column selection circuit operate in synchronization with each other. .

本発明の固体撮像装置は、光画像信号を電気信号に変換する画素がマトリックス状に配列された第１の画素部と、上記第１の画素部の画素が水平信号線に接続され、該水平信号線の両端に接続されて駆動する第１の水平駆動回路と、上記第１の画素部の画素が垂直信号線に接続され、該垂直方向に駆動する第１の垂直駆動回路と、光画像信号を電気信号に変換する画素がマトリックス状に配列された第２の画素部と、上記第２の画素部の画素が水平信号線に接続され、該水平信号線の両端に接続されて駆動する第２の水平駆動回路と、上記第２の画素部の画素が垂直信号線に接続され、該垂直方向に駆動する第２の垂直駆動回路と、上記第１と第２の水平駆動回路と上記第１と第２の垂直駆動回路のタイミング動作を制御するタイミング発生回路と、上記第１と第２の垂直駆動回路または上記第１と第２の水平駆動回路を独立に制御し、上記第１または第２の画素部の画素から検出した画素信号を上記第１と第２の垂直線を介して独立に読み出す制御部とを有する。   In the solid-state imaging device according to the present invention, a first pixel unit in which pixels that convert an optical image signal into an electrical signal are arranged in a matrix and a pixel in the first pixel unit are connected to a horizontal signal line, and the horizontal A first horizontal drive circuit that is connected to and driven at both ends of the signal line; a first vertical drive circuit in which the pixels of the first pixel portion are connected to the vertical signal line and are driven in the vertical direction; and an optical image A second pixel portion in which pixels for converting a signal into an electric signal are arranged in a matrix and pixels in the second pixel portion are connected to a horizontal signal line and connected to both ends of the horizontal signal line for driving. A second horizontal drive circuit; a second vertical drive circuit in which pixels of the second pixel portion are connected to a vertical signal line and driven in the vertical direction; the first and second horizontal drive circuits; Timing generation for controlling the timing operation of the first and second vertical drive circuits And the first and second vertical drive circuits or the first and second horizontal drive circuits are independently controlled, and pixel signals detected from the pixels of the first or second pixel portion are And a control unit that independently reads out via the second vertical line.

本発明は、画素部を複数個に分割して、分割された画素部をそれぞれ独立に駆動、制御することにより高速読出し動作ができ、また各画素部を任意の動作モードに設定して所望の画像を形成することができる。   In the present invention, the pixel portion is divided into a plurality of portions, and the divided pixel portions are independently driven and controlled to perform a high-speed reading operation. Further, each pixel portion is set to an arbitrary operation mode to obtain a desired operation mode. An image can be formed.

図１に固体撮像装置１００の構成図を示す。
固体撮像装置１００は、画素部（画素エリアとも称する）（１０ａ，１０ｂ）が２個に分割された例を示すが、分割数は２個以上でもよくこの分割数に限定されない。 FIG. 1 shows a configuration diagram of the solid-state imaging device 100.
Although the solid-state imaging device 100 shows an example in which the pixel unit (also referred to as a pixel area) (10a, 10b) is divided into two, the number of divisions may be two or more and is not limited to this number.

固体撮像装置１００は、画素部１０ａ、１０ｂ、行デコーダ・ドライバ回路１１ａ，１１ｂ，１２ａ，１２ｂ、カラム選択回路１６ａ，１６ｂ、水平転送回路１７ａ，１７ｂ、ＡＦＥ（アナログ・フロント・エンド）回路３０、タイミング発生回路３１などで構成される。   The solid-state imaging device 100 includes pixel units 10a and 10b, row decoder / driver circuits 11a, 11b, 12a and 12b, column selection circuits 16a and 16b, horizontal transfer circuits 17a and 17b, an AFE (analog front end) circuit 30, It consists of a timing generation circuit 31 and the like.

分割された画素部１０ａ，１０ｂは、それぞれ行デコーダ・ドライバ回路１１ａ，１１ｂ，１２ａ，１２ｂ、カラム選択回路１６ａ，１６ｂ、水平転送回路１７ａ，１７ｂが独立して構成されているので、それぞれを種々の動作モードで駆動できる。
ＡＦＥ回路３０は、水平転送回路１７ａ，１７ｂから供給された画像信号を処理するため共用される。しかしそれぞれの水平転送回路１７ａ，１７ｂの出力に独立して設けても良い。
また、タイミング発生回路３１は、行デコーダ・ドライバ回路１１ａ，１１ｂ、１２ａ，１２ｂにタイミング制御信号を供給し、図１においては共用される。 Since the divided pixel portions 10a and 10b are respectively composed of row decoder / driver circuits 11a, 11b, 12a and 12b, column selection circuits 16a and 16b, and horizontal transfer circuits 17a and 17b, each of them is variously configured. It can be driven in the operation mode.
The AFE circuit 30 is shared in order to process the image signals supplied from the horizontal transfer circuits 17a and 17b. However, it may be provided independently for the outputs of the horizontal transfer circuits 17a and 17b.
The timing generation circuit 31 supplies timing control signals to the row decoder / driver circuits 11a, 11b, 12a, 12b, and is shared in FIG.

各画素部１０ａ，１０ｂを構成する単位セルは、後述するように、ＰＤ（光検出ダイオード）、リセットトランジスタ、転送トランジスタ、増幅トランジスタなどで構成される。
この画素の単位セルにおいてＰＤがリセットされた後、リセットトランジスタが動作しＦＤがリセットされる。
リセットされた電圧（信号）が、垂直信号線（ライン）から導出され、カラム選択回路１６ａ,１６ｂへ転送される。このリセット期間から次の読み出し期間開始までＰＤに光電荷が光量と時間に応じて蓄積される。 As will be described later, the unit cell constituting each of the pixel units 10a and 10b includes a PD (photodetection diode), a reset transistor, a transfer transistor, an amplification transistor, and the like.
After the PD is reset in the unit cell of this pixel, the reset transistor operates to reset the FD.
The reset voltage (signal) is derived from the vertical signal line (line) and transferred to the column selection circuits 16a and 16b. From this reset period to the start of the next readout period, photocharges are accumulated in the PD according to the amount of light and time.

つぎに、ＴＲ（トランスファ）信号によりＰＤに蓄積されていた電荷をＦＤに転送する。この電荷量によりＦＤの電位が変化し、その変化量が増幅トランジスタで増幅された後、垂直信号（または列）線へ出力され、さらにカラム選択回路１６ａ,１６ｂへ転送される。そして、ＲＳＴ信号とＴＲ信号を用いて画素がリセットされる。
その後、リセット期間とトランスファ期間に垂直信号線から出力された信号の差が画像出力信号となり、後段回路で信号処理される。 Next, the electric charge accumulated in the PD is transferred to the FD by the TR (transfer) signal. The potential of the FD is changed by this amount of electric charge, and the amount of change is amplified by the amplification transistor, then output to the vertical signal (or column) line, and further transferred to the column selection circuits 16a and 16b. Then, the pixel is reset using the RST signal and the TR signal.
Thereafter, the difference between the signals output from the vertical signal lines during the reset period and the transfer period becomes an image output signal, which is subjected to signal processing by a subsequent circuit.

固体撮像装置１００の画素部（センサ）１０ａ，１０ｂの外部からタイミング発生回路３１に、垂直同期信号、水平同期信号、センサ駆動用クロック、センサリセット用信号、シリアル通信等が入力される。タイミング発生回路３１はこれらの入力信号により、行デコーダ・ドライバ回路１１ａ，１１ｂ、１２ａ，１２ｂ、カラム選択回路１６ａ，１６ｂ、水平転送回路１７ａ、１７ｂ、ＡＦＥ回路１８を駆動するためのタイミング信号を生成する。
行デコーダ・ドライバ回路１１ａ，１１ｂ、１２ａ，１２ｂはタイミング発生回路３１から行情報を受け取り、行情報で指定した行（水平信号線）を選択し、画素駆動信号を供給する。
各画素は、図１の画素部１０ａ，１０ｂに行列（マトリックス）状に配置され、画素駆動信号により行ごとに駆動される。 A vertical synchronization signal, a horizontal synchronization signal, a sensor driving clock, a sensor reset signal, serial communication, and the like are input to the timing generation circuit 31 from the outside of the pixel units (sensors) 10a and 10b of the solid-state imaging device 100. The timing generation circuit 31 generates timing signals for driving the row decoder / driver circuits 11a, 11b, 12a, 12b, the column selection circuits 16a, 16b, the horizontal transfer circuits 17a, 17b, and the AFE circuit 18 based on these input signals. To do.
The row decoder / driver circuits 11a, 11b, 12a, 12b receive row information from the timing generation circuit 31, select a row (horizontal signal line) designated by the row information, and supply a pixel drive signal.
Each pixel is arranged in a matrix in the pixel portions 10a and 10b in FIG. 1, and is driven row by row by a pixel drive signal.

カラム選択回路１６ａ，１６ｂは、タイミング発生回路３１から出力されるタイミング信号に同期して、カラム駆動信号により画素部１０ａ，１０ｂの垂直信号線を選択し、選択された指定行の各画素のＦＤから順次出力される電位をサンプルホールドする。
水平転送回路１７ａ，１７ｂはタイミング発生回路３１から出力されるタイミング信号に同期して、水平転送信号によりカラム選択回路１６ａ，１６ｂでサンプルホールドされた各画素のＦＤ電位レベルを順次、ＡＦＥ回路３０へ転送していく。
ＡＦＥ回路３０は、水平転送回路１７ａ，１７ｂから出力される画素信号をアナログ信号処理して、固体撮像装置１００の外部へ出力する。
画素部が２個以上に分割する場合は、各分割された画素部にそれぞれ水平駆動回路と垂直駆動回路を設け、分割された画素部は独立に駆動される。また、図１においては、水平信号線の両端に水平駆動回路を設けているが、垂直信号線の両端に垂直駆動回路（ドライバ回路）を設けてもよく、さらに水平信号線の両端に水平駆動回路と垂直信号線の両端に垂直駆動回路を設けてもよい。 The column selection circuits 16a and 16b select the vertical signal lines of the pixel units 10a and 10b by the column drive signal in synchronization with the timing signal output from the timing generation circuit 31, and the FD of each pixel in the selected designated row. Are sequentially sampled and held.
The horizontal transfer circuits 17 a and 17 b sequentially synchronize with the timing signal output from the timing generation circuit 31 and sequentially supply the FD potential level of each pixel sampled and held by the column selection circuits 16 a and 16 b to the AFE circuit 30 by the horizontal transfer signal. I will forward it.
The AFE circuit 30 performs analog signal processing on the pixel signals output from the horizontal transfer circuits 17 a and 17 b and outputs the processed signals to the outside of the solid-state imaging device 100.
When the pixel portion is divided into two or more, a horizontal drive circuit and a vertical drive circuit are provided in each divided pixel portion, and the divided pixel portions are driven independently. In FIG. 1, horizontal drive circuits are provided at both ends of the horizontal signal line, but a vertical drive circuit (driver circuit) may be provided at both ends of the vertical signal line, and further, horizontal drive is provided at both ends of the horizontal signal line. Vertical drive circuits may be provided at both ends of the circuit and the vertical signal line.

図２に、画素部１０ａの回路構成と周辺回路について示す。
図２に示す画素部１０ａの第１行、第１列の特定画素（単位セル）について説明する。
この画素セルにおいて、ＰＤはアノードがグランドに接続され、カソードはトランスファ（ＴＲ）ゲートを構成するＮＭＯＳトランジスタＴｒ１のソースに接続されている。ＮＭＯＳトランジスタＴｒ１のゲートはドライバ回路１１ａ−１，１２ａ−１のトランスファゲート信号ラインＴＲに接続され、ドレインはＦＤ（フローティングディフージョン）に接続されている。リセット用ＮＭＯＳトランジスタＴｒ２のソースはＦＤに接続され、ゲートはドライバ回路１１ａ−１，１２ａ−１のＲＳＴ（リセット）信号ラインに接続され、またドレインはドライバ回路１１ａ−１，１２ａ−１の基準電位ＶＳＥＬに接続されている。
増幅用ＮＭＯＳトランジスタＴｒ３のゲートはＦＤに接続され、ドレインはドライバ回路１１ａ−１，１２ａ−１の基準電位ＶＳＥＬに、またソースは垂直（カラム）信号線に接続されている。 FIG. 2 shows a circuit configuration and peripheral circuits of the pixel portion 10a.
A specific pixel (unit cell) in the first row and first column of the pixel unit 10a illustrated in FIG. 2 will be described.
In this pixel cell, the anode of PD is connected to the ground, and the cathode is connected to the source of NMOS transistor Tr1 constituting a transfer (TR) gate. The gate of the NMOS transistor Tr1 is connected to the transfer gate signal line TR of the driver circuits 11a-1 and 12a-1, and the drain is connected to FD (floating diffusion). The source of the reset NMOS transistor Tr2 is connected to the FD, the gate is connected to the RST (reset) signal line of the driver circuits 11a-1 and 12a-1, and the drain is the reference potential of the driver circuits 11a-1 and 12a-1. Connected to VSEL.
The gate of the amplifying NMOS transistor Tr3 is connected to the FD, the drain is connected to the reference potential VSEL of the driver circuits 11a-1 and 12a-1, and the source is connected to the vertical (column) signal line.

この画素（単位セル）の動作は、ドライバ回路１１ａ−１，１２ａ−１から供給されるＲＳＴ信号とＴＲ信号がともに“Ｈ”レベルでＴｒ１，Ｔｒ２とＴｒ３がＯＮ状態となり、ＰＤがＳＥＬ電位にセットされた状態、即ち画素がリセットされる。そして、ＲＳＴとＴＲ信号が“Ｌ”レベルになる。その後、ドライバ回路１１ａ−１，１２ａ−１から供給されるリセット読み出し信号の“Ｈ”レベルのパルス（以後ＲＳＴ信号と称する）が、ＮＭＯＳトランジスタＴｒ２のゲートに供給され、Ｏｎ動作状態になり、ドライバ回路１１ａ−１，１２ａ−１のＳＥＬ電源からドレイン−ソースを介してＦＤがリセットされる。
リセットされた電圧が、増幅ＮＭＯＳトランジスタＴｒ３のゲートに供給され、ここでソースフォロア回路として動作して増幅されて垂直信号線（ライン）から導出され、カラム選択回路１６ａへ転送される。
このリセット期間から次の読み出し期間開始まで、トランスファ用ＮＭＯＳトランジスタＴｒ１がＯＦＦ状態であり、ＰＤに光電荷が光量と時間に応じて蓄積される。 The operation of this pixel (unit cell) is that the RST signal and the TR signal supplied from the driver circuits 11a-1 and 12a-1 are both at "H" level, the Tr1, Tr2 and Tr3 are turned on, and the PD is set to the SEL potential. The set state, that is, the pixel is reset. Then, the RST and TR signals become “L” level. After that, the “H” level pulse (hereinafter referred to as RST signal) of the reset read signal supplied from the driver circuits 11a-1 and 12a-1 is supplied to the gate of the NMOS transistor Tr2 to be in the On operation state. The FD is reset from the SEL power supply of the circuits 11a-1 and 12a-1 via the drain-source.
The reset voltage is supplied to the gate of the amplification NMOS transistor Tr3, where it is amplified by operating as a source follower circuit, derived from the vertical signal line (line), and transferred to the column selection circuit 16a.
From this reset period to the start of the next readout period, the transfer NMOS transistor Tr1 is in an OFF state, and photocharge is accumulated in the PD in accordance with the amount of light and time.

つぎに、ドライバ回路１１ａ−１，１２ａ−１からＴＲ（トランスファ）信号の“Ｈ”レベルの電圧が供給されると、ＮＭＯＳトランジスタＴｒ１がＯＮ状態になり、ＰＤに蓄積されていた電荷をＦＤに転送する。この電荷量によりＦＤの電位が変化し、その変化量が増幅用ＮＭＯＳトランジスタＴｒ３のゲートに供給され、増幅された後、垂直信号線（またはカラム（列）信号線）へ出力され、さらにカラム選択回路１６ａへ転送される（図１参照）。
そして、ドライバ回路１１ａ−１，１２ａ−１からＲＳＴ信号とＴＲ信号の“Ｈ”レベルのパルスが同時に供給され、ＮＭＯＳＴｒ１、ＮＭＯＳＴｒ２とＮＭＯＳＴＲ３がＯＮ状態となり、画素がリセットされる（電子シャッタ）。
その後、リセット期間とトランスファ期間に垂直信号ラインから出力された信号の差が画像出力信号となり、後段回路で信号処理される。 Next, when the “H” level voltage of the TR (transfer) signal is supplied from the driver circuits 11a-1 and 12a-1, the NMOS transistor Tr1 is turned on, and the charge accumulated in the PD is changed to FD. Forward. The potential of the FD is changed by this amount of charge, the amount of change is supplied to the gate of the amplifying NMOS transistor Tr3, amplified, and then output to the vertical signal line (or column (column) signal line), and further column selection It is transferred to the circuit 16a (see FIG. 1).
Then, the RST signal and TR signal “H” level pulses are simultaneously supplied from the driver circuits 11a-1 and 12a-1, the NMOS Tr1, NMOS Tr2, and NMOS TR3 are turned on, and the pixel is reset (electronic shutter).
Thereafter, the difference between the signals output from the vertical signal line during the reset period and the transfer period becomes an image output signal, which is subjected to signal processing by a subsequent circuit.

図２に示すように、画素部１０ａの両端にドライバ回路１１ａ−１と１２ａ−１、・・・、１１ａ−ｍと１２ａ−ｍが配置され、それぞれのドライバ回路１１ａ−１と１２ａ−１、・・・、１１ａ−ｍと１２ａ−ｍ間にＴＲ信号ライン、ＲＳＴ信号ライン、ＶＳＥＬ信号ラインが接続されている。
すなわち、分割された画素部１０ａ，１０ｂの水平方向の駆動線（水平信号線）は、画素部１０ａ，１０ｂの両端に配置された２個のドライバ回路により駆動される。
画素部を分割した結果、図２においては水平信号線の長さが１／２となるので、配線容量、配線抵抗が図８に示す従来の半分になり、さらに駆動する水平方向の画素数も１／２となり素子(画素)に関する負荷も１／２となる。すなわち、ドライバ回路１１ａ−１，１２ａ−１で駆動する負荷が約半分に減少する。この結果、ドライバ回路１１ａ−１，１２ａ−１の信号転送スピードが速くなり、それにともない、画素信号読出しも早くなる。
また、画素数が増加した場合、上述したように画素部を複数に分割するとともに、分割した画素部の水平方向、あるいは垂直方向の両端にそれぞれドライバ回路を配置することにより、高速読出し動作などができる。 As shown in FIG. 2, driver circuits 11a-1 and 12a-1,..., 11a-m and 12a-m are arranged at both ends of the pixel portion 10a, and the driver circuits 11a-1 and 12a-1, respectively. ..., the TR signal line, the RST signal line, and the VSEL signal line are connected between 11a-m and 12a-m.
That is, the horizontal drive lines (horizontal signal lines) of the divided pixel portions 10a and 10b are driven by two driver circuits arranged at both ends of the pixel portions 10a and 10b.
As a result of dividing the pixel portion, the length of the horizontal signal line is halved in FIG. 2, so the wiring capacity and wiring resistance are halved as compared with the conventional one shown in FIG. 8, and the number of horizontal pixels to be driven is also increased. The load on the element (pixel) is also halved. That is, the load driven by the driver circuits 11a-1 and 12a-1 is reduced to about half. As a result, the signal transfer speed of the driver circuits 11a-1 and 12a-1 is increased, and the pixel signal readout is also accelerated accordingly.
In addition, when the number of pixels increases, the pixel portion is divided into a plurality of parts as described above, and a driver circuit is disposed at each of both ends of the divided pixel portion in the horizontal direction or the vertical direction, so that a high-speed reading operation can be performed. it can.

図１，２では水平信号線の両端にドライブ回路を構成したが、他の変形例として各画素部の垂直信号線の両端にカラム選択回路を構成することにより、同様な効果を得ることができる。
また、各画素部の水平信号線の両端にドライバ回路を構成し、かつ垂直信号線の両端にカラム選択回路を構成することにより、ドライバ回路の負荷をさらに減少して動作スピードを速くすることができる。また後述するように、各画素部を独立して制御できる。 1 and 2, drive circuits are configured at both ends of the horizontal signal line. However, as another modification, a similar effect can be obtained by configuring column selection circuits at both ends of the vertical signal line of each pixel unit. .
In addition, the driver circuit is configured at both ends of the horizontal signal line of each pixel unit, and the column selection circuit is configured at both ends of the vertical signal line, thereby further reducing the load on the driver circuit and increasing the operation speed. it can. Further, as will be described later, each pixel unit can be controlled independently.

上述したように、固体撮像素子の画素部を物理的に分割し、分割した画素部の両側から画素の読み出しを行なうことにより、多画素・高感度を維持したまま水平・垂直信号線の抵抗・容量を減らすことができ、高速読み出しと確実な画素データの読み出しを行なうことができる。
この形態の固体撮像素子を使用する例として監視用カメラがあり、高感度、高解像度の要求に対し、セルサイズ（単位セル）を大きくしたり、画素数を増やしたりした固体撮像素子を提供することができる。 As described above, the pixel portion of the solid-state imaging device is physically divided, and the pixels are read from both sides of the divided pixel portion, thereby maintaining the resistance of the horizontal / vertical signal line while maintaining the high sensitivity. The capacity can be reduced, and high-speed reading and reliable pixel data reading can be performed.
An example of using this form of solid-state imaging device is a surveillance camera, which provides a solid-state imaging device with a larger cell size (unit cell) or increased number of pixels in response to demands for high sensitivity and high resolution. be able to.

このような固体撮像装置で、画素部を物理的に分割し、分割した画素部の両側から画素の読み出しを行なう事により、監視用途に必要な高解像度・高感度を備えたイメージセンサーが作成でき、固体撮像素子の画素数の増大によって生じる問題に対応することができる。   With such a solid-state imaging device, the pixel unit is physically divided, and pixels are read from both sides of the divided pixel unit, thereby making it possible to create an image sensor with high resolution and high sensitivity required for monitoring applications. Therefore, it is possible to cope with a problem caused by an increase in the number of pixels of the solid-state imaging device.

図３に、画素部を物理的に４分割した固体撮像装置２００の例を示す。
固体撮像装置２００において、符号１２２，１２４，１２６，１２８の部分が画素部であり、物理的に４分割されている。また、符号１３１，１３２，１３３，１３４は制御部を構成する。
固体撮像装置２００において、それぞれの画素部１２２，１２４，１２６，１２８で画素の読み出しを両側から行なっているので、図８のように画素部を分割せずに両側から画素の読み出しをおこなっている固体撮像装置４００と比較して、水平転送に必要な距離が物理的に短くなっているので、水平駆動回路（ドライバ回路）にかかる負荷が減少し、この４分割の例では約半分になる。 FIG. 3 shows an example of a solid-state imaging device 200 in which the pixel portion is physically divided into four.
In the solid-state imaging device 200, reference numerals 122, 124, 126, and 128 are pixel portions, which are physically divided into four. Reference numerals 131, 132, 133, and 134 constitute a control unit.
In the solid-state imaging device 200, the pixels are read from both sides by the respective pixel units 122, 124, 126, and 128. Therefore, the pixels are read from both sides without dividing the pixel unit as shown in FIG. Compared to the solid-state imaging device 400, the distance required for horizontal transfer is physically shorter, so the load on the horizontal drive circuit (driver circuit) is reduced, and in this four-divided example, it is about half.

図３に示す画素部１２２，１２４，１２６，１２８がそれぞれのドライバ回路（水平駆動回路）で独立して駆動されることにより、各画素部１２２，１２４，１２６，１２８を異なるモード、例えば画素間引きと全画素モード、低フレームレートと高フレームレート、画像切り出しモード、さらにこれらを組み合わせた画素読出しモードで動作することができる。   The pixel units 122, 124, 126, and 128 shown in FIG. 3 are independently driven by the respective driver circuits (horizontal drive circuits), so that the pixel units 122, 124, 126, and 128 are set in different modes, for example, pixel thinning. And an all-pixel mode, a low frame rate and a high frame rate, an image cut-out mode, and a pixel readout mode that combines these modes.

また、図３に示すように、例えば画素を４分割した固体撮像装置２００において、これらの画素部１２２，１２４，１２６，１２８の直上に１枚の広角レンズを形成し、各画素部１２２，１２４，１２６，１２８から読み出した画素信号を図１に示すＡＦＥ回路３０でアナログ信号処理し、ＡＤ（アナログ・ディジタル）変換器でディジタル信号に変換した後、不図示のＤＳＰ（ディジタル・シグナル・プロセッサ）でディジタル信号処理する。
また、画素部１２２，１２４，１２６，１２８のそれぞれに独立したレンズを設け、それぞれの画素部（１２２，１２４，１２６，１２８）から独立した画素信号を読み出し、４分割された画像を独立に読み出すことができる。 As shown in FIG. 3, for example, in the solid-state imaging device 200 in which a pixel is divided into four, one wide-angle lens is formed immediately above these pixel portions 122, 124, 126, 128, and each pixel portion 122, 124. , 126, 128 are subjected to analog signal processing by the AFE circuit 30 shown in FIG. 1, converted into digital signals by an AD (analog / digital) converter, and then a DSP (digital signal processor) (not shown). Digital signal processing with.
In addition, an independent lens is provided for each of the pixel portions 122, 124, 126, and 128, and independent pixel signals are read from the respective pixel portions (122, 124, 126, and 128), and an image divided into four is read independently. be able to.

画素部１２２，１２４，１２６，１２８で構成された固体撮像装置２００は、１つの画像を複数の画素部で取得することで、僅かずつずれた角度で見えている画像が取得できる。また、この画像をＤＳＰでディジタル信号処理して１枚の絵に合成することによって、様々な角度からの実データを用いて補正処理が行なわれた、画像を撮影することができる。   The solid-state imaging device 200 configured by the pixel units 122, 124, 126, and 128 can acquire an image that is viewed at slightly shifted angles by acquiring one image with a plurality of pixel units. Further, by digitally processing this image with a DSP and synthesizing it into a single picture, it is possible to shoot an image that has been corrected using actual data from various angles.

図４に画素間引き読出しモードと全画素読出しモードの固体撮像装置２００のブロック図を示す。
ここでは、画素部を４分割した例について説明するが、画素部の分割数はこれに限定されるものではない。
固体撮像装置２００は、固体撮像素子１２０、制御部１５０などのブロックで構成されている。この固体撮像素子１２０は、画素部１２２，１２４，１２６，１２８とその画素部１２２の水平信号線の両端にドライバ回路（駆動回路）１２２ａ−１〜１２２ａ−ｎ、１２２ｂ−１〜１２２ｂ−ｎが配置されている。同様に画素部１２４の水平方向の両端にドライバ回路１２４ａ−１〜１２４ａ−ｎ、１２４ｂ−１〜１２４ｂ−ｎが配置されている。画素部１２６の水平方向の両端にドライバ回路１２６ａ−１〜１２６ａ−ｎ、１２６ｂ−１〜１２６ｂ−ｎが配置されている。画素部１２８の水平方向の両端にドライバ回路１２８ａ−１〜１２８ａ−ｎ、１２８ｂ−１〜１２８ｂ−ｎがそれぞれ配置されている。 FIG. 4 shows a block diagram of the solid-state imaging device 200 in the pixel thinning readout mode and the all pixel readout mode.
Here, an example in which the pixel portion is divided into four parts will be described, but the number of divisions of the pixel portion is not limited to this.
The solid-state imaging device 200 includes blocks such as a solid-state imaging device 120 and a control unit 150. The solid-state imaging device 120 includes pixel circuits 122, 124, 126, and 128 and driver circuits (drive circuits) 122a-1 to 122a-n and 122b-1 to 122b-n at both ends of the horizontal signal line of the pixel unit 122. Has been placed. Similarly, driver circuits 124a-1 to 124a-n and 124b-1 to 124b-n are arranged at both ends of the pixel portion 124 in the horizontal direction. Driver circuits 126a-1 to 126a-n and 126b-1 to 126b-n are arranged at both ends of the pixel portion 126 in the horizontal direction. Driver circuits 128a-1 to 128a-n and 128b-1 to 128b-n are arranged at both ends in the horizontal direction of the pixel portion 128, respectively.

制御部１５０は、タイミング発生回路や行デコーダなどで構成され、タイミング信号に同期してドライバ回路１２２ａ−１〜１２２ａ−ｎ、１２２ｂ−１〜１２２ｂ−ｎ、・・・、１２８ａ−１〜１２８ａ−ｎ、１２８ｂ−１〜１２８ｂ−ｎに行駆動信号を供給し、水平信号線を順次駆動する。
また、上述したドライバ回路１２２ａ−１〜１２２ａ−ｎ、１２２ｂ−１〜１２２ｂ−ｎ、・・・、１２８ａ−１〜１２８ａ−ｎ、１２８ｂ−１〜１２８ｂ−ｎは制御部１５０により制御され、水平信号線が順次駆動されるが、各画素部１２２、・・・、１２８の画素の読出しタイミングを独立に制御することもできる。 The control unit 150 includes a timing generation circuit, a row decoder, and the like, and synchronizes with the timing signal, and driver circuits 122a-1 to 122a-n, 122b-1 to 122b-n,..., 128a-1 to 128a- n, 128b-1 to 128b-n are supplied with row drive signals, and the horizontal signal lines are sequentially driven.
The above driver circuits 122a-1 to 122a-n, 122b-1 to 122b-n,..., 128a-1 to 128a-n, 128b-1 to 128b-n are controlled by the control unit 150, and are The signal lines are sequentially driven, but the readout timings of the pixels of the pixel portions 122,..., 128 can be controlled independently.

画素部１２２において、図１，２と同様に、ドライバ回路１２２ａ―１とドライバ回路１２２ｂ−１、・・・、ドライバ回路１２２ａ―ｎとドライバ回路１２２ｂ−ｎの出力が水平信号線、例えばＲＳＴ信号線、ＴＲ信号線、ＶＳＥＬ線を介して各画素を駆動する。すなわち、水平信号線が、この両端に接続されたドライバ回路で駆動される構成となっているので、画素部が４分割された例においては、水平方向の画素数とそれを駆動する線路長は半分となり負荷も約半分になる。したがって、画素の負荷分と、配線容量、配線抵抗が減少したことにより、転送信号や駆動信号などの立ち上がり時間、立下り時間が短くなり、動作スピードが速くなる。同様な回路構成が、画素部１２４，１２６，１２８まで繰り返される。   In the pixel portion 122, as in FIGS. 1 and 2, the outputs of the driver circuit 122a-1, the driver circuit 122b-1,..., The driver circuit 122a-n and the driver circuit 122b-n are horizontal signal lines, Each pixel is driven through a line, a TR signal line, and a VSEL line. That is, since the horizontal signal line is driven by a driver circuit connected to both ends, in the example where the pixel portion is divided into four, the number of pixels in the horizontal direction and the line length for driving the pixel line are The load is reduced by half. Accordingly, since the load of the pixel, the wiring capacitance, and the wiring resistance are reduced, the rise time and the fall time of the transfer signal and the drive signal are shortened, and the operation speed is increased. A similar circuit configuration is repeated up to the pixel portions 124, 126, and 128.

また、画素部１２２と画素部１２６の垂直方向の両端にカラム選択回路１３１，１３３が配置され、また画素部１２４と画素部１２８の垂直方向の両端にカラム選択回路１３２，１３４が配置される。   In addition, column selection circuits 131 and 133 are disposed at both ends of the pixel portion 122 and the pixel portion 126 in the vertical direction, and column selection circuits 132 and 134 are disposed at both ends of the pixel portion 124 and the pixel portion 128 in the vertical direction.

次に、図４に示すように、画素間引き読み出しモードと全画素読出しモードの動作例について説明する。ここで、画素の間引きを１ライン毎に行う例について説明する。しかしラインの引き数は任意に設定することができる。
制御部１５０から、画素部１２２のドライバ回路には全画素読出しの制御信号が出力され、画素部１２４のドライバ回路１２４ａ−１〜１２４ａ−ｎ、１２４ｂ−１〜１２４ｂ−ｎには画素間引き読出しの制御信号が供給される。以下同様に、画素部１２６には画素間引き制御信号が、画素部１２８には全画素読出し制御信号がそれぞれ供給される。これらの画素間引き読み出しと全画素読出しモードは、いずれの画素部であっても良く、この例に限定されるものではなく、組み合わせは自由である。 Next, as shown in FIG. 4, operation examples in the pixel thinning readout mode and the all pixel readout mode will be described. Here, an example in which pixel thinning is performed for each line will be described. However, the line argument can be set arbitrarily.
The control unit 150 outputs a control signal for reading all pixels to the driver circuit of the pixel unit 122, and the driver circuits 124a-1 to 124a-n and 124b-1 to 124b-n of the pixel unit 124 perform pixel thinning readout. A control signal is supplied. Similarly, the pixel portion 126 is supplied with a pixel thinning control signal, and the pixel portion 128 is supplied with an all-pixel readout control signal. These pixel decimation readout and all-pixel readout modes may be in any pixel portion, and are not limited to this example, and can be combined freely.

画素部１２２，１２４，１２６，１２８の各画素は水平ブランキング期間にＲＳＴ線によりリセットされ、その後水平映像期間に列選択線（垂直信号線）により画素信号が導出される。制御部１５０により行が選択され、画素部１２２のドライバ回路１２２ａ−１と１２２ｂ−１の行駆動信号が水平信号線に供給され、またそれと同時に画素部１２４のドライバ回路１２４ａ−１と１２４ｂ−１にも行駆動信号が供給される。
１行目の水平信号線の画素信号の読み出しが終了すると、２行目の水平信号線が選択されて画素信号の読み出しが開始する。このとき、画素部１２２には全画素読出しを行う制御信号が供給されているため、画素信号は読み出される。しかし画素部１２４は画素間引き制御信号が供給されているので、カラム選択回路１３２，１３４からから選択信号が出力されず、２行目の画素信号は読み出されない。
３行目の水平信号線では画素部１２２，１２４から画素信号が読み出され、４行目の水平信号線では画素部１２２から画素信号は読み出され、画素部１２４からは読み出されない。以下同様にｎ行まで繰り返される。 Each pixel of the pixel units 122, 124, 126, and 128 is reset by the RST line in the horizontal blanking period, and then a pixel signal is derived by the column selection line (vertical signal line) in the horizontal video period. A row is selected by the control unit 150, and the row drive signals of the driver circuits 122a-1 and 122b-1 of the pixel unit 122 are supplied to the horizontal signal line. At the same time, the driver circuits 124a-1 and 124b-1 of the pixel unit 124 are supplied. The row drive signal is also supplied.
When the reading of the pixel signal of the horizontal signal line of the first row is completed, the reading of the pixel signal is started by selecting the horizontal signal line of the second row. At this time, since the pixel portion 122 is supplied with a control signal for reading out all pixels, the pixel signal is read out. However, since the pixel unit 124 is supplied with the pixel thinning control signal, the selection signal is not output from the column selection circuits 132 and 134, and the pixel signal in the second row is not read out.
Pixel signals are read from the pixel portions 122 and 124 in the third horizontal signal line, and pixel signals are read from the pixel portion 122 and not read from the pixel portion 124 in the fourth horizontal signal line. The same is repeated up to n rows.

順次行が選択され画素部１２２，１２４に関する画素信号の読み出しが終了すると、制御部１５０により画素部１２６，１２８の行が順次選択される。
画素部１２６のドライバ回路１２６ａ−１〜１２６−ｎ、１２６ｂ−１〜１２６ｂ−ｎに画素間引き読み出しの制御信号が供給され、画素部１２８のドライバ回路１２８ａ−１〜１２８−ｎ、１２８ｂ−１〜１２８ｂ−ｎに全画素読み出しの制御信号が供給される。
画素部１２６は例えば１ライン毎に読み出され、一方画素部１２８は全ラインについて読み出される。
この制御部１５０から出力される全画素読出し制御と間引き読出し制御は、ＣＰＵ（マイクロコンピュータ）などを用いて行うことができ、例えば外部キーからコマンドを入力してソフトウエーアにより各画素部に対する画素読出しモードを選択することができる。 When sequential rows are selected and readout of pixel signals relating to the pixel portions 122 and 124 is completed, the control portion 150 sequentially selects the rows of the pixel portions 126 and 128.
Pixel thinning readout control signals are supplied to the driver circuits 126a-1 to 126-n and 126b-1 to 126b-n in the pixel portion 126, and the driver circuits 128a-1 to 128-n and 128b-1 in the pixel portion 128 are supplied. A control signal for all pixel readout is supplied to 128b-n.
The pixel unit 126 is read for each line, for example, while the pixel unit 128 is read for all lines.
The all-pixel reading control and the thinning-out reading control output from the control unit 150 can be performed using a CPU (microcomputer) or the like. For example, a command is input from an external key, and pixels for each pixel unit are input by software. A read mode can be selected.

このように、分割された画素部に制御部から全画素読出し制御信号と間引き読み出し制御信号を独立に供給することにより、画素部から独立した所望の画像を読み出すことができる。   As described above, by independently supplying the all-pixel reading control signal and the thinning-out reading control signal from the control unit to the divided pixel unit, a desired image independent from the pixel unit can be read out.

次に、図５に画素部を異なるフレームレートで駆動する固体撮像装置２００の構成を示す。図５において、４分割した画素部１２２，１２４，１２６，１２８を異なるフレームレート（ｆｐｓ）で画素信号を読み出す例を示す。
全体の構成は図４と同じであるが、制御部１５０ａから出力される制御信号が異なり、具体的には各画素部１２２，１２４，１２６，１２８のフレームレートを独立に制御する制御信号が異なる。制御部１５０ａから、互いに異なるフレームレートの制御信号を供給して、各画素部からフレームレートの異なる画素信号を独立して読み出す。 Next, FIG. 5 shows a configuration of a solid-state imaging device 200 that drives the pixel portion at different frame rates. FIG. 5 shows an example in which pixel signals are read from the four divided pixel portions 122, 124, 126, and 128 at different frame rates (fps).
Although the overall configuration is the same as in FIG. 4, the control signals output from the control unit 150a are different, specifically, the control signals for independently controlling the frame rates of the pixel units 122, 124, 126, and 128 are different. . Control signals having different frame rates are supplied from the control unit 150a, and pixel signals having different frame rates are independently read out from the pixel units.

説明を簡単にするため、フレームレートに関し、低フレームレート（低ｆｐｓ）を高フレームレート（高ｆｐｓ）の１／２とした例を説明する。
制御部１５０ａから、行方向に制御信号を供給し、ドライバ回路１２２ａ−１，１２２ｂ−１、１２４ａ−１，１２４ｂ−１を駆動する。カラム選択回路１３１，１３２，１３３，１３４で水平方向に垂直信号線を順次選択して、画素部１２２，１２４の画素信号を垂直信号線、カラム選択回路、水平転送回路を読出す。これと同じ動作をドライバ回路１２２ａ−ｎ，１２２ｂ−ｎ、１２４ａ−ｎ，１２４ｂ−ｎまで繰り返す。
また画素部１２６，１２８のドライバ回路１２６ａ−１，１２６ｂ−１、１２８ａ−１，１２６ｂ−１からドライバ回路１２６ａ−ｎ，１２６ｂ−ｎ、１２８ａ−ｎ，１２８ｂ−ｎで駆動する水平信号線に関しても同様な動作を行い、１フレーム（または１フィールド）の画素信号の読出しを終了する。 In order to simplify the explanation, an example will be described in which the low frame rate (low fps) is set to ½ of the high frame rate (high fps).
A control signal is supplied from the control unit 150a in the row direction to drive the driver circuits 122a-1, 122b-1, 124a-1, and 124b-1. The column selection circuits 131, 132, 133, and 134 sequentially select the vertical signal lines in the horizontal direction, and the pixel signals of the pixel units 122 and 124 are read out from the vertical signal lines, the column selection circuit, and the horizontal transfer circuit. The same operation is repeated up to the driver circuits 122a-n, 122b-n, 124a-n, and 124b-n.
Further, horizontal signal lines that are driven by driver circuits 126a-n, 126b-n, 128a-n, and 128b-n from driver circuits 126a-1, 126b-1, 128a-1, and 126b-1 of the pixel portions 126 and 128 are also described. A similar operation is performed, and reading of pixel signals for one frame (or one field) is completed.

２フレーム（フィールド）目のとき、画素部１２４，１２６は高フレームレートの制御信号が供給されているので、上述した動作同様に画素信号の読出しが行われる。しかし、画素部１２２，１２８は低フレームレートの制御信号が供給されているので、読出し動作は中止される。
以下同様な動作がフレームごとに順次行われ、画素部１２２，１２８は低フレームレートの画素信号が読み出され、画素部１２４，１２６は高フレームレートの画素信号が読み出される。 In the second frame (field), since the pixel units 124 and 126 are supplied with the high frame rate control signal, the pixel signal is read out in the same manner as described above. However, since the pixel units 122 and 128 are supplied with the low frame rate control signal, the reading operation is stopped.
Thereafter, the same operation is sequentially performed for each frame. The pixel units 122 and 128 read out a low frame rate pixel signal, and the pixel units 124 and 126 read out a high frame rate pixel signal.

また、制御部１５０ａから各画素部１２２，１２４，１２６，１２８を完全に独立に制御して画素信号を読み出し、この読み出した画像信号を外部メモリなどに一時記憶し、同期して取り出すことにより画像を表示することもできる。
画素部の駆動方法の例を示したが、これらの変形例などもあり、これらの技術思想により構成できるものを含み、画素部の駆動方法は開示した例に限定されるものでない。
このように、必要な画素部だけを必要な瞬間に高フレームレートや多画素で抽出することができる。情報が必要でない期間は低フレームレートにしておけば、低消費電力で動作させることができる。 Further, the pixel unit 122, 124, 126, 128 is completely independently controlled from the control unit 150a to read out a pixel signal, and the read image signal is temporarily stored in an external memory or the like, and the image is read out in synchronization. Can also be displayed.
Although an example of the driving method of the pixel portion has been described, there are also modifications and the like, including those that can be configured based on these technical ideas, and the driving method of the pixel portion is not limited to the disclosed example.
In this way, only the necessary pixel portion can be extracted at a necessary moment with a high frame rate or multiple pixels. If a low frame rate is set during a period in which information is not required, it can be operated with low power consumption.

図６に、画素エリアを部分切出しする固体撮像装置２００の構成を示す。図６は画素部を４分割した例である。
画素部１２２に制御部１５０ｂから画像切り出し制御信号が供給され、画素部１２４に（画素）間引き制御信号が供給され、画素部１２６，１２８には全画素読出し制御信号が供給される例を示す。 FIG. 6 shows a configuration of a solid-state imaging device 200 that partially cuts out a pixel area. FIG. 6 shows an example in which the pixel portion is divided into four.
An example in which an image cutout control signal is supplied to the pixel unit 122 from the control unit 150b, a (pixel) thinning control signal is supplied to the pixel unit 124, and an all-pixel readout control signal is supplied to the pixel units 126 and 128 is shown.

画素部１２２に制御部１５０ｂから画像切出し制御信号が供給され、水平方向のドライバ回路１２２ａ−１，１２２ｂ−１、画素部１２４のドライバ回路１２４ａ−１，１２４ｂ−１が駆動される。画素部１２２には画像切出し制御信号が供給されているので、画素信号の読出しは行われない。画素部１２４のドライバ回路１２４ａ−１，１２４ｂ−１が駆動されるが、カラム選択回路で水平方向の画素が制御信号に従い所定間隔で画素が間引され、カラム選択回路、水平転送回路を介して読み出される。
同様な動作が繰り返され、画素部１２２の画像切出し領域ａの最初の水平ライン（ｉ行）を駆動するドライバ回路１２２ａ−ｉ，１２２ｂ−ｉが動作し、カラム選択回路でｊ列からｋ列まで画素信号を読出す。このとき、画素部１２４は水平方向に制御信号に従い所定間隔で画素が間引きされて読み出される。
この画像切出し動作はドライバ回路１２２ａ−ｊ，１２２ｂ−ｊで駆動する水平信号線まで繰り返される。
その後、画素部１２２において、制御部１５０ｂから制御信号が供給され、ドライバ回路１２２ａ−ｊ＋１，１２２ｂ−ｊ＋１からドライバ回路１２２ａ−ｎ，１２２ｂ−ｎまで駆動は中止され、この期間の画素信号は読み出されない。
一方、画素部１２４において、ドライバ回路１２４ａ−ｎ，１２４ｂ−ｎまで画素間引き読出し動作が行われる。 An image cut-out control signal is supplied from the control unit 150b to the pixel unit 122, and the driver circuits 122a-1 and 122b-1 in the horizontal direction and the driver circuits 124a-1 and 124b-1 of the pixel unit 124 are driven. Since the image cut-out control signal is supplied to the pixel unit 122, the pixel signal is not read out. The driver circuits 124a-1 and 124b-1 of the pixel unit 124 are driven. In the column selection circuit, the pixels in the horizontal direction are thinned out at a predetermined interval according to the control signal, and are passed through the column selection circuit and the horizontal transfer circuit. Read out.
Similar operations are repeated, and the driver circuits 122a-i and 122b-i that drive the first horizontal line (i row) of the image cut-out area a of the pixel unit 122 operate, and the column selection circuit from the j column to the k column. Read out the pixel signal. At this time, the pixel unit 124 reads out the pixels by thinning them out at a predetermined interval in the horizontal direction according to the control signal.
This image cutting operation is repeated up to the horizontal signal lines driven by the driver circuits 122a-j and 122b-j.
After that, in the pixel unit 122, a control signal is supplied from the control unit 150b, driving from the driver circuits 122a-j + 1 and 122b-j + 1 to the driver circuits 122a-n and 122b-n is stopped, and pixel signals in this period are read out. Not.
On the other hand, in the pixel portion 124, the pixel thinning readout operation is performed up to the driver circuits 124a-n and 124b-n.

画素部１２６，１２８は、制御部１５０ｂから全画素読出し制御信号が供給されているので、水平方向のドライバ回路１２６ａ−１，１２６ｂ−１、１２８ａ−１，１２８ｂ−１から１２６ａ−ｎ，１２６ｂ−ｎ、１２８ａ−ｎ，１２８ｂ−ｎまで順次駆動され、全画素読出し動作が行われる。   Since the pixel units 126 and 128 are supplied with all pixel readout control signals from the control unit 150b, horizontal driver circuits 126a-1, 126b-1, 128a-1, 128b-1 to 126a-n, 126b- n, 128a-n, and 128b-n are sequentially driven, and all pixel readout operations are performed.

このように、各画素部で、画素間引き−全画素読出し動作、低ｆｐｓ（フレームレート）−高ｆｐｓ（フレームレート）動作、画像の部分切り出し動作などの動作を独立に行なうことができる。これによって、必要な部分だけを必要な瞬間に高いフレームレートや多画素で抽出することができる。さらに、情報が必要でない期間は間引きおよび低フレームレートにしておけば、低消費電力で動作させることができる。   In this manner, operations such as pixel thinning-all pixel readout operation, low fps (frame rate) -high fps (frame rate) operation, and partial image segmentation operation can be performed independently in each pixel unit. As a result, only a necessary portion can be extracted at a necessary moment with a high frame rate or multiple pixels. Furthermore, if the information is not required during thinning and a low frame rate, it can be operated with low power consumption.

さらに、物理的な分割数を増やすことによって1つのイメージセンサーで撮ることができる画像の数を、分割したエリアの数だけ増やすことができ、複数画面の表示を目的としたものも適応できる。
また、後段のＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等で信号処理を行い、画素部ごとのばらつきによって生じる画像の歪をキャンセルすることによって１枚絵として完成させることによって、より多画素のイメージセンサーを作成することができる。 Furthermore, by increasing the number of physical divisions, the number of images that can be taken with a single image sensor can be increased by the number of divided areas, and those for the purpose of displaying multiple screens can also be applied.
Further, a signal processing is performed by a subsequent DSP (Digital Signal Processor) or the like, and an image sensor having a larger number of pixels is created by canceling image distortion caused by variations in each pixel unit to complete a single picture. be able to.

以上述べたように、本発明は、画素部を複数個に分割して、分割された画素部をそれぞれ独立に駆動、制御することにより、高速読出し動作ができ、また各画素領域を独立に動作できる。また、情報が必要でない期間は間引きおよび低フレームレートにすることにより、低消費電力で動作させることができる。
また、１つの画像を複数の画素部で取得することで、僅かずつずれた角度で見えている画像が取得でき、その画像を１枚絵に合成することによって、様々な角度からの実データを用いて補正処理が行なわれた画像を作成することができる。 As described above, according to the present invention, the pixel portion is divided into a plurality of portions, and the divided pixel portions are independently driven and controlled, so that a high-speed reading operation can be performed and each pixel region operates independently. it can. In addition, it is possible to operate with low power consumption by thinning and setting a low frame rate during a period when information is not required.
In addition, by acquiring one image with a plurality of pixel units, an image that is viewed at slightly shifted angles can be acquired, and by combining the image into a single picture, real data from various angles can be obtained. It is possible to create an image that has been subjected to correction processing.

固体撮像装置のブロック構成図である。It is a block block diagram of a solid-state imaging device. 画素部とその周辺回路部のブロック構成図である。It is a block block diagram of a pixel part and its peripheral circuit part. 分割した固体撮像装置を簡略化した構成図である。It is the block diagram which simplified the solid-state imaging device divided | segmented. 画素間引きモードと全画素読出しモード動作を説明するためのブロック構成図である。It is a block block diagram for demonstrating pixel thinning-out mode and all pixel read-out mode operation | movement. 高フレームレート・低フレームレートの動作を説明するためのブロック構成図である。It is a block block diagram for demonstrating operation | movement of a high frame rate and a low frame rate. 画像切出し・画素間引き動作を説明するためのブロック構成図である。It is a block block diagram for demonstrating image extraction and pixel thinning-out operation | movement. 従来の固体撮像装置のブロック構成図である。It is a block block diagram of the conventional solid-state imaging device. 画素部を駆動するブロック構成図である。It is a block block diagram which drives a pixel part.

符号の説明Explanation of symbols

１０ａ，１０ｂ，１２２，１２４，１２６，１２８，３１３，４０１…画素部（画素エリア）、１１ａ，１１ｂ，１２ａ，１２ｂ，３１２…行デコーダ・ドライバ回路、１１ａ−１〜１１ａ−ｍ，１２ａ−１〜１２ａ−ｍ…ドライバ回路、１６ａ，１６ｂ，３１６…カラム選択回路、１７ａ，１７ｂ，３１７…水平転送回路、３０，３１８…ＡＦＥ（アナログ・フロント・エンド）回路、３１，３１１…タイミング発生回路、１００，２００，３００，４００…固体撮像装置、１３１，１３２，１３３，１３４，１５０，１５０ａ，１５０ｂ…制御部。   10a, 10b, 122, 124, 126, 128, 313, 401... Pixel portion (pixel area), 11a, 11b, 12a, 12b, 312... Row decoder / driver circuit, 11a-1 to 11a-m, 12a-1. -12a-m ... driver circuit, 16a, 16b, 316 ... column selection circuit, 17a, 17b, 317 ... horizontal transfer circuit, 30, 318 ... AFE (analog front end) circuit, 31, 311 ... timing generation circuit, 100, 200, 300, 400 ... solid-state imaging device, 131, 132, 133, 134, 150, 150a, 150b ... control unit.

Claims (12)

マトリックス状に画素が配置され、水平信号と垂直信号で駆動し上記画素で検出された光画像信号を電気信号に変換して画素信号を取り出す固体撮像装置において、
少なくとも２個に分割した画素部と、
上記分割した画素部にそれぞれ配置された水平信号線および垂直信号線と、
上記水平信号線および垂直信号線の少なくとも一方の両端に設けられ駆動するドライバ回路と、
上記垂直信号線を選択し、上記画素部の画素信号を独立に読み出すカラム選択回路と、
上記ドライバ回路とカラム選択回路が同期して動作するためにタイミング信号を供給するタイミング発生回路と
を有する
固体撮像装置。 In a solid-state imaging device in which pixels are arranged in a matrix, driven by a horizontal signal and a vertical signal, and an optical image signal detected by the pixel is converted into an electrical signal to extract the pixel signal,
A pixel portion divided into at least two parts,
A horizontal signal line and a vertical signal line respectively disposed in the divided pixel portion;
A driver circuit provided and driven at both ends of at least one of the horizontal signal line and the vertical signal line;
A column selection circuit that selects the vertical signal line and independently reads out the pixel signal of the pixel portion;
A solid-state imaging device comprising: a timing generation circuit that supplies a timing signal so that the driver circuit and the column selection circuit operate in synchronization. 上記分割された画素部の画素信号は、それぞれ独立に読み出される
請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein pixel signals of the divided pixel portions are read independently. 上記分割された画素部は、画素間引き読み出しモードと全画素読み出しモードの設定が独立して行われる
請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the divided pixel unit is configured to set a pixel thinning readout mode and an all-pixel readout mode independently. 上記分割された画素部は、低フレームレートと高フレームレートの設定が独立して行われる
請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the divided pixel unit is set independently of a low frame rate and a high frame rate. 上記分割された画素部の画素信号は、独立して画素部が部分切り出されて読み出しされる
請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the pixel signal of the divided pixel portion is read out by partially cutting out the pixel portion independently. 上記分割された画素部は、画素間引きモードと全画素モード、低フレームレートと高フレームレート、独立して画像の部分切出し表示するモードが組み合わされて、上記分割された画素部ごとにそれぞれ独立して設定される
請求項１記載の固体撮像装置。 Each of the divided pixel portions is independent of each other by combining a pixel thinning mode and an all-pixel mode, a low frame rate and a high frame rate, and a mode in which the image is partially cut out and displayed independently. The solid-state imaging device according to claim 1. 光画像信号を電気信号に変換する画素がマトリックス状に配列された第１の画素部と、
上記第１の画素部の画素が水平信号線に接続され、該水平信号線の両端に接続されて駆動する第１の水平駆動回路と、
上記第１の画素部の画素が垂直信号線に接続され、該垂直方向に駆動する第１の垂直駆動回路と、
光画像信号を電気信号に変換する画素がマトリックス状に配列された第２の画素部と、
上記第２の画素部の画素が水平信号線に接続され、該水平信号線の両端に接続されて駆動する第２の水平駆動回路と、
上記第２の画素部の画素が垂直信号線に接続され、該垂直方向に駆動する第２の垂直駆動回路と、
上記第１と第２の水平駆動回路と上記第１と第２の垂直駆動回路のタイミング動作を制御するタイミング発生回路と、
上記第１と第２の垂直駆動回路または上記第１と第２の水平駆動回路を独立に制御し、上記第１または第２の画素部の画素から検出した画素信号を上記第１と第２の垂直線を介して独立に読み出す制御部と
を有する
固体撮像装置。 A first pixel portion in which pixels for converting an optical image signal into an electrical signal are arranged in a matrix;
A first horizontal drive circuit in which the pixels of the first pixel portion are connected to a horizontal signal line and connected to both ends of the horizontal signal line;
A first vertical driving circuit in which the pixels of the first pixel portion are connected to a vertical signal line and driven in the vertical direction;
A second pixel portion in which pixels for converting an optical image signal into an electrical signal are arranged in a matrix;
A second horizontal driving circuit in which the pixels of the second pixel portion are connected to a horizontal signal line and connected to both ends of the horizontal signal line;
A second vertical drive circuit in which the pixels of the second pixel portion are connected to a vertical signal line and driven in the vertical direction;
A timing generation circuit for controlling timing operations of the first and second horizontal drive circuits and the first and second vertical drive circuits;
The first and second vertical drive circuits or the first and second horizontal drive circuits are independently controlled, and pixel signals detected from the pixels of the first or second pixel portion are the first and second pixels. A solid-state imaging device, comprising: a control unit that independently reads out through the vertical line. 上記分割された画素部の画素信号は、それぞれ独立に読み出される
請求項７記載の固体撮像装置。 The solid-state imaging device according to claim 7, wherein pixel signals of the divided pixel portions are read independently. 上記分割された画素部は、画素間引き読み出しモードと全画素読み出しモードの設定が独立して行われる
請求項７記載の固体撮像装置。 The solid-state imaging device according to claim 7, wherein the divided pixel unit is configured to independently set a pixel thinning readout mode and an all-pixel readout mode. 上記分割された画素部は、低フレームレートと高フレームレートの設定が独立して行われる
請求項７記載の固体撮像装置。 The solid-state imaging device according to claim 7, wherein a low frame rate and a high frame rate are set independently for the divided pixel unit. 上記分割された画素部の画素信号は、独立して画素部が部分切り出されて読み出しされる
請求項７記載の固体撮像装置。 The solid-state imaging device according to claim 7, wherein the pixel signal of the divided pixel unit is read out by partially cutting out the pixel unit independently. 上記分割された画素部は、画素間引きモードと全画素モード、低フレームレートと高フレームレート、独立して画像の部分切出し表示するモードが組み合わされて、上記分割された画素部ごとにそれぞれ独立して設定される
請求項７記載の固体撮像装置。 Each of the divided pixel portions is independent of each other by combining a pixel thinning mode and an all-pixel mode, a low frame rate and a high frame rate, and a mode in which the image is partially cut out and displayed independently. The solid-state imaging device according to claim 7 set.

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